JP2010206114A - 電気ヒューズのテスト方法、及び電気ヒューズ回路 - Google Patents

Abstract

【課題】テスト時間を短縮することのできる、電気ヒューズのテスト方法、及び電気ヒューズ回路を提供する。
【解決手段】それぞれが一端で第１ノードと接続され、他端で第２ノードと接続された、複数の電気ヒューズから、複数の切断対象ヒューズを選択する工程と、前記複数の切断対象ヒューズを、少なくとも一の前記切断対象ヒューズを含む切断対象ヒューズブロック単位で、順番に切断する工程と、前記切断する工程の後に、前記切断する工程で切断されなかった非切断ヒューズの前記一端を前記第２ノードから電気的に遮断し、前記各切断対象ヒューズの前記他端を前記第２ノードと電気的に接続する工程と、前記接続する工程の後に、前記第１ノードに電圧を印加し、前記第１ノードと前記第２ノードとの間に電流が流れるか否かを判定することにより、前記複数の切断対象ヒューズの全てが切断されているか否かを判定する工程とを具備する。
【選択図】図３

Description

本発明は、電気ヒューズのテスト方法、及び電気ヒューズ回路に関する。

電気ヒューズは、ＲＡＭ冗長救済用（リダンダンシ回路）やＣＨＩＰ情報記憶用（ＩＤＦＵＳＥ）不揮発性記憶素子として、広く用いられている。電気ヒューズは、必要に応じて切断される。近年、一装置内で使用される電気ヒューズの本数は、増加傾向にある。使用される電気ヒューズの本数が増加するにつれ、多数の電気ヒューズのなかから所望する電気ヒューズだけを選択して切断することが困難になりつつある。

関連技術が、特許文献１（特開２００６−１９７２７２）に記載されている。図１は、特許文献１に記載された半導体装置を示す回路図である。この半導体装置は、冗長メモリセルに対応して設けられた電気ヒューズ（１０２ａ、１０２ｂ）と、不良メモリセルを示すデータ信号に応じて電気ヒューズ（１０２ａ、１０２ｂ）を選択するセレクタ１０３と、選択された電気ヒューズ（１０２ａ、１０２ｂ）に電流を流して切断する切断回路１０５と、電気ヒューズ（１０２ａ、１０２ｂ）の切断状態に基づいて切り替え信号を生成する切り替え信号生成回路１０４と、切り替え信号に応じて不良メモリセルを冗長メモリセルに切り替える回路とを備えている。

他の関連技術が、特許文献２（特開２００７−１７２７２０）に記載されている。図２は、特許文献２に記載された電気ヒューズ回路を示す回路図である。この電気ヒューズ回路は、直列に接続された電気ヒューズ素子１１２とスイッチトランジスタ１１３とを持つ複数個の電気ヒューズコア１１１と、電気ヒューズ素子１１２をプログラムする為に複数の電気ヒューズコア１１１に接続されたシフトレジスタ１１４とを有する。シフトレジスタ１１４でプログラムイネーブル信号が順次生成、転送され、そのプログラムイネーブル信号とプログラムデータの情報に従って、スイッチトランジスタ１１３が順次導通する。これにより、一本ずつ、電気ヒューズ素子３が溶断される。

特開２００６−１９７２７２号公報 特開２００７−１７２７２０号公報

電気ヒューズは、過電流を流すことにより、切断される。この際、多数の電気ヒューズの全てを一度に切断するためには、大電流が必要である。各電気ヒューズを確実に切断するために、既述の特許文献２に記載された電気ヒューズ回路は、複数の電気ヒューズに接続された各スイッチトランジスタが順次導通するように、構成されている。

ところで、多数の電気ヒューズを備える装置に対しては、切断対象の電気ヒューズを切断した後に、切断対象の電気ヒューズが正しく切断されたか否かをテストすることが望まれる。しかし、既述の特許文献１及び２には、切断対象の電気ヒューズが正しく切断されたか否かをテストすることに関する記述はない。

切断対象の電気ヒューズ群に接続されたスイッチが順次導通するように構成された電気ヒューズ回路では、テスト時にも、切断対象の電気ヒューズ群に接続されたスイッチを順次導通させることが考えられる。これにより、切断対象の各電気ヒューズが導通しているか否かが、個別に判定される。しかし、このような手法では、切断対象の電気ヒューズの本数が多くなるに従って、テスト時間が増加してしまう、という問題点があった。

本発明に係る電気ヒューズのテスト方法は、それぞれが一端で第１ノードと接続され、他端で第２ノードと接続された、複数の電気ヒューズから、複数の切断対象ヒューズを選択する工程と、前記複数の切断対象ヒューズを、少なくとも一の前記切断対象ヒューズを含む切断対象ヒューズブロック単位で、順番に切断する工程と、前記切断する工程の後に、前記切断する工程で切断されなかった非切断ヒューズの前記一端を前記第２ノードから電気的に遮断し、前記各切断対象ヒューズの前記他端を前記第２ノードと電気的に接続する工程と、前記接続する工程の後に、前記第１ノードに電圧を印加し、前記第１ノードと前記第２ノードとの間に電流が流れるか否かを判定することにより、前記複数の切断対象ヒューズの全てが切断されているか否かを判定する工程とを具備する。

この発明によれば、各切断対象ヒューズが切断された後に、複数の切断対象ヒューズだけが、他端で第２ノードに接続される。これにより、複数の切断対象ヒューズだけが、第１ノードと第２ノードとの間で並列に接続される。この状態で第１ノードに電圧を印加すると、全ての切断対象ヒューズが正しく切断されていれば、電流が流れない。一方、複数の切断対象ヒューズのうちで切断が失敗したヒューズが存在する場合には、電流が流れる。従って、複数の切断対象ヒューズが切断されたか否かを、一度にテストすることができ、テスト時間を短縮できる。

本発明に係る電気ヒューズの制御回路は、それぞれが、一端で第１ノードと接続され、他端で第２ノードと接続された、複数の電気ヒューズと、前記複数の電気ヒューズの各々と前記第２ノードとの間に設けられたスイッチ回路と、切断時に、前記複数の電気ヒューズのなかから選択された複数の切断対象ヒューズが、前記第１ノードと前記第２ノードとの間を流れる電流により切断されるように、前記スイッチ回路を切り替える、セレクタ回路と、テスト時に、前記スイッチ回路を切り替える、テスト回路とを具備する。前記セレクタ回路は、前記複数の切断対象ヒューズが、少なくとも一の前記切断対象ヒューズを含む切断対象ヒューズブロック単位で、順番に切断されるように、前記スイッチ回路を切り替える。前記テスト回路は、前記複数の切断対象ヒューズだけが前記他端で前記第２ノードと電気的に接続されるように、前記スイッチ回路を切り替える。

本発明によれば、テスト時間を短縮することのできる、電気ヒューズのテスト方法、及び電気ヒューズ回路が提供される。

特許文献１に記載された半導体装置を示す回路図である。 特許文献２に記載された電気ヒューズ回路を示す回路図である。 電気ヒューズ回路を示す回路図である。 電気ヒューズ回路の動作方法を示すフローチャートである。

以下に、図面を参照しつつ、本発明の実施形態について詳細に説明する。図３は、本実施形態に係る電気ヒューズ回路１０を示す回路図である。

図３に示されるように、電気ヒューズ回路１０は、複数の電気ヒューズ２（２−１〜２−５）と、スイッチ回路３と、切り替え制御回路４とを備えている。

複数の電気ヒューズ２は、第１ノード１とグランド５（第２ノード）との間に、並列に配置されている。複数の電気ヒューズ２の各々は、一端（２１−１〜２１−５）と、他端（２２−１〜２２−５）とを備えている。各電気ヒューズ２は、一端２１で第１ノード１と電気的に接続されており、他端２２でグランド５に接続されている。

スイッチ回路３は、各電気ヒューズ２の他端２２とグランド５との間の導通・非導通を切り替えるために設けられている。スイッチ回路３は、複数の電気ヒューズ２に対応して、複数のＮＭＯＳトランジスタ３１を備えている。複数のＮＭＯＳトランジスタ３１の各々は、電気ヒューズ２の他端２２とグランド５との間に設けられている。

切り替え制御回路４は、スイッチ回路３の制御を行う回路である。切り替え制御回路４は、複数のマルチプレクサ回路４１と、ＤＣＭＯＤＥ端４２（合成抵抗測定モード端）と、ヒューズセレクタ回路４３と、電気ヒューズ切断情報レジスタ回路４４（テスト回路）とを備えている。

複数のマルチプレクサ回路４１は、複数のＮＭＯＳトランジスタ３１に対応して設けられている。複数のマルチプレクサ回路４１の各々は、出力端と、二つの入力端と、制御端とを備えている。その出力端は、各ＮＭＯＳトランジスタ３１のゲートに接続されている。その二つの入力端は、一方がヒューズセレクタ回路４３に接続されており、他方が電気ヒューズ切断情報レジスタ回路４４に接続されている。その制御端は、ＤＣＭＯＤＥ端４２に接続されている。各マルチプレクサ回路４１は、ＤＣＭＯＤＥ端４２から供給される制御信号の論理レベルにより、二つの入力端から入力された信号のいずれかを出力端から出力する。

ＤＣＭＯＤＥ端４２は、テストモードと切断モードとの切替を行うために設けられている。ＤＣＭＯＤ端４２は、各マルチプレクサ回路４１に対して、切断モード時にはヒューズセレクタ回路４３から供給された信号が出力され、テストモード時には電気ヒューズ切断情報レジスタ回路４４から供給された信号が出力されるように、制御信号を供給する。

ヒューズセレクタ回路４３は、切断時に、複数の電気ヒューズ２のうちから複数の切断対象ヒューズ（切断対象ヒューズ群）を選択する為に設けられている。ヒューズセレクタ回路４３は、切断モード時に、複数の切断対象のヒューズ２に接続されたＮＭＯＳトランジスタ３１が、順次導通するように、各マルチプレクサ回路４１に対してセレクタ信号を供給する。

電気ヒューズ切断情報レジスタ回路４４は、テスト時に、切断対象ヒューズ群だけを選択するために設けられている。電気ヒューズ切断情報レジスタ回路４４は、複数の電気ヒューズ２に対応して、複数のレジスタ４５を有している。複数のレジスタ４５の各々には、対応する電気ヒューズ２が切断対象ヒューズであるか否かを示す情報（ヒューズ切断情報）が格納されている。各レジスタ４５は、各マルチプレクサ回路４１に対して、ヒューズ切断情報に応じた信号を、切断情報信号として供給する。ヒューズ切断情報は、例えば、メモリＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）に記憶されたフェイル情報や、電気ヒューズのテストを行うテスタ（図示せず）から、電気ヒューズ切断情報レジスタ回路４４に格納される。

続いて、本実施形態に係る電気ヒューズ回路の動作方法について説明する。図４は、電気ヒューズ回路の動作方法を示すフローチャートである。

ステップＳ１；切断対象ヒューズの選択
まず、切断対象ヒューズ群を切断するにあたり、ＤＣＭＯＤＥ端４２から、切断モードである旨を示す制御信号が各マルチプレクサ回路４１に供給される。この制御信号により、各マルチプレクサ回路４１は、ヒューズセレクタ回路４３から供給されるセレクタ信号を出力するように、設定される。一方、第１ノード１には、図示しないテスタにより、切断対象ヒューズを切断するための電圧が印加される。この状態で、ヒューズセレクタ回路４３が、複数の電気ヒューズ２の中から、切断対象ヒューズ群を選択する。本実施形態では、切断対象ヒューズ群として、電気ヒューズ２−１、２−３、及び２−５が選択されるものとする。

ステップＳ２；切断
そして、ヒューズセレクタ回路４３は、各切断対象ヒューズ（２−１、２−３、２−５）に対応する各マルチプレクサ回路４１に対して、順次、セレクタ信号を供給する。セレクタ信号は、各マルチプレクサ回路４１を介して各ＮＭＯＳトランジスタ３１に供給される。セレクタ信号が供給された各ＮＭＯＳトランジスタ３１は、導通状態となる。これにより、第１ノード１から、各切断対象ヒューズ（２−１、２−３、２−５）を介してグランド５に電流が流れ、各切断対象ヒューズ（２−１、２−３、２−５）が切断される。この際、セレクタ信号が順次供給されるため、切断対象ヒューズ群（２−１、２−３、２−５）は、一本ずつ、順番に切断されることになる。一本ずつ順番に電流が流れるため、各切断対象ヒューズ（２−１、２−３、２−５）に十分な量の電流を流すことができる。これにより、各切断対象ヒューズを、確実に切断することができる。

ステップＳ３；切断対象ヒューズだけを並列的に接続
続いて、切断対象ヒューズ群（２−１、２−３、２−５）が正しく切断されたか否かのテストが行われる。テストにあたっては、まず、ＤＣＭＯＤＥ端４２から、テストモードである旨を示す制御信号が、各マルチプレクサ回路４１に供給される。これにより、各マルチプレクサ回路４１は、電気ヒューズ切断情報レジスタ回路４４から供給される切断情報信号を出力するように、設定される。ここで、電気ヒューズ切断情報レジスタ回路４４は、各切断対象ヒューズ（２−１、２−３、２−５）に対応する各マルチプレクサ回路４１に対して、ＮＭＯＳトランジスタ３１が導通状態となるような信号を、切断情報信号として供給する。一方、複数の電気ヒューズ２のうち切断対象ヒューズ（２−１、２−３、２−５）ではない電気ヒューズ２（非切断ヒューズ２−２、２−３）に対応する各マルチプレクサ回路４１に対しては、ＮＭＯＳトランジスタ３１が遮断状態となるような信号を、切断情報信号として供給する。

上述の処理により、切断対象ヒューズ群（２−１、２−３、２−５）は、一端２１が第１ノード１と接続され、他端２２が各ＮＭＯＳトランジスタ３１を介してグランド５に接続される。一方、非切断ヒューズ（２−２、２−４）の他端２２は、グランド５から遮断される。すなわち、切断対象ヒューズ群（２−１、２−３、２−５）だけが、第１ノード１とグランド５との間で、並列に接続されることになる。

ステップＳ４；電流が流れるか否かの判定
続いて、テスタにより、第１ノード１に電圧が印加される。このとき、切断対象ヒューズ群（２−１、２−３、２−５）が全て切断されていれば、電圧を印加しても電流は流れない。一方、切断対象ヒューズ群（２−１、２−３、２−５）の中に切断不良のヒューズが含まれていれば、電流が流れる。従って、テスタにより、電流が流れるか否かを判定することで、切断不良のヒューズが存在するか否かを判定することができる。この際、一度だけ第１ノード１に電圧を印加するだけで判定を行うことができるので、テスト時間を短縮することができる。

尚、本実施形態では、切断時に、各切断対象ヒューズ（２−１、２−３、２−５）が、一本ずつ、順番に切断される。但し、複数の切断対象ヒューズ（２−１、２−３、２−５）に対して切断に必要な電流を同時に流すことができる場合には、必ずしも一本ずつ、切断を行う必要はない。すなわち、切断対象ヒューズ群（２−１、２−３、２−５）の全体を、それぞれが複数の切断対象ヒューズを有する複数のブロック（切断対象ヒューズブロック）にわける。そして、切断対象ヒューズブロック単位で、順番に、切断を行う。このとき、切断対象ヒューズブロック内に含まれる複数の切断対象ヒューズは、同時に切断が行われる。このような切断方法は、例えば、ヒューズセレクタ回路４３とマルチプレクサ回路４１との間の配線経路を工夫することにより、実現することができる。このような切断方法を採用した場合であっても、本実施形態で述べたのと同様の作用効果を奏することが可能である。

１ 第１ノード
２ 電気ヒューズ
２−１、２−３、２−５ 切断対象ヒューズ
２−２、２−４ 非切断ヒューズ
３ スイッチ回路
３１ ＮＭＯＳトランジスタ
４ 切り替え制御回路
４１ マルチプレクサ回路
４２ ＤＣＭＯＤＥ端
４３ セレクタ
４４ 電気ヒューズ切断情報設定回路
４５ レジスタ
５ 第２ノード（グランド）
１０ 電気ヒューズ回路
１０２ ヒューズ
１０３ セレクタ
１０４ 切り替え信号生成回路
１０５ 切断回路
１１１ 電気ヒューズコア
１１２ 電気ヒューズ素子
１１３ スイッチトランジスタ
１１４ シフトレジスタ

Claims (4)

1. 複数の電気ヒューズから、複数の切断対象ヒューズを選択する工程と、
   前記複数の切断対象ヒューズを、少なくとも一つの前記切断対象ヒューズを含む切断対象ヒューズブロック単位で、順番に切断する工程と、
   前記切断する工程の後に、前記複数の切断対象ヒューズの各々の一端を第１ノードと電気的に接続し、前記各切断対象ヒューズの他端を、第２ノードと電気的に接続する工程と、
   前記接続する工程の後に、前記第１ノードに電圧を印加し、前記第１ノードと前記第２ノードとの間に電流が流れるか否かを判定することにより、前記複数の切断対象ヒューズの全てが切断されているか否かを判定する工程と、
   を具備する
   電気ヒューズのテスト方法。
2. 請求項１に記載された電気ヒューズのテスト方法であって、
   前記切断する工程は、電流を流すことにより、前記複数の切断対象ヒューズの各々を切断する工程を含んでいる
   電気ヒューズのテスト方法。
3. 請求項１又は２に記載されたテスト方法であって、
   前記第２ノードは、グランドである
   電気ヒューズのテスト方法。
4. それぞれが、一端で第１ノードと接続され、他端で第２ノードと接続された、複数の電気ヒューズと、
   前記複数の電気ヒューズの各々と前記第２ノードとの間に設けられたスイッチ回路と、
   切断時に、前記複数の電気ヒューズのなかから選択された複数の切断対象ヒューズが、前記第１ノードと前記第２ノードとの間を流れる電流により切断されるように、前記スイッチ回路を切り替える、セレクタ回路と、
   テスト時に、前記スイッチ回路を切り替える、テスト回路と、
   を具備し、
   前記セレクタ回路は、前記複数の切断対象ヒューズが、少なくとも一の前記切断対象ヒューズを含む切断対象ヒューズブロック単位で、順番に切断されるように、前記スイッチ回路を切り替え、
   前記テスト回路は、前記複数の切断対象ヒューズだけが前記他端で前記第２ノードと電気的に接続されるように、前記スイッチ回路を切り替える
   電気ヒューズ回路。

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