CN101405817A

CN101405817A - 半导体存储器

Info

Publication number: CN101405817A
Application number: CNA2006800539985A
Authority: CN
Inventors: 小林广之
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2006-03-28
Filing date: 2006-03-28
Publication date: 2009-04-08
Anticipated expiration: 2026-03-28
Also published as: KR100963552B1; EP2006859A4; WO2007110927A1; US20090027980A1; US7821854B2; EP2006859B1; EP2006859A2; JPWO2007110927A1; CN101405817B; KR20080100830A; EP2006859A9; JP4824083B2

Abstract

对应于使故障地址编程的冗余熔丝电路而专门设置有标准冗余线。在冗余熔丝电路中共享设置有备用冗余线。地址比较电路对由冗余熔丝电路使其编程的故障地址与存储地址进行比较，在比较结果一致时输出冗余信号。开关电路按照从选择熔丝电路输出的冗余选择信号进行切换，使对应的标准冗余线或者备用冗余线的某一个响应冗余信号而有效。通过将冗余线分类成标准冗余线和备用冗余线，能够通过简单的淡绿使各个冗余电路与多个冗余线的某一个对应。因此，能够减小进行故障补救时与不存在故障时的信号的传输延迟时间的差，并减小存取时间的差。

Description

半导体存储器

技术领域

本发明涉及具有用于对故障进行补救的冗余电路的半导体存储器。

背景技术

一般半导体存储器具有冗余电路，用于对衬底中的晶格缺陷以及由于生产工序中产生的异物而发生的故障进行补救并且提高合格率。更具体地说，DRAM等半导体存储器除了正规的字线和位线以外，还具有冗余字线和冗余位线。并且，当在测试工序中检测到存储单元有故障的情况下，为了将发生故障的字线和位线替换为冗余字线或冗余位线，形成在半导体存储器中的熔丝电路会被进行编程。通过使用冗余电路对故障的存储单元进行补救，提高半导体存储器的成品率。

熔丝电路需要分别与冗余字线和冗余位线对应。此外，各熔丝电路为了对故障地址进行编程，需要按地址的每一位设置熔丝。因此，熔丝电路成了使半导体存储器的芯片尺寸增大的主要原因。另一方面，如果冗余字线或冗余位线中存在故障，则对应的熔丝电路便不能使用，因而补救效率下降。例如，专利文献1、2等记载了通过减少熔丝电路的个数而削减芯片面积，并通过使各个熔丝电路可对多个冗余字线或位线使用来提高补救效率的方法。

专利文献1：日本专利文献特开平6-44795号公报；

专利文献2：日本专利文献特开2000-11680号公报。

发明内容

通过采用上述方法，可使为了补救故障而使用的冗余字线或者冗余位线的选择的自由度变高，并使补救效率得到提高。但是，为了使熔丝电路与期望的冗余字线或者冗余位线相对应，需要复杂的虚拟电路。其结果是电路规模增加。此外，当电路的延迟变大时，使用冗余字线或者冗余位线时的存取时间变长，半导体存储器的性能降低。

本发明的目的在于，通过简单的电路，在不降低半导体存储器的性能和补救效率的情况下补救故障。

在本发明的一个方式中，单元阵列包括存储单元以及与存储单元连接的字线和位线。标准冗余线分别对应于对故障地址进行编程的冗余熔丝电路而专门设置。备用冗余线被设置成由冗余熔丝电路共享。地址比较电路将冗余熔丝电路中被编程的故障地址与存储地址进行比较，在比较结果一致时输出冗余信号。开关电路按照从选择熔丝电路输出的冗余选择信号控制切换，使对应的标准冗余线或备用冗余线的某一个响应冗余信号而有效。通过将冗余线分类为标准冗余线和备用冗余线，能够通过简单的开关电路使各冗余电路对应于多个冗余线的某一个。因此，能够减小在使用冗余线(故障的补救时)与不使用冗余线时(良品)时的信号的传输延迟时间的差，并减小存取时间的差。即，能够通过简单的电路，在不降低半导体存储器的性能和补救效率的情况下来补救故障。

本发明的其他的方式中，存储器内核包括存储单元、用于对存储单元进行存取而由驱动器驱动的控制线、以及用于对故障的存储单元或者故障的控制线进行补救的多个冗余控制线。选择开关电路选择性地与所述冗余控制线的某一个连接。冗余开关电路将所述各驱动器的输出与除了对应于所述冗余熔丝电路中被编程的故障地址的控制线以外的控制线以及选择开关电路相连接。即，在该方式中，采用移位冗余方式。选择熔丝电路输出用于对选择开关电路的切换进行控制的冗余选择信号。因此，在采用移位冗余方式的半导体存储器中，能够通过简单的冗余开关电路使冗余熔丝电路对应于多个冗余控制线的某一个。因此，减小在使用冗余线(故障的补救时)与不使用冗余线时(良品)时的信号的传输延迟时间的差，并减小存取时间的差。即，能够通过简单的电路，在不降低半导体存储器的性能和补救效率的情况下补救故障。

发明效果

本发明能够通过简单的电路，在不降低半导体存储器的性能和补救效率的情况下补救故障。

附图说明

图1是表示本发明的第一实施方式的半导体存储器的框图；

图2是示出图1所示的行译码器的详细构成的框图；

图3是示出图1所示的列译码器的详细构成的框图；

图4是示出图2所述的冗余字译码器和图3所示的冗余列译码器的详细构成的电路图；

图5是示出第二实施方式的半导体存储器的框图；

图6是示出第三实施方式的半导体存储器的框图；

图7是示出第四实施方式的半导体存储器的框图；

图8是示出图7所示的行译码器的详细构成的框图；

图9是示出图7所示的列译码器的详细构成的框图；

图10是示出本发明的第五实施方式的半导体存储器的框图；

图11是示出图10所示的行译码器的详细构成的框图；

图12是示出图10所示的列译码器的详细构成的框图；

图13是示出第六实施方式的半导体存储器的框图；

图14是示出第七实施方式的半导体存储器的框图。

具体实施方式

下面，通过附图对本发明的实施方式进行说明。图中以虚线示出的信号线由多根信号线所构成。另外，虚线连接出来的框的一部分由多个电路构成。对传输信号的信号线使用与信号名相同的标号。图中的双重圆表示外部端子。

图1示出了本发明的第一实施方式的半导体存储器。半导体存储器MEM例如是具有动态存储单元的DRAM。存储器MEM包括命令输入部10、地址输入部12、数据输入部14、冗余熔丝部16、18、地址比较部20、22、阵列控制部24、选择熔丝部26、28、以及存储器内核24。

命令输入部10接受由命令端子CMD提供的命令CMD(外部存取命令)，并将接收到的命令CMD输出给阵列控制部24。在本实施方式中，读出命令、写入命令、以及刷新命令作为命令CMD提供给命令输入部10。

地址输入部12接受由地址端子AD提供的外部地址AD，将接受到的外部地址AD作为行地址(高位地址)和列地址CAD(低位地址)输出给存储器内核30。外部地址AD表示进行存取的存储单元MC。行地址RAD用于选择字线WL。列地址CAD用于选择位线BL、/BL。行地址RAD和列地址CAD由地址端子AD同时提供。

数据输入输出部14在进行读出动作时经由数据总线DB将从存储器内核30输出的读出数据输出给数据端子DT(DT0-7)，在进行写入动作时将通过数据端子DT接受的写入数据经由数据总线DB输出给存储器内核30。数据端子DT是读出数据和写入数据所共享的端子。

冗余熔丝部16具有用于分别对表示故障的字线WL的冗余行地址RRAD1-2进行编程的两个冗余熔丝电路17。冗余熔丝部18具有用于分别对表示故障的位线BL、/BL的冗余列地址RCAD1-2进行编程的两个冗余熔丝电路19。因此，本实施方式的存储器MEM最多能够对四个故障进行补救。

地址比较部20具有用于分别对地址端子AD接受的行地址RAD与冗余行地址RRAD1-2进行比较的地址比较电路21。地址比较电路21在比较结果一致时分别将行冗余信号RRED 1-2激活。地址比较部22具有用于分别对通过地址端子AD接受的列地址CAD与冗余列地址RCAD1-2进行比较的地址比较电路23。地址比较电路22在比较结果一致时分别将列冗余信号CRED1-2激活。

阵列控制部24为了执行存储器内核30的存取动作，响应命令CMD并输出用于对单元阵列ARY进行存取的控制信号CNT。控制信号CNT包括：用于选择字线WL的字线控制信号WLZ；用于激活读出放大器SA的读出放大器控制信号SAZ；用于选择列开关的列线控制信号CLZ；以及用于对位线BL、/BL进行预充电的预充电控制信号PREZ等。

选择熔丝部26具有选择熔丝电路27，该选择熔丝电路用于分别针对是否将后述的图2表示的标准冗余字线RWL 1-2替换为备用冗余字线RSVWL而进行编程。选择熔丝电路27根据编程状态分别输出行冗余选择信号RSEL 1-2。

选择熔丝部28具有选择熔丝电路29，该选择熔丝电路用于分别针对是否将后述的图3表示的标准冗余列线RCL1-2替换成备用冗余列线RSVCL进行编程。选择熔丝电路29根据编程状态分别输出列冗余选择信号CSEL 1-2。

存储器内核30包括行译码器RDEC、列译码器CDEC、读出放大器(sense amplifier)SA、列开关CSW、读取放大器(read amplifier)RA，写入放大器WA、以及单元阵列ARY。单元阵列ARY包括：动态存储单元MC、以及与动态存储单元MC相连接的字线WL和位线对BL、/BL。存储单元MC形成于字线WL与位线对BL、/BL的交叉部分。

另外，单元阵列ARY包括冗余存储单元RMC、以及与冗余存储单元相连接的三个冗余字线RWL(图2表示的RWL 1-2、RSVWL)和三组冗余位线对RBL、/RBL(与图3表示的RCL1-2、RSVCL对应的位线)。图中以一根信号线表示冗余位线对RBL、/RBL。冗余存储单元RMC形成于冗余字线RWL与位线对BL、/BL、RBL、/RBL的交叉部分和冗余位线对RBL、/RBL与字线WL、RWL的交叉部分。

在行冗余信号RRED 1-2处于未激活状态时，行译码器RDEC响应存取命令CMD而对行地址RAD进行译码，选择字线WL的某一个。在行冗余信号RRED 1-2的某一个处于激活状态时，行译码器RDEC禁止对行地址RAD进行译码，按照行冗余选择信号RSEL 1-2的逻辑电平来选择冗余字线RWL的至少一个。

在列冗余信号CRED1-2处于未激活状态时，列译码器CDEC响应存取命令CMD而对列地址CAD进行译码，选择与数据端子DT的位数相对应的8组位线对BL、/BL。在列冗余信号CRED1-2的某一个处于激活状态时，列译码器CDEC禁止对列地址CAD进行译码，按照列冗余选择信号CSEL1-2的逻辑电平来选择冗余字线RBL、/RBL的至少一组。

读出放大器SA放大位线对BL、/BL中读出的数据信号的信号量的差。列开关CSW按照列地址CAD将位线BL、/BL与数据总线DB连接。

读取放大器RA将进行读取动作时经由列开关CSW输出的互补的读出数据进行放大。写入放大器WA将进行写入动作时经由数据总线DB提供的互补的写入数据进行放大并提供给位线对BL、/BL。

图2示出了图1所述的行译码器RDEC的详细构成。行译码器RDEC包括：对行地址RAD进行译码的行地址译码器RADEC；用于将高电平电压分别提供给字线WL的字驱动器WDRV；以及用于将高电平电压提供给标准冗余位线RWL 1-2和备用冗余字线RSVWL的冗余字驱动器RWDRV。

字驱动器WDRV、RWDRV与字线控制信号WLZ同步动作，使被存取的字线WL、标准冗余字线RWL 1-2、备用冗余字线RSVWL的某一个在预定的期间内变为高电平。在使用冗余字线RWL 1-2、RSVWL的某一个的情况下，响应对故障的字线WL的存取命令CMD，使行冗余信号RRED 1-2的至少某一个激活。字驱动器WDRV在行冗余信号RRED1-2激活时不被激活，停止字线WL的驱动动作。

冗余字驱动器RWDRV响应行冗余信号RRED 1的激活，将高电平电压提供给标准冗余字线RWL 1或者备用冗余字线RSVWL的某一个。另外，冗余字驱动器RWDRV响应行冗余信号RRED 2的激活，将高电平电压提供给标准冗余字线RWL2或者备用冗余字线RSVWL的某一个。在标准冗余字线RWL 1-2的某一个存在故障时，图1所示的选择熔丝电路27的某一个被编程而输出低逻辑电平的行选择信号RSEL 1或RSEL 2。

行冗余选择信号RSEL 1为低逻辑电平时，禁止故障的标准冗余字线RWL 1的激活，并允许备用冗余字线RSVWL的激活。行冗余选择信号RSEL 2为低逻辑电平时，禁止故障的标准冗余字线RWL2的激活，并允许备用冗余字线RSVWL的激活。冗余字驱动器RWDRV具有对行冗余选择信号RSEL 1-2进行响应而使对应的标准冗余字线REL1-2或者备用冗余字线RSVWL的某一个有效的开关电路的功能。并且，代替故障的字线WL而使用冗余字线RSEL 1-2和RSVWL来进行存取动作，补救了单元阵列ARY的故障。

图3示出了图1所示的列译码器CDEC的具体构成。列译码器CDEC包括：对列地址CAD进行译码的列地址译码器CADEC；用于将高电压电平分别提供给列线CL的列驱动器CDRV；用于将高电平电压提供给标准冗余列线RCL1-2和备用冗余列线RSVCL的冗余列驱动器RCDRV。列线CL与连接位线对BL、/BL的列开关CSW相连接，标准冗余列线RCL1-2和备用冗余列线RSVSL与连接冗余位线对RBL、/RBL的冗余列开关CSW相连接。

列驱动器CDRV与列线控制信号CLZ同步动作，使控制列开关CSW的开/关的列线CL的某一个在预定的期间变为高电平。列驱动器RCDRV与列线控制信号CLZ同步动作，使控制冗余列开关CSW的开/关的标准冗余列线RCL1-2和备用冗余列线RSVCL的某一个在预定的期间变为高电平。

在使用冗余列线RCL1-2、RSVCL的某一个时，响应与故障的位线对BL、/BL或者列线CL相对的存取命令CMD而使列冗余信号CRED1-2的至少某一个激活。列驱动器CDRV在列冗余信号CRED1-2处于激活时成为不激活状态而停止列线CL的驱动动作。

冗余列驱动器RCDRV响应列冗余信号CRED1的激活而将高电平电压提供给标准冗余列线RCL1或者备用冗余列线RSVCL的某一个。另外，冗余列驱动器RCDRV响应列冗余信号CRED2的激活，将高电平电压提供给标准冗余列线RCL2或者备用冗余列线RSVCL的某一个。冗余列线RCL1-2的某一个存在故障时，图1所示的选择熔丝电路29的某一个被进行编程而输出低逻辑电平的列冗余选择信号CSEL1或CSEL2。

列冗余选择信号CSEL1为低逻辑电平时，禁止故障的标准冗余列线RCL1的激活，并许可备用冗余列线RSVCL的激活。列冗余选择信号CSEL2为低逻辑电平时，禁止故障的标准冗余列线RCL2的激活，并许可备用冗余列线RSVCL的激活。由此，冗余列驱动器RCDRV具有响应列冗余信号CRED1-2而使对应的标准冗余列线RCL2或者备用冗余列线RSVCL的某一个有效的开关电路的功能。并且，代替故障的列线CL而使用冗余列线RCL1-2、RSVCL来执行存取动作，补救了单元阵列ARY的故障。

图4示出了图2所示的冗余字驱动器RWDRV和图3所示的冗余列驱动器RCDRV的具体构成。由于冗余字驱动器RWDRV和冗余列驱动器RCDRV的主要部分的逻辑结构相同，因此，这里对冗余字驱动器REDRV进行说明。

冗余字驱动器RWDRV包括：分别驱动标准冗余字线RWL 1-2的缓冲器BUF 1-2；以及驱动备用冗余字线RSVWL的缓冲器BUFR。缓冲器BUF1使用于行冗余选择信号RSEL 1为高逻辑电平时，缓冲器BUF2使用于行冗余选择信号RSEL 2为高逻辑电平时。缓冲器BUFR使用于行冗余选择信号RSEL 1-2的某一个为低逻辑电平时。通过选择熔丝电路27、29的编程规格来禁止行冗余选择信号RSEL 1-2(或者列冗余选择信号CSEL1-2)同时被设定为低逻辑电路。

以上，在第一实施方式中通过设置分别与两个冗余熔丝电路17相对应的标准冗余电路字线RWL 1-2以及在两个冗余熔丝电路17中设置共用的标准冗余字线RSVWL，能够通过简单的冗余字驱动器RWDRV(开关电路)使各冗余电路17对应于冗余字线RWL 1-2、RSVWL的某一个。由此，在补救故障时和不补救故障时(良品时)能够减少信号的传输延迟时间的差，因而能使存取时间的差变小。即，能够通过简单的电路，在不使半导体存储器MEM的性能和补救效率下降的情况下来补救故障。

图5示出了本发明的第二实施方式的半导体存储器。对第一实施方式中已说明的元件标记相同的标号，并省略对于它们的具体说明。本实施方式的半导体存储器MEM被构成为在第一实施方式中加入了模式寄存器32A和故障地址选择部34A、36A。其他的结构与第一实施方式相同。即，半导体存储器MEM形成为DRAM。

模式寄存器32A包括：用于分别使冗余熔丝部16、18的输出无效的存储部；以及用于保存临时的冗余行地址RRAD1-2以及临时的冗余列地址RCAD1-2(故障地址)。存储部可改写，并根据与模式寄存器设定命令一起提供的外部地址AD或者数据RT而设定。模式寄存器32A根据存储部设定的值而输出行熔丝无效信号、列熔丝无效信号、临时的冗余行地址RRAD1-2、以及临时的冗余列地址RCAD1-2。

故障地址选择部34A根据从模式寄存器32A输出的行熔丝无效信号而使冗余熔丝部16的输出无效，并将模式寄存器32A设定的临时的冗余行地址RRAD1-2输出给地址比较部20。故障地址选择部36A根据从模式寄存器32A输出的列熔丝无效信号使冗余熔丝部18的输出无效，并将模式寄存器32A设定的临时的冗余列地址RCAD1-2输出给地址比较部22。即，故障地址选择部34A、36A将各冗余熔丝部16、18编程的故障地址或者模式寄存器32A保存的临时的故障地址的某一个输出给对应的地址比较电路12、23。

在该实施方式中，冗余熔丝部16、18进行编程前将临时的冗余行地址RRAD1-2和临时的冗余列地址RCAD1-2输出给地址比较部20、22，能够使用标准冗余字线RWL 1-2或者标准冗余列线RCL1-2来暂时补救字线WL或者列线CL。因此，能够在冗余熔丝部16、18进行编程前检测到在标准冗余字线RWL 1-2和标准冗余列线RCL1-2中是否存在故障。

测试存储器MEM的LSI测试器(tester)等根据上述检测结果来判断是否使用标准冗余字线RSVWL或备用冗余列线RSVCL。因此，在不使用冗余熔丝部16、18而确认了冗余字线RWL 1-2和冗余列线RCL1-2的故障后，能够编程选择熔丝部26、28。其结果是能够在一个测试工序中实施冗余熔丝部16、18和选择熔丝部26、28的编程。

在第二实施方式中也能够获得与所述第一实施方式相同的效果。此外，在该实施方式中，能够在一个测试工序中实施冗余熔丝部16、18和选择熔丝部26、28的编程。结果是能够在不使存储器MEM的性能下降的情况下，通过简单的电路提高补救效率并削减测试成本。

图6示出了本发明的第三实施方式的半导体存储器。针对与第一实施方式中说明的要素相同的要素标记相同的标号，省略对它们的详细说明。本实施方式的半导体存储器MEM代替第一实施方式的选择熔丝部26、28而具有选择熔丝部26B、28B。另外，半导体存储器MEM具有模式寄存器32B。其他的构成与第一实施方式相同。即，半导体存储器MEM被构成为DRAM。

模式寄存器32B包括：分别保存用于使与选择熔丝电路27B、29B编程的值相对应的选择信号RSEL 1-2、CSEL1-2的输出无效的输出无效信号的值的存储部；用于分别保持临时的选择信号RSEL 1-2、CSEL1-2的值的存储部；以及写入用于对各选择熔丝电路27B、29B进行编程的编程信息的编程设定部。存储部和编程设定部按照在存储器MEM的动作模式为测试模式时与模式寄存器设定命令被共同提供的外部地址AD或者数据DT来设定。

模式寄存器32B按照存储部中设定的值，将输出的无效信号和临时的选择信号RSEL 1-2、CSEL1-2作为编程信号RPRG1、CPRG1分别输出给选择熔丝部26B、28B。另外，模式寄存器32B在编程设定部中被写入编程信息时，输出对应的编程信号RPRG2、CPRG2(电信号)。存储器MEM具有未图示的电流生成电路或者电压生成电路用于将大电流或者高电压提供给编程信号线RPRG2、CPRG2。

选择熔丝部26B、28B通过编程信号线RPRG2、CPRG2的大电流或者高电压而被编程。即，模式寄存器32B起到了作为根据从存储器MEM的外部提供用于对选择熔丝电路27B、29B进行编程的电信号RPRG2、CPRG2的编程信息来进行输出的编程控制电路的作用。

与第一实施方式相同，选择熔丝部26B具有选择熔丝电路，用于分别编程为是否将标准冗余字线RWL 1-2(图2)置换为备用冗余字线RSVWL的选择熔丝电路27B。各选择熔丝电路27B为了按照电信号RPRG2而被编程，具有通过电流熔断的熔丝(利用金属的电迁移现象)或者通过电压而导通或绝缘的熔丝(利用氧化膜等的耐压性)。选择熔丝电路27B按照编程状态分别输出行冗余选择信号RSE1-2。但是，选择熔丝部26B按照从模式寄存器32B输出的输出无效信号来禁止来自熔丝电路27B的选择信号行冗余RSEL 1-2的输出，将从模式寄存器32B输出的临时的行冗余选择信号RSEL 1-2输出给存储器内核30。

与第一实施方式相同，选择熔丝部28B具有选择熔丝电路29B，分别用于是否将标准冗余列线RCL1-2(图3)置换为备用冗余列线RSVCL进行编程。各选择熔丝电路29B为了按照电信号CPRG2进行编程，具有通过电流熔断的熔丝(利用金属的电迁移现象)或者通过电压而导通或绝缘的熔丝(利用氧化膜等的耐压性)。选择熔丝电路29B按照编程状态分别输出列冗余选择信号CSE1-2。但是，选择熔丝部28B按照从模式寄存器32C输出的输出无效信号来禁止来自熔丝电路29B的列冗余选择信号CSEL1-2的输出，将从模式寄存器32B输出的临时的列冗余选择信号CSEL1-2输出给存储器内核30。

在本实施方式中，在选择熔丝部26B、28B编程前，能够检测在图2所示的备用冗余字线RSVWL以及图3所示的备用冗余列线RSVCL中是否存在故障。由此，例如，在标准冗余字线RWL 1和备用冗余字线RSVWL中存在故障并且有两个应该补救的字线WL的情况下，测试半导体存储器的LSI测试器等能够判断为不进行选择熔丝部26B、28B的编程，不能补救该存储器MEM的故障。因此，能够防止无用地对选择熔丝部26B、28B进行编程。

并且，在测试工序完成后，通过模式寄存器32B的编程设定部中写入编程信息而能够对选择熔丝部27B、29B进行编程。由此，存储器MEM被制造出以后，也能够代替普通熔丝字线RWL 1-2使用备用冗余字线RSVWL，代替普通熔丝列线RCL1-2使用备用冗余列线RSVCL。由此，在测试工序完成后，能够补救标准冗余字线RWL 1-2和普通熔丝列线RCL1-2中发生的故障。

以上，在第三实施方式中也能够获得与所述第一以及第二实施方式相同的效果。即，能够防止对选择熔丝部26B、28B无用地编程，削减了测试成本。并且，测试工序完成后，能够补救冗余线RWL 1-2、RCL1-2中发生的故障。结果是能够通过简单的电路，在不降低存储器MEM的性能的情况下提高补救效率，削减了测试成本。

图7是出了本发明的第四实施方式的半导体存储器。针对已在第一实施方式中说明的要素标记相同的标号，省略对它们的详细说明。本实施方式的半导体存储器MEM代替第一实施方式的冗余熔丝部16、18、选择熔丝电路26、28、以及存储器内核30而具有冗余熔丝部16C、18C、选择熔丝电路26C、28C、以及存储器内核30C。另外，半导体存储器MEM没有第一实施方式的地址比较部20、22。其他的构成与第一实施方式相同。即，半导体存储器MEM被形成为DRAM。

本实施方式的半导体存储器MEM采用所谓的移位冗余方式。如后述的图8所示，移位冗余方式的存储器MEM具有冗余开关电路RRSW。冗余开关电路RRSW在存储器MEM通电(パワ一オンシ一ケンス)时动作，将字驱动器WDRV与字线WL、RWL连接。同样，如后述的图9所示，移位冗余方式的存储器MEM具有冗余开关电路CRSW。冗余开关电路CRSW在存储器MEM通电时动作，将列驱动器CDRV与字线CL、RCL连接。因此，不需要每次访问时比较地址AD与故障地址的地址比较部。

冗余熔丝部16C具有用于对表示故障的字线WL的冗余地址RRAD进行编程的熔丝电路17C，输出被编程的冗余行地址RRAD。冗余熔丝部18C具有用于对表示故障的位线对BL、/BL的冗余列地址RCAD进行编程的熔丝电路19C，输出被编程的冗余列地址RCAD。通过使用冗余熔丝部16C、18C，能够补救单元阵列ARY中发生的两个故障。

选择熔丝部26C具有选择熔丝电路27C，用于对使用图8所示的标准冗余字线RWL 1-2的某一个来补救故障进行编程。选择熔丝电路27C输出与编程状态相对应的逻辑电平的行冗余选择信号RSEL。选择熔丝部28C具有选择熔丝电路29C，用于对使用图9所示的标准冗余列线RCL1-2的某一个来补救故障进行编程。选择熔丝电路29C输出与编程状态相对应的逻辑电平的列冗余选择信号CSEL。

存储器内核30C的行译码器RDEC、列译码器CDEC、以及单元阵列ARY与第一实施方式不同。单元阵列ARY具有两个冗余字线RWL(图8所示的RWL 1-2)以及两组冗余位线对RBL、/RBL(与图9所示的RCL1-2对应的位线)。其他的构成与第一实施方式相同。

图8是出了图7所示的行译码器RDEC的详细构成。行译码器RDEC包括行地址译码器RASDEC、字驱动器WDRV、冗余开关电路RRSW、以及选择开关电路RSSW。在移位冗余方式的存储器中，未被构成有冗余字线专用的冗余字线驱动器RWDRV。冗余开关电路RRSW和选择开关电路RSSW例如由CMOS传输门构成，电路规模小并且传输延迟时间短。

开关电路RRSW避开冗余行地址RRAD表示的故障的字线WL(图中以X标记表示)，将字驱动器WDRV与字线WL、选择开关电路RSSW(冗余字线RWL 1-2的某一个)连接。在没有故障的情况下，字驱动器WDRV与通常的字线WL连接，与冗余字线RWL 1-2(冗余控制线)间不连接。

选择开关电路RSSW在行冗余选择信号RSEL为低逻辑电平时使字驱动器WDRV与冗余字线RWL 1连接，在行冗余选择信号RSEL为高逻辑电平时使字驱动器WDRV与冗余字线RWL2连接。由此，在冗余字线RWL2存在故障时能够使用冗余字线RWL 1来补救，在冗余字线RWL 1存在故障时能够使用冗余字线RWL2来补救。

图9是出了图7所示的列译码器CDEC的详细构成。列译码器CDEC包括列译码器CDEC、列地址译码器CADEC、列驱动器CDRV、冗余开关电路CRSW、以及选择开关电路CSSW。列线CL与连接位线对BL、/BL的列开关CSW相连接，标准冗余列线RCL1-2与连接冗余位线对RBL、/RBL的冗余列开关CSW相连接。

在移位冗余方式的存储器MEM中，未构成冗余列线专用的冗余列译码器RCDRV。冗余开关电路CRSW和选择开关电路CSSW例如通过CMOS传输门构成，电路规模小并且传输延迟时间短。

开关电路CRSW避开与冗余列地址RCAD表示的故障的位线对BL、/BL(图中通过X标记表示)对应的列线CL，将列驱动器CDRV与列线CL和选择开关电路CSSW(冗余列线RCL1-2的某一个)连接。在不存在故障的情况下，列驱动器CDRV与通常的列线CL连接，与冗余列线RCL1-2(冗余控制线)不连接。

与第一实施方式(图3)相同，列驱动器CDRV与列线控制信号CLZ同步动作，使控制列开关CSW的开/关的列线CL的某一个在预定的期间内变为高电平。列驱动器RCDRV与列线控制信号CLZ同步动作，将控制冗余列开关CSW的开/关的冗余列线RCL1-2的某一个在预定的期间内变为高电平。

选择开关电路CSSW在列冗余选择信号CSEL为低逻辑电平时使列驱动器CDRV与冗余列线RCL1连接，在行冗余选择信号RSEL为高电平时使列驱动器CDRV与冗余列线RCL2连接。由此，在冗余列线RCL2存在故障时能够使用冗余列线RCL1来进行补救，在冗余列线RCL1存在故障时能够使用冗余列线RCL2来进行补救.

以上，在第四实施方式中也能够获得与第一实施方式相同的效果。并且，在该实施方式中，即使在采用了移位冗余方式的存储器MEM中，也不会使降低半导体存储器MEM的性能以及补救效率降低，通过简单的冗余开关电路RRSW、CRSW来补救故障。

图10示出了本发明的第五实施方式的半导体存储器。针对与已在第一以及第二实施方式中说明的要素相同的要素标记相同的标号，省略对它们的详细说明。本实施方式的半导体存储器MEM代替第四实施方式的冗余熔丝部16C、18C、选择熔丝部26C、28C、以及存储器内核30C而具有冗余熔丝部16、18、选择熔丝部26、28、以及存储器内核30D。其他的构成与第四实施方式相同。即，半导体存储器MEM被构成为DRAM。

与第一实施方式相同，冗余熔丝部16、18分别存储两个冗余行地址RRAD 1-2和两个冗余列地址RCAD 1-2。与第一实施方式相同，选择熔丝部26、28分别输出行冗余选择信号RSE 1-2和列冗余选择信号CSEL1-2。存储器内核30D的行译码器RSEC的冗余开关电路RRSW和选择开关电路RSSW、以及列译码器CDEC的冗余开关电路CRSW和选择开关电路CSSW与第四实施方式不同。其他的构成与第二实施方式相同。

图11是出了图10所示的行译码器RDEC的详细构成。在本实施方式中，能够补救两个字线故障。在存在两个字线故障的情况下，开关电路RRSW避开冗余行地址RRAD 1-2表示的故障的字线WL(图中通过X标记表示)，将字驱动器WDRV与字线WL、选择开关电路RSSW连接。在字线仅存在一个故障的情况下，仅使字驱动器WDRV中的一个与选择开关电路RSSW连接。在在没有故障的情况下，字驱动器WDRV与通常的字线WL连接，不与选择开关电路RSSW连接。

选择开关电路RSSW在行冗余选择信号RSEL 1为低逻辑电平时使字驱动器WDRV与标准冗余字线RWL 1连接，在行冗余选择信号RSEL 1为高逻辑电平时使字驱动器WDRV与备用冗余字线RSVWL连接。选择开关电路RSSW在行冗余选择信号RSEL 2为低逻辑电平时使字驱动器WDRV与标准冗余字线RWL2连接，在行冗余选择信号RSEL 2为高逻辑电平时使字驱动器WDRV与备用冗余字线RSVWL连接。各备用冗余字线RW 1-2仅通过对应的字驱动器WDRV进行驱动，备用冗余字线RSVWL被与备用冗余字线RW 1-2相对应的两个字驱动器WDRV共享使用，通过两个字驱动器WDRV的某一个进行驱动。由此，在备用冗余字线RW 1-2的某一个中存在故障时，能够使用备用冗余字线RSVWL来实施补救。

图12示出了图10表示的列译码器CDEC的详细构成。在本实施方式中，能够补救两个位线故障。在存在两个位线故障的情况下，开关电路CRSW避开与冗余列地址RCAD 1-2表示的故障的列线CL相对应的位线对BL、/BL(图中通过X标记表示)，将列驱动器CDRV与列线CL、选择开关电路RSSW连接。在仅存在一个位线故障的情况下，仅使列驱动器CDRV中的一个与选择开关电路CSSW连接。在不存在位线故障的情况下，列驱动器CDRV与通常的列线CL连接，不与选择开关电路CSSW连接。

选择开关电路CSSW在列冗余选择信号CSEL1为低逻辑电平时使列驱动器CDRV与标准冗余字线RCL1连接，在行冗余选择信号RSEL 1为高逻辑电平时使列驱动器CDRV与备用冗余字线RSVCL连接。选择开关电路CSSW在列冗余选择信号CSEL2为低逻辑电平时使字驱动器CDRV与标准冗余列线RCL2连接，在行冗余选择信号RSEL 2为高逻辑电平时使列驱动器CDRV与备用冗余字线RSVCL连接。各标准冗余列线RCL 1-2仅通过对应的列驱动器CDRV进行驱动，备用冗余列线RSVCL被与备用冗余字线RCL 1-2相对应的两个列驱动器CDRV共享使用，通过两个字驱动器CDRV的某一个进行驱动。由此，在备用冗余列线RCL 1-2的某一个中存在故障时，能够使用备用冗余列线RSVCL来实施补救。

此外，在如图12所示的例子中，由于与标准冗余列线RCL2相对应的冗余位线对RBL、/RBL中存在故障，因此，选择开关电路CSSW不使列驱动器CDRV与标准冗余列线RCL2连接，而是连接备用列线RSVCL。

以上，第五实施方式也能够获得与所述第一以及第二实施方式相同的效果。并且，在本实施方式中，能够通过简单的选择开关电路RSSW来补救标准冗余线RWL 1-2、RCL1-2的故障。即，不降低存储器MEM的性能，能够通过简单的电路提高补救效率。

图13示出了本发明的第六实施方式的半导体存储器。针对与第一、第二以及第四实施方式中说明了的要素相同的要素标记相同的标号，省略针对它们的详细说明。本实施方式的半导体存储器MEM被构成为向第四实施方式中加入了模式寄存器32E和故障地址选择部34E、36E。其他的构成与第四实施方式相同。即，半导体存储器MEM被构成为DRAM。

模式寄存器32E包括分别用于使冗余熔丝部16A、18A的输出无效的存储部、以及用于保存临时的冗余行地址RRAD和临时的冗余列地址RCAD的值(故障地址)的存储部。存储部可进行改写，根据与模式寄存器设定命令共同提供的外部地址AD或者数据DT进行设定。模式寄存器32E按照存储部中设定的值，输出行熔丝无效信号、列熔丝无效信号、临时的冗余地址RRAD、以及临时的冗余列地址RCAD。

故障地址选择部34E按照从模式寄存器32E输出的行熔丝无效信号使冗余熔丝部16C的输出无效，将模式寄存器32E设置的临时的冗余行地址RRAD输出给存储器内核30C。故障地址选择部36E按照从模式寄存器32E输出的列熔丝无效信号使冗余熔丝部18C的输出无效，将模式寄存器32E设定的临时的冗余列地址RCAD输出给存储器内核30C。即，故障地址选择部34E、36E将对各冗余熔丝部16C、18C进行编程的故障地址或者模式寄存器32E中保存的临时的故障地址的某一个输出给行译码器RDEC的冗余开关电路RRSW(图8)和列译码器CDEC的冗余开关电路CRSW(图9)。

与第二实施方式相同，本实施方式在冗余熔丝部16C、18C的编程前能够使用临时的冗余行地址RRAD和临时的冗余列地址RCAD来暂时补救字线WL或者列线CL。因此，能够在冗余熔丝部16C、18C被编程前检测到冗余字线RWL 1-2(图8)和冗余列线RCL 1-2(图9)中是否存在故障。以上，第六实施方式能够获得与第一、第二以及第四实施方式相同的效果。

图14示出了本发明的第七实施方式的半导体存储器。对于与第一、第三以及第四实施方式中说明了的要素相同的要素标记相同的标号，并省略对于它们的详细说明。本实施方式的半导体存储器MEM具有代替第四实施方式的选择熔丝部26C、28C的选择熔丝部26F、28F。另外，半导体存储器MEM具有模式寄存器32F。其他的构成与第四实施方式相同。即，半导体存储器MEM被构成为DRAM。

模式寄存器32F包括：分别保存用于使与对选择熔丝部26F、28F进行编程的值相对应的选择信号RSEL、CSEL的输出无效的输出无效信号的存储部；用于分别保存临时的选择信号RSEL、CSEL的存储部；以及写入用于使各选择熔丝电路27F、29F编程的编程信息的编程设定部。存储部和编程设定部在存储器MEM的动作模式为测试模式时，按照与模式寄存器设定命令共同提供的外部地址AD或者数据DT进行设定。

模式寄存器32F按照存储部中设定的值，将输出无效信号和临时的选择信号RSEL、CSEL1作为编程信号RPPG1、CPRG1分别输出给选择熔丝部26F、28F。另外，与第三实施方式相同，模式寄存器32F在编程设定部被写入编程信息时，输出用于使选择熔丝电路27F、29F编程的编程信号RPRG2、CPRG2(电信号)。即，模式寄存器32F作为按照从存储器MEM的外部提供的编程信息而输出电信号RPRG2、CPRG2的编程控制电路来执行功能。此外，存储器MEM具有用于将大电流或者高电压提供给编程信号线RPRG2和CPRG2的、未图示的电流生成电路或者电压生成电路。

选择熔丝电路27F、29F为了按照电信号RPRG 1-2来编程，具有通过电流熔断的熔丝或者通过电压而导通或绝缘的熔丝。选择熔丝电路27F为了使用标准冗余字线RWL 1-2(图8)的某一个而输出按照编程状态的行冗余选择信号RSEL。选择熔丝电路29F为了使用标准冗余列线RCL1-2(图9)的某一个而输出按照编程状态的列冗余选择信号CSEL。

但是，选择熔丝部26F按照从模式寄存器32F输出的输出无效信号，禁止来自选择熔丝电路27F的行冗余选择信号RSEL的输出，将从模式寄存器32F输出的临时的行冗余选择信号RSEL输出给存储器内核30C。另外，选择熔丝部28F按照从模式寄存器32F输出的输出无效信号，禁止来自选择熔丝电路29F的列冗余选择信号CSEL的输出，将从模式寄存器32F输出的临时的列冗余选择信号CSEL输出给存储器内核30C。

以上，第七实施方式能够获得与第一、第三以及第四实施方式相同的效果。即，不使存储器MEM的性能下降，能够通过简单的电路提高补救效率并削减测试成本。

此外，在上述实施方式中，对于将本发明应用于DRAM的例子进行了说明。本发明并不仅限于所涉及的实施方式。例如，还可以将本发明应用到模拟SRAM、DRAM、以及闪存等。模拟SRAM是具有DRAM的存储单元并具有与SRAM相同的输入输出接口，在内部自动执行存储单元的更新动作的存储器。应用本发明的半导体存储器可以是非时钟同步式，也可以是时钟同步式。

在所述第一-第三、第五实施方式中，说明了对两个标准冗余字线RWL 1-2形成一个备用字线RSVWL，并对两个标准冗余列线RCL1-2形成一个备用列线RSVCL的例子。本发明并不仅限于所涉及的实施方式。例如，可以对三个标准冗余字线RWL形成一个备用字线RSVWL，并对三个标准冗余列线RCL形成一个备用列线RSVCL。

在上述实施方式中，说明了将本发明应用于字线WL的冗余电路和列线CL的冗余电路这两者的例子。本发明并不仅限于所涉及的实施方式。例如，还可以将本发明应用于字线WL的冗余电路和列线CL的冗余电路中的一个。

在所述第三以及第七实施方式中，说明了使用模式寄存器32B、32F，在测试工序后使选择熔丝部26B、28B、26F、28F编程的例子。本发明并不仅限于所涉及的实施方式。例如，也可以是使用模式寄存器32B、32F，在测试工序后使冗余熔丝部16、18、16C、18C编程的电路结构。该情况下，能够对测试工序后发生的通常的字线WL的故障以及位线BL、/BL的故障进行补救。

在所述第三以及第七实施方式中，说明了在存储器MEM中设置可在测试工序后编程的功能、以及使选择熔丝电路27B、29B、27F、29F编程的内容无效的功能。本发明并不仅限于所涉及的实施方式。例如，也可以在存储器MEM中仅设置上述功能中的某一个。

另外，可以向第二实施方式中加入第三实施方式的特征。另外，可以向第六实施方式中加入第七实施方式的特征。即，可以在使冗余熔丝部和选择熔丝部编程前，使用临时的冗余地址和临时的选择信号进行暂时补救。该情况下，能够预先判断出即使使用熔丝电路也不能补救的情况。结果不会使熔丝电路无用地编程，从而能够削减测试成本。

本发明可以应用于注模成单独的封装的半导体存储器，也可以应用于与CPU或者存储器控制器等共同安装在硅基板上的半导体存储器(SOC；系统级芯片)。或者，也可以应用于与CPU或者存储器控制器等共同构造成单独的封装的半导体存储器(SIP；系统级封装)。

以上，对本发明进行了详细说明，但是上述实施方式及其实施例只是发明的一例，本发明并不仅限于此。可以明了在不脱离本发明的范围内还可实施各种变更。

产业上的实用性

本发明能够应用于具有用于补救故障的冗余电路的半导体存储器中。

Claims

1.一种半导体存储器，其特征在于，包括：

单元阵列，具有存储单元、以及与存储单元连接的字线和位线；

多个冗余熔丝电路，对多个故障地址分别进行编程；

标准冗余线，分别对应于所述冗余熔丝电路而专门设置，用于对故障进行补救；

备用冗余线，被设置为由所述冗余熔丝电路共享，用于对故障进行补救；

多个地址比较电路，分别对应于所述冗余熔丝电路而设置，将所述冗余熔丝电路中被编程的故障地址与存储地址进行比较，在比较结果一致时分别输出冗余信号；

开关电路，响应所述冗余信号，使对应的标准冗余线或者所述备用冗余线中的某一个有效；以及

选择熔丝电路，输出用于对所述开关电路的切换进行控制的冗余选择信号。

2.根据权利要求1所述的半导体存储器，其特征在于，包括：

寄存器，可改写地保存有多个故障地址；以及

故障地址选择部，将所述各个冗余熔丝电路中被编程的故障地址或者所述寄存器中保存的对应的故障地址的某一个输出给所述各地址比较电路。

3.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器包括编程控制电路，按照从半导体存储器的外部提供的编程信息而输出用于对所述选择熔丝电路进行编程的电信号。

4.根据权利要求1所述的半导体存储器，其特征在于，

所述标准冗余线和所述备用冗余线是用于对故障的字线进行补救的冗余线。

5.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器包括：

多个冗余线，用于对故障的位线进行补救；以及

冗余列开关，分别与所述冗余位线连接，

所述标准冗余线和所述备用冗余线是传输所述冗余开关的开/关的列线控制信号的冗余列线。

6.一种半导体存储器，其特征在于，包括：

存储器内核，包括存储单元、用于对存储单元进行存取的控制线、以及用于对故障的存储单元或者故障的控制线进行补救的多个冗余控制线；

多个驱动器，分别驱动所述控制线；

冗余熔丝电路，对故障地址进行编程；

选择开关电路，用于选择性地与所述冗余控制线的某一个连接；

冗余开关电路，将所述各驱动器的输出与除了对应于所述冗余熔丝电路中被编程的故障地址的控制线以外的控制线以及选择开关电路相连接；以及

选择熔丝电路，输出用于对所述选择开关电路的切换进行控制的冗余选择信号。

7.根据权利要求6所述的半导体存储器，其特征在于，

所述冗余控制线包括分别与所述驱动器的某一个相对应的多个标准冗余线、以及与所述标准冗余线相对应的驱动器所共享的备用冗余线。

8.根据权利要求6所述的半导体存储器，其特征在于，包括：

寄存器，可改写地保存有多个故障地址；以及

故障地址选择部，将所述各个冗余熔丝电路中被编程的故障地址或者所述寄存器中保存的故障地址的某一个输出给所述冗余开关电路。

9.根据权利要求6所述的半导体存储器，其特征在于，所述半导体存储器包括编程控制电路，按照从半导体存储器的外部提供的编程信息而输出用于对所述选择熔丝电路进行编程的电信号。

10.根据权利要求6所述的半导体存储器，其特征在于，

所述存储器内核包括与存储单元相连接的字线，

所述冗余控制线是用于对故障的字线进行补救的冗余字线。

11.根据权利要求6所述的半导体存储器，其特征在于，

所述存储器内核包括与存储单元连接的位线、用于对故障的存位线进行补救的冗余位线、与位线连接的列开关、以及与冗余位线连接的冗余列开关，

所述冗余控制线是传输对冗余列开关的开/关进行控制的列线控制信号的冗余熔丝线。