JPWO2007110927A1 - 半導体メモリ - Google Patents

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Abstract

レギュラー冗長線は、不良アドレスがプログラムされる冗長ヒューズ回路にそれぞれ対応して専用に設けられている。リザーブ冗長線は、冗長ヒューズ回路に共通に設けられている。アドレス比較回路は、冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号を出力する。スイッチ回路は、選択ヒューズ回路から出力される冗長選択信号に応じて切り替え制御され、対応するレギュラー冗長線またはリザーブ冗長線のいずれかを、冗長信号に応答して有効にする。冗長線をレギュラー冗長線とリザーブ冗長線とに分類することで、簡易なスイッチ回路により、各冗長ヒューズ回路を複数の冗長線のいずれかに対応させることができる。したがって、不良の救済時と、不良がない時とで、信号の伝搬遅延時間の差を小さくでき、アクセス時間の差を小さくできる。

Description

本発明は、不良を救済するための冗長回路を有する半導体メモリに関する。
一般に、半導体メモリは、基板中の格子欠陥および製造工程で発生する異物に起因して発生する不良を救済し、歩留を向上するために、冗長回路を有している。具体的には、ＤＲＡＭ等の半導体メモリは、正規のワード線およびビット線に加えて冗長ワード線および冗長ビット線を有している。そして、テスト工程において、メモリセルの不良が検出された場合、不良のワード線またはビット線を冗長ワード線または冗長ビット線に置き換えるために、半導体メモリ上に形成されたヒューズ回路がプログラムされる。冗長回路を使用して不良のメモリセルを救済することで、半導体メモリの歩留は向上する。
ヒューズ回路は、冗長ワード線および冗長ビット線に対応してそれぞれ必要である。さらに、各ヒューズ回路は、不良アドレスをプログラムするために、アドレスのビット毎にヒューズを設ける必要がある。このため、ヒューズ回路は、半導体メモリのチップサイズを増加させる要因になっている。一方、冗長ワード線または冗長ビット線に不良がある場合、対応するヒューズ回路は使用できないため、救済効率は低下する。例えば、特許文献１−２等には、ヒューズ回路の数を少なくすることでチップ面積を削減するとともに、各ヒューズ回路を、複数の冗長ワード線または複数の冗長ビット線に対して使用可能にすることで、救済効率を向上する手法が記載されている。
特開平６−４４７９５号公報 特開２０００−１１６８０号公報
上述の手法を採用することにより、不良を救済するために使用する冗長ワード線または冗長ビット線の選択の自由度は高くなり、救済効率は向上する。しかし、ヒューズ回路を所望の冗長ワード線または所望の冗長ビット線に対応させるために、複雑な論理回路が必要である。この結果、回路規模が増加する。さらに、回路の遅延が大きくなると、冗長ワード線または冗長ビット線を使用する時のアクセス時間が長くなり、半導体メモリの性能は低下する。
本発明の目的は、簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を救済することである。
本発明の一形態では、セルアレイは、メモリセルおよびメモリセルに接続されたワード線、ビット線を有する。レギュラー冗長線は、不良アドレスがプログラムされる冗長ヒューズ回路にそれぞれ対応して専用に設けられている。リザーブ冗長線は、冗長ヒューズ回路に共通に設けられている。アドレス比較回路は、冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号を出力する。スイッチ回路は、選択ヒューズ回路から出力される冗長選択信号に応じて切り替え制御され、対応するレギュラー冗長線またはリザーブ冗長線のいずれかを、冗長信号に応答して有効にする。冗長線をレギュラー冗長線とリザーブ冗長線とに分類することで、簡易なスイッチ回路により、各冗長ヒューズ回路を複数の冗長線のいずれかに対応させることができる。したがって、冗長線を使用するとき（不良の救済時）と、冗長線を使用しないとき（良品）とで、信号の伝搬遅延時間の差を小さくでき、アクセス時間の差を小さくできる。すなわち、簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を救済できる。
本発明の別の形態では、メモリコアは、メモリセルと、メモリセルをアクセスするためにドライバにより駆動される制御線と、不良のメモリセルまたは不良の制御線を救済するための複数の冗長制御線とを有する。選択スイッチ回路は、ドライバを冗長制御線のいずれかに選択的に接続する。冗長スイッチ回路は、各ドライバの出力を、冗長ヒューズ回路にプログラムされた不良アドレスに対応する制御線を除く制御線または選択スイッチ回路に接続する。すなわち、この形態では、シフト冗長方式が採用される。選択ヒューズ回路は、選択スイッチ回路の切り替えを制御するための冗長選択信号を出力する。このため、シフト冗長方式を採用する半導体メモリにおいて、簡易な冗長スイッチ回路により、冗長ヒューズ回路を複数の冗長制御線のいずれかに対応させることができる。したがって、冗長線を使用するとき（不良の救済時）と、冗長線を使用しないとき（良品）とで、信号の伝搬遅延時間の差を小さくでき、アクセス時間の差を小さくできる。すなわち、簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を救済できる。
簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を救済できる。
本発明の第１の実施形態の半導体メモリを示すブロック図である。 図１に示したロウデコーダの詳細を示すブロック図である。 図１に示したコラムデコーダの詳細を示すブロック図である。 図２に示した冗長ワードデコーダおよび図３に示した冗長コラムデコーダの詳細を示す回路図である。 本発明の第２の実施形態の半導体メモリを示すブロック図である。 本発明の第３の実施形態の半導体メモリを示すブロック図である。 本発明の第４の実施形態の半導体メモリを示すブロック図である。 図７に示したロウデコーダの詳細を示すブロック図である。 図７に示したコラムデコーダの詳細を示すブロック図である。 本発明の第５の実施形態の半導体メモリを示すブロック図である。 図１０に示したロウデコーダの詳細を示すブロック図である。 図１０に示したコラムデコーダの詳細を示すブロック図である。 本発明の第６の実施形態の半導体メモリを示すブロック図である。 本発明の第７の実施形態の半導体メモリを示すブロック図である。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態の半導体メモリを示している。半導体メモリＭＥＭは、例えば、ダイナミックメモリセルを有するＤＲＡＭである。メモリＭＥＭは、コマンド入力部１０、アドレス入力部１２、データ入出力部１４、冗長ヒューズ部１６、１８、アドレス比較部２０、２２、アレイ制御部２４、選択ヒューズ部２６、２８およびメモリコア２４を有している。
コマンド入力部１０は、コマンド端子ＣＭＤに供給されるコマンドＣＭＤ（外部アクセスコマンド）を受け、受けたコマンドＣＭＤをアレイ制御部２４に出力する。この実施形態では、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドが、コマンドＣＭＤとしてコマンド入力部１０に供給される。
アドレス入力部１２は、アドレス端子ＡＤに供給される外部アドレスＡＤを受け、受けた外部アドレスＡＤをロウアドレスＲＡＤ（上位アドレス）およびコラムアドレスＣＡＤ（下位アドレス）としてメモリコア３０に出力する。外部アドレスＡＤは、アクセスするメモリセルＭＣを示す。ロウアドレスＲＡＤは、ワード線ＷＬを選択するために使用される。コラムアドレスＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために使用される。ロウアドレスＲＡＤおよびコラムアドレスＣＡＤは、アドレス端子ＡＤに同時に供給される。
データ入出力部１４は、読み出し動作時にデータバスＤＢを介してメモリコア３０から出力される読み出しデータをデータ端子ＤＴ（ＤＴ０−７）に出力し、書き込み動作時にデータ端子ＤＴで受ける書き込みデータを、データバスＤＢを介してメモリコア３０に出力する。データ端子ＤＴは、読み出しデータおよび書き込みデータに共通の端子である。
冗長ヒューズ部１６は、不良のワード線ＷＬを示す冗長ロウアドレスＲＲＡＤ１−２をそれぞれプログラムするための２つの冗長ヒューズ回路１７を有している。冗長ヒューズ部１８は、不良のビット線対ＢＬ、／ＢＬを示す冗長コラムアドレスＲＣＡＤ１−２をそれぞれプログラムするための２つの冗長ヒューズ回路１９を有している。このため、この実施形態のメモリＭＥＭは、最大４つの不良を救済できる。
アドレス比較部２０は、アドレス端子ＡＤで受けるロウアドレスＲＡＤと冗長ロウアドレスＲＲＡＤ１−２とをそれぞれ比較するためのアドレス比較回路２１を有している。アドレス比較回路２１は、比較結果が一致するときに、ロウ冗長信号ＲＲＥＤ１−２をそれぞれ活性化する。アドレス比較部２２は、アドレス端子ＡＤで受けるコラムアドレスＣＡＤと冗長コラムアドレスＲＣＡＤ１−２とをそれぞれ比較するためのアドレス比較回路２３を有している。アドレス比較回路２２は、比較結果が一致するときに、コラム冗長信号ＣＲＥＤ１−２をそれぞれ活性化する。
アレイ制御部２４は、メモリコア３０のアクセス動作を実行するために、コマンドＣＭＤに応答してセルアレイＡＲＹをアクセスするための制御信号ＣＮＴを出力する。制御信号ＣＮＴとして、ワード線ＷＬの選択するためのワード線制御信号ＷＬＺ、センスアンプＳＡを活性化するためのセンスアンプ制御信号ＳＡＺ、コラムスイッチを選択するためのコラム線制御信号ＣＬＺ、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ制御信号ＰＲＥＺ等がある。
選択ヒューズ部２６は、後述する図２に示すレギュラー冗長ワード線ＲＷＬ１−２をリザーブ冗長ワード線ＲＳＶＷＬに置き換えるか否かをそれぞれプログラムするための選択ヒューズ回路２７を有している。選択ヒューズ回路２７は、プログラム状態に応じてロウ冗長選択信号ＲＳＥＬ１−２をそれぞれ出力する。
選択ヒューズ部２８は、後述する図３に示すレギュラー冗長コラム線ＲＣＬ１−２をリザーブ冗長コラム線ＲＳＶＣＬに置き換えるか否かをそれぞれプログラムするための選択ヒューズ回路２９を有している。選択ヒューズ回路２９は、プログラム状態に応じてコラム冗長選択信号ＣＳＥＬ１−２をそれぞれ出力する。
メモリコア３０は、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよびセルアレイＡＲＹを有している。セルアレイＡＲＹは、ダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続されたワード線ＷＬおよびビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差部分に形成される。
また、セルアレイＡＲＹは、冗長メモリセルＲＭＣと、冗長メモリセルＲＭＣに接続された３本の冗長ワード線ＲＷＬ（図２に示すＲＷＬ１−２、ＲＳＶＷＬ）および３組の冗長ビット線対ＲＢＬ、／ＲＢＬ（図３に示すＲＣＬ１−２、ＲＳＶＣＬに対応するビット線）を有している。図では、冗長ビット線対ＲＢＬ、／ＲＢＬを１本の信号線により表している。冗長メモリセルＲＭＣは、冗長ワード線ＲＷＬとビット線対ＢＬ、／ＢＬ、ＲＢＬ、／ＲＢＬとの交差部分、および冗長ビット線対ＲＢＬ、／ＲＢＬとワード線ＷＬ、ＲＷＬとの交差部分に形成される。
ロウデコーダＲＤＥＣは、ロウ冗長信号ＲＲＥＤ１−２の非活性化中に、アクセスコマンドＣＭＤに応答してロウアドレスＲＡＤをデコードし、ワード線ＷＬのいずれかを選択する。ロウデコーダＲＤＥＣは、ロウ冗長信号ＲＲＥＤ１−２のいずれかの活性化中に、ロウアドレスＲＡＤのデコードを禁止し、冗長ワード線ＲＷＬの少なくともいずれかを、ロウ冗長選択信号ＲＳＥＬ１−２の論理レベルに応じて選択する。
コラムデコーダＣＤＥＣは、コラム冗長信号ＣＲＥＤ１−２の非活性化中に、アクセスコマンドＣＭＤに応答してコラムアドレスＣＡＤをデコードし、データ端子ＤＴのビット数に対応する８組のビット線対ＢＬ、／ＢＬを選択する。コラムデコーダＣＤＥＣは、コラム冗長信号ＣＲＥＤ１−２のいずれかの活性化中に、コラムアドレスＣＡＤのデコードを禁止し、冗長ビット線対ＲＢＬ、／ＲＢＬの少なくとも１組を、コラム冗長選択信号ＣＳＥＬ１−２の論理レベルに応じて選択する。
センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチＣＳＷは、コラムアドレスＣＡＤに応じて、ビット線ＢＬ、／ＢＬをデータバス線ＤＢに接続する。
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、図１に示したロウデコーダＲＤＥＣの詳細を示している。ロウデコーダＲＤＥＣは、ロウアドレスＲＡＤをデコードするロウアドレスデコーダＲＡＤＥＣ、ワード線ＷＬに高レベル電圧をそれぞれ供給するためのワードドライバＷＤＲＶ、レギュラー冗長ワード線ＲＷＬ１−２およびリザーブ冗長ワード線ＲＳＶＷＬに高レベル電圧を供給するための冗長ワードドライバＲＷＤＲＶを有している。
ワードドライバＷＤＲＶ、ＲＷＤＲＶは、ワード線制御信号ＷＬＺに同期して動作し、アクセスされるワード線ＷＬ、レギュラー冗長ワード線ＲＷＬ１−２、リザーブ冗長ワード線ＲＳＶＷＬのいずれかを、所定の期間高レベルに変化させる。冗長ワード線ＲＷＬ１−２、ＲＳＶＷＬのいずれかが使用される場合、不良のワード線ＷＬに対するアクセスコマンドＣＭＤに応答してロウ冗長信号ＲＲＥＤ１−２の少なくともいずれかが活性化される。ワードドライバＷＤＲＶは、ロウ冗長信号ＲＲＥＤ１−２の活性化中に非活性化され、ワード線ＷＬのドライブ動作を停止する。
冗長ワードドライバＲＷＤＲＶは、ロウ冗長信号ＲＲＥＤ１の活性化に応答して、レギュラー冗長ワード線ＲＷＬ１またはリザーブ冗長ワード線ＲＳＶＷＬのいずれかに高レベル電圧を供給する。また、冗長ワードドライバＲＷＤＲＶは、ロウ冗長信号ＲＲＥＤ２の活性化に応答して、レギュラー冗長ワード線ＲＷＬ２またはリザーブ冗長ワード線ＲＳＶＷＬのいずれかに高レベル電圧を供給する。レギュラー冗長ワード線ＲＷＬ１−２のいずれかに不良が存在する場合、図１に示した選択ヒューズ回路２７のいずれかがプログラムされ、低論理レベルのロウ冗長選択信号ＲＳＥＬ１またはＲＳＥＬ２が出力される。
ロウ冗長選択信号ＲＳＥＬ１が低論理レベルのときに、不良のレギュラー冗長ワード線ＲＷＬ１の活性化は禁止され、リザーブ冗長ワード線ＲＳＶＷＬの活性化が許可される。ロウ冗長選択信号ＲＳＥＬ２が低論理レベルのときに、不良のレギュラー冗長ワード線ＲＷＬ２の活性化は禁止され、リザーブ冗長ワード線ＲＳＶＷＬの活性化が許可される。このように、冗長ワードドライバＲＷＤＲＶは、ロウ冗長選択信号ＲＳＥＬ１−２に応答して、対応するレギュラー冗長ワード線ＲＷＬ１−２またはリザーブ冗長ワード線ＲＳＶＷＬのいずれかを有効にするスイッチ回路の機能を有している。そして、不良のワード線ＷＬの代わりに冗長ワード線ＲＷＬ１−２、ＲＳＶＷＬを用いてアクセス動作が実行され、セルアレイＡＲＹの不良が救済される。
図３は、図１に示したコラムデコーダＣＤＥＣの詳細を示している。コラムデコーダＣＤＥＣは、コラムアドレスＣＡＤをデコードするコラムアドレスデコーダＣＡＤＥＣ、コラム線ＣＬに高電圧レベルをそれぞれ供給するためのコラムドライバＣＤＲＶ、レギュラー冗長コラム線ＲＣＬ１−２およびリザーブ冗長コラム線ＲＳＶＣＬに高レベル電圧を供給するための冗長コラムドライバＲＣＤＲＶを有している。コラム線ＣＬは、ビット線対ＢＬ、／ＢＬに接続されたコラムスイッチＣＳＷに接続され、レギュラー冗長コラム線ＲＣＬ１−２およびリザーブ冗長コラム線ＲＳＶＣＬは、冗長ビット線対ＲＢＬ、／ＲＢＬに接続された冗長コラムスイッチＣＳＷに接続されている。
コラムドライバＣＤＲＶは、コラム線制御信号ＣＬＺに同期して動作し、コラムスイッチＣＳＷのオン／オフを制御するコラム線ＣＬのいずれかを所定の期間高レベルに変化させる。コラムドライバＲＣＤＲＶは、コラム線制御信号ＣＬＺに同期して動作し、冗長コラムスイッチＣＳＷのオン／オフを制御するレギュラー冗長コラム線ＲＣＬ１−２およびリザーブ冗長コラム線ＲＳＶＣＬのいずれかを、所定の期間高レベルに変化させる。
冗長コラム線ＲＣＬ１−２、ＲＳＶＣＬのいずれかが使用される場合、不良のビット線対ＢＬ、／ＢＬまたはコラム線ＣＬに対するアクセスコマンドＣＭＤに応答してコラム冗長信号ＣＲＥＤ１−２の少なくともいずれかが活性化される。コラムドライバＣＤＲＶは、コラム冗長信号ＣＲＥＤ１−２の活性化中に非活性化され、コラム線ＣＬのドライブ動作を停止する。
冗長コラムドライバＲＣＤＲＶは、コラム冗長信号ＣＲＥＤ１の活性化に応答して、レギュラー冗長コラム線ＲＣＬ１またはリザーブ冗長コラム線ＲＳＶＣＬのいずれかに高レベル電圧を供給する。また、冗長コラムドライバＲＣＤＲＶは、コラム冗長信号ＣＲＥＤ２の活性化に応答して、レギュラー冗長コラム線ＲＣＬ２またはリザーブ冗長コラム線ＲＳＶＣＬのいずれかに高レベル電圧を供給する。冗長コラム線ＲＣＬ１−２のいずれかに不良が存在する場合、図１に示した選択ヒューズ回路２９のいずれかがプログラムされ、低論理レベルのコラム冗長選択信号ＣＳＥＬ１またはＣＳＥＬ２が出力される。
コラム冗長選択信ＣＳＥＬ１が低論理レベルのとき、不良のレギュラー冗長コラム線ＲＣＬ１の活性化は禁止され、リザーブ冗長コラム線ＲＳＶＣＬの活性化が許可される。コラム冗長選択信ＣＳＥＬ２が低論理レベルのとき、不良のレギュラー冗長コラム線ＲＣＬ２の活性化は禁止され、リザーブ冗長コラム線ＲＳＶＣＬの活性化が許可される。このように、冗長コラムドライバＲＣＤＲＶは、コラム冗長信号ＣＲＥＤ１−２に応答して、対応するレギュラー冗長コラム線ＲＣＬ２またはリザーブ冗長コラム線ＲＳＶＣＬのいずれかを有効にするスイッチ回路の機能を有している。そして、不良のコラム線ＣＬの代わりに冗長コラム線ＲＣＬ１−２、ＲＳＶＣＬを用いてアクセス動作が実行され、セルアレイＡＲＹの不良が救済される。
図４は、図２に示した冗長ワードドライバＲＷＤＲＶおよび図３に示した冗長コラムドライバＲＣＤＲＶの詳細を示している。冗長ワードドライバＲＷＤＲＶおよび冗長コラムドライバＲＣＤＲＶの要部は、同じ論理構成のため、ここでは、冗長ワードドライバＲＷＤＲＶについて説明する。
冗長ワードドライバＲＷＤＲＶは、レギュラー冗長ワード線ＲＷＬ１−２をそれぞれドライブするバッファＢＵＦ１−２と、リザーブ冗長ワード線ＲＳＶＷＬをドライブするバッファＢＵＦＲを有している。バッファＢＵＦ１は、ロウ冗長選択信号ＲＳＥＬ１が高論理レベルのとき使用され、バッファＢＵＦ２は、ロウ冗長選択信号ＲＳＥＬ２が高論理レベルのときに使用される。バッファＢＵＦＲは、ロウ冗長選択信号ＲＳＥＬ１−２のいずれかが低論理レベルのときに使用される。ロウ冗長選択信号ＲＳＥＬ１−２（またはコラム冗長選択信号ＣＳＥＬ１−２）が同時に低論理レベルに設定されることは、選択ヒューズ回路２７、２９のプログラム仕様で禁止されている。
以上、第１の実施形態では、２つの冗長ヒューズ回路１７にそれぞれ対応するレギュラー冗長ワード線ＲＷＬ１−２と、２つの冗長ヒューズ回路１７に共通のリザーブ冗長ワード線ＲＳＶＷＬとを設けることで、簡易な冗長ワードドライバＲＷＤＲＶ（スイッチ回路）により、各冗長ヒューズ回路１７を冗長ワード線ＲＷＬ１−２、ＲＳＶＷＬのいずれかに対応させることができる。これにより、不良の救済時と、不良を救済しないとき（良品）とで、信号の伝搬遅延時間の差を小さくできるため、アクセス時間の差を小さくできる。すなわち、簡易な回路により、半導体メモリＭＥＭの性能および救済効率を低下させることなく不良を救済できる。
図５は、本発明の第２の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態にモードレジスタ３２Ａおよび不良アドレス選択部３４Ａ、３６Ａを加えて構成されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
モードレジスタ３２Ａは、冗長ヒューズ部１６、１８の出力をそれぞれ無効にするための記憶部と、仮の冗長ロウアドレスＲＲＡＤ１−２および仮の冗長コラムアドレスＲＣＡＤ１−２の値（不良アドレス）を保持するための記憶部とを有している。記憶部は、書き換え可能であり、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて設定される。モードレジスタ３２Ａは、記憶部に設定された値に応じて、ロウヒューズ無効信号、コラムヒューズ無効信号、仮の冗長ロウアドレスＲＲＡＤ１−２および仮の冗長コラムアドレスＲＣＡＤ１−２を出力する。
不良アドレス選択部３４Ａは、モードレジスタ３２Ａから出力されるロウヒューズ無効信号に応じて冗長ヒューズ部１６の出力を無効にし、モードレジスタ３２Ａに設定された仮の冗長ロウアドレスＲＲＡＤ１−２をアドレス比較部２０に出力する。不良アドレス選択部３６Ａは、モードレジスタ３２Ａから出力されるコラムヒューズ無効信号に応じて冗長ヒューズ部１８の出力を無効にし、モードレジスタ３２Ａに設定された仮の冗長コラムアドレスＲＣＡＤ１−２をアドレス比較部２２に出力する。すなわち、不良アドレス選択部３４Ａ、３６Ａは、各冗長ヒューズ部１６、１８にプログラムされた不良アドレスまたはモードレジスタ３２Ａに保持された仮の不良アドレスのいずれかを、対応するアドレス比較回路１２、２３に出力する。
この実施形態では、冗長ヒューズ部１６、１８のプログラム前に、仮の冗長ロウアドレスＲＲＡＤ１−２および仮の冗長コラムアドレスＲＣＡＤ１−２をアドレス比較部２０、２２に出力し、レギュラー冗長ワード線ＲＷＬ１−２あるいはレギュラー冗長コラム線ＲＣＬ１−２を使用してワード線ＷＬあるいはコラム線ＣＬを一時的に救済できる。このため、レギュラー冗長ワード線ＲＷＬ１−２、レギュラー冗長コラム線ＲＣＬ１−２に不良があるか否かを、冗長ヒューズ部１６、１８がプログラムされる前に検出できる。
メモリＭＥＭをテストするＬＳＩテスタ等は、上記検出結果に基づいて、リザーブ冗長ワード線ＲＳＶＷＬおよびリザーブ冗長コラム線ＲＳＶＣＬを使用するか否かを判断できる。したがって、冗長ワード線ＲＷＬ１−２および冗長コラム線ＲＣＬ１−２の不良を、冗長ヒューズ部１６、１８を用いることなく確認した後に、選択ヒューズ部２６、２８をプログラムできる。この結果、冗長ヒューズ部１６、１８および選択ヒューズ部２６、２８のプログラムを１つのテスト工程で実施できる。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、冗長ヒューズ部１６、１８および選択ヒューズ部２６、２８のプログラムを１つのテスト工程で実施できる。この結果、簡易な回路により、メモリＭＥＭの性能を低下させることなく、救済効率を向上でき、テストコストを削減できる。
図６は、本発明の第３の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態の選択ヒューズ部２６、２８の代わりに選択ヒューズ部２６Ｂ、２８Ｂを有している。また、半導体メモリＭＥＭは、モードレジスタ３２Ｂを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
モードレジスタ３２Ｂは、選択ヒューズ回路２７Ｂ、２９Ｂにプログラムされる値に対応する選択信号ＲＳＥＬ１−２、ＣＳＥＬ１−２の出力を無効するための出力無効信号の値をそれぞれ保持する記憶部と、仮の選択信号ＲＳＥＬ１−２、ＣＳＥＬ１−２の値をそれぞれ保持するための記憶部と、各選択ヒューズ回路２７Ｂ、２９Ｂをプログラムするためのプログラム情報が書き込まれるプログラム設定部とを有している。記憶部およびプログラム設定部は、メモリＭＥＭの動作モードがテストモードのときに、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて設定される。
モードレジスタ３２Ｂは、記憶部に設定された値に応じて、出力無効信号および仮の選択信号ＲＳＥＬ１−２、ＣＳＥＬ１−２を、プログラム信号ＲＰＲＧ１、ＣＰＲＧ１として選択ヒューズ部２６Ｂ、２８Ｂにそれぞれ出力する。また、モードレジスタ３２Ｂは、プログラム設定部にプログラム情報が書き込まれたときに、対応するプログラム信号ＲＰＲＧ２、ＣＰＲＧ２（電気信号）を出力する。メモリＭＥＭは、プログラム信号線ＲＰＲＧ２、ＣＰＲＧ２に大電流または高電圧を供給するための図示しない電流生成回路または電圧生成回路を有している。
プログラム信号線ＲＰＲＧ２、ＣＰＲＧ２の大電流または高電圧により、選択ヒューズ部２６Ｂ、２８Ｂの選択ヒューズ回路２７Ｂ、２９Ｂは、プログラムされる。すなわち、モードレジスタ３２Ｂは、選択ヒューズ回路２７Ｂ、２９Ｂをプログラムするための電気信号ＲＰＲＧ２、ＣＰＲＧ２を、メモリＭＥＭの外部から供給されるプログラム情報に応じて出力するプログラム制御回路として機能する。
選択ヒューズ部２６Ｂは、第１の実施形態と同様に、レギュラー冗長ワード線ＲＷＬ１−２（図２）をリザーブ冗長ワード線ＲＳＶＷＬに置き換えるか否かをそれぞれプログラムするための選択ヒューズ回路２７Ｂを有している。各選択ヒューズ回路２７Ｂは、電気信号ＲＰＲＧ２に応じてプログラムされるために、電流によりブローされるヒューズ（金属のエレクトロマイグレーション現象を利用）、あるいは、電圧により導通または絶縁されるヒューズ（酸化膜等の耐圧を利用）を有している。選択ヒューズ回路２７Ｂは、プログラム状態に応じてロウ冗長選択信号ＲＳＥＬ１−２をそれぞれ出力する。但し、選択ヒューズ部２６Ｂは、モードレジスタ３２Ｂから出力される出力無効信号に応じて、ヒューズ回路２７Ｂからの選択信号ロウ冗長ＲＳＥＬ１−２の出力を禁止し、モードレジスタ３２Ｂから出力される仮のロウ冗長選択信号ＲＳＥＬ１−２をメモリコア３０に出力する。
選択ヒューズ部２８Ｂは、第１の実施形態と同様に、レギュラー冗長コラム線ＲＣＬ１−２（図３）をリザーブ冗長コラム線ＲＳＶＣＬに置き換えるか否かをそれぞれプログラムするための選択ヒューズ回路２９Ｂを有している。各選択ヒューズ回路２９Ｂは、電気信号ＣＰＲＧ２に応じてプログラムされるために、電流によりブローされるヒューズ（金属のエレクトロマイグレーション現象を利用）、あるいは、電圧により導通または絶縁されるヒューズ（酸化膜等の耐圧を利用）を有している。選択ヒューズ回路２９Ｂは、プログラム状態に応じてコラム冗長選択信号ＣＳＥＬ１−２をそれぞれ出力する。但し、選択ヒューズ部２８Ｂは、モードレジスタ３２Ｃから出力される出力無効信号に応じて、選択ヒューズ回路２９Ｂからのコラム冗長選択信号ＣＳＥＬ１−２の出力を禁止し、モードレジスタ３２Ｂから出力される仮のコラム冗長選択信号ＣＳＥＬ１−２をメモリコア３０に出力する。
この実施形態では、選択ヒューズ部２６Ｂ、２８Ｂのプログラム前に、図２に示したリザーブ冗長ワード線ＲＳＶＷＬおよび図３に示したリザーブ冗長コラム線ＲＳＶＣＬに不良があるか否かを検出できる。これにより、例えば、レギュラー冗長ワード線ＲＷＬ１とリザーブ冗長ワード線ＲＳＶＷＬに不良があり、かつ救済すべきワード線ＷＬが２つある場合に、半導体メモリをテストするＬＳＩテスタ等は、選択ヒューズ部２６Ｂ、２８Ｂのプログラムすることなく、このメモリＭＥＭの不良を救済できないと判断できる。したがって、選択ヒューズ部２６Ｂ、２８Ｂを無駄にプログラムすることを防止できる。
さらに、テスト工程が完了した後でも、モードレジスタ３２Ｂのプログラム設定部にプログラム情報を書き込むことにより、選択ヒューズ回路２７Ｂ、２９Ｂをプログラムできる。これにより、メモリＭＥＭが出荷された後でも、レギュラー冗長ワード線ＲＷＬ１−２の代わりにリザーブ冗長ワード線ＲＳＶＷＬを使用でき、レギュラー冗長コラム線ＲＣＬ１−２の代わりにリザーブ冗長コラム線ＲＳＶＣＬを使用できる。これにより、テスト工程を完了した後に、レギュラー冗長ワード線ＲＷＬ１−２およびレギュラー冗長コラム線ＲＣＬ１−２に発生した不良の救済をすることが可能である。
以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。すなわち、選択ヒューズ部２６Ｂ、２８Ｂを無駄にプログラムすることを防止でき、テストコストを削減できる。さらに、テスト工程を完了した後に、冗長線ＲＷＬ１−２、ＲＣＬ１−２に発生した不良を救済できる。この結果、簡易な回路により、メモリＭＥＭの性能を低下させることなく、救済効率を向上でき、テストコストを削減できる。
図７は、本発明の第４の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態の冗長ヒューズ部１６、１８、選択ヒューズ回路２６、２８およびメモリコア３０の代わりに冗長ヒューズ部１６Ｃ、１８Ｃ、選択ヒューズ回路２６Ｃ、２８Ｃおよびメモリコア３０Ｃを有している。また、半導体メモリＭＥＭは、第１の実施形態のアドレス比較部２０、２２を有していない。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
この実施形態のメモリＭＥＭは、いわゆるシフト冗長方式を採用している。シフト冗長方式のメモリＭＥＭは、後述する図８に示すように、冗長スイッチ回路ＲＲＳＷを有している。冗長スイッチ回路ＲＲＳＷは、メモリＭＥＭのパワーオンシーケンス時に動作し、ワードドライバＷＤＲＶをワード線ＷＬ、ＲＷＬに接続する。同様に、シフト冗長方式のメモリＭＥＭは、後述する図９に示すように、冗長スイッチ回路ＣＲＳＷを有している。冗長スイッチ回路ＣＲＳＷは、メモリＭＥＭのパワーオンシーケンス時に動作し、コラムドライバＣＤＲＶをコラム線ＣＬ、ＲＣＬに接続する。このため、アクセス毎に外部アドレスＡＤと不良アドレスとを比較するアドレス比較部は必要ない。
冗長ヒューズ部１６Ｃは、不良のワード線ＷＬを示す冗長ロウアドレスＲＲＡＤをプログラムするためのヒューズ回路１７Ｃを有しており、プログラムされた冗長ロウアドレスＲＲＡＤを出力する。冗長ヒューズ部１８Ｃは、不良のビット線対ＢＬ、／ＢＬを示す冗長コラムアドレスＲＣＡＤをプログラムするためのヒューズ回路１９Ｃを有しており、プログラムされた冗長コラムアドレスＲＣＡＤを出力する。冗長ヒューズ部１６Ｃ、１８Ｃを用いることにより、セルアレイＡＲＹに発生した不良を２つまで救済できる。
選択ヒューズ部２６Ｃは、図８に示すレギュラー冗長ワード線ＲＷＬ１−２のいずれを使用して不良を救済するかをプログラムするための選択ヒューズ回路２７Ｃを有している。選択ヒューズ回路２７Ｃは、プログラム状態に応じた論理レベルのロウ冗長選択信号ＲＳＥＬを出力する。選択ヒューズ部２８Ｃは、図９に示すレギュラー冗長コラム線ＲＣＬ１−２のいずれを使用して不良を救済するかをプログラムするための選択ヒューズ回路２９Ｃを有している。選択ヒューズ回路２９Ｃは、プログラム状態に応じた論理レベルのコラム冗長選択信号ＣＳＥＬを出力する。
メモリコア３０Ｃは、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣおよびセルアレイＡＲＹが、第１の実施形態と相違する。セルアレイＡＲＹは、２本の冗長ワード線ＲＷＬ（図８に示すＲＷＬ１−２）および２組の冗長ビット線対ＲＢＬ、／ＲＢＬ（図９に示すＲＣＬ１−２に対応するビット線）を有している。その他の構成は、第１の実施形態と同じである。
図８は、図７に示したロウデコーダＲＤＥＣの詳細を示している。ロウデコーダＲＤＥＣは、ロウアドレスデコーダＲＡＤＥＣ、ワードドライバＷＤＲＶ、冗長スイッチ回路ＲＲＳＷ、および選択スイッチ回路ＲＳＳＷを有している。シフト冗長方式のメモリＭＥＭでは、冗長ワード線専用の冗長ワードドライバＲＷＤＲＶは形成されない。冗長スイッチ回路ＲＲＳＷおよび選択スイッチ回路ＲＳＳＷは、例えば、ＣＭＯＳ伝達ゲートにより構成されるため、回路規模は小さく、伝搬遅延時間も短い。
スイッチ回路ＲＲＳＷは、冗長ロウアドレスＲＲＡＤが示す不良のワード線ＷＬ（図にＸ印で示す）を避けて、ワードドライバＷＤＲＶをワード線ＷＬと、選択スイッチ回路ＲＳＳＷ（冗長ワード線ＲＷＬ１−２のいずれか）に接続する。不良がない場合、ワードドライバＷＤＲＶは、通常のワード線ＷＬに接続され、冗長ワード線ＲＷＬ１−２（冗長制御線）には接続されない。
選択スイッチ回路ＲＳＳＷは、ロウ冗長選択信号ＲＳＥＬが低論理レベルのときに、ワードドライバＷＤＲＶを冗長ワード線ＲＷＬ１に接続し、ロウ冗長選択信号ＲＳＥＬが高論理レベルのときに、ワードドライバＷＤＲＶを冗長ワード線ＲＷＬ２に接続する。これにより、冗長ワード線ＲＷＬ２に不良があるとき、冗長ワード線ＲＷＬ１を用いて救済を実施でき、冗長ワード線ＲＷＬ１に不良があるとき、冗長ワード線ＲＷＬ２を用いて救済を実施できる。
図９は、図７に示したコラムデコーダＣＤＥＣの詳細を示している。コラムデコーダＣＤＥＣは、コラムアドレスデコーダＣＡＤＥＣ、コラムドライバＣＤＲＶ、冗長スイッチ回路ＣＲＳＷ、および選択スイッチ回路ＣＳＳＷを有している。コラム線ＣＬは、ビット線対ＢＬ、／ＢＬに接続されたコラムスイッチＣＳＷに接続され、レギュラー冗長コラム線ＲＣＬ１−２は、冗長ビット線対ＲＢＬ、／ＲＢＬに接続された冗長コラムスイッチＣＳＷに接続されている。
シフト冗長方式のメモリＭＥＭでは、冗長コラム線専用の冗長コラムデコーダＲＣＤＲＶは形成されない。冗長スイッチ回路ＣＲＳＷおよび選択スイッチ回路ＣＳＳＷは、例えば、ＣＭＯＳ伝達ゲートにより構成されるため、回路規模は小さく、伝搬遅延時間も短い。
スイッチ回路ＣＲＳＷは、冗長コラムアドレスＲＣＡＤが示す不良のビット線対ＢＬ、／ＢＬ（図にＸ印で示す）に対応するコラム線ＣＬを避けて、コラムドライバＣＤＲＶをコラム線ＣＬと、選択スイッチ回路ＣＳＳＷ（冗長コラム線ＲＣＬ１−２のいずれか）に接続する。不良がない場合、コラムドライバＣＤＲＶは、通常のコラム線ＣＬに接続され、冗長コラム線ＲＣＬ１−２（冗長制御線）には接続されない。
コラムドライバＣＤＲＶは、第１の実施形態（図３）と同様に、コラム線制御信号ＣＬＺに同期して動作し、コラムスイッチＣＳＷのオン／オフを制御するコラム線ＣＬのいずれかを所定の期間高レベルに変化させる。コラムドライバＲＣＤＲＶは、コラム線制御信号ＣＬＺに同期して動作し、冗長コラムスイッチＣＳＷのオン／オフを制御する冗長コラム線ＲＣＬ１−２のいずれかを、所定の期間高レベルに変化させる。
選択スイッチ回路ＣＳＳＷは、コラム冗長選択信号ＣＳＥＬが低論理レベルのときに、コラムドライバＣＤＲＶを冗長コラム線ＲＣＬ１に接続し、ロウ冗長選択信号ＲＳＥＬが高論理レベルのときに、コラムドライバＣＤＲＶを冗長コラム線ＲＣＬ２に接続する。これにより、冗長コラム線ＲＣＬ２に不良があるとき、冗長コラム線ＲＣＬ１を用いて救済を実施でき、冗長コラム線ＲＣＬ１に不良があるとき、冗長コラム線ＲＣＬ２を用いて救済を実施できる。
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、シフト冗長方式が採用される半導体メモリＭＥＭにおいても、簡易な冗長スイッチ回路ＲＲＳＷ、ＣＲＳＷにより、半導体メモリＭＥＭの性能および救済効率を低下させることなく不良を救済できる。
図１０は、本発明の第５の実施形態の半導体メモリを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第４の実施形態の冗長ヒューズ部１６Ｃ、１８Ｃ、選択ヒューズ部２６Ｃ、２８Ｃおよびメモリコア３０Ｃの代わりに冗長ヒューズ部１６、１８、選択ヒューズ部２６、２８およびメモリコア３０Ｄを有している。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
冗長ヒューズ部１６、１８は、第１の実施形態と同様に、２つの冗長ロウアドレスＲＲＡＤ１−２および２つの冗長コラムアドレスＲＣＡＤ１−２をそれぞれ記憶する。選択ヒューズ部２６、２８は、第１の実施形態と同様に、ロウ冗長選択信号ＲＳＥＬ１−２およびコラム冗長選択信号ＣＳＥＬ１−２をそれぞれ出力する。メモリコア３０Ｄは、ロウデコーダＲＤＥＣの冗長スイッチ回路ＲＲＳＷと選択スイッチ回路ＲＳＳＷ、およびコラムデコーダＣＤＥＣの冗長スイッチ回路ＣＲＳＷと選択スイッチ回路ＣＳＳＷが、第４の実施形態と相違している。その他の構成は、第２の実施形態と同じである。
図１１は、図１０に示したロウデコーダＲＤＥＣの詳細を示している。この実施形態では、２つまでのワード線不良を救済できる。ワード線不良が２つある場合、スイッチ回路ＲＲＳＷは、冗長ロウアドレスＲＲＡＤ１−２が示す不良のワード線ＷＬ（図にＸ印で示す）を避けて、ワードドライバＷＤＲＶをワード線ＷＬと選択スイッチ回路ＲＳＳＷに接続する。ワード線不良が１つしかない場合、ワードドライバＷＤＲＶの１つのみが、選択スイッチ回路ＲＳＳＷに接続される。ワード線不良がない場合、ワードドライバＷＤＲＶは、通常のワード線ＷＬに接続され、選択スイッチ回路ＲＳＳＷには接続されない。
選択スイッチ回路ＲＳＳＷは、ロウ冗長選択信号ＲＳＥＬ１が低論理レベルのときに、ワードドライバＷＤＲＶをレギュラー冗長ワード線ＲＷＬ１に接続し、ロウ冗長選択信号ＲＳＥＬ１が高論理レベルのときに、ワードドライバＷＤＲＶをリザーブ冗長ワード線ＲＳＶＷＬに接続する。選択スイッチ回路ＲＳＳＷは、ロウ冗長選択信号ＲＳＥＬ２が低論理レベルのときに、ワードドライバＷＤＲＶをレギュラー冗長ワード線ＲＷＬ２に接続し、ロウ冗長選択信号ＲＳＥＬ２が高論理レベルのときに、ワードドライバＷＤＲＶをリザーブ冗長ワード線ＲＳＶＷＬに接続する。各レギュラー冗長ワード線ＲＷＬ１−２は、対応するワードドライバＷＤＲＶのみにより駆動され、リザーブ冗長ワード線ＲＳＶＷＬは、レギュラー冗長ワード線ＲＷＬ１−２に対応する２つのワードドライバＷＤＲＶに共通に使用され、２つのワードドライバＷＤＲＶのいずれかにより駆動される。これにより、レギュラー冗長ワード線ＲＷＬ１−２のいずれかに不良があるとき、リザーブ冗長ワード線ＲＳＶＷＬを用いて救済を実施できる。
図１２は、図１０に示したコラムデコーダＣＤＥＣの詳細を示している。この実施形態では、２つまでのビット線不良を救済できる。ビット線不良が２つある場合、スイッチ回路ＣＲＳＷは、冗長コラムアドレスＲＣＡＤ１−２が示す不良のコラム線ＣＬに対応するビット線対ＢＬ、／ＢＬ（図ではコラム線ＣＬにＸ印で示す）を避けて、コラムドライバＣＤＲＶをコラム線ＣＬと選択スイッチ回路ＲＳＳＷに接続する。ビット線不良が１つしかない場合、コラムドライバＣＤＲＶの１つのみが、選択スイッチ回路ＣＳＳＷに接続される。ビット線不良がない場合、コラムドライバＣＤＲＶは、通常のコラム線ＣＬに接続され、選択スイッチ回路ＣＳＳＷには接続されない。
選択スイッチ回路ＣＳＳＷは、コラム冗長選択信号ＣＳＥＬ１が低論理レベルのときに、コラムドライバＣＤＲＶをレギュラー冗長コラム線ＲＣＬ１に接続し、ロウ冗長選択信号ＲＳＥＬ１が高論理レベルのときに、コラムドライバＣＤＲＶをリザーブ冗長コラム線ＲＳＶＣＬに接続する。選択スイッチ回路ＣＳＳＷは、コラム冗長選択信号ＣＳＥＬ２が低論理レベルのときに、コラムドライバＣＤＲＶをレギュラー冗長コラム線ＲＣＬ２に接続し、ロウ冗長選択信号ＲＳＥＬ２が高論理レベルのときに、コラムドライバＣＤＲＶをリザーブ冗長コラム線ＲＳＶＣＬに接続する。各レギュラー冗長コラム線ＲＣＬ１−２は、対応するコラムドライバＣＤＲＶのみにより駆動され、リザーブ冗長コラム線ＲＳＶＣＬは、レギュラー冗長コラム線ＲＣＬ１−２に対応する２つのコラムドライバＣＤＲＶに共通に使用され、２つのコラムドライバＣＤＲＶのいずれかにより駆動される。これにより、レギュラー冗長コラム線ＲＣＬ１−２のいずれかに不良があるとき、リザーブ冗長コラム線ＲＳＶＣＬを用いて救済を実施できる。
なお、図１２に示した例では、レギュラー冗長コラム線ＲＣＬ２に対応する冗長ビット線対ＲＢＬ、／ＲＢＬに不良があるため、選択スイッチ回路ＣＳＳＷは、コラムドライバＣＤＲＶを、レギュラー冗長コラム線ＲＣＬ２に接続せずに、リザーブ冗長コラム線ＲＳＶＣＬに接続する。
以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、簡易な選択スイッチ回路ＲＳＳＷ、ＣＳＳＷにより、レギュラー冗長線ＲＷＬ１−２、ＲＣＬ１−２の不良を救済できる。すなわち、簡易な回路により、メモリＭＥＭの性能を低下させることなく、救済効率を向上できる。
図１３は、本発明の第６の実施形態の半導体メモリを示している。第１、第２および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第４の実施形態にモードレジスタ３２Ｅおよび不良アドレス選択部３４Ｅ、３６Ｅを加えて構成されている。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
モードレジスタ３２Ｅは、冗長ヒューズ部１６Ａ、１８Ａの出力をそれぞれ無効にするための記憶部と、仮の冗長ロウアドレスＲＲＡＤおよび仮の冗長コラムアドレスＲＣＡＤの値（不良アドレス）を保持するための記憶部とを有している。記憶部は、書き換え可能であり、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて設定される。モードレジスタ３２Ｅは、記憶部に設定された値に応じて、ロウヒューズ無効信号、コラムヒューズ無効信号、仮の冗長ロウアドレスＲＲＡＤおよび仮の冗長コラムアドレスＲＣＡＤを出力する。
不良アドレス選択部３４Ｅは、モードレジスタ３２Ｅから出力されるロウヒューズ無効信号に応じて冗長ヒューズ部１６Ｃの出力を無効にし、モードレジスタ３２Ｅに設定された仮の冗長ロウアドレスＲＲＡＤをメモリコア３０Ｃに出力する。不良アドレス選択部３６Ｅは、モードレジスタ３２Ｅから出力されるコラムヒューズ無効信号に応じて冗長ヒューズ部１８Ｃの出力を無効にし、モードレジスタ３２Ｅに設定された仮の冗長コラムアドレスＲＣＡＤをメモリコア３０Ｃに出力する。すなわち、不良アドレス選択部３４Ｅ、３６Ｅは、各冗長ヒューズ部１６Ｃ、１８Ｃにプログラムされた不良アドレスまたはモードレジスタ３２Ｅに保持された仮の不良アドレスのいずれかを、ロウデコーダＲＤＥＣの冗長スイッチ回路ＲＲＳＷ（図８）およびコラムデコーダＣＤＥＣの冗長スイッチ回路ＣＲＳＷ（図９）に出力する。
この実施形態では、第２の実施形態と同様に、冗長ヒューズ部１６Ｃ、１８Ｃのプログラム前に、仮の冗長ロウアドレスＲＲＡＤおよび仮の冗長コラムアドレスＲＣＡＤを用いて、ワード線ＷＬあるいはコラム線ＣＬを一時的に救済できる。このため、冗長ワード線ＲＷＬ１−２（図８）および冗長コラム線ＲＣＬ１−２（図９）に不良があるか否かを、冗長ヒューズ部１６Ｃ、１８Ｃがプログラムされる前に検出できる。以上、第６の実施形態においても、上述した第１、第２および第４の実施形態と同様の効果を得ることができる。
図１４は、本発明の第７の実施形態の半導体メモリを示している。第１、第３および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第４の実施形態の選択ヒューズ部２６Ｃ、２８Ｃの代わりに選択ヒューズ部２６Ｆ、２８Ｆを有している。また、半導体メモリＭＥＭは、モードレジスタ３２Ｆを有している。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
モードレジスタ３２Ｆは、選択ヒューズ部２６Ｆ、２８Ｆにプログラムされる値に対応する選択信号ＲＳＥＬ、ＣＳＥＬの出力を無効するための出力無効信号の値をそれぞれ保持する記憶部と、仮の選択信号ＲＳＥＬ、ＣＳＥＬの値をそれぞれ保持するための記憶部と、各選択ヒューズ回路２７Ｆ、２９Ｆをプログラムするためのプログラム情報が書き込まれるプログラム設定部とを有している。記憶部およびプログラム設定部は、メモリＭＥＭの動作モードがテストモードのときに、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて設定される。
モードレジスタ３２Ｆは、記憶部に設定された値に応じて、出力無効信号および仮の選択信号ＲＳＥＬ、ＣＳＥＬ１を、プログラム信号ＲＰＲＧ１、ＣＰＲＧ１として選択ヒューズ部２６Ｆ、２８Ｆにそれぞれ出力する。また、モードレジスタ３２Ｆは、第３の実施形態と同様に、プログラム設定部にプログラム情報が書き込まれたときに、選択ヒューズ回路２７Ｆ、２９Ｆをプログラムするためのプログラム信号ＲＰＲＧ２、ＣＰＲＧ２（電気信号）を出力する。すなわち、モードレジスタ３２Ｆは、電気信号ＲＰＲＧ２、ＣＰＲＧ２を、メモリＭＥＭの外部から供給されるプログラム情報に応じて出力するプログラム制御回路として機能する。なお、メモリＭＥＭは、プログラム信号線ＲＰＲＧ２、ＣＰＲＧ２に大電流または高電圧を供給するための図示しない電流生成回路または電圧生成回路を有している。
選択ヒューズ回路２７Ｆ、２９Ｆは、電気信号ＲＰＲＧ１−２に応じてプログラムされるために、電流によりブローされるヒューズ、あるいは、電圧により導通または絶縁されるヒューズを有している。選択ヒューズ回路２７Ｆは、レギュラー冗長ワード線ＲＷＬ１−２（図８）のいずれかを使用するために、プログラム状態に応じたロウ冗長選択信号ＲＳＥＬを出力する。選択ヒューズ回路２９Ｆは、レギュラー冗長コラム線ＲＣＬ１−２（図９）のいずれかを使用するために、プログラム状態に応じたコラム冗長選択信号ＣＳＥＬを出力する。
但し、選択ヒューズ部２６Ｆは、モードレジスタ３２Ｆから出力される出力無効信号に応じて、選択ヒューズ回路２７Ｆからのロウ冗長選択信号ＲＳＥＬの出力を禁止し、モードレジスタ３２Ｆから出力される仮のロウ冗長選択信号ＲＳＥＬをメモリコア３０Ｃに出力する。また、選択ヒューズ部２８Ｆは、モードレジスタ３２Ｆから出力される出力無効信号に応じて、選択ヒューズ回路２９Ｆからのコラム冗長選択信号ＣＳＥＬの出力を禁止し、モードレジスタ３２Ｆから出力される仮のコラム冗長選択信号ＣＳＥＬをメモリコア３０Ｃに出力する。
以上、第７の実施形態においても、上述した第１、第３および第４の実施形態と同様の効果を得ることができる。すなわち、簡易な回路により、メモリＭＥＭの性能を低下させることなく、救済効率を向上でき、テストコストを削減できる。
なお、上述した実施形態では、本発明をＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、擬似ＳＲＡＭ、ＳＲＡＭあるいはフラッシュメモリ等に適用してもよい。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭと同じ入出力インタフェースを有し、メモリセルのリフレッシュ動作を内部で自動的に実行するメモリである。本発明を適用する半導体メモリは、クロック非同期式でもよく、クロック同期式でもよい。
上述した第１−第３、第５の実施形態では、２本のレギュラー冗長ワード線ＲＷＬ１−２に対して１本のリザーブワード線ＲＳＶＷＬを形成し、２本のレギュラー冗長コラム線ＲＣＬ１−２に対して１本のリザーブ冗長コラム線ＲＳＶＣＬを形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、３本のレギュラー冗長ワード線ＲＷＬに対して１本のリザーブワード線ＲＳＶＷＬを形成し、３本のレギュラー冗長コラム線ＲＣＬに対して１本のリザーブ冗長コラム線ＲＳＶＣＬを形成しもよい。
上述した実施形態では、本発明をワード線ＷＬの冗長回路およびコラム線ＣＬの冗長回路の両方に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をワード線ＷＬの冗長回路およびコラム線ＣＬの冗長回路の一方に適用してもよい。
上述した第３および第７の実施形態では、選択ヒューズ部２６Ｂ、２８Ｂ、２６Ｆ、２８Ｆを、モードレジスタ３２Ｂ、３２Ｆを用いて、テスト工程後にプログラムする例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、冗長ヒューズ部１６、１８、１６Ｃ、１８Ｃを、モードレジスタ３２Ｂ、３２Ｆを用いて、テスト工程後にプログラムする回路構成としてもよい。この場合、テスト工程後に発生した通常のワード線ＷＬの不良およびビット線ＢＬ、／ＢＬの不良を救済できる。
上述した第３および第７の実施形態では、テスト工程後にプログラム可能にする機能と、選択ヒューズ回路２７Ｂ、２９Ｂ、２７Ｆ、２９Ｆにプログラムされた内容を無効にする機能とを、メモリＭＥＭに設ける例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリＭＥＭに、上記機能にいずれか一方を設けてもよい。
また、第２の実施形態に第３の実施形態の特徴を加えてもよい。また、第６の実施形態に第７の実施形態の特徴を加えてもよい。すなわち、冗長ヒューズ部および選択ヒューズ部をプログラムする前に、仮の冗長アドレスおよび仮の選択信号を用いて不良を一時的に救済してもよい。この場合、ヒューズ回路を使用しても救済できない不良を予め判定することができる。この結果、ヒューズ回路を無駄にプログラムすることが無くなり、テストコストを削減できる。
本発明は、単独のパッケージにモールドされる半導体メモリに適用されてもよく、ＣＰＵあるいはメモリコントローラ等とともにシリコン基板上に搭載される半導体メモリに適用されてもよい（ＳＯＣ；システムオンチップ）。あるいは、ＣＰＵあるいはメモリコントローラ等とともに１つのパッケージにモールドされる半導体メモリに適用されてもよい（ＳＩＰ；システムインパッケージ）。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、不良を救済するための冗長回路を有する半導体メモリに適用できる。
本発明は、不良を救済するための冗長回路を有する半導体メモリに関する。
一般に、半導体メモリは、基板中の格子欠陥および製造工程で発生する異物に起因して発生する不良を救済し、歩留を向上するために、冗長回路を有している。具体的には、ＤＲＡＭ等の半導体メモリは、正規のワード線およびビット線に加えて冗長ワード線および冗長ビット線を有している。そして、テスト工程において、メモリセルの不良が検出された場合、不良のワード線またはビット線を冗長ワード線または冗長ビット線に置き換えるために、半導体メモリ上に形成されたヒューズ回路がプログラムされる。冗長回路を使用して不良のメモリセルを救済することで、半導体メモリの歩留は向上する。
ヒューズ回路は、冗長ワード線および冗長ビット線に対応してそれぞれ必要である。さらに、各ヒューズ回路は、不良アドレスをプログラムするために、アドレスのビット毎にヒューズを設ける必要がある。このため、ヒューズ回路は、半導体メモリのチップサイズを増加させる要因になっている。一方、冗長ワード線または冗長ビット線に不良がある場合、対応するヒューズ回路は使用できないため、救済効率は低下する。例えば、特許文献１−２等には、ヒューズ回路の数を少なくすることでチップ面積を削減するとともに、各ヒューズ回路を、複数の冗長ワード線または複数の冗長ビット線に対して使用可能にすることで、救済効率を向上する手法が記載されている。
特開平６−４４７９５号公報 特開２０００−１１６８０号公報
上述の手法を採用することにより、不良を救済するために使用する冗長ワード線または冗長ビット線の選択の自由度は高くなり、救済効率は向上する。しかし、ヒューズ回路を所望の冗長ワード線または所望の冗長ビット線に対応させるために、複雑な論理回路が必要である。この結果、回路規模が増加する。さらに、回路の遅延が大きくなると、冗長ワード線または冗長ビット線を使用する時のアクセス時間が長くなり、半導体メモリの性能は低下する。
本発明の目的は、簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を救済することである。
本発明の一形態では、セルアレイは、メモリセルおよびメモリセルに接続されたワード線、ビット線を有する。レギュラー冗長線は、不良アドレスがプログラムされる冗長ヒューズ回路にそれぞれ対応して専用に設けられている。リザーブ冗長線は、冗長ヒューズ回路に共通に設けられている。アドレス比較回路は、冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号を出力する。スイッチ回路は、選択ヒューズ回路から出力される冗長選択信号に応じて切り替え制御され、対応するレギュラー冗長線またはリザーブ冗長線のいずれかを、冗長信号に応答して有効にする。冗長線をレギュラー冗長線とリザーブ冗長線とに分類することで、簡易なスイッチ回路により、各冗長ヒューズ回路を複数の冗長線のいずれかに対応させることができる。したがって、冗長線を使用するとき（不良の救済時）と、冗長線を使用しないとき（良品）とで、信号の伝搬遅延時間の差を小さくでき、アクセス時間の差を小さくできる。すなわち、簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を救済できる。
本発明の別の形態では、メモリコアは、メモリセルと、メモリセルをアクセスするためにドライバにより駆動される制御線と、不良のメモリセルまたは不良の制御線を救済するための複数の冗長制御線とを有する。選択スイッチ回路は、ドライバを冗長制御線のいずれかに選択的に接続する。冗長スイッチ回路は、各ドライバの出力を、冗長ヒューズ回路にプログラムされた不良アドレスに対応する制御線を除く制御線または選択スイッチ回路に接続する。すなわち、この形態では、シフト冗長方式が採用される。選択ヒューズ回路は、選択スイッチ回路の切り替えを制御するための冗長選択信号を出力する。このため、シフト冗長方式を採用する半導体メモリにおいて、簡易な冗長スイッチ回路により、冗長ヒューズ回路を複数の冗長制御線のいずれかに対応させることができる。したがって、冗長線を使用するとき（不良の救済時）と、冗長線を使用しないとき（良品）とで、信号の伝搬遅延時間の差を小さくでき、アクセス時間の差を小さくできる。すなわち、簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を救済できる。
簡易な回路により、半導体メモリの性能および救済効率を低下させることなく不良を救済できる。
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重丸は、外部端子を示している。
図１は、本発明の第１の実施形態の半導体メモリを示している。半導体メモリＭＥＭは、例えば、ダイナミックメモリセルを有するＤＲＡＭである。メモリＭＥＭは、コマンド入力部１０、アドレス入力部１２、データ入出力部１４、冗長ヒューズ部１６、１８、アドレス比較部２０、２２、アレイ制御部２４、選択ヒューズ部２６、２８およびメモリコア３０を有している。
コマンド入力部１０は、コマンド端子ＣＭＤに供給されるコマンドＣＭＤ（外部アクセスコマンド）を受け、受けたコマンドＣＭＤをアレイ制御部２４に出力する。この実施形態では、読み出しコマンド、書き込みコマンドおよびリフレッシュコマンドが、コマンドＣＭＤとしてコマンド入力部１０に供給される。
アドレス入力部１２は、アドレス端子ＡＤに供給される外部アドレスＡＤを受け、受けた外部アドレスＡＤをロウアドレスＲＡＤ（上位アドレス）およびコラムアドレスＣＡＤ（下位アドレス）としてメモリコア３０に出力する。外部アドレスＡＤは、アクセスするメモリセルＭＣを示す。ロウアドレスＲＡＤは、ワード線ＷＬを選択するために使用される。コラムアドレスＣＡＤは、ビット線ＢＬ、／ＢＬを選択するために使用される。ロウアドレスＲＡＤおよびコラムアドレスＣＡＤは、アドレス端子ＡＤに同時に供給される。
データ入出力部１４は、読み出し動作時にデータバスＤＢを介してメモリコア３０から出力される読み出しデータをデータ端子ＤＴ（ＤＴ０−７）に出力し、書き込み動作時にデータ端子ＤＴで受ける書き込みデータを、データバスＤＢを介してメモリコア３０に出力する。データ端子ＤＴは、読み出しデータおよび書き込みデータに共通の端子である。
冗長ヒューズ部１６は、不良のワード線ＷＬを示す冗長ロウアドレスＲＲＡＤ１−２をそれぞれプログラムするための２つの冗長ヒューズ回路１７を有している。冗長ヒューズ部１８は、不良のビット線対ＢＬ、／ＢＬを示す冗長コラムアドレスＲＣＡＤ１−２をそれぞれプログラムするための２つの冗長ヒューズ回路１９を有している。このため、この実施形態のメモリＭＥＭは、最大４つの不良を救済できる。
アドレス比較部２０は、アドレス端子ＡＤで受けるロウアドレスＲＡＤと冗長ロウアドレスＲＲＡＤ１−２とをそれぞれ比較するためのアドレス比較回路２１を有している。アドレス比較回路２１は、比較結果が一致するときに、ロウ冗長信号ＲＲＥＤ１−２をそれぞれ活性化する。アドレス比較部２２は、アドレス端子ＡＤで受けるコラムアドレスＣＡＤと冗長コラムアドレスＲＣＡＤ１−２とをそれぞれ比較するためのアドレス比較回路２３を有している。アドレス比較回路２３は、比較結果が一致するときに、コラム冗長信号ＣＲＥＤ１−２をそれぞれ活性化する。
アレイ制御部２４は、メモリコア３０のアクセス動作を実行するために、コマンドＣＭＤに応答してセルアレイＡＲＹをアクセスするための制御信号ＣＮＴを出力する。制御信号ＣＮＴとして、ワード線ＷＬの選択するためのワード線制御信号ＷＬＺ、センスアンプＳＡを活性化するためのセンスアンプ制御信号ＳＡＺ、コラムスイッチを選択するためのコラム線制御信号ＣＬＺ、ビット線ＢＬ、／ＢＬをプリチャージするためのプリチャージ制御信号ＰＲＥＺ等がある。
選択ヒューズ部２６は、後述する図２に示すレギュラー冗長ワード線ＲＷＬ１−２をリザーブ冗長ワード線ＲＳＶＷＬに置き換えるか否かをそれぞれプログラムするための選択ヒューズ回路２７を有している。選択ヒューズ回路２７は、プログラム状態に応じてロウ冗長選択信号ＲＳＥＬ１−２をそれぞれ出力する。
選択ヒューズ部２８は、後述する図３に示すレギュラー冗長コラム線ＲＣＬ１−２をリザーブ冗長コラム線ＲＳＶＣＬに置き換えるか否かをそれぞれプログラムするための選択ヒューズ回路２９を有している。選択ヒューズ回路２９は、プログラム状態に応じてコラム冗長選択信号ＣＳＥＬ１−２をそれぞれ出力する。
メモリコア３０は、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡ、ライトアンプＷＡおよびセルアレイＡＲＹを有している。セルアレイＡＲＹは、ダイナミックメモリセルＭＣと、ダイナミックメモリセルＭＣに接続されたワード線ＷＬおよびビット線対ＢＬ、／ＢＬを有している。メモリセルＭＣは、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差部分に形成される。
また、セルアレイＡＲＹは、冗長メモリセルＲＭＣと、冗長メモリセルＲＭＣに接続された３本の冗長ワード線ＲＷＬ（図２に示すＲＷＬ１−２、ＲＳＶＷＬ）および３組の冗長ビット線対ＲＢＬ、／ＲＢＬ（図３に示すＲＣＬ１−２、ＲＳＶＣＬに対応するビット線）を有している。図では、冗長ビット線対ＲＢＬ、／ＲＢＬを１本の信号線により表している。冗長メモリセルＲＭＣは、冗長ワード線ＲＷＬとビット線対ＢＬ、／ＢＬ、ＲＢＬ、／ＲＢＬとの交差部分、および冗長ビット線対ＲＢＬ、／ＲＢＬとワード線ＷＬ、ＲＷＬとの交差部分に形成される。
ロウデコーダＲＤＥＣは、ロウ冗長信号ＲＲＥＤ１−２の非活性化中に、アクセスコマンドＣＭＤに応答してロウアドレスＲＡＤをデコードし、ワード線ＷＬのいずれかを選択する。ロウデコーダＲＤＥＣは、ロウ冗長信号ＲＲＥＤ１−２のいずれかの活性化中に、ロウアドレスＲＡＤのデコードを禁止し、冗長ワード線ＲＷＬの少なくともいずれかを、ロウ冗長選択信号ＲＳＥＬ１−２の論理レベルに応じて選択する。
コラムデコーダＣＤＥＣは、コラム冗長信号ＣＲＥＤ１−２の非活性化中に、アクセスコマンドＣＭＤに応答してコラムアドレスＣＡＤをデコードし、データ端子ＤＴのビット数に対応する８組のビット線対ＢＬ、／ＢＬを選択する。コラムデコーダＣＤＥＣは、コラム冗長信号ＣＲＥＤ１−２のいずれかの活性化中に、コラムアドレスＣＡＤのデコードを禁止し、冗長ビット線対ＲＢＬ、／ＲＢＬの少なくとも１組を、コラム冗長選択信号ＣＳＥＬ１−２の論理レベルに応じて選択する。
センスアンプＳＡは、ビット線対ＢＬ、／ＢＬに読み出されたデータ信号の信号量の差を増幅する。コラムスイッチＣＳＷは、コラムアドレスＣＡＤに応じて、ビット線ＢＬ、／ＢＬをデータバス線ＤＢに接続する。
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、図１に示したロウデコーダＲＤＥＣの詳細を示している。ロウデコーダＲＤＥＣは、ロウアドレスＲＡＤをデコードするロウアドレスデコーダＲＡＤＥＣ、ワード線ＷＬに高レベル電圧をそれぞれ供給するためのワードドライバＷＤＲＶ、レギュラー冗長ワード線ＲＷＬ１−２およびリザーブ冗長ワード線ＲＳＶＷＬに高レベル電圧を供給するための冗長ワードドライバＲＷＤＲＶを有している。
ワードドライバＷＤＲＶ、ＲＷＤＲＶは、ワード線制御信号ＷＬＺに同期して動作し、アクセスされるワード線ＷＬ、レギュラー冗長ワード線ＲＷＬ１−２、リザーブ冗長ワード線ＲＳＶＷＬのいずれかを、所定の期間高レベルに変化させる。冗長ワード線ＲＷＬ１−２、ＲＳＶＷＬのいずれかが使用される場合、不良のワード線ＷＬに対するアクセスコマンドＣＭＤに応答してロウ冗長信号ＲＲＥＤ１−２の少なくともいずれかが活性化される。ワードドライバＷＤＲＶは、ロウ冗長信号ＲＲＥＤ１−２の活性化中に非活性化され、ワード線ＷＬのドライブ動作を停止する。
冗長ワードドライバＲＷＤＲＶは、ロウ冗長信号ＲＲＥＤ１の活性化に応答して、レギュラー冗長ワード線ＲＷＬ１またはリザーブ冗長ワード線ＲＳＶＷＬのいずれかに高レベル電圧を供給する。また、冗長ワードドライバＲＷＤＲＶは、ロウ冗長信号ＲＲＥＤ２の活性化に応答して、レギュラー冗長ワード線ＲＷＬ２またはリザーブ冗長ワード線ＲＳＶＷＬのいずれかに高レベル電圧を供給する。レギュラー冗長ワード線ＲＷＬ１−２のいずれかに不良が存在する場合、図１に示した選択ヒューズ回路２７のいずれかがプログラムされ、低論理レベルのロウ冗長選択信号ＲＳＥＬ１またはＲＳＥＬ２が出力される。
ロウ冗長選択信号ＲＳＥＬ１が低論理レベルのときに、不良のレギュラー冗長ワード線ＲＷＬ１の活性化は禁止され、リザーブ冗長ワード線ＲＳＶＷＬの活性化が許可される。ロウ冗長選択信号ＲＳＥＬ２が低論理レベルのときに、不良のレギュラー冗長ワード線ＲＷＬ２の活性化は禁止され、リザーブ冗長ワード線ＲＳＶＷＬの活性化が許可される。このように、冗長ワードドライバＲＷＤＲＶは、ロウ冗長選択信号ＲＳＥＬ１−２に応答して、対応するレギュラー冗長ワード線ＲＷＬ１−２またはリザーブ冗長ワード線ＲＳＶＷＬのいずれかを有効にするスイッチ回路の機能を有している。そして、不良のワード線ＷＬの代わりに冗長ワード線ＲＷＬ１−２、ＲＳＶＷＬを用いてアクセス動作が実行され、セルアレイＡＲＹの不良が救済される。
図３は、図１に示したコラムデコーダＣＤＥＣの詳細を示している。コラムデコーダＣＤＥＣは、コラムアドレスＣＡＤをデコードするコラムアドレスデコーダＣＡＤＥＣ、コラム線ＣＬに高電圧レベルをそれぞれ供給するためのコラムドライバＣＤＲＶ、レギュラー冗長コラム線ＲＣＬ１−２およびリザーブ冗長コラム線ＲＳＶＣＬに高レベル電圧を供給するための冗長コラムドライバＲＣＤＲＶを有している。コラム線ＣＬは、ビット線対ＢＬ、／ＢＬに接続されたコラムスイッチＣＳＷに接続され、レギュラー冗長コラム線ＲＣＬ１−２およびリザーブ冗長コラム線ＲＳＶＣＬは、冗長ビット線対ＲＢＬ、／ＲＢＬに接続された冗長コラムスイッチＣＳＷに接続されている。
コラムドライバＣＤＲＶは、コラム線制御信号ＣＬＺに同期して動作し、コラムスイッチＣＳＷのオン／オフを制御するコラム線ＣＬのいずれかを所定の期間高レベルに変化させる。コラムドライバＲＣＤＲＶは、コラム線制御信号ＣＬＺに同期して動作し、冗長コラムスイッチＣＳＷのオン／オフを制御するレギュラー冗長コラム線ＲＣＬ１−２およびリザーブ冗長コラム線ＲＳＶＣＬのいずれかを、所定の期間高レベルに変化させる。
冗長コラム線ＲＣＬ１−２、ＲＳＶＣＬのいずれかが使用される場合、不良のビット線対ＢＬ、／ＢＬまたはコラム線ＣＬに対するアクセスコマンドＣＭＤに応答してコラム冗長信号ＣＲＥＤ１−２の少なくともいずれかが活性化される。コラムドライバＣＤＲＶは、コラム冗長信号ＣＲＥＤ１−２の活性化中に非活性化され、コラム線ＣＬのドライブ動作を停止する。
冗長コラムドライバＲＣＤＲＶは、コラム冗長信号ＣＲＥＤ１の活性化に応答して、レギュラー冗長コラム線ＲＣＬ１またはリザーブ冗長コラム線ＲＳＶＣＬのいずれかに高レベル電圧を供給する。また、冗長コラムドライバＲＣＤＲＶは、コラム冗長信号ＣＲＥＤ２の活性化に応答して、レギュラー冗長コラム線ＲＣＬ２またはリザーブ冗長コラム線ＲＳＶＣＬのいずれかに高レベル電圧を供給する。冗長コラム線ＲＣＬ１−２のいずれかに不良が存在する場合、図１に示した選択ヒューズ回路２９のいずれかがプログラムされ、低論理レベルのコラム冗長選択信号ＣＳＥＬ１またはＣＳＥＬ２が出力される。
コラム冗長選択信ＣＳＥＬ１が低論理レベルのとき、不良のレギュラー冗長コラム線ＲＣＬ１の活性化は禁止され、リザーブ冗長コラム線ＲＳＶＣＬの活性化が許可される。コラム冗長選択信ＣＳＥＬ２が低論理レベルのとき、不良のレギュラー冗長コラム線ＲＣＬ２の活性化は禁止され、リザーブ冗長コラム線ＲＳＶＣＬの活性化が許可される。このように、冗長コラムドライバＲＣＤＲＶは、コラム冗長信号ＣＲＥＤ１−２に応答して、対応するレギュラー冗長コラム線ＲＣＬ２またはリザーブ冗長コラム線ＲＳＶＣＬのいずれかを有効にするスイッチ回路の機能を有している。そして、不良のコラム線ＣＬの代わりに冗長コラム線ＲＣＬ１−２、ＲＳＶＣＬを用いてアクセス動作が実行され、セルアレイＡＲＹの不良が救済される。
図４は、図２に示した冗長ワードドライバＲＷＤＲＶおよび図３に示した冗長コラムドライバＲＣＤＲＶの詳細を示している。冗長ワードドライバＲＷＤＲＶおよび冗長コラムドライバＲＣＤＲＶの要部は、同じ論理構成のため、ここでは、冗長ワードドライバＲＷＤＲＶについて説明する。
冗長ワードドライバＲＷＤＲＶは、レギュラー冗長ワード線ＲＷＬ１−２をそれぞれドライブするバッファＢＵＦ１−２と、リザーブ冗長ワード線ＲＳＶＷＬをドライブするバッファＢＵＦＲを有している。バッファＢＵＦ１は、ロウ冗長選択信号ＲＳＥＬ１が高論理レベルのとき使用され、バッファＢＵＦ２は、ロウ冗長選択信号ＲＳＥＬ２が高論理レベルのときに使用される。バッファＢＵＦＲは、ロウ冗長選択信号ＲＳＥＬ１−２のいずれかが低論理レベルのときに使用される。ロウ冗長選択信号ＲＳＥＬ１−２（またはコラム冗長選択信号ＣＳＥＬ１−２）が同時に低論理レベルに設定されることは、選択ヒューズ回路２７、２９のプログラム仕様で禁止されている。
以上、第１の実施形態では、２つの冗長ヒューズ回路１７にそれぞれ対応するレギュラー冗長ワード線ＲＷＬ１−２と、２つの冗長ヒューズ回路１７に共通のリザーブ冗長ワード線ＲＳＶＷＬとを設けることで、簡易な冗長ワードドライバＲＷＤＲＶ（スイッチ回路）により、各冗長ヒューズ回路１７を冗長ワード線ＲＷＬ１−２、ＲＳＶＷＬのいずれかに対応させることができる。これにより、不良の救済時と、不良を救済しないとき（良品）とで、信号の伝搬遅延時間の差を小さくできるため、アクセス時間の差を小さくできる。すなわち、簡易な回路により、半導体メモリＭＥＭの性能および救済効率を低下させることなく不良を救済できる。
図５は、本発明の第２の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態にモードレジスタ３２Ａおよび不良アドレス選択部３４Ａ、３６Ａを加えて構成されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
モードレジスタ３２Ａは、冗長ヒューズ部１６、１８の出力をそれぞれ無効にするための記憶部と、仮の冗長ロウアドレスＲＲＡＤ１−２および仮の冗長コラムアドレスＲＣＡＤ１−２の値（不良アドレス）を保持するための記憶部とを有している。記憶部は、書き換え可能であり、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて設定される。モードレジスタ３２Ａは、記憶部に設定された値に応じて、ロウヒューズ無効信号、コラムヒューズ無効信号、仮の冗長ロウアドレスＲＲＡＤ１−２および仮の冗長コラムアドレスＲＣＡＤ１−２を出力する。
不良アドレス選択部３４Ａは、モードレジスタ３２Ａから出力されるロウヒューズ無効信号に応じて冗長ヒューズ部１６の出力を無効にし、モードレジスタ３２Ａに設定された仮の冗長ロウアドレスＲＲＡＤ１−２をアドレス比較部２０に出力する。不良アドレス選択部３６Ａは、モードレジスタ３２Ａから出力されるコラムヒューズ無効信号に応じて冗長ヒューズ部１８の出力を無効にし、モードレジスタ３２Ａに設定された仮の冗長コラムアドレスＲＣＡＤ１−２をアドレス比較部２２に出力する。すなわち、不良アドレス選択部３４Ａ、３６Ａは、各冗長ヒューズ部１６、１８にプログラムされた不良アドレスまたはモードレジスタ３２Ａに保持された仮の不良アドレスのいずれかを、対応するアドレス比較回路１２、２３に出力する。
この実施形態では、冗長ヒューズ部１６、１８のプログラム前に、仮の冗長ロウアドレスＲＲＡＤ１−２および仮の冗長コラムアドレスＲＣＡＤ１−２をアドレス比較部２０、２２に出力し、レギュラー冗長ワード線ＲＷＬ１−２あるいはレギュラー冗長コラム線ＲＣＬ１−２を使用してワード線ＷＬあるいはコラム線ＣＬを一時的に救済できる。このため、レギュラー冗長ワード線ＲＷＬ１−２、レギュラー冗長コラム線ＲＣＬ１−２に不良があるか否かを、冗長ヒューズ部１６、１８がプログラムされる前に検出できる。
メモリＭＥＭをテストするＬＳＩテスタ等は、上記検出結果に基づいて、リザーブ冗長ワード線ＲＳＶＷＬおよびリザーブ冗長コラム線ＲＳＶＣＬを使用するか否かを判断できる。したがって、冗長ワード線ＲＷＬ１−２および冗長コラム線ＲＣＬ１−２の不良を、冗長ヒューズ部１６、１８を用いることなく確認した後に、選択ヒューズ部２６、２８をプログラムできる。この結果、冗長ヒューズ部１６、１８および選択ヒューズ部２６、２８のプログラムを１つのテスト工程で実施できる。
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、冗長ヒューズ部１６、１８および選択ヒューズ部２６、２８のプログラムを１つのテスト工程で実施できる。この結果、簡易な回路により、メモリＭＥＭの性能を低下させることなく、救済効率を向上でき、テストコストを削減できる。
図６は、本発明の第３の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態の選択ヒューズ部２６、２８の代わりに選択ヒューズ部２６Ｂ、２８Ｂを有している。また、半導体メモリＭＥＭは、モードレジスタ３２Ｂを有している。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
モードレジスタ３２Ｂは、選択ヒューズ回路２７Ｂ、２９Ｂにプログラムされる値に対応する選択信号ＲＳＥＬ１−２、ＣＳＥＬ１−２の出力を無効するための出力無効信号の値をそれぞれ保持する記憶部と、仮の選択信号ＲＳＥＬ１−２、ＣＳＥＬ１−２の値をそれぞれ保持するための記憶部と、各選択ヒューズ回路２７Ｂ、２９Ｂをプログラムするためのプログラム情報が書き込まれるプログラム設定部とを有している。記憶部およびプログラム設定部は、メモリＭＥＭの動作モードがテストモードのときに、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて設定される。
モードレジスタ３２Ｂは、記憶部に設定された値に応じて、出力無効信号および仮の選択信号ＲＳＥＬ１−２、ＣＳＥＬ１−２を、プログラム信号ＲＰＲＧ１、ＣＰＲＧ１として選択ヒューズ部２６Ｂ、２８Ｂにそれぞれ出力する。また、モードレジスタ３２Ｂは、プログラム設定部にプログラム情報が書き込まれたときに、対応するプログラム信号ＲＰＲＧ２、ＣＰＲＧ２（電気信号）を出力する。メモリＭＥＭは、プログラム信号線ＲＰＲＧ２、ＣＰＲＧ２に大電流または高電圧を供給するための図示しない電流生成回路または電圧生成回路を有している。
プログラム信号線ＲＰＲＧ２、ＣＰＲＧ２の大電流または高電圧により、選択ヒューズ部２６Ｂ、２８Ｂの選択ヒューズ回路２７Ｂ、２９Ｂは、プログラムされる。すなわち、モードレジスタ３２Ｂは、選択ヒューズ回路２７Ｂ、２９Ｂをプログラムするための電気信号ＲＰＲＧ２、ＣＰＲＧ２を、メモリＭＥＭの外部から供給されるプログラム情報に応じて出力するプログラム制御回路として機能する。
選択ヒューズ部２６Ｂは、第１の実施形態と同様に、レギュラー冗長ワード線ＲＷＬ１−２（図２）をリザーブ冗長ワード線ＲＳＶＷＬに置き換えるか否かをそれぞれプログラムするための選択ヒューズ回路２７Ｂを有している。各選択ヒューズ回路２７Ｂは、電気信号ＲＰＲＧ２に応じてプログラムされるために、電流によりブローされるヒューズ（金属のエレクトロマイグレーション現象を利用）、あるいは、電圧により導通または絶縁されるヒューズ（酸化膜等の耐圧を利用）を有している。選択ヒューズ回路２７Ｂは、プログラム状態に応じてロウ冗長選択信号ＲＳＥＬ１−２をそれぞれ出力する。但し、選択ヒューズ部２６Ｂは、モードレジスタ３２Ｂから出力される出力無効信号に応じて、ヒューズ回路２７Ｂからのロウ冗長選択信号ＲＳＥＬ１−２の出力を禁止し、モードレジスタ３２Ｂから出力される仮のロウ冗長選択信号ＲＳＥＬ１−２をメモリコア３０に出力する。
選択ヒューズ部２８Ｂは、第１の実施形態と同様に、レギュラー冗長コラム線ＲＣＬ１−２（図３）をリザーブ冗長コラム線ＲＳＶＣＬに置き換えるか否かをそれぞれプログラムするための選択ヒューズ回路２９Ｂを有している。各選択ヒューズ回路２９Ｂは、電気信号ＣＰＲＧ２に応じてプログラムされるために、電流によりブローされるヒューズ（金属のエレクトロマイグレーション現象を利用）、あるいは、電圧により導通または絶縁されるヒューズ（酸化膜等の耐圧を利用）を有している。選択ヒューズ回路２９Ｂは、プログラム状態に応じてコラム冗長選択信号ＣＳＥＬ１−２をそれぞれ出力する。但し、選択ヒューズ部２８Ｂは、モードレジスタ３２Ｃから出力される出力無効信号に応じて、選択ヒューズ回路２９Ｂからのコラム冗長選択信号ＣＳＥＬ１−２の出力を禁止し、モードレジスタ３２Ｂから出力される仮のコラム冗長選択信号ＣＳＥＬ１−２をメモリコア３０に出力する。
この実施形態では、選択ヒューズ部２６Ｂ、２８Ｂのプログラム前に、図２に示したリザーブ冗長ワード線ＲＳＶＷＬおよび図３に示したリザーブ冗長コラム線ＲＳＶＣＬに不良があるか否かを検出できる。これにより、例えば、レギュラー冗長ワード線ＲＷＬ１とリザーブ冗長ワード線ＲＳＶＷＬに不良があり、かつ救済すべきワード線ＷＬが２つある場合に、半導体メモリをテストするＬＳＩテスタ等は、選択ヒューズ部２６Ｂ、２８Ｂのプログラムすることなく、このメモリＭＥＭの不良を救済できないと判断できる。したがって、選択ヒューズ部２６Ｂ、２８Ｂを無駄にプログラムすることを防止できる。
さらに、テスト工程が完了した後でも、モードレジスタ３２Ｂのプログラム設定部にプログラム情報を書き込むことにより、選択ヒューズ回路２７Ｂ、２９Ｂをプログラムできる。これにより、メモリＭＥＭが出荷された後でも、レギュラー冗長ワード線ＲＷＬ１−２の代わりにリザーブ冗長ワード線ＲＳＶＷＬを使用でき、レギュラー冗長コラム線ＲＣＬ１−２の代わりにリザーブ冗長コラム線ＲＳＶＣＬを使用できる。これにより、テスト工程を完了した後に、レギュラー冗長ワード線ＲＷＬ１−２およびレギュラー冗長コラム線ＲＣＬ１−２に発生した不良の救済をすることが可能である。
以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。すなわち、選択ヒューズ部２６Ｂ、２８Ｂを無駄にプログラムすることを防止でき、テストコストを削減できる。さらに、テスト工程を完了した後に、冗長線ＲＷＬ１−２、ＲＣＬ１−２に発生した不良を救済できる。この結果、簡易な回路により、メモリＭＥＭの性能を低下させることなく、救済効率を向上でき、テストコストを削減できる。
図７は、本発明の第４の実施形態の半導体メモリを示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第１の実施形態の冗長ヒューズ部１６、１８、選択ヒューズ回路２６、２８およびメモリコア３０の代わりに冗長ヒューズ部１６Ｃ、１８Ｃ、選択ヒューズ回路２６Ｃ、２８Ｃおよびメモリコア３０Ｃを有している。また、半導体メモリＭＥＭは、第１の実施形態のアドレス比較部２０、２２を有していない。その他の構成は、第１の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
この実施形態のメモリＭＥＭは、いわゆるシフト冗長方式を採用している。シフト冗長方式のメモリＭＥＭは、後述する図８に示すように、冗長スイッチ回路ＲＲＳＷを有している。冗長スイッチ回路ＲＲＳＷは、メモリＭＥＭのパワーオンシーケンス時に動作し、ワードドライバＷＤＲＶをワード線ＷＬ、ＲＷＬに接続する。同様に、シフト冗長方式のメモリＭＥＭは、後述する図９に示すように、冗長スイッチ回路ＣＲＳＷを有している。冗長スイッチ回路ＣＲＳＷは、メモリＭＥＭのパワーオンシーケンス時に動作し、コラムドライバＣＤＲＶをコラム線ＣＬ、ＲＣＬに接続する。このため、アクセス毎に外部アドレスＡＤと不良アドレスとを比較するアドレス比較部は必要ない。
冗長ヒューズ部１６Ｃは、不良のワード線ＷＬを示す冗長ロウアドレスＲＲＡＤをプログラムするためのヒューズ回路１７Ｃを有しており、プログラムされた冗長ロウアドレスＲＲＡＤを出力する。冗長ヒューズ部１８Ｃは、不良のビット線対ＢＬ、／ＢＬを示す冗長コラムアドレスＲＣＡＤをプログラムするためのヒューズ回路１９Ｃを有しており、プログラムされた冗長コラムアドレスＲＣＡＤを出力する。冗長ヒューズ部１６Ｃ、１８Ｃを用いることにより、セルアレイＡＲＹに発生した不良を２つまで救済できる。
選択ヒューズ部２６Ｃは、図８に示すレギュラー冗長ワード線ＲＷＬ１−２のいずれを使用して不良を救済するかをプログラムするための選択ヒューズ回路２７Ｃを有している。選択ヒューズ回路２７Ｃは、プログラム状態に応じた論理レベルのロウ冗長選択信号ＲＳＥＬを出力する。選択ヒューズ部２８Ｃは、図９に示すレギュラー冗長コラム線ＲＣＬ１−２のいずれを使用して不良を救済するかをプログラムするための選択ヒューズ回路２９Ｃを有している。選択ヒューズ回路２９Ｃは、プログラム状態に応じた論理レベルのコラム冗長選択信号ＣＳＥＬを出力する。
メモリコア３０Ｃは、ロウデコーダＲＤＥＣ、コラムデコーダＣＤＥＣおよびセルアレイＡＲＹが、第１の実施形態と相違する。セルアレイＡＲＹは、２本の冗長ワード線ＲＷＬ（図８に示すＲＷＬ１−２）および２組の冗長ビット線対ＲＢＬ、／ＲＢＬ（図９に示すＲＣＬ１−２に対応するビット線）を有している。その他の構成は、第１の実施形態と同じである。
図８は、図７に示したロウデコーダＲＤＥＣの詳細を示している。ロウデコーダＲＤＥＣは、ロウアドレスデコーダＲＡＤＥＣ、ワードドライバＷＤＲＶ、冗長スイッチ回路ＲＲＳＷ、および選択スイッチ回路ＲＳＳＷを有している。シフト冗長方式のメモリＭＥＭでは、冗長ワード線専用の冗長ワードドライバＲＷＤＲＶは形成されない。冗長スイッチ回路ＲＲＳＷおよび選択スイッチ回路ＲＳＳＷは、例えば、ＣＭＯＳ伝達ゲートにより構成されるため、回路規模は小さく、伝搬遅延時間も短い。
スイッチ回路ＲＲＳＷは、冗長ロウアドレスＲＲＡＤが示す不良のワード線ＷＬ（図にＸ印で示す）を避けて、ワードドライバＷＤＲＶをワード線ＷＬと、選択スイッチ回路ＲＳＳＷ（冗長ワード線ＲＷＬ１−２のいずれか）に接続する。不良がない場合、ワードドライバＷＤＲＶは、通常のワード線ＷＬに接続され、冗長ワード線ＲＷＬ１−２（冗長制御線）には接続されない。
選択スイッチ回路ＲＳＳＷは、ロウ冗長選択信号ＲＳＥＬが低論理レベルのときに、ワードドライバＷＤＲＶを冗長ワード線ＲＷＬ１に接続し、ロウ冗長選択信号ＲＳＥＬが高論理レベルのときに、ワードドライバＷＤＲＶを冗長ワード線ＲＷＬ２に接続する。これにより、冗長ワード線ＲＷＬ２に不良があるとき、冗長ワード線ＲＷＬ１を用いて救済を実施でき、冗長ワード線ＲＷＬ１に不良があるとき、冗長ワード線ＲＷＬ２を用いて救済を実施できる。
図９は、図７に示したコラムデコーダＣＤＥＣの詳細を示している。コラムデコーダＣＤＥＣは、コラムアドレスデコーダＣＡＤＥＣ、コラムドライバＣＤＲＶ、冗長スイッチ回路ＣＲＳＷ、および選択スイッチ回路ＣＳＳＷを有している。コラム線ＣＬは、ビット線対ＢＬ、／ＢＬに接続されたコラムスイッチＣＳＷに接続され、レギュラー冗長コラム線ＲＣＬ１−２は、冗長ビット線対ＲＢＬ、／ＲＢＬに接続された冗長コラムスイッチＣＳＷに接続されている。
シフト冗長方式のメモリＭＥＭでは、冗長コラム線専用の冗長コラムデコーダＲＣＤＲＶは形成されない。冗長スイッチ回路ＣＲＳＷおよび選択スイッチ回路ＣＳＳＷは、例えば、ＣＭＯＳ伝達ゲートにより構成されるため、回路規模は小さく、伝搬遅延時間も短い。
スイッチ回路ＣＲＳＷは、冗長コラムアドレスＲＣＡＤが示す不良のビット線対ＢＬ、／ＢＬ（図にＸ印で示す）に対応するコラム線ＣＬを避けて、コラムドライバＣＤＲＶをコラム線ＣＬと、選択スイッチ回路ＣＳＳＷ（冗長コラム線ＲＣＬ１−２のいずれか）に接続する。不良がない場合、コラムドライバＣＤＲＶは、通常のコラム線ＣＬに接続され、冗長コラム線ＲＣＬ１−２（冗長制御線）には接続されない。
コラムドライバＣＤＲＶは、第１の実施形態（図３）と同様に、コラム線制御信号ＣＬＺに同期して動作し、コラムスイッチＣＳＷのオン／オフを制御するコラム線ＣＬのいずれかを所定の期間高レベルに変化させる。コラムドライバＲＣＤＲＶは、コラム線制御信号ＣＬＺに同期して動作し、冗長コラムスイッチＣＳＷのオン／オフを制御する冗長コラム線ＲＣＬ１−２のいずれかを、所定の期間高レベルに変化させる。
選択スイッチ回路ＣＳＳＷは、コラム冗長選択信号ＣＳＥＬが低論理レベルのときに、コラムドライバＣＤＲＶを冗長コラム線ＲＣＬ１に接続し、ロウ冗長選択信号ＲＳＥＬが高論理レベルのときに、コラムドライバＣＤＲＶを冗長コラム線ＲＣＬ２に接続する。これにより、冗長コラム線ＲＣＬ２に不良があるとき、冗長コラム線ＲＣＬ１を用いて救済を実施でき、冗長コラム線ＲＣＬ１に不良があるとき、冗長コラム線ＲＣＬ２を用いて救済を実施できる。
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、シフト冗長方式が採用される半導体メモリＭＥＭにおいても、簡易な冗長スイッチ回路ＲＲＳＷ、ＣＲＳＷにより、半導体メモリＭＥＭの性能および救済効率を低下させることなく不良を救済できる。
図１０は、本発明の第５の実施形態の半導体メモリを示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第４の実施形態の冗長ヒューズ部１６Ｃ、１８Ｃ、選択ヒューズ部２６Ｃ、２８Ｃおよびメモリコア３０Ｃの代わりに冗長ヒューズ部１６、１８、選択ヒューズ部２６、２８およびメモリコア３０Ｄを有している。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
冗長ヒューズ部１６、１８は、第１の実施形態と同様に、２つの冗長ロウアドレスＲＲＡＤ１−２および２つの冗長コラムアドレスＲＣＡＤ１−２をそれぞれ記憶する。選択ヒューズ部２６、２８は、第１の実施形態と同様に、ロウ冗長選択信号ＲＳＥＬ１−２およびコラム冗長選択信号ＣＳＥＬ１−２をそれぞれ出力する。メモリコア３０Ｄは、ロウデコーダＲＤＥＣの冗長スイッチ回路ＲＲＳＷと選択スイッチ回路ＲＳＳＷ、およびコラムデコーダＣＤＥＣの冗長スイッチ回路ＣＲＳＷと選択スイッチ回路ＣＳＳＷが、第４の実施形態と相違している。その他の構成は、第２の実施形態と同じである。
図１１は、図１０に示したロウデコーダＲＤＥＣの詳細を示している。この実施形態では、２つまでのワード線不良を救済できる。ワード線不良が２つある場合、スイッチ回路ＲＲＳＷは、冗長ロウアドレスＲＲＡＤ１−２が示す不良のワード線ＷＬ（図にＸ印で示す）を避けて、ワードドライバＷＤＲＶをワード線ＷＬと選択スイッチ回路ＲＳＳＷに接続する。ワード線不良が１つしかない場合、ワードドライバＷＤＲＶの１つのみが、選択スイッチ回路ＲＳＳＷに接続される。ワード線不良がない場合、ワードドライバＷＤＲＶは、通常のワード線ＷＬに接続され、選択スイッチ回路ＲＳＳＷには接続されない。
選択スイッチ回路ＲＳＳＷは、ロウ冗長選択信号ＲＳＥＬ１が低論理レベルのときに、ワードドライバＷＤＲＶをレギュラー冗長ワード線ＲＷＬ１に接続し、ロウ冗長選択信号ＲＳＥＬ１が高論理レベルのときに、ワードドライバＷＤＲＶをリザーブ冗長ワード線ＲＳＶＷＬに接続する。選択スイッチ回路ＲＳＳＷは、ロウ冗長選択信号ＲＳＥＬ２が低論理レベルのときに、ワードドライバＷＤＲＶをレギュラー冗長ワード線ＲＷＬ２に接続し、ロウ冗長選択信号ＲＳＥＬ２が高論理レベルのときに、ワードドライバＷＤＲＶをリザーブ冗長ワード線ＲＳＶＷＬに接続する。各レギュラー冗長ワード線ＲＷＬ１−２は、対応するワードドライバＷＤＲＶのみにより駆動され、リザーブ冗長ワード線ＲＳＶＷＬは、レギュラー冗長ワード線ＲＷＬ１−２に対応する２つのワードドライバＷＤＲＶに共通に使用され、２つのワードドライバＷＤＲＶのいずれかにより駆動される。これにより、レギュラー冗長ワード線ＲＷＬ１−２のいずれかに不良があるとき、リザーブ冗長ワード線ＲＳＶＷＬを用いて救済を実施できる。
図１２は、図１０に示したコラムデコーダＣＤＥＣの詳細を示している。この実施形態では、２つまでのビット線不良を救済できる。ビット線不良が２つある場合、スイッチ回路ＣＲＳＷは、冗長コラムアドレスＲＣＡＤ１−２が示す不良のコラム線ＣＬに対応するビット線対ＢＬ、／ＢＬ（図ではコラム線ＣＬにＸ印で示す）を避けて、コラムドライバＣＤＲＶをコラム線ＣＬと選択スイッチ回路ＲＳＳＷに接続する。ビット線不良が１つしかない場合、コラムドライバＣＤＲＶの１つのみが、選択スイッチ回路ＣＳＳＷに接続される。ビット線不良がない場合、コラムドライバＣＤＲＶは、通常のコラム線ＣＬに接続され、選択スイッチ回路ＣＳＳＷには接続されない。
選択スイッチ回路ＣＳＳＷは、コラム冗長選択信号ＣＳＥＬ１が低論理レベルのときに、コラムドライバＣＤＲＶをレギュラー冗長コラム線ＲＣＬ１に接続し、ロウ冗長選択信号ＲＳＥＬ１が高論理レベルのときに、コラムドライバＣＤＲＶをリザーブ冗長コラム線ＲＳＶＣＬに接続する。選択スイッチ回路ＣＳＳＷは、コラム冗長選択信号ＣＳＥＬ２が低論理レベルのときに、コラムドライバＣＤＲＶをレギュラー冗長コラム線ＲＣＬ２に接続し、ロウ冗長選択信号ＲＳＥＬ２が高論理レベルのときに、コラムドライバＣＤＲＶをリザーブ冗長コラム線ＲＳＶＣＬに接続する。各レギュラー冗長コラム線ＲＣＬ１−２は、対応するコラムドライバＣＤＲＶのみにより駆動され、リザーブ冗長コラム線ＲＳＶＣＬは、レギュラー冗長コラム線ＲＣＬ１−２に対応する２つのコラムドライバＣＤＲＶに共通に使用され、２つのコラムドライバＣＤＲＶのいずれかにより駆動される。これにより、レギュラー冗長コラム線ＲＣＬ１−２のいずれかに不良があるとき、リザーブ冗長コラム線ＲＳＶＣＬを用いて救済を実施できる。
なお、図１２に示した例では、レギュラー冗長コラム線ＲＣＬ２に対応する冗長ビット線対ＲＢＬ、／ＲＢＬに不良があるため、選択スイッチ回路ＣＳＳＷは、コラムドライバＣＤＲＶを、レギュラー冗長コラム線ＲＣＬ２に接続せずに、リザーブ冗長コラム線ＲＳＶＣＬに接続する。
以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、簡易な選択スイッチ回路ＲＳＳＷ、ＣＳＳＷにより、レギュラー冗長線ＲＷＬ１−２、ＲＣＬ１−２の不良を救済できる。すなわち、簡易な回路により、メモリＭＥＭの性能を低下させることなく、救済効率を向上できる。
図１３は、本発明の第６の実施形態の半導体メモリを示している。第１、第２および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第４の実施形態にモードレジスタ３２Ｅおよび不良アドレス選択部３４Ｅ、３６Ｅを加えて構成されている。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
モードレジスタ３２Ｅは、冗長ヒューズ部１６Ａ、１８Ａの出力をそれぞれ無効にするための記憶部と、仮の冗長ロウアドレスＲＲＡＤおよび仮の冗長コラムアドレスＲＣＡＤの値（不良アドレス）を保持するための記憶部とを有している。記憶部は、書き換え可能であり、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて設定される。モードレジスタ３２Ｅは、記憶部に設定された値に応じて、ロウヒューズ無効信号、コラムヒューズ無効信号、仮の冗長ロウアドレスＲＲＡＤおよび仮の冗長コラムアドレスＲＣＡＤを出力する。
不良アドレス選択部３４Ｅは、モードレジスタ３２Ｅから出力されるロウヒューズ無効信号に応じて冗長ヒューズ部１６Ｃの出力を無効にし、モードレジスタ３２Ｅに設定された仮の冗長ロウアドレスＲＲＡＤをメモリコア３０Ｃに出力する。不良アドレス選択部３６Ｅは、モードレジスタ３２Ｅから出力されるコラムヒューズ無効信号に応じて冗長ヒューズ部１８Ｃの出力を無効にし、モードレジスタ３２Ｅに設定された仮の冗長コラムアドレスＲＣＡＤをメモリコア３０Ｃに出力する。すなわち、不良アドレス選択部３４Ｅ、３６Ｅは、各冗長ヒューズ部１６Ｃ、１８Ｃにプログラムされた不良アドレスまたはモードレジスタ３２Ｅに保持された仮の不良アドレスのいずれかを、ロウデコーダＲＤＥＣの冗長スイッチ回路ＲＲＳＷ（図８）およびコラムデコーダＣＤＥＣの冗長スイッチ回路ＣＲＳＷ（図９）に出力する。
この実施形態では、第２の実施形態と同様に、冗長ヒューズ部１６Ｃ、１８Ｃのプログラム前に、仮の冗長ロウアドレスＲＲＡＤおよび仮の冗長コラムアドレスＲＣＡＤを用いて、ワード線ＷＬあるいはコラム線ＣＬを一時的に救済できる。このため、冗長ワード線ＲＷＬ１−２（図８）および冗長コラム線ＲＣＬ１−２（図９）に不良があるか否かを、冗長ヒューズ部１６Ｃ、１８Ｃがプログラムされる前に検出できる。以上、第６の実施形態においても、上述した第１、第２および第４の実施形態と同様の効果を得ることができる。
図１４は、本発明の第７の実施形態の半導体メモリを示している。第１、第３および第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体メモリＭＥＭは、第４の実施形態の選択ヒューズ部２６Ｃ、２８Ｃの代わりに選択ヒューズ部２６Ｆ、２８Ｆを有している。また、半導体メモリＭＥＭは、モードレジスタ３２Ｆを有している。その他の構成は、第４の実施形態と同じである。すなわち、半導体メモリＭＥＭは、ＤＲＡＭとして形成されている。
モードレジスタ３２Ｆは、選択ヒューズ部２６Ｆ、２８Ｆにプログラムされる値に対応する選択信号ＲＳＥＬ、ＣＳＥＬの出力を無効するための出力無効信号の値をそれぞれ保持する記憶部と、仮の選択信号ＲＳＥＬ、ＣＳＥＬの値をそれぞれ保持するための記憶部と、各選択ヒューズ回路２７Ｆ、２９Ｆをプログラムするためのプログラム情報が書き込まれるプログラム設定部とを有している。記憶部およびプログラム設定部は、メモリＭＥＭの動作モードがテストモードのときに、モードレジスタ設定コマンドとともに供給される外部アドレスＡＤまたはデータＤＴに応じて設定される。
モードレジスタ３２Ｆは、記憶部に設定された値に応じて、出力無効信号および仮の選択信号ＲＳＥＬ、ＣＳＥＬ１を、プログラム信号ＲＰＲＧ１、ＣＰＲＧ１として選択ヒューズ部２６Ｆ、２８Ｆにそれぞれ出力する。また、モードレジスタ３２Ｆは、第３の実施形態と同様に、プログラム設定部にプログラム情報が書き込まれたときに、選択ヒューズ回路２７Ｆ、２９Ｆをプログラムするためのプログラム信号ＲＰＲＧ２、ＣＰＲＧ２（電気信号）を出力する。すなわち、モードレジスタ３２Ｆは、電気信号ＲＰＲＧ２、ＣＰＲＧ２を、メモリＭＥＭの外部から供給されるプログラム情報に応じて出力するプログラム制御回路として機能する。なお、メモリＭＥＭは、プログラム信号線ＲＰＲＧ２、ＣＰＲＧ２に大電流または高電圧を供給するための図示しない電流生成回路または電圧生成回路を有している。
選択ヒューズ回路２７Ｆ、２９Ｆは、電気信号ＲＰＲＧ１−２に応じてプログラムされるために、電流によりブローされるヒューズ、あるいは、電圧により導通または絶縁されるヒューズを有している。選択ヒューズ回路２７Ｆは、レギュラー冗長ワード線ＲＷＬ１−２（図８）のいずれかを使用するために、プログラム状態に応じたロウ冗長選択信号ＲＳＥＬを出力する。選択ヒューズ回路２９Ｆは、レギュラー冗長コラム線ＲＣＬ１−２（図９）のいずれかを使用するために、プログラム状態に応じたコラム冗長選択信号ＣＳＥＬを出力する。
但し、選択ヒューズ部２６Ｆは、モードレジスタ３２Ｆから出力される出力無効信号に応じて、選択ヒューズ回路２７Ｆからのロウ冗長選択信号ＲＳＥＬの出力を禁止し、モードレジスタ３２Ｆから出力される仮のロウ冗長選択信号ＲＳＥＬをメモリコア３０Ｃに出力する。また、選択ヒューズ部２８Ｆは、モードレジスタ３２Ｆから出力される出力無効信号に応じて、選択ヒューズ回路２９Ｆからのコラム冗長選択信号ＣＳＥＬの出力を禁止し、モードレジスタ３２Ｆから出力される仮のコラム冗長選択信号ＣＳＥＬをメモリコア３０Ｃに出力する。
以上、第７の実施形態においても、上述した第１、第３および第４の実施形態と同様の効果を得ることができる。すなわち、簡易な回路により、メモリＭＥＭの性能を低下させることなく、救済効率を向上でき、テストコストを削減できる。
なお、上述した実施形態では、本発明をＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、擬似ＳＲＡＭ、ＳＲＡＭあるいはフラッシュメモリ等に適用してもよい。擬似ＳＲＡＭは、ＤＲＡＭのメモリセルを有し、ＳＲＡＭと同じ入出力インタフェースを有し、メモリセルのリフレッシュ動作を内部で自動的に実行するメモリである。本発明を適用する半導体メモリは、クロック非同期式でもよく、クロック同期式でもよい。
上述した第１−第３、第５の実施形態では、２本のレギュラー冗長ワード線ＲＷＬ１−２に対して１本のリザーブワード線ＲＳＶＷＬを形成し、２本のレギュラー冗長コラム線ＲＣＬ１−２に対して１本のリザーブ冗長コラム線ＲＳＶＣＬを形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、３本のレギュラー冗長ワード線ＲＷＬに対して１本のリザーブワード線ＲＳＶＷＬを形成し、３本のレギュラー冗長コラム線ＲＣＬに対して１本のリザーブ冗長コラム線ＲＳＶＣＬを形成しもよい。
上述した実施形態では、本発明をワード線ＷＬの冗長回路およびコラム線ＣＬの冗長回路の両方に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をワード線ＷＬの冗長回路およびコラム線ＣＬの冗長回路の一方に適用してもよい。
上述した第３および第７の実施形態では、選択ヒューズ部２６Ｂ、２８Ｂ、２６Ｆ、２８Ｆを、モードレジスタ３２Ｂ、３２Ｆを用いて、テスト工程後にプログラムする例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、冗長ヒューズ部１６、１８、１６Ｃ、１８Ｃを、モードレジスタ３２Ｂ、３２Ｆを用いて、テスト工程後にプログラムする回路構成としてもよい。この場合、テスト工程後に発生した通常のワード線ＷＬの不良およびビット線ＢＬ、／ＢＬの不良を救済できる。
上述した第３および第７の実施形態では、テスト工程後にプログラム可能にする機能と、選択ヒューズ回路２７Ｂ、２９Ｂ、２７Ｆ、２９Ｆにプログラムされた内容を無効にする機能とを、メモリＭＥＭに設ける例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリＭＥＭに、上記機能にいずれか一方を設けてもよい。
また、第２の実施形態に第３の実施形態の特徴を加えてもよい。また、第６の実施形態に第７の実施形態の特徴を加えてもよい。すなわち、冗長ヒューズ部および選択ヒューズ部をプログラムする前に、仮の冗長アドレスおよび仮の選択信号を用いて不良を一時的に救済してもよい。この場合、ヒューズ回路を使用しても救済できない不良を予め判定することができる。この結果、ヒューズ回路を無駄にプログラムすることが無くなり、テストコストを削減できる。
本発明は、単独のパッケージにモールドされる半導体メモリに適用されてもよく、ＣＰＵあるいはメモリコントローラ等とともにシリコン基板上に搭載される半導体メモリに適用されてもよい（ＳＯＣ；システムオンチップ）。あるいは、ＣＰＵあるいはメモリコントローラ等とともに１つのパッケージにモールドされる半導体メモリに適用されてもよい（ＳＩＰ；システムインパッケージ）。
以上の実施形態に関して、さらに以下の付記を開示する。
（付記１）
メモリセルおよびメモリセルに接続されたワード線、ビット線を有するセルアレイと、
複数の不良アドレスがそれぞれプログラムされる複数の冗長ヒューズ回路と、
前記冗長ヒューズ回路にそれぞれ対応して専用に設けられ、不良を救済するためのレギュラー冗長線と、
前記冗長ヒューズ回路に共通に設けられ、不良を救済するためのリザーブ冗長線と、
前記冗長ヒューズ回路にそれぞれ対応して設けられ、前記冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号をそれぞれ出力する複数のアドレス比較回路と、
前記冗長信号に応答して、対応するレギュラー冗長線または前記リザーブ冗長線のいずれかを有効にするスイッチ回路と、
前記スイッチ回路の切り替えを制御するための冗長選択信号を出力する選択ヒューズ回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
複数の不良アドレスを書き換え可能に保持するレジスタと、
前記各冗長ヒューズ回路にプログラムされた不良アドレスまたは前記レジスタに保持された対応する不良アドレスのいずれかを前記各アドレス比較回路に出力する不良アドレス選択部を備えていることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記選択ヒューズ回路をプログラムするための電気信号を、半導体メモリの外部から供給されるプログラム情報に応じて出力するプログラム制御回路を備えていることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
前記レギュラー冗長線および前記リザーブ冗長線は、不良のワード線を救済するための冗長ワード線であることを特徴とする半導体メモリ。
（付記５）
付記１記載の半導体メモリにおいて、
不良のビット線を救済するための複数の冗長ビット線と、
前記冗長ビット線にそれぞれ接続される冗長コラムスイッチとを備え、
前記レギュラー冗長線および前記リザーブ冗長線は、前記冗長コラムスイッチのオン／オフを制御するコラム線制御信号を伝達する冗長コラム線であることを特徴とする半導体メモリ。
（付記６）
メモリセルと、メモリセルをアクセスするための制御線と、不良のメモリセルまたは不良の制御線を救済するための複数の冗長制御線とを有するメモリコアと、
前記制御線をそれぞれ駆動する複数のドライバと、
不良アドレスがプログラムされる冗長ヒューズ回路と、
前記ドライバを前記冗長制御線のいずれかに選択的に接続するための選択スイッチ回路と、
前記各ドライバの出力を、前記冗長ヒューズ回路にプログラムされた不良アドレスに対応する制御線を除く制御線と選択スイッチ回路とに接続する冗長スイッチ回路と、
前記選択スイッチ回路の切り替えを制御するための冗長選択信号を出力する選択ヒューズ回路とを備えていることを特徴とする半導体メモリ。
（付記７）
付記６記載の半導体メモリにおいて、
前記冗長制御線は、前記ドライバのいずれか１つにそれぞれ対応する複数のレギュラー冗長線と、前記レギュラー冗長線に対応するドライバに共通のリザーブ冗長線とで構成されることを特徴とする半導体メモリ。
（付記８）
付記６記載の半導体メモリにおいて、
不良アドレスを書き換え可能に保持するレジスタと、
前記冗長ヒューズ回路にプログラムされた不良アドレスまたは前記レジスタに保持された不良アドレスのいずれかを前記冗長スイッチ回路に出力する不良アドレス選択部を備えていることを特徴とする半導体メモリ。
（付記９）
付記６記載の半導体メモリにおいて、
前記選択ヒューズ回路をプログラムするための電気信号を、半導体メモリの外部から供給されるプログラム情報に応じて出力するプログラム制御回路を備えていることを特徴とする半導体メモリ。
（付記１０）
付記６記載の半導体メモリにおいて、
前記メモリコアは、メモリセルに接続されたワード線を備え、
前記冗長制御線は、不良のワード線を救済するための冗長ワード線であることを特徴とする半導体メモリ。
（付記１１）
付記６記載の半導体メモリにおいて、
前記メモリコアは、メモリセルに接続されたビット線と、不良のビット線を救済するための冗長ビット線と、ビット線に接続されるコラムスイッチと、冗長ビット線に接続される冗長コラムスイッチとを備え、
前記冗長制御線は、冗長コラムスイッチのオン／オフを制御するコラム線制御信号を伝達する冗長コラム線であることを特徴とする半導体メモリ。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
本発明は、不良を救済するための冗長回路を有する半導体メモリに適用できる。
本発明の第１の実施形態の半導体メモリを示すブロック図である。 図１に示したロウデコーダの詳細を示すブロック図である。 図１に示したコラムデコーダの詳細を示すブロック図である。 図２に示した冗長ワードデコーダおよび図３に示した冗長コラムデコーダの詳細を示す回路図である。 本発明の第２の実施形態の半導体メモリを示すブロック図である。 本発明の第３の実施形態の半導体メモリを示すブロック図である。 本発明の第４の実施形態の半導体メモリを示すブロック図である。 図７に示したロウデコーダの詳細を示すブロック図である。 図７に示したコラムデコーダの詳細を示すブロック図である。 本発明の第５の実施形態の半導体メモリを示すブロック図である。 図１０に示したロウデコーダの詳細を示すブロック図である。 図１０に示したコラムデコーダの詳細を示すブロック図である。 本発明の第６の実施形態の半導体メモリを示すブロック図である。 本発明の第７の実施形態の半導体メモリを示すブロック図である。

Claims (11)

  1. メモリセルおよびメモリセルに接続されたワード線、ビット線を有するセルアレイと、
    複数の不良アドレスがそれぞれプログラムされる複数の冗長ヒューズ回路と、
    前記冗長ヒューズ回路にそれぞれ対応して専用に設けられ、不良を救済するためのレギュラー冗長線と、
    前記冗長ヒューズ回路に共通に設けられ、不良を救済するためのリザーブ冗長線と、
    前記冗長ヒューズ回路にそれぞれ対応して設けられ、前記冗長ヒューズ回路にプログラムされた不良アドレスをアクセスアドレスと比較し、比較結果が一致するときに冗長信号をそれぞれ出力する複数のアドレス比較回路と、
    前記冗長信号に応答して、対応するレギュラー冗長線または前記リザーブ冗長線のいずれかを有効にするスイッチ回路と、
    前記スイッチ回路の切り替えを制御するための冗長選択信号を出力する選択ヒューズ回路とを備えていることを特徴とする半導体メモリ。
  2. 請求項１記載の半導体メモリにおいて、
    複数の不良アドレスを書き換え可能に保持するレジスタと、
    前記各冗長ヒューズ回路にプログラムされた不良アドレスまたは前記レジスタに保持された対応する不良アドレスのいずれかを前記各アドレス比較回路に出力する不良アドレス選択部を備えていることを特徴とする半導体メモリ。
  3. 請求項１記載の半導体メモリにおいて、
    前記選択ヒューズ回路をプログラムするための電気信号を、半導体メモリの外部から供給されるプログラム情報に応じて出力するプログラム制御回路を備えていることを特徴とする半導体メモリ。
  4. 請求項１記載の半導体メモリにおいて、
    前記レギュラー冗長線および前記リザーブ冗長線は、不良のワード線を救済するための冗長ワード線であることを特徴とする半導体メモリ。
  5. 請求項１記載の半導体メモリにおいて、
    不良のビット線を救済するための複数の冗長ビット線と、
    前記冗長ビット線にそれぞれ接続される冗長コラムスイッチとを備え、
    前記レギュラー冗長線および前記リザーブ冗長線は、前記冗長コラムスイッチのオン／オフを制御するコラム線制御信号を伝達する冗長コラム線であることを特徴とする半導体メモリ。
  6. メモリセルと、メモリセルをアクセスするための制御線と、不良のメモリセルまたは不良の制御線を救済するための複数の冗長制御線とを有するメモリコアと、
    前記制御線をそれぞれ駆動する複数のドライバと、
    不良アドレスがプログラムされる冗長ヒューズ回路と、
    前記ドライバを前記冗長制御線のいずれかに選択的に接続するための選択スイッチ回路と、
    前記各ドライバの出力を、前記冗長ヒューズ回路にプログラムされた不良アドレスに対応する制御線を除く制御線と選択スイッチ回路とに接続する冗長スイッチ回路と、
    前記選択スイッチ回路の切り替えを制御するための冗長選択信号を出力する選択ヒューズ回路とを備えていることを特徴とする半導体メモリ。
  7. 請求項６記載の半導体メモリにおいて、
    前記冗長制御線は、前記ドライバのいずれか１つにそれぞれ対応する複数のレギュラー冗長線と、前記レギュラー冗長線に対応するドライバに共通のリザーブ冗長線とで構成されることを特徴とする半導体メモリ。
  8. 請求項６記載の半導体メモリにおいて、
    不良アドレスを書き換え可能に保持するレジスタと、
    前記冗長ヒューズ回路にプログラムされた不良アドレスまたは前記レジスタに保持された不良アドレスのいずれかを前記冗長スイッチ回路に出力する不良アドレス選択部を備えていることを特徴とする半導体メモリ。
  9. 請求項６記載の半導体メモリにおいて、
    前記選択ヒューズ回路をプログラムするための電気信号を、半導体メモリの外部から供給されるプログラム情報に応じて出力するプログラム制御回路を備えていることを特徴とする半導体メモリ。
  10. 請求項６記載の半導体メモリにおいて、
    前記メモリコアは、メモリセルに接続されたワード線を備え、
    前記冗長制御線は、不良のワード線を救済するための冗長ワード線であることを特徴とする半導体メモリ。
  11. 請求項６記載の半導体メモリにおいて、
    前記メモリコアは、メモリセルに接続されたビット線と、不良のビット線を救済するための冗長ビット線と、ビット線に接続されるコラムスイッチと、冗長ビット線に接続される冗長コラムスイッチとを備え、
    前記冗長制御線は、冗長コラムスイッチのオン／オフを制御するコラム線制御信号を伝達する冗長コラム線であることを特徴とする半導体メモリ。
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