JP2001273790A - 電気的ヒューズのアドレス指定方法 - Google Patents
電気的ヒューズのアドレス指定方法Info
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- JP2001273790A JP2001273790A JP2001048272A JP2001048272A JP2001273790A JP 2001273790 A JP2001273790 A JP 2001273790A JP 2001048272 A JP2001048272 A JP 2001048272A JP 2001048272 A JP2001048272 A JP 2001048272A JP 2001273790 A JP2001273790 A JP 2001273790A
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/802—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout by encoding redundancy signals
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 複数のデータ記憶セル、少なくとも１つの冗
長データ記憶セル、冗長マッチ検出回路、およびプログ
ラマブル・ヒューズを冗長マッチ検出回路に結合する手
段を含むメモリ・デバイスを提供すること。 【解決手段】 冗長マッチ検出回路が前記プログラマブ
ル・ヒューズによって設定された所定の条件を検出した
とき、欠陥データ記憶域が１つの冗長データ記憶域で置
換される。切断すべきｅヒューズをデータ・バスが選択
することによって、デコードが達成される。データ・バ
スはまた、ｅヒューズの状態を読み取って、そのｅヒュ
ーズが正しく切断されることを保証するのにも使用され
る。ｅヒューズのデコードおよび検証のためにデータ・
バスが共用される間、選択されたｅヒューズに電力が効
果的に加えられる。ｅヒューズと冗長マッチ検出回路と
の間の通信チャネルの数を削減するために、転送動作は
時間多重化を使用し、ｅヒューズ情報を冗長マッチ検出
回路に順次転送することを可能にする。転送を行うため
の実際の時間多重化動作は、チップが電源投入状態にな
った後でのみイネーブルにすることが好ましい。
長データ記憶セル、冗長マッチ検出回路、およびプログ
ラマブル・ヒューズを冗長マッチ検出回路に結合する手
段を含むメモリ・デバイスを提供すること。 【解決手段】 冗長マッチ検出回路が前記プログラマブ
ル・ヒューズによって設定された所定の条件を検出した
とき、欠陥データ記憶域が１つの冗長データ記憶域で置
換される。切断すべきｅヒューズをデータ・バスが選択
することによって、デコードが達成される。データ・バ
スはまた、ｅヒューズの状態を読み取って、そのｅヒュ
ーズが正しく切断されることを保証するのにも使用され
る。ｅヒューズのデコードおよび検証のためにデータ・
バスが共用される間、選択されたｅヒューズに電力が効
果的に加えられる。ｅヒューズと冗長マッチ検出回路と
の間の通信チャネルの数を削減するために、転送動作は
時間多重化を使用し、ｅヒューズ情報を冗長マッチ検出
回路に順次転送することを可能にする。転送を行うため
の実際の時間多重化動作は、チップが電源投入状態にな
った後でのみイネーブルにすることが好ましい。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ・デバイス
用の冗長置換アーキテクチャに関し、より詳細には、大
規模メモリに適用可能な電気的プログラム可能冗長置換
構成に関する。
用の冗長置換アーキテクチャに関し、より詳細には、大
規模メモリに適用可能な電気的プログラム可能冗長置換
構成に関する。
【０００２】
【従来の技術】ＣＭＯＳ技術が発展し、それにより、コ
ンピュータ市場が幅広い消費者に急速に開かれてきてい
る。今日、マルチメディアは少なくとも６４ＭＢ、好ま
しくは１２８ＭＢまでものメモリを必要とし、これは、
コンピュータ内のメモリ・システムの相対コストを増加
させている。近い将来には２５６ＭＢおよび５１２ＭＢ
のコンピュータが一般的になる可能性が高く、このこと
は、２５６ＭｂのＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）およびそれ以上のものへの強い要求
が潜在的にあることを示している。まだ開発段階ではあ
るが、すでにギガビット範囲のＤＲＡＭが推し進められ
ている。ＤＲＡＭの密度およびリソグラフィにおける困
難が増大するにつれ、完全に機能するＤＲＡＭを得るこ
とは難しくなる。これにより、そのようなメモリ・デバ
イスを設計および製造する複雑性が追加されるにもかか
わらず妥当なチップ歩留まりを保証する新技術を導入す
ることが必要となる。加工設計技術者は、マスク欠陥を
減少させ、究極的には除去することを絶えず試みてい
る。チップ中に残るのが避けられない故障は一般に、特
別な回路設計、より具体的には冗長置換を使用して克服
される。
ンピュータ市場が幅広い消費者に急速に開かれてきてい
る。今日、マルチメディアは少なくとも６４ＭＢ、好ま
しくは１２８ＭＢまでものメモリを必要とし、これは、
コンピュータ内のメモリ・システムの相対コストを増加
させている。近い将来には２５６ＭＢおよび５１２ＭＢ
のコンピュータが一般的になる可能性が高く、このこと
は、２５６ＭｂのＤＲＡＭ（ダイナミック・ランダム・
アクセス・メモリ）およびそれ以上のものへの強い要求
が潜在的にあることを示している。まだ開発段階ではあ
るが、すでにギガビット範囲のＤＲＡＭが推し進められ
ている。ＤＲＡＭの密度およびリソグラフィにおける困
難が増大するにつれ、完全に機能するＤＲＡＭを得るこ
とは難しくなる。これにより、そのようなメモリ・デバ
イスを設計および製造する複雑性が追加されるにもかか
わらず妥当なチップ歩留まりを保証する新技術を導入す
ることが必要となる。加工設計技術者は、マスク欠陥を
減少させ、究極的には除去することを絶えず試みてい
る。チップ中に残るのが避けられない故障は一般に、特
別な回路設計、より具体的には冗長置換を使用して克服
される。
【０００３】メモリの従来の冗長置換アーキテクチャを
図１に示す。メモリ・チップ（１００）は、複数のデコ
ーダ（１２０）によって支持された少なくとも１つのア
レイ（１１０）中に複数の素子（１１２）を含み、デコ
ーダは、アドレス入力（ＡＤＤ）によって対応する素子
（１１２）を選択する。素子は、ＳＴＲＯＢＥ信号がハ
イになり、対応するデコーダ（１２２）を介して素子
（１１２）を活動化したときに選択される。冗長置換ア
ーキテクチャを実装するため、アレイ（１１０）は、追
加で少なくとも１つの冗長素子（ＲＥ１１４）も含む。
より具体的には、ＲＥ（１１４）は、冗長回路（１３
０）によって制御されるスイッチの選択によって、故障
（Ｘと符号を付ける）のある素子（１１２）を置換す
る。冗長回路（１３０）は、対応する故障素子の（冗
長）アドレスを識別して冗長マッチ検出信号（ＲＭＤ）
を生成する複数のレーザ・ヒューズ（１３２）を含む。
このアドレスをプログラムするために、選択されたレー
ザ・ヒューズが、チップをパッケージングの次のレベル
上、例えばマルチチップ・モジュール上に実装する前
に、ウェハ・レベルで切断される。したがって、入力ア
ドレス（ＡＤＤ）とプログラムされた冗長アドレスとが
マッチしたとき、信号ＲＭＤがハイに移る。さらに、Ｓ
ＴＲＯＢＥがハイになったときに故障あり素子（１１
２）を活動化しないように、デコーダ（１２２）をディ
セーブルにする必要がある。一方、ハイの状態のＲＭＤ
は、ＳＴＲＯＢＥがハイになったときに冗長デコーダ
（１２４）がＲＥ（１１４）を活動化できるようにす
る。この冗長置換方法は、ウェハ・レベルで欠陥素子が
あっても機能性問題を効果的に克服する。しかし、その
後、チップの最終パッケージングを含めてそれ以前に発
生した欠陥は、レーザによるそれ以上の冗長アドレスが
モジュール・レベルではもはや可能ではないため修復さ
れない。これにより、歩留まりロスが生じる。
図１に示す。メモリ・チップ（１００）は、複数のデコ
ーダ（１２０）によって支持された少なくとも１つのア
レイ（１１０）中に複数の素子（１１２）を含み、デコ
ーダは、アドレス入力（ＡＤＤ）によって対応する素子
（１１２）を選択する。素子は、ＳＴＲＯＢＥ信号がハ
イになり、対応するデコーダ（１２２）を介して素子
（１１２）を活動化したときに選択される。冗長置換ア
ーキテクチャを実装するため、アレイ（１１０）は、追
加で少なくとも１つの冗長素子（ＲＥ１１４）も含む。
より具体的には、ＲＥ（１１４）は、冗長回路（１３
０）によって制御されるスイッチの選択によって、故障
（Ｘと符号を付ける）のある素子（１１２）を置換す
る。冗長回路（１３０）は、対応する故障素子の（冗
長）アドレスを識別して冗長マッチ検出信号（ＲＭＤ）
を生成する複数のレーザ・ヒューズ（１３２）を含む。
このアドレスをプログラムするために、選択されたレー
ザ・ヒューズが、チップをパッケージングの次のレベル
上、例えばマルチチップ・モジュール上に実装する前
に、ウェハ・レベルで切断される。したがって、入力ア
ドレス（ＡＤＤ）とプログラムされた冗長アドレスとが
マッチしたとき、信号ＲＭＤがハイに移る。さらに、Ｓ
ＴＲＯＢＥがハイになったときに故障あり素子（１１
２）を活動化しないように、デコーダ（１２２）をディ
セーブルにする必要がある。一方、ハイの状態のＲＭＤ
は、ＳＴＲＯＢＥがハイになったときに冗長デコーダ
（１２４）がＲＥ（１１４）を活動化できるようにす
る。この冗長置換方法は、ウェハ・レベルで欠陥素子が
あっても機能性問題を効果的に克服する。しかし、その
後、チップの最終パッケージングを含めてそれ以前に発
生した欠陥は、レーザによるそれ以上の冗長アドレスが
モジュール・レベルではもはや可能ではないため修復さ
れない。これにより、歩留まりロスが生じる。
【０００４】電気的プログラマブル・ヒューズ（ｅヒュ
ーズ）によってヒューズを電気的に切断することが可能
であること、およびこれがモジュール・レベルの冗長度
にとって理想的な解決法であることは、当技術分野で知
られている。図２に、ｅヒューズを備える典型的な冗長
回路（１３０）を示す。冗長回路（１３０）は、ｅヒュ
ーズ・ブロック（２２０）および冗長マッチ検出デコー
ダ（２１０）からなる。ｅヒューズ・ブロック（２２
０）は、複数のｅヒューズ（２２２）およびｅヒューズ
・デコーダ（２２４）からなる。レーザ・プログラマブ
ル・ヒューズと同様、ｅヒューズ（２２２）は、故障素
子の冗長アドレスを識別するようにプログラムされる。
レーザ・プログラマブル・ヒューズとは異なり、ｅヒュ
ーズ（２２２）は、選択されたヒューズに高電圧を加え
ることによって切断される。ｅヒューズ・デコーダ（２
２４）は、アドレス入力（ＡＤＤ）を解釈し、どのｅヒ
ューズ（２２２）をプログラムすべきかを決定する。図
２に示す例は、どのようにｅヒューズ・デコーダ（２２
４−Ａ）が対応するＮＭＯＳ（２２６−Ａ）を開くこと
によってｅヒューズ（２２２−Ａ）を選択するかを示し
ている。この結果、ＶＳＯＵＲＣＥスイッチがハイのと
き、大電流（Ｉ）が高電圧供給（ＶＳＯＵＲＣＥ）か
ら、選択されたｅヒューズ（２２２−Ａ）を通って接地
に流れる。高電圧は通常、高電圧発生器（２３０）から
供給される。抵抗（Ｒ）を有するｅヒューズに加えられ
る電力（Ｐ）は、Ｐ＝Ｉ2Ｒによって求められる。ｅヒ
ューズの所与のスポットでＰが十分に大きい場合、ｅヒ
ューズ導電性が断たれる。このプロセスは、他のｅヒュ
ーズを切断して冗長アドレスを識別するために繰り返さ
れる。
ーズ）によってヒューズを電気的に切断することが可能
であること、およびこれがモジュール・レベルの冗長度
にとって理想的な解決法であることは、当技術分野で知
られている。図２に、ｅヒューズを備える典型的な冗長
回路（１３０）を示す。冗長回路（１３０）は、ｅヒュ
ーズ・ブロック（２２０）および冗長マッチ検出デコー
ダ（２１０）からなる。ｅヒューズ・ブロック（２２
０）は、複数のｅヒューズ（２２２）およびｅヒューズ
・デコーダ（２２４）からなる。レーザ・プログラマブ
ル・ヒューズと同様、ｅヒューズ（２２２）は、故障素
子の冗長アドレスを識別するようにプログラムされる。
レーザ・プログラマブル・ヒューズとは異なり、ｅヒュ
ーズ（２２２）は、選択されたヒューズに高電圧を加え
ることによって切断される。ｅヒューズ・デコーダ（２
２４）は、アドレス入力（ＡＤＤ）を解釈し、どのｅヒ
ューズ（２２２）をプログラムすべきかを決定する。図
２に示す例は、どのようにｅヒューズ・デコーダ（２２
４−Ａ）が対応するＮＭＯＳ（２２６−Ａ）を開くこと
によってｅヒューズ（２２２−Ａ）を選択するかを示し
ている。この結果、ＶＳＯＵＲＣＥスイッチがハイのと
き、大電流（Ｉ）が高電圧供給（ＶＳＯＵＲＣＥ）か
ら、選択されたｅヒューズ（２２２−Ａ）を通って接地
に流れる。高電圧は通常、高電圧発生器（２３０）から
供給される。抵抗（Ｒ）を有するｅヒューズに加えられ
る電力（Ｐ）は、Ｐ＝Ｉ2Ｒによって求められる。ｅヒ
ューズの所与のスポットでＰが十分に大きい場合、ｅヒ
ューズ導電性が断たれる。このプロセスは、他のｅヒュ
ーズを切断して冗長アドレスを識別するために繰り返さ
れる。
【０００５】
【発明が解決しようとする課題】したがって本発明の一
目的は、選択されたヒューズに電力を加え、ヒューズを
確実に切断し、その結果を検証することによってヒュー
ズをデコードする、効果的な方法を提供することであ
る。
目的は、選択されたヒューズに電力を加え、ヒューズを
確実に切断し、その結果を検証することによってヒュー
ズをデコードする、効果的な方法を提供することであ
る。
【０００６】本発明の別の目的は、モジュール・レベル
の冗長度のために電気的プログラマブル・ヒューズを組
み込むことによってチップ・アーキテクチャを再構造化
することである。
の冗長度のために電気的プログラマブル・ヒューズを組
み込むことによってチップ・アーキテクチャを再構造化
することである。
【０００７】本発明の別の目的は、ｅヒューズを切断す
るのに十分な高電圧を供給する単純かつ効率的な方法を
提供することである。
るのに十分な高電圧を供給する単純かつ効率的な方法を
提供することである。
【０００８】本発明の別の目的は、プログラムされたｅ
ヒューズの状態を検証する単純かつ効率的な方法を提供
することである。
ヒューズの状態を検証する単純かつ効率的な方法を提供
することである。
【０００９】
【課題を解決するための手段】本発明の第１の態様で
は、複数のデータ記憶セルと、少なくとも１つの冗長デ
ータ記憶セルと、冗長マッチ検出回路と、プログラマブ
ル・ヒューズを冗長マッチ検出回路に結合する手段とを
含むメモリ・デバイスが提供される。冗長マッチ検出回
路が前記プログラマブル・ヒューズによって設定された
所定の条件を検出したとき、欠陥データ記憶域が１つの
冗長データ記憶域で置換される。
は、複数のデータ記憶セルと、少なくとも１つの冗長デ
ータ記憶セルと、冗長マッチ検出回路と、プログラマブ
ル・ヒューズを冗長マッチ検出回路に結合する手段とを
含むメモリ・デバイスが提供される。冗長マッチ検出回
路が前記プログラマブル・ヒューズによって設定された
所定の条件を検出したとき、欠陥データ記憶域が１つの
冗長データ記憶域で置換される。
【００１０】冗長マッチ検出回路に結合されたｅヒュー
ズ・ブロックは、冗長アドレス情報を２つのセクション
間で共用する異なるチップ・セクションに物理的に割り
振られる。切断すべきｅヒューズをデータ・バスが選択
することによって、デコードが達成される。データ・バ
スはまた、ｅヒューズの状態を読み取って、そのｅヒュ
ーズが正しく切断されることを保証するのにも使用され
る。選択されたｅヒューズのデコードおよび検証のため
にデータ・バスが共用される間、そのｅヒューズに電力
が効果的に加えられる。高速動作を保証するために、冗
長マッチ検出デコーダはアレイの近くに配置することが
好ましい。ｅヒューズと冗長マッチ検出回路との間の通
信チャネルの数を削減するために、転送動作は時間多重
化を使用し、ｅヒューズ情報を冗長マッチ検出回路に順
次転送することを可能にする。転送を行うための実際の
時間多重化動作は、チップが電源投入状態になった後で
のみイネーブルにすることが好ましい。
ズ・ブロックは、冗長アドレス情報を２つのセクション
間で共用する異なるチップ・セクションに物理的に割り
振られる。切断すべきｅヒューズをデータ・バスが選択
することによって、デコードが達成される。データ・バ
スはまた、ｅヒューズの状態を読み取って、そのｅヒュ
ーズが正しく切断されることを保証するのにも使用され
る。選択されたｅヒューズのデコードおよび検証のため
にデータ・バスが共用される間、そのｅヒューズに電力
が効果的に加えられる。高速動作を保証するために、冗
長マッチ検出デコーダはアレイの近くに配置することが
好ましい。ｅヒューズと冗長マッチ検出回路との間の通
信チャネルの数を削減するために、転送動作は時間多重
化を使用し、ｅヒューズ情報を冗長マッチ検出回路に順
次転送することを可能にする。転送を行うための実際の
時間多重化動作は、チップが電源投入状態になった後で
のみイネーブルにすることが好ましい。
【００１１】
【発明の実施の形態】図３に、本発明の第１の好ましい
実施形態を示す。既存のｅヒューズ・アーキテクチャと
は異なり、ｅヒューズ・ブロック（２２０）に結合され
た冗長マッチ検出デコーダ（２１０）は、チップ周辺
の、好ましくはアレイの近くに配置される。冗長マッチ
検出デコーダ（２１０）およびｅヒューズ・バンク（２
２０）は、通信チャネル（２２５）に結合される。より
具体的には、ｅヒューズ・バンク（２２０）は複数のｅ
ヒューズ（２２２）からなる。従来手法とは異なり、ｅ
ヒューズ・デコーダ（２２４）の入力は、複数の読取り
／書込みデータ・バス（ＲＷＤ２３５）を使用する。し
たがって、切断すべきｅヒューズの選択は、対応する入
出力ポート（Ｉ／Ｏ）に結合されたＲＷＤバスによって
決定される。従来のメモリで知られているように、Ｉ／
Ｏ端子およびＲＷＤはメモリ・セル読取り／書込み動作
に共通である。より具体的には、メモリ書込みモードの
間は、Ｉ／Ｏポートからのデータが対応するＲＷＤに転
送され、メモリ・アレイ（図示せず）にそのデータを書
き込めるようになる。読取りモード動作の間は、メモリ
・アレイからＲＷＤにデータが読み取られ、対応するＩ
／Ｏポートからそのデータが出力される。メモリ・アレ
イ読取り／書込みモード動作は、従来のメモリでよくみ
られるものである。従来のメモリ・チップとは異なり、
本発明には、追加のｅヒューズ・プログラミング・モー
ドが備わる。ｅヒューズ・ブロック（２２０）は、好ま
しくはＲＷＤバスを含むエリア中に配置することが好ま
しい。ｅヒューズ・プログラミング・モードがイネーブ
ルになったとき、デコーダ（２２４）は、切断すべきｅ
ヒューズを少なくとも１つ選択する。従来の書込みモー
ド動作を使用して、ＲＷＤ上のデータ・パターンをＩ／
Ｏポートによって制御し、それにより、必要とされたと
きに対応するｅヒューズを切断することができる。実際
のプログラミングは、対応するｅヒューズ（２２２）を
選択し、高電圧供給（ＶＦＳＯＵＲＣＥ２３０）を増大
させることによってイネーブルにされるが、この手順は
設計選択によってなされる。どの設計が採択されるかに
関わらず、大電流は、選択されたｅヒューズだけを流
れ、それらを切断する。ｅヒューズ・ブロック（２２
０）は追加で、レジスタ（３１０−Ａ）を介して冗長マ
ッチ検出デコーダ（２１０）にプログラム済みｅヒュー
ズ情報を転送するためのシーケンサ（３２０−Ａ）も含
む。
実施形態を示す。既存のｅヒューズ・アーキテクチャと
は異なり、ｅヒューズ・ブロック（２２０）に結合され
た冗長マッチ検出デコーダ（２１０）は、チップ周辺
の、好ましくはアレイの近くに配置される。冗長マッチ
検出デコーダ（２１０）およびｅヒューズ・バンク（２
２０）は、通信チャネル（２２５）に結合される。より
具体的には、ｅヒューズ・バンク（２２０）は複数のｅ
ヒューズ（２２２）からなる。従来手法とは異なり、ｅ
ヒューズ・デコーダ（２２４）の入力は、複数の読取り
／書込みデータ・バス（ＲＷＤ２３５）を使用する。し
たがって、切断すべきｅヒューズの選択は、対応する入
出力ポート（Ｉ／Ｏ）に結合されたＲＷＤバスによって
決定される。従来のメモリで知られているように、Ｉ／
Ｏ端子およびＲＷＤはメモリ・セル読取り／書込み動作
に共通である。より具体的には、メモリ書込みモードの
間は、Ｉ／Ｏポートからのデータが対応するＲＷＤに転
送され、メモリ・アレイ（図示せず）にそのデータを書
き込めるようになる。読取りモード動作の間は、メモリ
・アレイからＲＷＤにデータが読み取られ、対応するＩ
／Ｏポートからそのデータが出力される。メモリ・アレ
イ読取り／書込みモード動作は、従来のメモリでよくみ
られるものである。従来のメモリ・チップとは異なり、
本発明には、追加のｅヒューズ・プログラミング・モー
ドが備わる。ｅヒューズ・ブロック（２２０）は、好ま
しくはＲＷＤバスを含むエリア中に配置することが好ま
しい。ｅヒューズ・プログラミング・モードがイネーブ
ルになったとき、デコーダ（２２４）は、切断すべきｅ
ヒューズを少なくとも１つ選択する。従来の書込みモー
ド動作を使用して、ＲＷＤ上のデータ・パターンをＩ／
Ｏポートによって制御し、それにより、必要とされたと
きに対応するｅヒューズを切断することができる。実際
のプログラミングは、対応するｅヒューズ（２２２）を
選択し、高電圧供給（ＶＦＳＯＵＲＣＥ２３０）を増大
させることによってイネーブルにされるが、この手順は
設計選択によってなされる。どの設計が採択されるかに
関わらず、大電流は、選択されたｅヒューズだけを流
れ、それらを切断する。ｅヒューズ・ブロック（２２
０）は追加で、レジスタ（３１０−Ａ）を介して冗長マ
ッチ検出デコーダ（２１０）にプログラム済みｅヒュー
ズ情報を転送するためのシーケンサ（３２０−Ａ）も含
む。
【００１２】通信は、時間多重化モードでイネーブルに
することが好ましい。より具体的には、ｅヒューズ・プ
ログラミング情報（切断や非切断など）は、好ましくは
電源オン・フェーズの間に、少なくとも１つの通信チャ
ネルを介して対応するレジスタ（３１０−Ａ）に順次転
送される。任意選択で、デバイスは、ｅヒューズ情報を
ｅヒューズ・ブロック（２２０）から冗長マッチ検出デ
コーダ（２１０）に転送するための特別モードを有して
もよい。シーケンサ（３２０−Ａ）とレジスタ（３１０
−Ａ）が協調した時間多重化転送により、ｅヒューズ・
ブロック（２２０）と冗長マッチ検出デコーダ（２１
０）との間に必要な通信チャネルの数が削減される。冗
長置換は、冗長マッチ検出デコーダ（２１０）によっ
て、レジスタ（３１０−Ａ）に格納されたデータを使用
して制御される。
することが好ましい。より具体的には、ｅヒューズ・プ
ログラミング情報（切断や非切断など）は、好ましくは
電源オン・フェーズの間に、少なくとも１つの通信チャ
ネルを介して対応するレジスタ（３１０−Ａ）に順次転
送される。任意選択で、デバイスは、ｅヒューズ情報を
ｅヒューズ・ブロック（２２０）から冗長マッチ検出デ
コーダ（２１０）に転送するための特別モードを有して
もよい。シーケンサ（３２０−Ａ）とレジスタ（３１０
−Ａ）が協調した時間多重化転送により、ｅヒューズ・
ブロック（２２０）と冗長マッチ検出デコーダ（２１
０）との間に必要な通信チャネルの数が削減される。冗
長置換は、冗長マッチ検出デコーダ（２１０）によっ
て、レジスタ（３１０−Ａ）に格納されたデータを使用
して制御される。
【００１３】図４に、シフト・レジスタ方法を使用して
ヒューズ情報を通信する代替方法を示す。シーケンサ
（３２０−Ｂ）が、毎クロック周期中に、通常のシフト
・レジスタ回路として構成されたレジスタ（３１０−
Ｂ）にプログラム済みｅヒューズ情報を順次転送する。
どの時間多重化手法またはシフト・レジスタ方法を使用
するかに関わらず、本発明の鍵となる特徴は、プログラ
ム済みｅヒューズ情報をｅヒューズ・ブロック（２２
０）から冗長マッチ・デコーダ（２１０）に転送するこ
とである。ｅヒューズ・ブロック（２２０）がアドレス
・エリアの近くに配置されている場合、任意選択でｅヒ
ューズ・デコーダ（２２４）の入力にアドレス・ワイヤ
を使用することもできる。
ヒューズ情報を通信する代替方法を示す。シーケンサ
（３２０−Ｂ）が、毎クロック周期中に、通常のシフト
・レジスタ回路として構成されたレジスタ（３１０−
Ｂ）にプログラム済みｅヒューズ情報を順次転送する。
どの時間多重化手法またはシフト・レジスタ方法を使用
するかに関わらず、本発明の鍵となる特徴は、プログラ
ム済みｅヒューズ情報をｅヒューズ・ブロック（２２
０）から冗長マッチ・デコーダ（２１０）に転送するこ
とである。ｅヒューズ・ブロック（２２０）がアドレス
・エリアの近くに配置されている場合、任意選択でｅヒ
ューズ・デコーダ（２２４）の入力にアドレス・ワイヤ
を使用することもできる。
【００１４】図５に、ｅヒューズ冗長度を有するメモリ
に適用可能な好ましい平面図を示す。メモリ・チップ
（４００）は４つの象限を有し、それぞれは２つのオク
タント（４１２）を含む。各オクタント（４１２）は、
少なくとも１つのメモリ・アレイ（４１４）を含む。複
数のメモリ・セル（４１６）が、各メモリ・アレイ（４
１４）中に配列されている。メモリ・アレイ（４１４）
の少なくとも１つの行を選択するワード線（ＷＬ）と、
メモリ・アレイ（４１４）の少なくとも１つの列を示す
ための列選択線（ＣＳＬ）とを活動化することにより、
メモリ・セル中のデータ（４１６−Ａ）が読み取られる
かまたは書き込まれる。これにより、読取りモードで
は、読取り／書込みデータ・バス（ＲＷＤ）を介してＩ
／Ｏ（３３０）にメモリ・セル中のデータ（４１６−
Ａ）を読み取ることができ、書込みモードではその逆を
行うことができる。
に適用可能な好ましい平面図を示す。メモリ・チップ
（４００）は４つの象限を有し、それぞれは２つのオク
タント（４１２）を含む。各オクタント（４１２）は、
少なくとも１つのメモリ・アレイ（４１４）を含む。複
数のメモリ・セル（４１６）が、各メモリ・アレイ（４
１４）中に配列されている。メモリ・アレイ（４１４）
の少なくとも１つの行を選択するワード線（ＷＬ）と、
メモリ・アレイ（４１４）の少なくとも１つの列を示す
ための列選択線（ＣＳＬ）とを活動化することにより、
メモリ・セル中のデータ（４１６−Ａ）が読み取られる
かまたは書き込まれる。これにより、読取りモードで
は、読取り／書込みデータ・バス（ＲＷＤ）を介してＩ
／Ｏ（３３０）にメモリ・セル中のデータ（４１６−
Ａ）を読み取ることができ、書込みモードではその逆を
行うことができる。
【００１５】従来の技術で論じたように、冗長置換は、
セルに欠陥があることがわかったときにイネーブルにさ
れる。話を簡単にするために、後続の考察では、ｅヒュ
ーズを使用して実現されるワード線冗長置換を仮定す
る。しかし本発明は、ｅヒューズを使用した列冗長置換
アーキテクチャやさらには単一ビット置換にも適用可能
であり、これもまた、同様のアーキテクチャが適用され
る限り本発明の請求の範囲である。
セルに欠陥があることがわかったときにイネーブルにさ
れる。話を簡単にするために、後続の考察では、ｅヒュ
ーズを使用して実現されるワード線冗長置換を仮定す
る。しかし本発明は、ｅヒューズを使用した列冗長置換
アーキテクチャやさらには単一ビット置換にも適用可能
であり、これもまた、同様のアーキテクチャが適用され
る限り本発明の請求の範囲である。
【００１６】チップ（４００）は、ｅヒューズ・ブロッ
ク（２２０）をシーケンサ（３２０）に結合し、シーケ
ンサは、好ましくはチップの周辺エリア（４２０）中、
より具体的にはＲＷＤを有するＩ／Ｏエリアに配置され
る。オクタント中に位置し、レジスタ（３１０）を有す
る冗長マッチ検出デコーダ（２１０）は、象限（４１
０）内に位置する行デコーダ・エリア（１２０）中に構
成することが好ましい。前述のように、ｅヒューズ・ブ
ロック（２２０）は、複数のｅヒューズ（２２２）およ
びｅヒューズ・デコーダ（２２４）を含む。この構成
は、図３および４に示したものと同様である。欠陥セル
を有するＷＬを活動化するアドレスが、対応するｅヒュ
ーズ（２２２）を切断することによってプログラムされ
る。欠陥セルを有するＷＬの検出方法は周知であり、本
明細書では論じない。ｅヒューズ・ブロック（２２０）
中でプログラムされたｅヒューズ情報は、次いでレジス
タ（３１０）に転送される。以下に、ｅヒューズのプロ
グラミングおよび通信に関する詳細な動作について述べ
る。
ク（２２０）をシーケンサ（３２０）に結合し、シーケ
ンサは、好ましくはチップの周辺エリア（４２０）中、
より具体的にはＲＷＤを有するＩ／Ｏエリアに配置され
る。オクタント中に位置し、レジスタ（３１０）を有す
る冗長マッチ検出デコーダ（２１０）は、象限（４１
０）内に位置する行デコーダ・エリア（１２０）中に構
成することが好ましい。前述のように、ｅヒューズ・ブ
ロック（２２０）は、複数のｅヒューズ（２２２）およ
びｅヒューズ・デコーダ（２２４）を含む。この構成
は、図３および４に示したものと同様である。欠陥セル
を有するＷＬを活動化するアドレスが、対応するｅヒュ
ーズ（２２２）を切断することによってプログラムされ
る。欠陥セルを有するＷＬの検出方法は周知であり、本
明細書では論じない。ｅヒューズ・ブロック（２２０）
中でプログラムされたｅヒューズ情報は、次いでレジス
タ（３１０）に転送される。以下に、ｅヒューズのプロ
グラミングおよび通信に関する詳細な動作について述べ
る。
【００１７】図６は、トランジスタ・レベルでみた本発
明の好ましい実施形態の概略図である。この構造は、図
５のｅヒューズ・ブロック（２２０）およびシーケンサ
（３２０）の詳細を示している。これらは周辺エリア
（４２０）に位置する。この構造はまた、冗長マッチ検
出デコーダ（２１０）およびレジスタ・ブロック（３１
０−Ａ）の詳細も示している。これらは、オクタント付
近の行デコーダの間に位置することが好ましい。先に論
じたように、本発明の鍵は、ｅヒューズをｅヒューズ・
ブロック（２２０）中で切断することを可能にし、この
結果がレジスタ・ブロック（３１０−Ａ）に転送され
る。実際の冗長置換は、レジスタ・ブロック（３１０−
Ａ）中の複数のレジスタ（３１２−Ａ）中にコピーされ
たヒューズ状態によって制御される。
明の好ましい実施形態の概略図である。この構造は、図
５のｅヒューズ・ブロック（２２０）およびシーケンサ
（３２０）の詳細を示している。これらは周辺エリア
（４２０）に位置する。この構造はまた、冗長マッチ検
出デコーダ（２１０）およびレジスタ・ブロック（３１
０−Ａ）の詳細も示している。これらは、オクタント付
近の行デコーダの間に位置することが好ましい。先に論
じたように、本発明の鍵は、ｅヒューズをｅヒューズ・
ブロック（２２０）中で切断することを可能にし、この
結果がレジスタ・ブロック（３１０−Ａ）に転送され
る。実際の冗長置換は、レジスタ・ブロック（３１０−
Ａ）中の複数のレジスタ（３１２−Ａ）中にコピーされ
たヒューズ状態によって制御される。
【００１８】本発明は５つのモード、すなわち（１）ｅ
ヒューズ・プログラミング・モード、（２）ｅヒューズ
読取りモード、（３）ｅヒューズ情報通信モード、
（４）ｅヒューズ冗長置換モード、および（５）ｅヒュ
ーズ検証モードをイネーブルにする。次に、これらの詳
細を考察する。
ヒューズ・プログラミング・モード、（２）ｅヒューズ
読取りモード、（３）ｅヒューズ情報通信モード、
（４）ｅヒューズ冗長置換モード、および（５）ｅヒュ
ーズ検証モードをイネーブルにする。次に、これらの詳
細を考察する。
【００１９】（１）ｅヒューズ・プログラミング・モー
ド 複数の周辺ヒューズ・ラッチ（５１０）からなる、シー
ケンサ（３２０）付きｅヒューズ・ブロック（２２０）
を示すが、各ヒューズ・ラッチ（５１０）は、ｅヒュー
ズ（５１６）、ｅヒューズ・デコーダ（５１２）、およ
びスイッチングＮＭＯＳデバイス（５１８）を含む。ｅ
ヒューズを切断するためにＲＷＤバスが使用される。先
に論じたように、チップが書込みモードにあるときは、
Ｉ／Ｏ上のデータ・パターンによってＲＷＤパターンが
制御される。信号ＥＰＲＯ（ｅヒューズ・プログラム）
は、ＲＷＤ上のデータ・パターンが決定された後でハイ
になる。このプログラミング動作中、信号ＦＰＵＮはロ
ーのままであり、ＣＭＯＳラッチ（５２２）をｅヒュー
ズから隔離している。ＥＰＲＯがハイに遷移すると、ｅ
ヒューズ・デコーダ（５１２）によって選択された対応
するスイッチ（５１８）が開かれ、選択されたｅヒュー
ズ（５１６）の第１ノードが接地に結合される。同時
に、すべてのｅヒューズに共通である第２ノード電圧
（ＶＦＳＯＵＲＣＥ）が増大される。この例では、直列
接続された２つのインバータ、ＮＭＯＳ２３４および２
３８とＰＭＯＳ２３２および２３６が、高電圧発生器
（ＶＦＳＯＵＲＣＥ２３０）によって使用される。ＰＭ
ＯＳデバイスのソースは、ＶｅｘｔへのＶＦＳＯＵＲＣ
Ｅ電圧を増大することによって高電圧発生器としての役
割を果たすＶｅｘｔに結合されることに留意されたい。
これにより、選択されたｅヒューズ上を電流が流れるこ
とができ、その結果、それが切断される。他のヒューズ
を切断するのにも同様の手順がイネーブルにされる。
ド 複数の周辺ヒューズ・ラッチ（５１０）からなる、シー
ケンサ（３２０）付きｅヒューズ・ブロック（２２０）
を示すが、各ヒューズ・ラッチ（５１０）は、ｅヒュー
ズ（５１６）、ｅヒューズ・デコーダ（５１２）、およ
びスイッチングＮＭＯＳデバイス（５１８）を含む。ｅ
ヒューズを切断するためにＲＷＤバスが使用される。先
に論じたように、チップが書込みモードにあるときは、
Ｉ／Ｏ上のデータ・パターンによってＲＷＤパターンが
制御される。信号ＥＰＲＯ（ｅヒューズ・プログラム）
は、ＲＷＤ上のデータ・パターンが決定された後でハイ
になる。このプログラミング動作中、信号ＦＰＵＮはロ
ーのままであり、ＣＭＯＳラッチ（５２２）をｅヒュー
ズから隔離している。ＥＰＲＯがハイに遷移すると、ｅ
ヒューズ・デコーダ（５１２）によって選択された対応
するスイッチ（５１８）が開かれ、選択されたｅヒュー
ズ（５１６）の第１ノードが接地に結合される。同時
に、すべてのｅヒューズに共通である第２ノード電圧
（ＶＦＳＯＵＲＣＥ）が増大される。この例では、直列
接続された２つのインバータ、ＮＭＯＳ２３４および２
３８とＰＭＯＳ２３２および２３６が、高電圧発生器
（ＶＦＳＯＵＲＣＥ２３０）によって使用される。ＰＭ
ＯＳデバイスのソースは、ＶｅｘｔへのＶＦＳＯＵＲＣ
Ｅ電圧を増大することによって高電圧発生器としての役
割を果たすＶｅｘｔに結合されることに留意されたい。
これにより、選択されたｅヒューズ上を電流が流れるこ
とができ、その結果、それが切断される。他のヒューズ
を切断するのにも同様の手順がイネーブルにされる。
【００２０】（２）ｅヒューズ読取りモード ｅヒューズの状態は、好ましくは電源投入フェーズの間
に、ＣＭＯＳラッチ（５２２）に読み出される。信号Ｆ
ＰＵＮ、ｂＦＰＵＰ、およびＶＦＳＯＵＲＣＥは、供給
電力がＣＭＯＳロジックを活動化するのに十分なレベル
に達するまで０ｖのままである。ノード「ａ」は、ＰＭ
ＯＳ（５２４）によってプレチャージ（ｐｒｅ−ｃｈａ
ｒｇｅ）される。信号ｂＦＰＵＰがハイになり、ノード
「ａ」のプレチャージ動作をディセーブルにする。ノー
ド「ａ」の電圧は、ＣＭＯＳラッチ（５２２）によって
維持される。次いで、信号ＦＰＵＮが定期的にオンにな
る。したがって、ノード「ａ」の電圧はｅヒューズの状
態に依存する。ｅヒューズが切断されていないとき、ノ
ード「ａ」はｅヒューズ（５１６）を介して、接地され
たＶＦＳＯＵＲＣＥに放電される。ｅヒューズが切断さ
れているとき、ノード「ａ」はＣＭＯＳラッチ（５２
２）によってハイに維持される。要約すると、ｅヒュー
ズの状態はＣＭＯＳラッチ（５２２）によって形成さ
れ、ｅヒューズが切断されない場合はノードがローにな
り、ｅヒューズがプログラムされる場合はハイになる。
に、ＣＭＯＳラッチ（５２２）に読み出される。信号Ｆ
ＰＵＮ、ｂＦＰＵＰ、およびＶＦＳＯＵＲＣＥは、供給
電力がＣＭＯＳロジックを活動化するのに十分なレベル
に達するまで０ｖのままである。ノード「ａ」は、ＰＭ
ＯＳ（５２４）によってプレチャージ（ｐｒｅ−ｃｈａ
ｒｇｅ）される。信号ｂＦＰＵＰがハイになり、ノード
「ａ」のプレチャージ動作をディセーブルにする。ノー
ド「ａ」の電圧は、ＣＭＯＳラッチ（５２２）によって
維持される。次いで、信号ＦＰＵＮが定期的にオンにな
る。したがって、ノード「ａ」の電圧はｅヒューズの状
態に依存する。ｅヒューズが切断されていないとき、ノ
ード「ａ」はｅヒューズ（５１６）を介して、接地され
たＶＦＳＯＵＲＣＥに放電される。ｅヒューズが切断さ
れているとき、ノード「ａ」はＣＭＯＳラッチ（５２
２）によってハイに維持される。要約すると、ｅヒュー
ズの状態はＣＭＯＳラッチ（５２２）によって形成さ
れ、ｅヒューズが切断されない場合はノードがローにな
り、ｅヒューズがプログラムされる場合はハイになる。
【００２１】（３）ｅヒューズ情報通信モード 次に、時間多重化動作の詳細な動作について、図３に関
連する考察と同様のものとして述べ、図示する。図４に
示したようなシフト・レジスタを使用しても等しい成功
を得ることができることに留意されたい。ｅヒューズの
状態を首尾よく読み取った後、ヒューズの状態は、レジ
スタ・ブロック（３１０−Ａ）中の複数のレジスタ（３
１２−Ａ）に順次転送される。アドレス・バス（ＰＡＤ
Ｄ）が、所定の順序でインクリメントされる。アドレス
・バスＰＡＤＤは、デコーダ（５２６）を制御し、前述
の所定の順序に従って、対応するトライステート・バッ
ファ（５２８）を順次イネーブルにする。これにより、
ｅヒューズの状態をノード「ａ」でラッチして、通信チ
ャネルを介して対応するレジスタ（３１２−Ａ）すなわ
ちＣＭＯＳラッチ５３４に順次転送することができる。
ｂＦＰＵＰがロー状態になることでノードＦＳがＰＭＯ
Ｓ（５３２）を介して電源に結合されるため、ノードＦ
Ｓは、電源オンの間にプレチャージする。対応するデコ
ーダ（５３０）によって制御される各レジスタ（３１２
−Ａ）は、ノードＦＳを接地に結合するためのＮＭＯＳ
スイッチを有する。ＮＭＯＳスイッチは、デコーダおよ
びデータを通信チャネル上で選択するアドレス・バスが
ハイになったときしか開かない。ＰＡＤＤはシーケンサ
（３２０）中のデコーダとレジスタ（３１２−Ａ）との
両方によって使用され、したがって、シーケンサ（３２
０）からのデータ転送フェーズとレジスタ（３１２−
Ａ）上のデータ受領フェーズとは完全に同期する。要約
すると、ＰＡＤＤをインクリメントすることにより、ｅ
ヒューズ・ブロック（２２０）内でプログラムされたｅ
ヒューズの状態をレジスタ（４１０）に順次転送するこ
とができる。この動作は、電源オンの後すぐにイネーブ
ルにすることが好ましい。別法として、この動作は、チ
ップに適用された特別なコマンドによってイネーブルに
することもできる。
連する考察と同様のものとして述べ、図示する。図４に
示したようなシフト・レジスタを使用しても等しい成功
を得ることができることに留意されたい。ｅヒューズの
状態を首尾よく読み取った後、ヒューズの状態は、レジ
スタ・ブロック（３１０−Ａ）中の複数のレジスタ（３
１２−Ａ）に順次転送される。アドレス・バス（ＰＡＤ
Ｄ）が、所定の順序でインクリメントされる。アドレス
・バスＰＡＤＤは、デコーダ（５２６）を制御し、前述
の所定の順序に従って、対応するトライステート・バッ
ファ（５２８）を順次イネーブルにする。これにより、
ｅヒューズの状態をノード「ａ」でラッチして、通信チ
ャネルを介して対応するレジスタ（３１２−Ａ）すなわ
ちＣＭＯＳラッチ５３４に順次転送することができる。
ｂＦＰＵＰがロー状態になることでノードＦＳがＰＭＯ
Ｓ（５３２）を介して電源に結合されるため、ノードＦ
Ｓは、電源オンの間にプレチャージする。対応するデコ
ーダ（５３０）によって制御される各レジスタ（３１２
−Ａ）は、ノードＦＳを接地に結合するためのＮＭＯＳ
スイッチを有する。ＮＭＯＳスイッチは、デコーダおよ
びデータを通信チャネル上で選択するアドレス・バスが
ハイになったときしか開かない。ＰＡＤＤはシーケンサ
（３２０）中のデコーダとレジスタ（３１２−Ａ）との
両方によって使用され、したがって、シーケンサ（３２
０）からのデータ転送フェーズとレジスタ（３１２−
Ａ）上のデータ受領フェーズとは完全に同期する。要約
すると、ＰＡＤＤをインクリメントすることにより、ｅ
ヒューズ・ブロック（２２０）内でプログラムされたｅ
ヒューズの状態をレジスタ（４１０）に順次転送するこ
とができる。この動作は、電源オンの後すぐにイネーブ
ルにすることが好ましい。別法として、この動作は、チ
ップに適用された特別なコマンドによってイネーブルに
することもできる。
【００２２】（４）ｅヒューズ冗長置換モード 図７に、冗長マッチ検出デコーダ（２１０）のトランジ
スタ・レベルの概略図を示す。レジスタ（３１０−Ａ）
から出ている複数のノードＦＳおよびＦＳが、少なくと
も１つの冗長マッチ検出デコーダ（２１０）に結合され
る。より具体的には、各レジスタから出ているＦＳおよ
びＦＳは、ＣＭＯＳ転送ゲート６１２と６１４を結合
し、１ビット・アドレス・コンパレータ（６１０）を構
成する。ＦＳおよびＦＳがローおよびハイのときは、転
送ゲート６１２が開き、アドレス入力（ＡＤＤ）をデコ
ーダ（６２０）の入力に結合する。ＦＳおよびＦＳがそ
れぞれハイおよびローのときは、転送ゲート６１４が開
き、相補アドレス（ＡＤＤ）をデコーダ（６２０）の入
力に結合する。したがって、ＦＳおよびＡＤＤの状態が
両方ともローまたはハイの場合、デコーダ（６２０）の
入力はローであり、排他ＯＲとしての役割を果たす。排
他ＯＲ（６１０）は、１ビット・アドレス・コンパレー
タの機能がアドレス入力（ＡＤＤ）を事前プログラム済
みヒューズ・アドレスと相関させることができるように
する。デコーダ（６２０）は、１ビット・アドレス・コ
ンパレータ（６１０）の出力を結合し、すべてのアドレ
スが事前プログラム済みアドレスとマッチしたときにの
み出力信号ＲＭＤをハイにする。そうでない場合、ＲＭ
Ｄはローのままである。ＲＭＤがローのときは、ＳＴＲ
ＯＢＥ信号がハイになったとき、すなわち通常モードの
ときに、対応する行デコーダ（１２２）によるデコード
結果に従ってＷＬが活動化される。ＲＭＤがハイのとき
は、デコード結果がどうであれＷＬを活動化することは
不可能である。一方、ＳＴＲＯＢＥ信号がハイになった
ときは、冗長行デコーダ（１２４）がイネーブルにさ
れ、対応する冗長ワード線（ＲＷＬ）を活動化する。こ
れが冗長置換モードである。
スタ・レベルの概略図を示す。レジスタ（３１０−Ａ）
から出ている複数のノードＦＳおよびＦＳが、少なくと
も１つの冗長マッチ検出デコーダ（２１０）に結合され
る。より具体的には、各レジスタから出ているＦＳおよ
びＦＳは、ＣＭＯＳ転送ゲート６１２と６１４を結合
し、１ビット・アドレス・コンパレータ（６１０）を構
成する。ＦＳおよびＦＳがローおよびハイのときは、転
送ゲート６１２が開き、アドレス入力（ＡＤＤ）をデコ
ーダ（６２０）の入力に結合する。ＦＳおよびＦＳがそ
れぞれハイおよびローのときは、転送ゲート６１４が開
き、相補アドレス（ＡＤＤ）をデコーダ（６２０）の入
力に結合する。したがって、ＦＳおよびＡＤＤの状態が
両方ともローまたはハイの場合、デコーダ（６２０）の
入力はローであり、排他ＯＲとしての役割を果たす。排
他ＯＲ（６１０）は、１ビット・アドレス・コンパレー
タの機能がアドレス入力（ＡＤＤ）を事前プログラム済
みヒューズ・アドレスと相関させることができるように
する。デコーダ（６２０）は、１ビット・アドレス・コ
ンパレータ（６１０）の出力を結合し、すべてのアドレ
スが事前プログラム済みアドレスとマッチしたときにの
み出力信号ＲＭＤをハイにする。そうでない場合、ＲＭ
Ｄはローのままである。ＲＭＤがローのときは、ＳＴＲ
ＯＢＥ信号がハイになったとき、すなわち通常モードの
ときに、対応する行デコーダ（１２２）によるデコード
結果に従ってＷＬが活動化される。ＲＭＤがハイのとき
は、デコード結果がどうであれＷＬを活動化することは
不可能である。一方、ＳＴＲＯＢＥ信号がハイになった
ときは、冗長行デコーダ（１２４）がイネーブルにさ
れ、対応する冗長ワード線（ＲＷＬ）を活動化する。こ
れが冗長置換モードである。
【００２３】（５）ｅヒューズ検証モード 本発明はさらに、ＥＰＲＯＭの場合に行うようなヒュー
ズ切断状態の検証の方法も提供する。図６に示すよう
に、各周辺ヒューズ・ラッチ（５１０）は、信号ＥＦＲ
Ｄ（ｅヒューズ読取り）がハイになったときにヒューズ
・ラッチ中のノード「ｂ」をデータ・バス（ＲＷＤ）に
結合するトライステート・バッファ（５１４）を含む。
これにより、ヒューズの状態を同時にＲＷＤ上で読み取
ることができる。任意選択で、ノード「ｂ」に格納され
たヒューズ状態は、追加のデコーダまたはシフト・レジ
スタを加えることによって順次読み出すこともできる。
チップ読取りモードと同様、ＲＷＤ上のデータは、対応
するＩ／Ｏから読み取ることができる。この動作では、
アレイ・データ転送はディセーブルにされ、したがって
ＲＷＤ上のデータはｅヒューズの状態のみによって決定
される。
ズ切断状態の検証の方法も提供する。図６に示すよう
に、各周辺ヒューズ・ラッチ（５１０）は、信号ＥＦＲ
Ｄ（ｅヒューズ読取り）がハイになったときにヒューズ
・ラッチ中のノード「ｂ」をデータ・バス（ＲＷＤ）に
結合するトライステート・バッファ（５１４）を含む。
これにより、ヒューズの状態を同時にＲＷＤ上で読み取
ることができる。任意選択で、ノード「ｂ」に格納され
たヒューズ状態は、追加のデコーダまたはシフト・レジ
スタを加えることによって順次読み出すこともできる。
チップ読取りモードと同様、ＲＷＤ上のデータは、対応
するＩ／Ｏから読み取ることができる。この動作では、
アレイ・データ転送はディセーブルにされ、したがって
ＲＷＤ上のデータはｅヒューズの状態のみによって決定
される。
【００２４】本発明を好ましい実施形態に関して考察し
たが、添付の特許請求の範囲の範囲および主旨を逸脱し
ない変更および修正を加えて本発明を実施することもで
きることは、当業者には理解されるであろう。
たが、添付の特許請求の範囲の範囲および主旨を逸脱し
ない変更および修正を加えて本発明を実施することもで
きることは、当業者には理解されるであろう。
【００２５】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００２６】（１）複数のデータ記憶手段と、少なくと
も１つの冗長データ記憶手段と、前記複数のデータ記憶
手段のうちの欠陥手段を識別するためのプログラマブル
・ヒューズ手段と、冗長マッチ検出手段と、前記プログ
ラマブル・ヒューズ手段を前記冗長マッチ検出手段に結
合するための時間多重化手段とを備えるメモリ・デバイ
スであって、前記冗長マッチ検出手段が前記プログラマ
ブル・ヒューズ手段によって設定された所定の条件を検
出したとき、前記複数のデータ記憶手段のうちの欠陥手
段が前記少なくとも１つの冗長データ記憶手段で置換さ
れるメモリ・デバイス。 （２）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）、スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）、コンテント・アドレッサブル・メモリ
（ＣＡＭ）、不揮発性ランダム・アクセス・メモリ（Ｎ
ＶＲＡＭ）からなるグループから選択される、上記
（１）に記載のメモリ・デバイス。 （３）前記データ記憶手段および前記冗長記憶手段がそ
れぞれ、前記ＤＲＡＭ、ＳＲＡＭ、ＣＡＭ、またＮＶＲ
ＡＭの一部をなす複数のメモリ・セルからなる、上記
（１）に記載のメモリ・デバイス。 （４）前記プログラマブル・ヒューズ手段が電気的プロ
グラマブル・ヒューズである、上記（１）に記載のメモ
リ・デバイス。 （５）前記プログラマブル・ヒューズ手段が、前記電気
的プログラマブル・ヒューズのうちの選択された１つに
電圧を加えて非導電性にすることによってイネーブルに
される、上記（４）に記載のメモリ・デバイス。 （６）前記プログラマブル・ヒューズ手段が、前記電気
的プログラマブル・ヒューズのうちの選択された少なく
とも１つに電圧を加えて非導電性にすることによってイ
ネーブルにされ、それにより非ヒューズとして機能す
る、上記（４）に記載のメモリ・デバイス。 （７）前記プログラマブル・ヒューズ手段が複数のデー
タ・バスによって選択される、上記（４）に記載のメモ
リ・デバイス。 （８）前記データ・バスそれぞれが前記メモリ・デバイ
スの入力によって制御されるか、または前記制御が前記
メモリ・デバイスの入力と出力の間で共用される、上記
（７）に記載のメモリ・デバイス。 （９）前記データ・バスそれぞれの制御が前記メモリ・
デバイスの書込みモード動作中に実行される、上記
（８）に記載のメモリ・デバイス。 （１０）前記電気的プログラマブル・ヒューズが、前記
電気的プログラマブル・ヒューズを電源に結合すること
によって選択される、上記（４）に記載のメモリ・デバ
イス。 （１１）前記冗長マッチ検出手段が、アドレス入力と、
前記プログラマブル・ヒューズ手段によって識別される
事前プログラム済みアドレスとを比較することによって
イネーブルにされる、上記（３）に記載のメモリ・デバ
イス。 （１２）前記プログラマブル・ヒューズ手段が、前記メ
モリ・デバイスに電力供給するのに続いて前記ヒューズ
の状態を格納するための第１のラッチを含み、前記冗長
マッチ検出手段が、前記第１のラッチによって識別され
る事前プログラム済みアドレスを格納するための第２の
ラッチを含む、上記（３）に記載のメモリ・デバイス。 （１３）前記プログラマブル・ヒューズ手段を前記冗長
マッチ検出手段に結合する手段が、時間多重化手段によ
ってイネーブルにされる、上記（１２）に記載のメモリ
・デバイス。 （１４）前記時間多重化手段が前記第１および第２のラ
ッチによってイネーブルにされる、上記（１３）に記載
のメモリ・デバイス。 （１５）前記プログラマブル・ヒューズ手段を前記冗長
マッチ検出手段に結合する前記手段が、タイム・シフト
・レジスタによってイネーブルにされる、上記（３）に
記載のメモリ・デバイス。 （１６）前記プログラマブル・ヒューズ手段内のヒュー
ズの状態を読み取る手段をさらに含む、上記（３）に記
載のメモリ・デバイス。 （１７）前記ヒューズの状態を読み取る前記手段が、前
記ヒューズの状態を前記メモリ・デバイスの入力に転送
することによってイネーブルにされるか、または前記デ
ータ・バスを介して前記メモリ・デバイスの入力ポート
および出力ポートを共用することによってイネーブルに
される、上記（１６）に記載のメモリ・デバイス。 （１８）前記ヒューズの状態を読み取る前記手段が、前
記メモリ・デバイスの読取りモード動作中に行われる、
上記（１７）に記載のメモリ・デバイス。 （１９）前記プログラマブル・ヒューズ手段および前記
冗長マッチ検出手段が、それぞれ周辺エリア中および前
記アレイに占有されるエリア中に配置される、上記
（３）に記載のメモリ・デバイス。 （２０）前記プログラマブル・ヒューズ手段が冗長手段
および修復手段をイネーブルにする、上記（１）に記載
のメモリ・デバイス。 （２１）複数のデータ記憶手段と、少なくとも１つの冗
長データ記憶手段と、前記複数のデータ記憶手段のうち
の欠陥手段を識別するためのプログラマブル・ヒューズ
手段であって、メモリ・デバイスの入力データ・ポート
または入出力データ・ポートによって制御されるプログ
ラマブル・ヒューズ手段と、冗長マッチ検出手段と、前
記プログラマブル・ヒューズ手段を前記冗長マッチ検出
手段に結合する手段とを備えるメモリ・デバイスであっ
て、前記冗長マッチ検出手段が所定の条件を検出して、
前記プログラマブル・ヒューズ手段によって識別された
前記データ記憶手段にアクセスしたときに、冗長置換手
段が前記データ記憶手段のうちの欠陥手段を前記少なく
とも１つの冗長データ記憶手段で置換するメモリ・デバ
イス。 （２２）前記プログラマブル・ヒューズ手段中の前記プ
ログラム済みヒューズの状態を、前記メモリ・デバイス
の前記出力データ・ポートまたは前記入出力データ・ポ
ートから読み取る手段をさらに含む、上記（２１）に記
載のメモリ・デバイス。
も１つの冗長データ記憶手段と、前記複数のデータ記憶
手段のうちの欠陥手段を識別するためのプログラマブル
・ヒューズ手段と、冗長マッチ検出手段と、前記プログ
ラマブル・ヒューズ手段を前記冗長マッチ検出手段に結
合するための時間多重化手段とを備えるメモリ・デバイ
スであって、前記冗長マッチ検出手段が前記プログラマ
ブル・ヒューズ手段によって設定された所定の条件を検
出したとき、前記複数のデータ記憶手段のうちの欠陥手
段が前記少なくとも１つの冗長データ記憶手段で置換さ
れるメモリ・デバイス。 （２）ダイナミック・ランダム・アクセス・メモリ（Ｄ
ＲＡＭ）、スタティック・ランダム・アクセス・メモリ
（ＳＲＡＭ）、コンテント・アドレッサブル・メモリ
（ＣＡＭ）、不揮発性ランダム・アクセス・メモリ（Ｎ
ＶＲＡＭ）からなるグループから選択される、上記
（１）に記載のメモリ・デバイス。 （３）前記データ記憶手段および前記冗長記憶手段がそ
れぞれ、前記ＤＲＡＭ、ＳＲＡＭ、ＣＡＭ、またＮＶＲ
ＡＭの一部をなす複数のメモリ・セルからなる、上記
（１）に記載のメモリ・デバイス。 （４）前記プログラマブル・ヒューズ手段が電気的プロ
グラマブル・ヒューズである、上記（１）に記載のメモ
リ・デバイス。 （５）前記プログラマブル・ヒューズ手段が、前記電気
的プログラマブル・ヒューズのうちの選択された１つに
電圧を加えて非導電性にすることによってイネーブルに
される、上記（４）に記載のメモリ・デバイス。 （６）前記プログラマブル・ヒューズ手段が、前記電気
的プログラマブル・ヒューズのうちの選択された少なく
とも１つに電圧を加えて非導電性にすることによってイ
ネーブルにされ、それにより非ヒューズとして機能す
る、上記（４）に記載のメモリ・デバイス。 （７）前記プログラマブル・ヒューズ手段が複数のデー
タ・バスによって選択される、上記（４）に記載のメモ
リ・デバイス。 （８）前記データ・バスそれぞれが前記メモリ・デバイ
スの入力によって制御されるか、または前記制御が前記
メモリ・デバイスの入力と出力の間で共用される、上記
（７）に記載のメモリ・デバイス。 （９）前記データ・バスそれぞれの制御が前記メモリ・
デバイスの書込みモード動作中に実行される、上記
（８）に記載のメモリ・デバイス。 （１０）前記電気的プログラマブル・ヒューズが、前記
電気的プログラマブル・ヒューズを電源に結合すること
によって選択される、上記（４）に記載のメモリ・デバ
イス。 （１１）前記冗長マッチ検出手段が、アドレス入力と、
前記プログラマブル・ヒューズ手段によって識別される
事前プログラム済みアドレスとを比較することによって
イネーブルにされる、上記（３）に記載のメモリ・デバ
イス。 （１２）前記プログラマブル・ヒューズ手段が、前記メ
モリ・デバイスに電力供給するのに続いて前記ヒューズ
の状態を格納するための第１のラッチを含み、前記冗長
マッチ検出手段が、前記第１のラッチによって識別され
る事前プログラム済みアドレスを格納するための第２の
ラッチを含む、上記（３）に記載のメモリ・デバイス。 （１３）前記プログラマブル・ヒューズ手段を前記冗長
マッチ検出手段に結合する手段が、時間多重化手段によ
ってイネーブルにされる、上記（１２）に記載のメモリ
・デバイス。 （１４）前記時間多重化手段が前記第１および第２のラ
ッチによってイネーブルにされる、上記（１３）に記載
のメモリ・デバイス。 （１５）前記プログラマブル・ヒューズ手段を前記冗長
マッチ検出手段に結合する前記手段が、タイム・シフト
・レジスタによってイネーブルにされる、上記（３）に
記載のメモリ・デバイス。 （１６）前記プログラマブル・ヒューズ手段内のヒュー
ズの状態を読み取る手段をさらに含む、上記（３）に記
載のメモリ・デバイス。 （１７）前記ヒューズの状態を読み取る前記手段が、前
記ヒューズの状態を前記メモリ・デバイスの入力に転送
することによってイネーブルにされるか、または前記デ
ータ・バスを介して前記メモリ・デバイスの入力ポート
および出力ポートを共用することによってイネーブルに
される、上記（１６）に記載のメモリ・デバイス。 （１８）前記ヒューズの状態を読み取る前記手段が、前
記メモリ・デバイスの読取りモード動作中に行われる、
上記（１７）に記載のメモリ・デバイス。 （１９）前記プログラマブル・ヒューズ手段および前記
冗長マッチ検出手段が、それぞれ周辺エリア中および前
記アレイに占有されるエリア中に配置される、上記
（３）に記載のメモリ・デバイス。 （２０）前記プログラマブル・ヒューズ手段が冗長手段
および修復手段をイネーブルにする、上記（１）に記載
のメモリ・デバイス。 （２１）複数のデータ記憶手段と、少なくとも１つの冗
長データ記憶手段と、前記複数のデータ記憶手段のうち
の欠陥手段を識別するためのプログラマブル・ヒューズ
手段であって、メモリ・デバイスの入力データ・ポート
または入出力データ・ポートによって制御されるプログ
ラマブル・ヒューズ手段と、冗長マッチ検出手段と、前
記プログラマブル・ヒューズ手段を前記冗長マッチ検出
手段に結合する手段とを備えるメモリ・デバイスであっ
て、前記冗長マッチ検出手段が所定の条件を検出して、
前記プログラマブル・ヒューズ手段によって識別された
前記データ記憶手段にアクセスしたときに、冗長置換手
段が前記データ記憶手段のうちの欠陥手段を前記少なく
とも１つの冗長データ記憶手段で置換するメモリ・デバ
イス。 （２２）前記プログラマブル・ヒューズ手段中の前記プ
ログラム済みヒューズの状態を、前記メモリ・デバイス
の前記出力データ・ポートまたは前記入出力データ・ポ
ートから読み取る手段をさらに含む、上記（２１）に記
載のメモリ・デバイス。
【図１】アドレス入力によって対応するメモリ素子を選
択するデコーダによって支持されたアレイを含むメモリ
の、従来の冗長置換アーキテクチャを示す図である。
択するデコーダによって支持されたアレイを含むメモリ
の、従来の冗長置換アーキテクチャを示す図である。
【図２】電気的プログラマブル・ヒューズを備える典型
的な冗長回路を示す図である。
的な冗長回路を示す図である。
【図３】本発明による、メモリ・デバイスの第１の好ま
しい実施形態を示す図である。
しい実施形態を示す図である。
【図４】本発明による、シフト・レジスタを使用してヒ
ューズ情報を通信する代替方法であって、毎クロック周
期中にシーケンサがプログラム済みｅヒューズ情報を順
次シフト・レジスタに転送する方法を示す図である。
ューズ情報を通信する代替方法であって、毎クロック周
期中にシーケンサがプログラム済みｅヒューズ情報を順
次シフト・レジスタに転送する方法を示す図である。
【図５】本発明のｅヒューズ冗長度を有するメモリに適
用可能であり、メモリ・チップが４つの象限に分割さ
れ、それぞれが２つのオクタントを含み、各オクタント
が少なくとも１つのメモリ・アレイを含む平面図であ
る。
用可能であり、メモリ・チップが４つの象限に分割さ
れ、それぞれが２つのオクタントを含み、各オクタント
が少なくとも１つのメモリ・アレイを含む平面図であ
る。
【図６】ｅヒューズ・ブロック、シーケンサ、冗長マッ
チ検出デコーダ、およびレジスタの詳細を示す、トラン
ジスタ・レベルでみた本発明の好ましい実施形態の概略
図である。
チ検出デコーダ、およびレジスタの詳細を示す、トラン
ジスタ・レベルでみた本発明の好ましい実施形態の概略
図である。
【図７】冗長マッチ検出デコーダのトランジスタ・レベ
ルの概略図であって、レジスタからの複数のノードが少
なくとも１つの冗長マッチ検出デコーダに結合された図
である。
ルの概略図であって、レジスタからの複数のノードが少
なくとも１つの冗長マッチ検出デコーダに結合された図
である。
１００ メモリ・チップ １１０ アレイ １１２ 素子 １１４ 冗長素子 １１４ ＲＥ １２０ デコーダ １２０ 行デコーダ・エリア １２２ デコーダ １２２ 行デコーダ １２４ 冗長デコーダ １２４ 冗長行デコーダ １３０ 冗長回路 １３２ レーザ・ヒューズ ２１０ 冗長マッチ検出デコーダ ２２０ ｅヒューズ・ブロック ２２０ ｅヒューズ・バンク ２２２ ｅヒューズ ２２２−Ａ ｅヒューズ ２２４ ｅヒューズ・デコーダ ２２４−Ａ ｅヒューズ・デコーダ ２２６−Ａ ＮＭＯＳ ２３０ 高電圧発生器 ２３０ ＶＦＳＯＵＲＣＥ ２３２ ＰＭＯＳ ２３４ ＮＭＯＳ ２３５ ＲＷＤ ２３６ ＰＭＯＳ ２３８ ＮＭＯＳ ３１０ レジスタ ３１０−Ａ レジスタ ３１０−Ｂ レジスタ ３１２−Ａ レジスタ ３２０ シーケンサ ３２０−Ａ シーケンサ ３２０−Ｂ シーケンサ ３３０ Ｉ／Ｏ ４００ メモリ・チップ ４１０ レジスタ ４１２ オクタント ４１４ メモリ・アレイ ４１６ メモリ・セル ４１６−Ａ データ ４２０ 周辺エリア ５１０ 周辺ヒューズ・ラッチ ５１２ ｅヒューズ・デコーダ ５１６ ｅヒューズ ５１８ スイッチングＮＭＯＳデバイス ５１８ スイッチ ５２２ ＣＭＯＳラッチ ５２４ ＰＭＯＳ ５２６ デコーダ ５２８ トライステート・バッファ ５３０ デコーダ ５３２ ＭＯＳ ６１０ １ビット・アドレス・コンパレータ ６１０ 排他ＯＲ ６１４ 転送ゲート ６２０ デコーダ ＡＤＤ 相補アドレス ＡＤＤ アドレス入力 ＡＤＤ 入力アドレス ＲＭＤ 冗長マッチ検出信号 Ｘ 故障 Ｉ 大電流 ＶＳＯＵＲＣＥ 高電圧供給 ＷＬ ワード線 ＣＳＬ 列選択線 ＲＷＤ 読取り／書込みデータ・バス ＶＦＳＯＵＲＣＥ 第２ノード電圧 ＰＡＤＤ アドレス・バス ＲＷＬ 冗長ワード線
フロントページの続き (71)出願人 399035836 インフィニオン テクノロジーズ ノース アメリカ コーポレイション Ｉｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉ ｅｓ Ｎｏｒｔｈ Ａｍｅｒｉｃａ Ｃｏ ｒｐ アメリカ合衆国 カリフォルニア サン ホセ ノース ファースト ストリート 1730 1730 Ｎｏｒｔｈ Ｆｉｒｓｔ Ｓｔｒｅ ｅｔ、Ｓａｎ Ｊｏｓｅ、ＣＡ、ＵＳＡ (72)発明者 キリハタ・トシアキ アメリカ合衆国12603 ニューヨーク州ポ キプシー ミスティ・リッジ・サークル 10 (72)発明者 ガブリエル・ダニエル アメリカ合衆国11432 ニューヨーク州ジ ャマイカ・エステーツ エイティース・ロ ード 185−39
Claims (22)
- 【請求項１】複数のデータ記憶手段と、 少なくとも１つの冗長データ記憶手段と、 前記複数のデータ記憶手段のうちの欠陥手段を識別する
ためのプログラマブル・ヒューズ手段と、 冗長マッチ検出手段と、 前記プログラマブル・ヒューズ手段を前記冗長マッチ検
出手段に結合するための時間多重化手段とを備えるメモ
リ・デバイスであって、 前記冗長マッチ検出手段が前記プログラマブル・ヒュー
ズ手段によって設定された所定の条件を検出したとき、
前記複数のデータ記憶手段のうちの欠陥手段が前記少な
くとも１つの冗長データ記憶手段で置換されるメモリ・
デバイス。 - 【請求項２】ダイナミック・ランダム・アクセス・メモ
リ（ＤＲＡＭ）、スタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）、コンテント・アドレッサブル・メ
モリ（ＣＡＭ）、不揮発性ランダム・アクセス・メモリ
（ＮＶＲＡＭ）からなるグループから選択される、請求
項１に記載のメモリ・デバイス。 - 【請求項３】前記データ記憶手段および前記冗長記憶手
段がそれぞれ、前記ＤＲＡＭ、ＳＲＡＭ、ＣＡＭ、また
ＮＶＲＡＭの一部をなす複数のメモリ・セルからなる、
請求項１に記載のメモリ・デバイス。 - 【請求項４】前記プログラマブル・ヒューズ手段が電気
的プログラマブル・ヒューズである、請求項１に記載の
メモリ・デバイス。 - 【請求項５】前記プログラマブル・ヒューズ手段が、前
記電気的プログラマブル・ヒューズのうちの選択された
１つに電圧を加えて非導電性にすることによってイネー
ブルにされる、請求項４に記載のメモリ・デバイス。 - 【請求項６】前記プログラマブル・ヒューズ手段が、前
記電気的プログラマブル・ヒューズのうちの選択された
少なくとも１つに電圧を加えて非導電性にすることによ
ってイネーブルにされ、それにより非ヒューズとして機
能する、請求項４に記載のメモリ・デバイス。 - 【請求項７】前記プログラマブル・ヒューズ手段が複数
のデータ・バスによって選択される、請求項４に記載の
メモリ・デバイス。 - 【請求項８】前記データ・バスそれぞれが前記メモリ・
デバイスの入力によって制御されるか、または前記制御
が前記メモリ・デバイスの入力と出力の間で共用され
る、請求項７に記載のメモリ・デバイス。 - 【請求項９】前記データ・バスそれぞれの制御が前記メ
モリ・デバイスの書込みモード動作中に実行される、請
求項８に記載のメモリ・デバイス。 - 【請求項１０】前記電気的プログラマブル・ヒューズ
が、前記電気的プログラマブル・ヒューズを電源に結合
することによって選択される、請求項４に記載のメモリ
・デバイス。 - 【請求項１１】前記冗長マッチ検出手段が、アドレス入
力と、前記プログラマブル・ヒューズ手段によって識別
される事前プログラム済みアドレスとを比較することに
よってイネーブルにされる、請求項３に記載のメモリ・
デバイス。 - 【請求項１２】前記プログラマブル・ヒューズ手段が、
前記メモリ・デバイスに電力供給するのに続いて前記ヒ
ューズの状態を格納するための第１のラッチを含み、前
記冗長マッチ検出手段が、前記第１のラッチによって識
別される事前プログラム済みアドレスを格納するための
第２のラッチを含む、請求項３に記載のメモリ・デバイ
ス。 - 【請求項１３】前記プログラマブル・ヒューズ手段を前
記冗長マッチ検出手段に結合する手段が、時間多重化手
段によってイネーブルにされる、請求項１２に記載のメ
モリ・デバイス。 - 【請求項１４】前記時間多重化手段が前記第１および第
２のラッチによってイネーブルにされる、請求項１３に
記載のメモリ・デバイス。 - 【請求項１５】前記プログラマブル・ヒューズ手段を前
記冗長マッチ検出手段に結合する前記手段が、タイム・
シフト・レジスタによってイネーブルにされる、請求項
３に記載のメモリ・デバイス。 - 【請求項１６】前記プログラマブル・ヒューズ手段内の
ヒューズの状態を読み取る手段をさらに含む、請求項３
に記載のメモリ・デバイス。 - 【請求項１７】前記ヒューズの状態を読み取る前記手段
が、前記ヒューズの状態を前記メモリ・デバイスの入力
に転送することによってイネーブルにされるか、または
前記データ・バスを介して前記メモリ・デバイスの入力
ポートおよび出力ポートを共用することによってイネー
ブルにされる、請求項１６に記載のメモリ・デバイス。 - 【請求項１８】前記ヒューズの状態を読み取る前記手段
が、前記メモリ・デバイスの読取りモード動作中に行わ
れる、請求項１７に記載のメモリ・デバイス。 - 【請求項１９】前記プログラマブル・ヒューズ手段およ
び前記冗長マッチ検出手段が、それぞれ周辺エリア中お
よび前記アレイに占有されるエリア中に配置される、請
求項３に記載のメモリ・デバイス。 - 【請求項２０】前記プログラマブル・ヒューズ手段が冗
長手段および修復手段をイネーブルにする、請求項１に
記載のメモリ・デバイス。 - 【請求項２１】複数のデータ記憶手段と、 少なくとも１つの冗長データ記憶手段と、 前記複数のデータ記憶手段のうちの欠陥手段を識別する
ためのプログラマブル・ヒューズ手段であって、メモリ
・デバイスの入力データ・ポートまたは入出力データ・
ポートによって制御されるプログラマブル・ヒューズ手
段と、 冗長マッチ検出手段と、 前記プログラマブル・ヒューズ手段を前記冗長マッチ検
出手段に結合する手段とを備えるメモリ・デバイスであ
って、 前記冗長マッチ検出手段が所定の条件を検出して、前記
プログラマブル・ヒューズ手段によって識別された前記
データ記憶手段にアクセスしたときに、冗長置換手段が
前記データ記憶手段のうちの欠陥手段を前記少なくとも
１つの冗長データ記憶手段で置換するメモリ・デバイ
ス。 - 【請求項２２】前記プログラマブル・ヒューズ手段中の
前記プログラム済みヒューズの状態を、前記メモリ・デ
バイスの前記出力データ・ポートまたは前記入出力デー
タ・ポートから読み取る手段をさらに含む、請求項２１
に記載のメモリ・デバイス。
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