TWI497517B - 用於記憶體電路中之修復電路及其修復方法與記憶體電路 - Google Patents

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用於記憶體電路中之修復電路及其修復方法與記憶體 電路
本發明有關於一種記憶體電路，且特別是關於一種用於記憶體電路之修復電路與修復方法與使用所述修復電路與修復方法之記憶體電路，其中該記憶體電路使用資料壓縮方案來減少測試時間。
記憶體用來儲存資訊。近年來，記憶體之需求與日俱增。記憶體之基本功能包括了讀(read)與寫(write)。記憶體可以分類為兩群：唯讀記憶體(read only memory)與隨機存取記憶體(random access memory)，例如動態隨機存取記憶體(dynamic random access memory)。雖然在製造記憶體電路的半導體製程不斷地在改善，但是在記憶體電路中仍然有許多缺陷記憶體單元。因此，需要一種能夠用來檢查是否存在缺陷記憶體單元的測試。
在記憶體測試流程中，於記憶體電路被雷射程式化修復前，會在記憶體電路上執行一種晶片探針1(chip probing 1,CP1)測試步驟。記憶體電路具有多個由正常記憶體單元(normal memory cells)與冗餘記憶體單元(redundant memory cells)所構成之記憶體單元。記憶體單元會形成一個具有多個列與行的記憶體陣列(memory array)。在CP1測試步驟中，會將多個測試樣本(test patterns)寫入全部的記憶體單元，並且會讀取每一行或列的記憶體單元內的儲存值以進行測試。如果行或列的記憶體單元內的儲存值等於所對應的測試樣本，則行或列的記憶體單元會判斷為通過測試(passed) ；否則，行或列的記憶體單元會判斷為沒通過測試(failed)。
當行或列的記憶體單元被判斷為沒通過測試，則會分析行或列的記憶體單元的位址資訊，然後，雷射會發光使得具有缺陷記憶體單元之行或列由冗餘記憶體單元(redundant memory cells)的冗餘(redundant column)行或冗餘列(redundant row)來替代。這種利用冗餘記憶體單元之冗餘行或冗餘列來替代具有缺陷記憶體單元的行或列稱為雷射修復動作(laser repairing action)。
參照圖1，圖1為習知記憶體電路之區塊圖。記憶體電路包括至少一個記憶體儲存庫(memory bank)100，並且記憶體儲存庫在好幾個正常行選擇線(column selected lines,CSLs)上，冗餘行選擇線上(redundant column selected lines,RCSLs)與多個冗餘行選擇熔絲組(redundant column selected fuse sets,RCS-FSs)10FS0~10FS7上包括了多個記憶體單元。冗餘行的單元被RCSLs 10R0~10R7所選擇，且正常行的單元被正常CSLs所選擇。RCS-FSs 10FS0~10FS7中的每一個具有一個致能熔絲與一組行位址識別(identification,ID)熔絲。八個RCS-FSs 10FS0~10FS7分別控制了八個RCSLs 10R0~10R7。
RCSLs 10R0~10R7的冗餘記憶體單元分別用來替代對應於位在八個不同資料區塊之輸入/輸出埠(input/outputs,IOs)IO[0：7]E1、IO[0：7]O1、IO[8：15]E1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]E2與IO[8：15]O2的正常CSLs之其中一個記憶體單元。
舉例來說，當對應於輸入/輸出埠IO[0：7]E1的正常 CSLs其中之一具有缺陷記憶體單元，則RCSL 10R0的記憶體單元被用來替代具有缺陷記憶體單元之正常CSL的記憶體單元。例如，當對應於輸入/輸出埠IO[8：15]O1的正常CSLs其中之一具有缺陷記憶體單元，則RCSL 10R3的記憶體單元被用來替代具有缺陷記憶體單元之正常CSL的記憶體單元。亦即，一旦RCS-FSs 10FS0~10FS7其中一個被程式化來致能所對應RCSLs 10R0~10R4其中之一以修復瑕疵的正常CSL(亦即，正常CSL具有缺陷記憶體單元)，則全部的正常CSL都會被在同一行位址上的RCSL所替代(亦即，以所預定行位址的RCSL來替代全部列位址的正常CSL)。
綜上所述，用於記憶體電路的習知修復方法在CP1測試步驟期間花費了很多時間來存取測試樣本，並且利用RCSL的全部記憶體單元來替代具有缺陷記憶體單元的正常CSL的全部記憶體單元不具有效率。此外，習知記憶體電路的RCS-FSs的總數與RCSLs的數目一樣(例如，在圖1中，八個RCSLs 10R0~10R7對應至八個RCS-FSs 10FS0~10FS7)，因此，浪費了記憶體電路佈局的面積。
本發明實施例提出一種修復方法，此修復方法能夠藉由同步多位元測試來達到降低晶片探針1之測試時間。記憶體電路包括具有記憶體單元之複數行與至少一修復電路，並且具有記憶體單元之行包括具有正常記憶體單元之複數正常行選擇線與具有冗餘記憶單元之第一備份行選擇線及具有冗餘記憶單元之第二備份行選擇線，其中第一與 第二備份行選擇線自冗餘行選擇線擴充而來，每一備份行選擇線在不同列位址分為複數部分備份行選擇線。形成具有X列記憶單元之第一區域與具有Y列記憶單元之第二區域，其中X與Y為大於0之正整數，並且冗餘行選擇線分別對應於第一區域與第二區域而分為第一部分冗餘行選擇線及第二部分冗餘行選擇線，且冗餘行選擇線在不同列位址具有複數部分備份行選擇線。如果Z個缺陷記憶體單元為位於第一區域，修復電路會以在第一部分冗餘行選擇線上之冗餘記憶體單元來取代對應於必要行位址之正常行選擇線上之正常記憶體單元，其中必要行位址為具有Z個缺陷記憶單元之行位址。如果Z個缺陷記憶體單元為位於第二區域，修復電路會以在第二部分冗餘行選擇線上之冗餘記憶體單元來取代對應於必要行位址之正常行選擇線上之正常記憶體單元。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，可為了清楚而 誇示層及區之大小及相對大小。類似數字始終指示類似元件。
〔記憶體電路的實施例〕
請參照圖2，圖2為根據本發明之一實施例之記憶體電路之區塊圖。記憶體電路包括至少一記憶體儲存庫。記憶體儲存庫200包括兩個記憶體陣列210、220與兩個修復電路230、240。
在晶片探針1(chip probing 1)測試步驟中，因為測試樣本(test patterns)必須存取至記憶體單元且存取大量不同的測試樣本至記憶體之時間非常長。所以，測試樣本壓縮(test pattern compression)包括內部輸入/輸出埠壓縮(internal IOs compression)、多儲存庫壓縮(multi-bank compression)與預先擷取壓縮(pre-fetch compression)，皆使用於CP1的測試步驟。
關於輸入/輸出埠壓縮，記憶體電路中之CSL或RCSL能夠在同一時間控制八個內部輸入/輸出埠，因此八個內部輸入/輸出埠壓縮自然而然地認為是行冗餘。也就是說，一個測試樣本能夠在同一時間存取在八個CSLs上的全部單元。如圖2所示，記憶體電路中的八個內部輸入/輸出埠IO[0：7]E1可以被壓縮到一個單一已壓縮輸入/輸出埠，同理，內部輸入/輸出埠IO[8：15]E1、IO[0：7]O1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]O2可以分別地壓縮至已壓縮輸入/輸出埠IO[8]E1、IO[0]O1、IO[8]O1、IO[0]E2、IO[8]E2、IO[0]O2、IO[8]O2。
關於預先擷取壓縮，記憶體電路可以是具有4n位元預先擷取架構(亦即一個外部輸入/輸出埠存取可以擴充至四 個內部輸入/輸出埠存取)的雙倍資料頻寬二代同步動態隨機存取記憶體(Double Data Rate Two Synchronous Dynamic Random Access Memory,DDR2 SDRAM)，因此4n位元預先擷取可以壓縮至2n位元預先擷取(亦即第一及第二測試樣本可以壓縮至第一已壓縮測試樣本，且第三及第四測試樣本可以壓縮至第二已壓縮測試樣本)。
在將4n位元預先擷取壓縮至2n位元預先擷取之情況下，於圖2之實施例中，已壓縮輸入/輸出埠之測試樣本IO[0]E1、IO[8]E1、IO[0]O1、IO[8]O1被壓縮至已壓縮輸入/輸出埠IO[0]E之第一測試樣本，並且已壓縮輸入/輸出埠之測試樣本IO[0]E2、IO[8]E2、IO[0]O2、IO[8]O2被壓縮至已壓縮輸入/輸出埠IO[0]O之第二測試樣本。在將4n位元預先擷取壓縮至1n位元預先擷取之情況下，於圖2之實施例中，已壓縮輸入/輸出埠之測試樣本IO[0]E1、IO[8]E1、IO[0]O1、IO[8]O1、IO[0]E2、IO[8]E2、IO[0]O2、IO[8]O2被壓縮至已壓縮輸入/輸出埠IO[0]O之測試樣本。
關於多儲存庫壓縮，不同的記憶體儲存庫分別輸出至不同的外部輸入/輸出埠，使得不同的記憶體儲存庫能夠同步輸出已儲存測試樣本。
舉例來說，記憶體電路可以具有四個記憶體儲存庫，因此，已壓縮輸入/輸出埠IO[0]E及IO[0]O之第一已壓縮測試樣本能夠經由一個外部輸入/輸出埠XIO[0]被記憶體儲存庫所存取。依此類推，外部輸入/輸出埠XIO[1]~XIO[3]分別對應其他三個記憶體儲存庫。
因此，八個(受控於CSL的內部輸入/輸出埠)×四或八個(資料驅塊或CSLs)×四個(記憶體儲存庫)=128(或256) 位元可以經由四個外部輸入/輸出埠XIO[0]~XIO[3]來同步地被存取與測試，其中外部輸入/輸出埠XIO[0]~XIO[3]在記憶體電路內之晶粒分別代表四個不同的儲存庫。測試樣本能夠根據上述壓縮方式被壓縮。已壓縮樣本可以被存取至記憶體儲存庫之記憶體單元，並且確認是否有任何的缺陷記憶體單元(亦即瑕疵記憶體單元)存在裡面。
記憶體陣列210及220兩者具有多個排列的記憶體單元，並且記憶體單元可以分為好幾個行與列。每一個記憶體陣列210及220中的記憶體單元包括多個記憶體單元與冗餘記憶體單元。在本實施例中，修復電路230為修復記憶體陣列210之瑕疵的控制電路，並且修復電路240為修復記憶體陣列220之瑕疵的控制電路。
關於記憶體陣列210，全部冗餘行中的冗餘記憶體單元被RCSL 210R0所選取。而RCSL 210R0擴充至位於不同資料區塊之四個SCSLs 210R0_S0~210R0_S3，並且SCSLs 210R0_S0~210R0_S3中的每一個在位於對應不同列位址中的不同列分為好幾個P-SCSLs。RCSL 210R0亦能夠分為好幾個位於區域R210~R213的不同列位址的P-RCSLs 210R0_PS0~210R0_PS3。P-RCSLs 210R0_PS0~210R0_PS3中的每一個具有好幾個P-SCSLs，並且P-SCSLs位於不同的資料區塊。
記憶體陣列210之記憶體單元之列分為四個區域R210~R213，其中區域R210包括記憶體單元之區段SEC[0]~SEC[3]，區域R211包括記憶體單元之區段SEC[4]~SEC[7]，區域R212包括記憶體單元之區段SEC[8]~SEC[11]，並且區域R213包括記憶體單元之區 段SEC[12]~SEC[15]。當區域R210在正常行之相同行位址具有至少一缺陷記憶體單元時，修復電路230會選擇P-RCSLs 210R0_PS0中的記憶體單元來替代在區域R210中正常行之相同行位址的記憶體單元。行位址會在同一時間控制位於四個不同資料區塊的四個正常CSLs。亦即，行位址能夠控制對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1及IO[8：15]O1的四個正常CSLs。
如果缺陷記憶體單元位於區段SEC[2]並且缺陷記憶體單元位於對應輸入/輸出埠IO[0：7]O1、IO[8：15]E1的正常CSLs上，則修復電路230會選擇在P-RCSL 210R0_PS0之P-SCSLs上的記憶體單元來替代在區域R210中對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1及IO[8：15]O1之正常CSLs上的記憶體單元。
如果缺陷記憶體單元位於區段SEC[0]並且缺陷記憶體單元位於對應輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1及IO[8：15]O1的正常CSLs上，則修復電路230會選擇在P-RCSL 210R0_PS0之P-SCSLs上的記憶體單元來替代在區域R210中對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1及IO[8：15]O1之正常CSLs上的記憶體單元。
根據類似方式，可以推論得知在區域R211、R212或R213修復缺陷記憶體單元之方式，因此不再贅述。另外，關於記憶體陣列220與修復電路240的運作與結構能夠根據上述關於記憶體陣列210與修復電路230之說明推論得 知，因此不再贅述。
瑕疵在此定義為位於相同列區域之缺陷記憶體單元對應至相同行位址之情況。因此，在圖2實施例中，修復電路230及240中每一個皆能夠在不同區域R210~R213或R220~R223修復四個瑕疵。
[修復電路之實施例]
圖3A為根據本發明一實施例之修復電路之區塊圖。修復電路230包括四個P-RCS-FSs 310~313、兩個多工器MUX1~MUX2與比對電路320。
P-RCS-FSs 310~313中的每一個分別具有一致能熔絲3100~3130及分別具有一組行位址識別熔絲3101~3131，並且P-RCS-FSs 310~313中的每一個本身具有用來辨識所代表區域之識別(ID)。例如，P-RCS-FSs 310表示區域R210。
多工器MUX1接收來自致能熔絲3100、3110、3120及3130所輸出之致能信號(enabled signal)。多工器MUX1根據能夠將不同列區域R210、R211、R212及R213解碼之必要列位址(required row address)，輸出多個致能信號之其中一個。例如，如果區段SEC[0]有缺陷記憶體單元且列區域R210已被選擇，則必要列位址會指示多工器MUX1自致能熔絲3100輸出致能信號。從多工器MUX1所輸出之致能信號會輸入至比對電路320。
多工器MUX2接收來自行位址識別熔絲3101、3111、3121及3131所輸出之行位址信號(column address signal)。多工器MUX2根據必要列位址來輸出多個行位址信號之其中一個。例如，如果區段SEC[0]有缺陷記憶體單元且列區 域R210已被選擇，則必要列位址會指示多工器MUX2自行位址識別熔絲3101輸出行位址信號。從多工器MUX2所輸出之行位址信號會輸入至比對電路320。
比對電路320接收來自多工器MUX2所輸出的行位址信號，比對電路320接收來自多工器MUX1所輸出的致能信號，並且比對電路320接收能夠將記憶體陣列210中的全部行位址予以解碼的必要行位址。再者，比對電路320能夠根據多工器MUX2所輸出之行位址信號、多工器MUX1所輸出之致能信號與必要行位址，來使在對應列區域中之SCSLs 210R0_S0~210R0_S3的P-RCSL啟動。
舉例來說，如果區域R210在對應於輸入/輸出埠IO[0：7]E1之正常CSL上有缺陷記憶體單元且區域R210被選擇，則比對電路320會接收來自致能熔絲3100所輸出的致能信號且比對電路320會接收來自行位址識別熔絲3101所輸出的行位址信號，並且比對電路320會接收必要行位址，以便使在區域R210中的SCSLs 210R0_S0~210R0_S3之P-RCSL 210R0_PS0啟動(亦即，啟動在區段SEC[0]~SEC[3]中的SCSLs 210R0_S0~210R0_S3)。據此，在區域R210中對應於必要行位址的CSLs的記憶體單元會被SCSLs 210R0_S0~210R0_S3的P-RCSL 210R0_PS0的記憶體單元所替代。
[修復電路之另一實施例]
圖3B為根據本發明另一實施例之修復電路之區塊圖。在圖3B中的修復電路230類似於圖3A中的修復電路230，但是圖3B中的修復電路230進一步包括多個及 閘(AND gate)AND0~AND3，其中當一命中信號HIT(hit signal)為高電壓準位時，及閘AND0~AND3會使得對應於區域210中的SCSLs 210R0_S0~210R0_S312的P-RCSL啟動，並且命中信號HIT為表示開啟行選擇線的時機已經來臨。
[記憶體電路之另一實施例]
參照圖4，圖4為根據本發明另一實施例之記憶體電路之區塊圖。記憶體電路包括至少一記憶體儲存庫(memory banks)，且圖4僅繪示一個記憶體儲存庫400。記憶體儲存庫400包括兩個記憶體陣列410及420與一修復電路430。在本實施例中，修復電路430為修復記憶體陣列410及420之瑕疵的控制電路。
全部冗餘CSLs的冗餘記憶體單元被一RCSL 400R0所選擇，而RCSL 400R0會擴充至位於八個不同資料區塊之八個SCSLs 400R0_S0~400R0_S7，並且SCSLs 400R0_S0~400R0_S7中的每一個會分為好幾個對應於位在不同列位址之不同列的P-SCSLs。RCSL 400R0亦能夠分為好幾個位在區域R400~R407中不同列位址的P-RCSLs 400R0_PS0~400R0_PS7。P-RCSLs 400R0_PS0~400R0_PS7中的每一個具有好幾個在相同列區域的P-SCSLs，並且P-SCSLs位於不同資料區塊。
記憶體陣列410及420中的記憶體單元的列分為八個區域R400~R407，其中區域R400~R407分別包括記憶體單元中之區段SEC[0]~SEC[1]、SEC[2]~SEC[3]、SEC[4]~SEC[5]、SEC[6]~SEC[7]、SEC[8]~SEC[9]、SEC[10]~SEC[11]、SEC[12]~SEC[13]、與SEC[14] ~SEC[15]。
當區域R400在正常CSL的相同行位址中至少有一個缺陷記憶體單元時，修復電路430會選擇P-RCSL 400R0_PS0來替代在區域R400中的正常CSL之相同行位址上的記憶體單元。行位址能在同一時間控制位於八個不同資料區塊之八個正常CSLs。亦即，行位址能夠在同一時間控制對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]E2與IO[8：15]O2之八個正常CSLs。如果缺陷記憶體單元為位在區段SEC[2]且缺陷記憶體單元為位在對應於輸入/輸出埠IO[0：7]O1與IO[8：15]E2之正常CSLs上，則修復電路430會選擇在P-RCSL 400R0_PS1之P-SCSLs上之記憶體單元來替代在區域R401中對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]E2與IO[8：15]O2之正常CSLs上的記憶體單元。如果缺陷記憶體單元為位在區段SEC[0]且缺陷記憶體單元為位在對應於IO[0：7]E1、IO[0：7]O1、IO[8：15]E1與IO[8：15]O1，則修復電路430會選擇位於P-RCSL 400R0_S0的P-SCSLs上的記憶體單元來替代在區域R400中對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]E2與IO[8：15]O2之正常CSLs上的記憶體單元。
根據類似方式，可以推論得知在區域R402~R407或R213修復缺陷記憶體單元之方式，因此不再贅述。瑕疵在此定義為位於相同列區域之缺陷記憶體單元對應至相同行 位址之情況。因此，在圖4實施例中，修復電路430能夠在不同區域R400~R407修復八個瑕疵。
[修復電路之另一實施例]
圖5為根據本發明另一實施例之修復電路之區塊圖。修復電路430包括八個P-RCS-FSs 510~517，兩個多工器MUX1及MUX2與比對電路520。
P-RCS-FSs 510~517中的每一個分別具有一致能熔絲5100~5170及分別具有一組行位址識別熔絲5101~5171，並且P-RCS-FSs 510~517中的每一個本身具有用來辨識所代表區域之識別(ID)。例如，P-RCS-FSs 510表示區域R400。
多工器MUX1接收來自致能熔絲5100、5110、5120、5130、5140、5150、5160與5170所輸出之致能信號(enabled signal)。多工器MUX1根據能夠將不同列區域R400、R401、R402、R403、R404、R405、R406及R407其中之一解碼之必要列位址(required row address)，輸出多個致能信號之其中一個。例如，如果區段SEC[0]具有缺陷記憶體單元且列區域R400已被選擇，則必要列位址會指示多工器MUX1自致能熔絲5100輸出致能信號。從多工器MUX1所輸出之致能信號會輸入至比對電路520。
多工器MUX2接收來自行位址識別熔絲5101、5111、5121、5131、5141、5151、5161及5171所輸出之行位址信號(column address signal)。多工器MUX2根據必要列位址來輸出多個行位址信號之其中一個。例如，如果區段SEC[0]具有缺陷記憶體單元且列區域R400已被選擇，則必要列 位址會指示多工器MUX2自行位址識別熔絲5101輸出行位址信號。從多工器MUX2所輸出之行位址信號會輸入至比對電路520。
比對電路520接收來自多工器MUX2所輸出的行位址信號，比對電路520接收來自多工器MUX1所輸出的致能信號，並且比對電路520接收能夠將兩個記憶體陣列410與420中的全部行位址予以解碼的必要行位址。再者，比對電路520能夠根據多工器MUX2所輸出之行位址信號、多工器MUX1所輸出之致能信號與必要行位址，來使在對應列區域中之SCSLs 400R0_S0~400R0_S7的P-RCSL啟動。
舉例來說，如果區域R400在對應於輸入/輸出埠IO[0：7]E1之正常CSL上有缺陷記憶體單元，則比對電路520會接收來自致能熔絲5100所輸出的致能信號且比對電路520會接收來自行位址識別熔絲5101所輸出的行位址信號，並且比對電路520會接收必要行位址，以便使在區域R400中的SCSLs 400R0_S0~400R0_S7之P-RCSL 400R0_PS0啟動(亦即，啟動在區段SEC[0]~SEC[1]中的SCSLs 400R0_S0~400R0_S7)。據此，在區域R400中對應於必要行位址的CSLs的記憶體單元會被SCSLs 400R0_S0~400R0_S7的P-RCSL 400R0_PS0的記憶體單元所替代。
[記憶體電路之另一實施例]
參照圖6，圖6為根據本發明另一實施例之記憶體電路之區塊圖。記憶體電路包括至少一記憶體儲存庫(memory banks)，且圖6僅繪示一個記憶體儲存庫600 。記憶體儲存庫600包括兩個記憶體陣列610及620與一修復電路630。在本實施例中，修復電路630為修復記憶體陣列610及620之瑕疵的控制電路。
全部的冗餘CSLs的冗餘記憶體單元被一RCSL 600R0所選擇，而RCSL 600R0會擴充至位於八個不同資料區塊之八個SCSLs 600R0_S0~600R0_S7，並且SCSLs_600R0_S0~600R0_S7中的每一個會分為好幾個對應於位在不同列位址之不同列的P-SCSLs。
記憶體陣列610及620中的記憶體單元的列分為十六個區域R600~R615，其中區域R600~R615分別包括記憶體單元中的區段SEC[0]~SEC[15]之一。P-RCSLs 600R0_PS0~600R0_PS15中的每一個在相同列區域中具有好幾個P-SCSLs，並且P-SCSLs位於不同資料區塊中。
在圖6中，當區域R600在正常CSL的相同行位址中至少有一個缺陷記憶體單元時，修復電路630會選擇P-RCSL 600R0_PS0來替代在區域R600中的正常CSL之相同行位址上的記憶體單元。
在圖6實施例中，行位址能在同一時間控制位於八個不同資料區塊之八個正常CSLs。亦即，行位址能夠在同一時間控制對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]E2與IO[8：15]O2之八個正常CSLs。
如果缺陷記憶體單元為位在區段SEC[2]且缺陷記憶體單元為位在對應於輸入/輸出埠IO[0：7]O1與IO[8：15]E2之正常CSLs上，則修復電路630會選擇在 P-RCSL 600R0_PS2之P-SCSLs上之記憶體單元來替代在區域R602中對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]E2與IO[8：15]O2之正常CSLs上的記憶體單元。
如果缺陷記憶體單元為位在區段SEC[0]且缺陷記憶體單元為位在對應於IO[0：7]E1、IO[0：7]O1、IO[8：15]E1與IO[8：15]O1，則修復電路630會選擇位於P-RCSL 600R0_PS0的P-SCSLs上的記憶體單元來替代在區域R600中對應於輸入/輸出埠IO[0：7]E1、IO[0：7]O1、IO[8：15]E1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]E2與IO[8：15]O2之正常CSLs上的記憶體單元。
根據類似方式，可以推論得知在區域R601、R603~R615修復缺陷記憶體單元之方式，因此不再贅述。瑕疵在此定義為位於相同區域之缺陷記憶體單元對應至相同行位址之情況。因此，在圖6實施例中，修復電路630能夠在不同區域R600~R615修復八個瑕疵。
[修復電路之另一實施例]
圖7為根據本發明另一實施例之修復電路之區塊圖。修復電路630包括十六個P-RCS-FSs 700~715，兩個多工器MUX1及MUX2與比對電路720。
P-RCS-FSs 700~715中的每一個分別具有一致能熔絲730~745及分別具有一組行位址識別熔絲750~765，並且P-RCS-FSs 700~715中的每一個本身具有用來辨識所代表區域之識別(ID)。例如，P-RCS-FSs 700表示區域R600 。
多工器MUX1接收來自致能熔絲730~745所輸出之致能信號(enabled signal)。多工器MUX1根據能夠將不同列區域R600~R615其中之一解碼之必要列位址(required row address)，輸出多個致能信號之其中一個。例如，如果區段SEC[0]有缺陷記憶體單元且列區域R600已被選擇，則必要列位址會指示多工器MUX1自致能熔絲700輸出致能信號。從多工器MUX1所輸出之致能信號會輸入至比對電路720。
多工器MUX2接收來自行位址識別熔絲750~765所輸出之行位址信號(column address signal)。多工器MUX2根據必要列位址來輸出多個行位址信號之其中一個，必要列位址表示至少一缺陷記憶體單元之列位址。例如，如果區段SEC[0]有缺陷記憶體單元且列區域R600已被選擇，則必要列位址會指示多工器MUX2自行位址識別熔絲750輸出行位址信號。從多工器MUX2所輸出之行位址信號會輸入至比對電路720。
比對電路720接收來自多工器MUX2所輸出的行位址信號，比對電路520接收來自多工器MUX1所輸出的致能信號，並且比對電路520接收能夠將兩個記憶體陣列610與620中的全部行位址予以解碼的必要行位址。再者，比對電路520能夠根據多工器MUX2所輸出之行位址信號、多工器MUX1所輸出之致能信號與必要行位址，來使在對應列區域中之SCSLs 600R0_S0~600R0_S7的P-RCSL啟動。
舉例來說，如果區域R600在對應於輸入/輸出埠 IO[0：7]E1之正常CSL上有缺陷記憶體單元，則比對電路720會接收來自致能熔絲730所輸出的致能信號且比對電路720會接收來自行位址識別熔絲750所輸出的行位址信號，並且比對電路720會接收必要行位址，以便使在區域R600中的SCSLs 600R0_S0~600R0_S7之P-RCSL 600R0_PS0啟動(亦即，啟動在區段SEC[0]中的SCSLs 600R0_S0~600R0_S7)。據此，在區域R600中對應於必要行位址的CSLs的記憶體單元會被SCSLs 600R0_S0~600R0_S7的P-RCSL 600R0_PS0的記憶體單元所替代。
[記憶體電路之另一實施例]
參照圖8，圖8為根據本發明另一實施例之記憶體電路之區塊圖。須說明的是，關於本實施中之P-RCSLs，必要時請參照圖4或圖6實施例來對應本實施例，以更清楚了解本實施例之揭露內容。記憶體電路包括至少一記憶體儲存庫(memory banks)，且圖8僅繪示一個記憶體儲存庫A00。記憶體儲存庫A00包括一個記憶體陣列A10與兩個修復電路A30及A40。在本實施例中，修復電路A30及A40為修復記憶體陣列A10之瑕疵的控制電路。
具體來說，修復電路A30及A40中之每一個控制記憶體陣列A10中的缺陷記憶體單元的修復部分。例如，修復電路A30用以控制來修復對應於輸入/輸出埠IO[0：7]E1、IO[8：15]E1、IO[0：7]E2及IO[8：15]E2之缺陷記憶體單元，並且修復電路A40用以控制來修復對應於輸入/輸出埠IO[0：7]O1、IO[8：15]O1、IO[0：7]O2及 IO[8：15]O2之缺陷記憶體單元
全部冗餘CSLs中的部分冗餘記憶體單元被多個RCSLs A00R0~A00R1其中之一所選擇，而RCSLs A00R0~A00R1會擴充至位於不同資料區塊之四個SCSLs A00R0_S0~A00R0_S3與四個SCSLs A00R1_S0~A00R1_S3，並且SCSLs A00R0_S0~A00R0_S3與A00R1_S0~A00R1_S3中的每一個會分為好幾個對應於位在不同列位址之不同列的P-SCSLs。
記憶體陣列A10中的記憶體單元的列分為四個區域RA00~RA03，其中區域RA00~RA03分別包括記憶體單元內的區段SEC[0]~SEC[15]的其中四個。P-RCSLs中的每一個在相同列區域中具有好幾個P-SCSLs，並且P-SCSLs位於不同資料區塊中。
選擇信號SA0會被輸入至修復電路A30及A40，其中選擇信號SA0會決定區段SEC[0]~SEC[15]的其中四個被包含進四個區域RA00~RA03。例如，選擇信號SA0決定了區域RA00~RA03中的每一個具有四個區段，其中區段中的列位址具有兩個相同的最高有效位元(most significant bits)，或兩個相同的最低有效位元(less significant bits)。然而，本發明並不以此為限，在其它實施例中，選擇信號SA0決定了區域RA00~RA03中的每一個具有四個隨機的區段(亦即，區域RA00~RA03中的每一個包含了四個隨機區段)。
當修復電路A30及A40不能修復記憶體儲存庫400中的全部瑕疵時，則選擇信號SA0的值會被更改。因此，四個區域RA00~RA03中之每四個現有區段(current sections) 與四個區域RA00~RA035中之每四個先前區段(previous sections)並不相同，且會提高修復全部瑕疵的機率。進一步來說，選擇信號SA0的預設值決定了區域RA00~RA03分別具有四個區段SEC[0]~SEC[3]、SEC[4]~SEC[7]、SEC[8]~SEC[11]及SEC[12]~SEC[15]。須注意的是，選擇信號SA0的預設值並非用以限制本發明。
在圖8中，關於輸入/輸出埠IO[0：7]E1、IO[8：15]E1、IO[0：7]E2及IO[8：15]E2，當區域RA00在正常行的相同行位址上具有至少一個缺陷記憶體單元時，修復電路A30會選擇P-RCSL的記憶體單元來替代在區域RA00中正常行之相同行位址上之記憶體單元。關於輸入/輸出埠IO[0：7]O1、IO[8：15]O1、IO[0：7]O2及IO[8：15]O2，當區域RA00在正常行的相同行位址上具有至少一個缺陷記憶體單元時，修復電路A40會選擇P-RCSL A00R1_PS0的記憶體單元來替代在區域RA00中正常行之相同行位址上之記憶體單元。
在圖8實施例中，一個行位址能夠在同一時間控制位於四個不同資料區塊的四個正常CSLs。亦即，行位址能夠控制對應於輸入/輸出埠IO[0：7]E1、IO[8：15]E1、IO[0：7]E2及IO[8：15]E2之四個正常CSLs，或者控制對應於輸入/輸出埠IO[0：7]O1、IO[8：15]O1、IO[0：7]O2及IO[8：15]O2之四個正常CSLs。
如果缺陷記憶體單元為位在對應於區段SEC[0]~SEC[1]、SEC[4]~SEC[5]之輸入/輸出埠IO[0：7]E1且對應於區段SEC[2]~SEC[3]、SEC[6]~SEC[7]之輸入/輸出埠IO[0：7]E1的正常CSLs，則當選擇信號SA0決定了區域RA00~RA03分別具有四個區段SEC[0]~SEC[3]、SEC[4] ~SEC[7]、SEC[8]~SEC[11]及SEC[12]~SEC[15]時，修復電路A30無法個別地修復在區域RA00或RA01中其中一個的缺陷。據此，選擇信號SA0的值會被更改以決定區域RA00~RA03分別具有四個區段SEC[0]~SEC[1]與SEC[4]~SEC[5]、SEC[2]~SEC[3]與SEC[6]~SEC[7]、SEC[8]~SEC[9]與SEC[12]~SEC[13]、SEC[10]~SEC[11]與SEC[14]~SEC[15]。之後，修復電路A30會選擇在P-RCSL之P-SCSLs上的記憶體單元來替代對應於在區域RA00內之輸入/輸出埠IO[0：7]E1、IO[8：15]E1、IO[0：7]E2及IO[8：15]E2的正常CSLs上之記憶體單元。當然，當選擇信號SA0之預設值沒有更改時，可以藉由將修復電路A30程式化來修復缺陷，但這比更改選擇信號SA0之設定多使用了兩個P-RCSLs。
根據類似方式，可以推論得知在區域RA02~RA03修復缺陷記憶體單元之方式，因此不再贅述。瑕疵在此定義為位於相同區域之缺陷記憶體單元對應至相同行位址之情況。因此，在圖8實施例中，修復電路A30或A40能夠在不同區域RA00~RA03修復四個瑕疵，但是由於選擇信號SA0之控制，修復電路A30或A40能夠等效地在區域RA00~RA03之一修復四個缺陷。
圖9為根據本發明另一實施例之修復電路之區塊圖。修復電路A30包括四個P-RCS-FSs B10~B13，三個多工器MUX1~MUX3與比對電路B20。
P-RCS-FSs B10~B13中的每一個分別具有一致能熔絲B100~B130及分別具有一組行位址識別熔絲B101~B131，並且P-RCS-FSs B10~B13中的每一個本身具有用 來辨識所代表區域之識別(ID)。例如，P-RCS-FSs B10表示區域RA00。
多工器MUX3接收能夠將區域RA00~RA03與在同一列區域之區段予以解碼之必要列位址，並且根據能夠在每一個列區域中決定區段之選擇信號SA0來輸出必要列位址之部分位元。在本實施例中，必要列位址具有四個位元，並且選擇信號SA0具有兩個位元。多工器MUX3根據選擇信號SA0輸出必要列位址之兩個選擇位元(selected bits)。如上所述，選擇信號SA0之值可以被更改，以便增加修復缺陷的機率。
多工器MUX1接收來自致能熔絲B100、B110、B120、B130所輸出之致能信號(enabled signal)。多工器MUX1根據必要列位址之兩個選擇位元來輸出致能信號之一。
多工器MUX2接收來自行位址識別熔絲B101、B111、B121及B131所輸出之行位址信號(column address signal)。多工器MUX2根據必要列位址之兩個選擇位元來輸出一組行位址信號。
比對電路B20接收來自多工器MUX2所輸出的行位址信號，比對電路B20接收來自多工器MUX1所輸出的致能信號，並且比對電路B20接收必要行位址，其中必要行位址表示在對應於輸入/輸出埠IO[0：7]E1、IO[8：15]E1、IO[0：7]E2及IO[8：15]E2之正常CSLs之一上的至少一缺陷記憶體單元的行位址。再者，比對電路B20能夠根據多工器MUX2所輸出之行位址信號、多工器MUX1所輸出之致能信號與必要行位址，來使在對應列區域中之SCSLs A00R0_S0~A00R0_S3的P-RCSL啟 動。
舉例來說，當選擇信號SA0之預設值決定了區域RA00具有四個區段SEC[0]、SEC[4]、SEC[8]及SEC[12]，區域RA00在對應於輸入/輸出埠IO[0：7]E1之正常行上具有缺陷記憶體單元。接著，比對電路B20會接收自致能熔絲B100所輸出的致能信號，比對電路B20接收來自行位址識別熔絲B101所輸出之行位址信號(column address signal)，並且比對電路B20接收必要行位址，以致能使在區域RA00中之SCSLs A00R0_S0~A00R0_S3的P-RCSL啟動。據此，在區域RA00中對應於必要行位址之CSLs上的記憶體單元會被SCSLs A00R0_S0~A00R0_S3的P-RCSL之記憶體單元所替代。
雖然圖9僅說明修復電路A30之運作與結構，但是關於修復電路A40的運作與結構可以根據修復電路A30之說明來推論得知，因此在此不再贅述。
[記憶體電路的修復方法之實施例]
圖10為根據本發明一實施例之記憶體電路的修復方法之流程圖。記憶體電路包括具有記憶體單元與至少一修復電路之複數行(columns)。具有記憶體單元之行包括多個具有正常記憶體單元、冗餘記憶體單元之第一與第二SCSLs之正常CSLs，其中第一與第二SCSLs可從RCSL擴充而來。SCSL中的每一個可以在不同的資料區塊或列位址分為好幾個P-SCSLs。
在步驟S1200中，設定選擇信號之預設值。在步驟S1201中，將已壓縮測試樣本寫入記憶體單元。在步驟S1202中，讀取記憶體單元之已儲存值以尋找記憶體單元中的Z 個缺陷記憶體單元。
在步驟S1203中，根據選擇信號，記憶體單元之X列形成第一區域，並且記憶體單元之Y列形成第二區域，其中X與Y為大於零之正整數。RCSL在對應第一及第二區域分別分為第一及第二P-RCSLs，並且在不同列位址上具有好幾個P-SCSLs。
在步驟S1204中，決定記憶體單元中的Z個缺陷記憶體單元是否能夠被修復，其中Z為正整數。如果記憶體單元中的Z個缺陷記憶體單元能夠被修復，則執行步驟S1205；否則，執行步驟S1206。
在步驟S1206中，選擇信號之值被更改成相異於選擇信號之先前值，並且執行完步驟S1206後，修復方法會回復至步驟S1203。
在步驟S1205中，決定Z個缺陷記憶體單元是否位於第一區域或第二區域。如果缺陷記憶體單元位於第一區域，則執行步驟S1207；如果缺陷記憶體單元位於第一區域，則執行步驟S1208。
在步驟S1207中，修復電路藉由在第一P-RCSL上的冗餘記憶體單元來替代對應於在必要行位址之正常CSLs上的記憶體單元，其中必要行位址為具有Z個缺陷記憶體單元之行位址。
在步驟S1208中，修復電路藉由在第二P-RCSL上的冗餘記憶體單元來替代對應於在必要行位址之正常CSLs上的記憶體單元，其中必要行位址為具有Z個缺陷記憶體單元之行位址。
〔實施例的可能功效〕
綜上所述，本發明實施例所提供之具新穎性的修復方法與電路，其中輸入/輸出埠壓縮方式能夠在晶片探針1(CP1)測試期間用來減少存取時間，並且每一個RCSL能夠分為好幾個P-RCSLs，其中P-RCSLs分別用來修復對應區域之缺陷。基於以上所述之修復方法，記憶體電路能夠減少RCSLs的數量。此外，可變區域分割方式也能應用於此，以便能夠增加修復記憶體電路之缺陷之機率。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。
100、200、400、600‧‧‧記憶體儲存庫
210、220‧‧‧記憶體陣列
210R0‧‧‧冗餘行選擇線
210R0_S0~210R0_S3‧‧‧備份行選擇線
210R0_PS0~210R0_PS3‧‧‧部分冗餘行選擇線
230、240‧‧‧修復電路
310~313‧‧‧部分冗餘行選擇熔絲組
3100~3130‧‧‧致能熔絲
3101~3131‧‧‧行位址識別熔絲
320‧‧‧比對電路
410、420‧‧‧記憶體陣列
430‧‧‧修復電路
400R0‧‧‧冗餘行選擇線
400R0_S0~400R0_S7‧‧‧備份行選擇線
400R0_PS0~400R0_PS7‧‧‧部分冗餘行選擇線
10R0~10R7‧‧‧冗餘行選擇線
10FS0~10FS7‧‧‧冗餘行選擇熔絲組
510~517‧‧‧部分冗餘行選擇熔絲組
5100~5170‧‧‧致能熔絲
5101~5171‧‧‧行位址識別熔絲
520‧‧‧比對電路
610、620‧‧‧記憶體陣列
630‧‧‧修復電路
600R0‧‧‧冗餘行選擇線
600R0_S0~600R0_S7‧‧‧備份行選擇線
600R0_PS0~600R0_PS15‧‧‧部分備份行選擇線
700~715‧‧‧部分冗餘行選擇熔絲組
720‧‧‧比對電路
730~745‧‧‧致能熔絲
750~765‧‧‧行位址識別熔絲
A00‧‧‧記憶體儲存庫
A00R0~A00R1‧‧‧冗餘行選擇線
A00R0_S0~A00R0_S3、A00R1_S0~A00R1_S3‧‧‧備份行選擇線
A10‧‧‧記憶體陣列
A30、A40‧‧‧修復電路
AND0~AND3‧‧‧及閘
B10~B13‧‧‧部分冗餘行選擇熔絲組
B100~B130‧‧‧致能熔絲
B101~B131‧‧‧行位址識別熔絲
B20‧‧‧比對電路
HIT‧‧‧命中信號
MUX1~MUX3‧‧‧多工器
IO[0：7]E1、IO[0：7]O1、IO[8：15]E1、IO[8：15]O1、IO[0：7]E2、IO[0：7]O2、IO[8：15]E2、IO[8：15]O2‧‧‧輸入/輸出埠
R210~R213‧‧‧區域
R220~R223‧‧‧區域
R400~R407‧‧‧區域
R600~R615‧‧‧區域
RA00~RA03‧‧‧區域
S1200~S1208‧‧‧步驟
SA0‧‧‧選擇信號
SEC[0]~SEC[15]‧‧‧區段
上文已參考隨附圖式來詳細地說明本發明之具體實施例，藉此可對本發明更為明白，在該等圖式中：
圖1為習知記憶體電路之區塊圖。
圖2為根據本發明之一實施例之記憶體電路之區塊圖。
圖3A為根據本發明一實施例之修復電路之區塊圖。
圖3B為根據本發明另一實施例之修復電路之區塊圖。
圖4為根據本發明另一實施例之記憶體電路之區塊圖。
圖5為根據本發明另一實施例之修復電路之區塊圖。
圖6為根據本發明另一實施例之記憶體電路之區塊圖。
圖7為根據本發明另一實施例之修復電路之區塊圖。
圖8為根據本發明另一實施例之記憶體電路之區塊 圖。
圖9為根據本發明另一實施例之修復電路之區塊圖。
圖10為根據本發明一實施例之記憶體電路的修復方法之流程圖。
S1200~S1208‧‧‧步驟

Claims (19)

  1. 一種用於一記憶體電路的修復方法，其中該記憶體電路包括具有記憶體單元之複數行與至少一修復電路，具有記憶體單元之該些行包括具有正常記憶體單元之複數正常行選擇線與具有冗餘記憶單元之一第一備份行選擇線及具有冗餘記憶單元之一第二備份行選擇線，其中該第一與該第二備份行選擇線自一冗餘行選擇線擴充而來，每一該備份行選擇線在不同列位址分為複數部分備份行選擇線，該修復方法包括：形成具有X列記憶單元之一第一區域與具有Y列記憶單元之一第二區域，其中X與Y為大於0之正整數，並且該冗餘行選擇線分別對應於該第一區域與該第二區域而分為一第一部分冗餘行選擇線及一第二部分冗餘行選擇線，且該冗餘行選擇線在不同列位址具有複數部分備份行選擇線；決定Z個缺陷記憶體單元是否位於該第一區域或該第二區域，其中Z為正整數；如果Z個缺陷記憶體單元為位於該第一區域，該修復電路會以在該第一部分冗餘行選擇線上之該些冗餘記憶體單元來取代對應於一必要行位址之該些正常行選擇線上之該些正常記憶體單元，其中該必要行位址為具有Z個缺陷記憶單元之一行位址；以及如果Z個缺陷記憶體單元為位於該第二區域，該修復電路會以在該第二部分冗餘行選擇線上之該些冗餘記憶體單元來取代對應於該必要行位址之該些正常行選擇線上之該些正常記憶體單元。
  2. 如申請專利範圍第1項所述之用於一記憶體電路的修復方法，其中該第一區域與該第二區域根據一選擇信號而形成。
  3. 如申請專利範圍第2項所述之用於一記憶體電路的修復方法，更包括：設定該選擇信號之一預設值；決定該些記憶體單元之Z個缺陷記憶體單元是否能夠被修復；以及如果該些記憶體單元之Z個缺陷記憶體單元不能夠被修復，更改該選擇信號之一數值而使其相異於該選擇信號之先前數值，並且該修復方法回復至形成一第一區域與一第二區域之步驟。
  4. 如申請專利範圍第1項所述之用於一記憶體電路的修復方法，更包括：寫入已壓縮測試樣本至該些記憶體單元；以及讀取該些記憶體單元之已壓縮儲存數值，以尋找該些記憶體單元中之Z個缺陷記憶體單元之位置。
  5. 如申請專利範圍第1項所述之用於一記憶體電路的修復方法，其中X等於Y。
  6. 如申請專利範圍第3項所述之用於一記憶體電路的修復方法，其中對應於該些記憶體單元之每一X列中的列位址之部分位元為相等，並且對應於該些記憶體單元之每一Y列中的列位址之部分位元為相等。
  7. 一種記憶體電路，包括：具有記憶體單元之複數行，其中具有記憶體單元之該些行包括具有正常記憶體單元之複數正常行選擇線與具有冗餘記憶單元之一第一備份行選擇線及具有冗餘記憶單 元之一第二備份行選擇線，其中該第一與該第二備份行選擇線自一冗餘行選擇線擴充而來，每一該備份行選擇線在不同列位址分為複數部分備份行選擇線，且形成具有X列記憶單元之一第一區域與具有Y列記憶單元之一第二區域，其中X與Y為大於0之正整數，並且該冗餘行選擇線分別對應於該第一區域與該第二區域而分為一第一部分冗餘行選擇線及一第二部分冗餘行選擇線，且該冗餘行選擇線在不同列位址具有複數部分備份行選擇線；以及至少一修復電路，耦接該冗餘行選擇線，如果Z個缺陷記憶體單元為位於該第一區域，該修復電路會以在該第一部分冗餘行選擇線上之該些冗餘記憶體單元來取代對應於一必要行位址之該些正常行選擇線上之該些正常記憶體單元，如果Z個缺陷記憶體單元為位於該第二區域，該修復電路會以在該第二部分冗餘行選擇線上之該些冗餘記憶體單元來取代對應於該必要行位址之該些正常行選擇線上之該些正常記憶體單元，其中該必要行位址為具有Z個缺陷記憶單元之一行位址。
  8. 如申請專利範圍第7項所述之記憶體電路，其中該第一區域與該第二區域根據一選擇信號而形成。
  9. 如申請專利範圍第7項所述之記憶體電路，其中該選擇信號之一預設值被設定，如果該些記憶體單元之Z個缺陷記憶體單元不能夠被修復，更改該選擇信號之一數值而使其相異於該選擇信號之先前數值，並且該修復電路嘗試再度修復Z個缺陷記憶體單元。
  10. 如申請專利範圍第7項所述之記憶體電路，其中將已壓縮測 試樣本寫入至該些記憶體單元，並且讀取該些記憶體單元之已壓縮儲存數值，以尋找該些記憶體單元中之Z個缺陷記憶體單元之位置。
  11. 如申請專利範圍第7項所述之記憶體電路，其中X等於Y。
  12. 如申請專利範圍第7項所述之記憶體電路，對應於該些記憶體單元之每一X列中的列位址之部分位元為相等，並且對應於該些記憶體單元之每一Y列中的列位址之部分位元為相等。
  13. 如申請專利範圍第7項所述之記憶體電路，其中該修復電路包括：一第一部分冗餘行選擇熔絲組，對應於該第一區域，具有一第一致能熔絲與複數第一行位址識別熔絲；一第二部分冗餘行選擇熔絲組，對應於該第二區域，具有一第二致能熔絲與複數第二行位址識別熔絲；一第一多工器，耦接該第一致能熔絲與該第二致能熔絲，用以根據一必要列位址來輸出自該第一與該第二致能熔絲所輸出之多個致能信號之一，其中該必要列位址為具有Z個缺陷記憶體單元之一列位址；一第二多工器，耦接該第一行位址識別熔絲與該第二行位址識別熔絲，用以根據該必要列位址來輸出自該第一與該第二行位址識別熔絲所輸出之多個行位址信號之一；以及一比對電路，耦接該第一與該第二多工器，用以根據自該第二多工器所輸出之該行位址信號、自該第一多工器所輸出之該致能信號與該必要行位址，使該第一或該第二部 分冗餘行選擇線之該些備份行選擇線啟動。
  14. 如申請專利範圍第13項所述之記憶體電路，其中該修復電路進一步包括：複數及閘，耦接該比對電路，用以接收一命中信號與該比對電路之輸出。
  15. 如申請專利範圍第12項所述之記憶體電路，其中該修復電路包括：一第一部分冗餘行選擇熔絲組，對應於該第一區域，具有一第一致能熔絲與複數第一行位址識別熔絲；一第二部分冗餘行選擇熔絲組，對應於該第二區域，具有一第二致能熔絲與複數第二行位址識別熔絲；一第一多工器，耦接該第一致能熔絲與該第二致能熔絲，用以根據一必要列位址來輸出自該第一與該第二致能熔絲所輸出之多個致能信號之一，其中該必要列位址為具有Z個缺陷記憶體單元之一列位址；一第二多工器，耦接該第一行位址識別熔絲與該第二行位址識別熔絲，用以根據該必要列位址來輸出自該第一與該第二行位址識別熔絲所輸出之多個行位址信號之一；一第三多工器，用以根據該選擇信號來輸出該必要列位址之部分位元；以及一比對電路，耦接該第一與該第二多工器，用以根據自該第二多工器所輸出之該行位址信號、自該第一多工器所輸出之該致能信號與該必要行位址，使該第一或該第二部分冗餘行選擇線之該些備份行選擇線啟動。
  16. 如申請專利範圍第15項所述之記憶體電路，其中該修復電路進一步包括： 複數及閘，耦接該比對電路，用以接收一命中信號與該比對電路之輸出。
  17. 一種用於一記憶體電路的修復電路，該記憶體電路包括具有記憶體單元之複數行，其中具有記憶體單元之該些行包括具有正常記憶體單元之複數正常行選擇線與具有冗餘記憶單元之一第一備份行選擇線及具有冗餘記憶單元之一第二備份行選擇線，其中該第一與該第二備份行選擇線自一冗餘行選擇線擴充而來，每一該備份行選擇線在不同列位址分為複數部分備份行選擇線，且形成具有X列記憶單元之一第一區域與具有Y列記憶單元之一第二區域，其中X與Y為大於0之正整數，並且該冗餘行選擇線分別對應於該第一區域與該第二區域而分為一第一部分冗餘行選擇線及一第二部分冗餘行選擇線，且該冗餘行選擇線在不同列位址具有複數部分備份行選擇線，並且該修復電路包括：一第一部分冗餘行選擇熔絲組，對應於該第一區域，具有一第一致能熔絲與複數第一行位址識別熔絲；一第二部分冗餘行選擇熔絲組，對應於該第二區域，具有一第二致能熔絲與複數第二行位址識別熔絲；一第一多工器，耦接該第一致能熔絲與該第二致能熔絲，用以根據一必要列位址來輸出自該第一與該第二致能熔絲所輸出之多個致能信號之一，其中該必要列位址為具有Z個缺陷記憶體單元之一列位址；一第二多工器，耦接該第一行位址識別熔絲與該第二行位址識別熔絲，用以根據該必要列位址來輸出自該第一與該第二行位址識別熔絲所輸出之多個行位址信號之一；以及 一比對電路，耦接該第一與該第二多工器，用以根據自該第二多工器所輸出之該行位址信號、自該第一多工器所輸出之該致能信號與該必要行位址，使該第一或該第二部分冗餘行選擇線之該些備份行選擇線啟動。
  18. 如申請專利範圍第17項所述之用於一記憶體電路的修復電路，進一步包括：一第三多工器，用以根據該選擇信號來輸出該必要列位址之部分位元，其中該必要列位址之部分位元被輸入至該第一多工器與該第二多工器。
  19. 如申請專利範圍第17項所述之用於一記憶體電路的修復電路，進一步包括：複數及閘，耦接該比對電路，用以接收一命中信號與該比對電路之輸出。
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