JP2009500780A - 半導体メモリのための修復装置および修復方法 - Google Patents

Abstract

第一のメモリセルアレイと、第一の冗長セルアレイと、第一のメモリセルアレイにおける少なくとも一つの不良メモリセルを指定している第一のアドレスを不揮発的に格納するように構成されている修復回路と、を含む半導体メモリデバイスのための修復装置および修復方法である。第一の揮発性キャッシュは、少なくとも一つの不良メモリセルを指定している第一のアドレスに対応する第一のキャッシュアドレスを格納する。修復回路は、第一のメモリセルアレイの少なくとも一つの不良メモリセルを示している第一のアドレスを、第一の揮発性キャッシュへ配信する。第一のメモリアクセスが第一のキャッシュアドレスに対応する場合に、マッチ回路は、第一のメモリセルアレイ内の少なくとも一つの不良メモリセルの代わりに第一の冗長セルアレイからの少なくとも一つの冗長メモリセルを用いる。
【選択図】図４

Description

本発明は、半導体メモリに関し、更に詳しくは、メモリブロックをテストし、割り当てられていない予備のメモリブロックを不良メモリブロックに再割当することによって、半導体メモリにおける動的検査と動的修復を行う技術に関する。

半導体メモリは、一般的に行と列に配置された多数のメモリセルから構成される。各メモリセルは、「１」または「０」のビット形式のデジタル情報を格納するように構成されている。メモリセルに１ビットを書き込む（すなわち、格納）には、セルの行（行アドレス）と列（列アドレス）を識別するための部分を持つバイナリメモリアドレスが、半導体メモリ内のアドレス回路に供給され、セルがアクティブ化され、その後セルにそのビットが書き込まれる。同様に、メモリセルから１ビット読み出す（すなわち、取得）には、セルのメモリアドレスを用いて再度アクティブ化され、その後セルから該当ビットが出力される。

半導体メモリは、通常、製造後、不良メモリセル（すなわち、信頼のある書き込みができないセルまたは、信頼のある読み出しができないセル、のようなセル）を含んでいるか否か検査される。通常、半導体メモリが不良メモリセルを含んでいることが判明したとき、半導体メモリ内に冗長な列または行として構成される冗長メモリセルと、該不良メモリセルを置き換えることによってメモリを修復するという試みが行われる。

従来、不良メモリセルを含む半導体メモリを修復するために冗長行が用いられる場合、
不良セルの行アドレスは、チップ上の不揮発性素子（例えばフューズやアンチフューズまたはフラッシュメモリセルのまとまり）をプログラムすることによって作られた半導体メモリを備える、チップ上に永久的に（一般的にプレデコードされた形式で）格納される。その後、半導体メモリが通常動作する間、メモリのアドレス回路がチップ上に格納された行アドレスに対応する行アドレスを含むメモリアドレスを受信すると、受信したメモリアドレスによって識別されるメモリセルの代わりに、メモリ内の冗長回路は冗長行内の冗長メモリセルをアクセスさせるようにする。不良セル行内の全てのメモリセルは同じ行アドレスであるため、不良セル行における全てのセルは、有効・無効に関わらず冗長行内の冗長メモリセルによって置き換えられる。

同様に、半導体メモリを修復するために冗長列が用いられる場合、不良セルの列アドレスは、チップ上の不揮発性素子をプログラムすることによって、チップ上に永久的に（一般的にプレデコードされた形式で）格納される。その後、半導体メモリが通常動作する間、メモリのアドレス回路がチップ上に格納された列アドレスに対応する列アドレスを含むメモリアドレスを受信すると、メモリ内の冗長回路は、受信したメモリアドレスによって識別されるメモリセルの代わりに、冗長列内の冗長メモリセルをアクセスさせるようにする。不良セル列内の全てのメモリセルは同じ列アドレスであるため、不良セル列における全てのセルは、有効・無効に関わらず冗長列内の冗長メモリセルによって置き換えられる。

上述の冗長行および列を用いた半導体メモリの修復方法は良く知られた技術であり、米国特許４，４５９，６８５， 米国特許４，５９８，３８８， 米国特許４，６０１，０１９， 米国特許５，０３１，１５１， 米国特許５，２５７，２２９， 米国特許５，２６８，８６６， 米国特許５，２７０，９７６， 米国特許５，２８７，３１０， 米国特許５，３５５，３４０， 米国特許５，３９６，１２４， 米国特許５，４２２，８５０， 米国特許５，４７１，４２６， 米国特許５，５０２，６７４， 米国特許５，５１１，０２８， 米国特許５，５４４，１０６， 米国特許5,572,470, 米国特許５，５７２，４７１， 米国特許５，５８３，４６３ ， 米国特許6,199,177に様々な形式で記載されている。また、米国特許６，１２５，０６７ および米国特許６，００５，８１３は冗長予備アレイ（ｓｕｂａｒｒａｙ）を用いた半導体メモリの修復について開示している。

行、列、予備行および予備列のような冗長メモリ素子を用いる半導体メモリを修復することにおいて生じる問題は、通常そのような修復が製造と検査プロセスにおけるある点において行われるということである。これは主として、不良メモリ素子を置き換えるために、不揮発性素子（例えば、フューズ、アンチフューズまたはフラッシュメモリセルのまとまり）をプログラムすることで、冗長予備メモリ素子を再割当することにより行なわれる。

これらの不揮発性素子をプログラムするためには、通常電圧（例えば動作電圧）より高い電圧が必要である。このように、比較的高い電圧はフューズまたはアンチフューズまたは、プログラムフラッシュメモリセルに選択的に衝撃（ｂｌｏｗ）を与える可能性がある。この比較的高い電圧のために、通常、不揮発性素子は、そのようにきわめて高い電圧や電流によって永久的にダメージを受ける高感度なデバイスから距離を保って配置される必要がある。一般的に、これらの不揮発性素子は、最小の特徴的な空間サイズ（ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｄｉｍｅｎｓｉｏｎｓ）で形成しない。それゆえ、これらの不揮発性素子は、メモリセルが連続的に生成される場合に必要となる、空間サイズを減少させるのに貢献しない。メモリセルのアクセス回数が増加するに伴い、アドレスおよびデータ値の伝搬時間はクリティカルになる。したがって、冗長メモリ修復ブロックのメモリアクセス回数を短縮するために、不揮発的に格納されたメモリ修復情報を、より迅速にメモリアドレス回路が利用可能とするようにする方法及びシステムが求められる。

半導体メモリを修復するための装置および方法を提供する。本発明の一態様によれば、メモリデバイスにおける一連のメモリセルの修復の方法は、メモリデバイスにおいて、メモリセルの第一アレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを格納するための一群のプログラム可能な素子を、不揮発的にプログラムすることを含む。少なくとも一つの不良メモリセルを示している前記第一のアドレスは、第一のキャッシュアドレスとして揮発的に格納される。第一のメモリアクセスが前記第一のキャッシュアドレスに対応する場合、少なくとも一つの冗長メモリセルは、少なくとも一つの不良メモリセルに置き換えられる。

本発明の他の一態様によれば、メモリデバイス修復回路を提供する。修復回路は、複数のアンチフューズと、メモリデバイスにおける連続的なメモリセルを修復するためのプログラムデータに応じて、該複数のアンチフューズを不揮発的にプログラムするように構成されたプログラミングロジックとを含むことを特徴とする。更に前記修復回路はメモリセルの第一アレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを不揮発的に格納するように構成された第一のアンチフューズロジックを含む。更に、第一のアンチフューズロジックは、メモリデバイス上の第一の揮発性キャッシュに、少なくとも一つの不良メモリセルを示す前記第一のアドレスを配信するように構成されている。

更に、本発明のさらに他の態様によれば、メモリ装置を提供する。このメモリデバイスは第一のメモリセルアレイと第一の冗長セルアレイを含む。修復回路は、前記第一のメモリセルアレイにおける少なくとも一つの不良（または欠陥）メモリセルを示す第一のアドレスを不揮発的に格納するように構成される。第一の揮発性キャッシュは、少なくとも一つの不良メモリセルを示している第一のアドレスに対応する第一のキャッシュアドレスを格納するように構成される。更に、修復回路は、第一のメモリセルアレイの少なくとも一つの不良メモリセルを示す前記第一のアドレスを、メモリデバイス上の前記第一の揮発性キャッシュに配信するように構成される。更に、メモリデバイスは、第一のメモリアクセスが前記第一のキャッシュアドレスに対応する場合に、前記第一のメモリセルアレイにおける少なくとも一つの不良メモリセルの代わりに、前記第一の冗長セルアレイからの少なくとも一つの冗長メモリセルを置き換えるように構成されたマッチ回路を含むことを特徴とする。

更に、本発明の一態様によれば、メモリデバイスがその上に製造される半導体基板が提供される。この半導体基板は第一のメモリセルアレイと、第一の冗長セルアレイと、該第一のメモリセルアレイにおいて少なくとも一つの不良メモリセルを示す第一のアドレスを不揮発的に格納するように構成された修復回路とを含むメモリデバイスを備える。第一の揮発性キャッシュは、少なくとも一つの不良メモリセルを示す第一のアドレスに対応する第一のキャッシュアドレスを格納し、修復回路は、第一のメモリセルアレイの少なくとも一つの不良メモリセルを示す前記第一のアドレスを、メモリデバイス上の第一の揮発性キャッシュに配信する。マッチ回路は、第一のメモリアクセスが第一のキャッシュアドレスに対応する場合に、前記第一のメモリセルアレイにおける少なくとも一つの不良メモリセルの代わりに、第一の冗長セルアレイからの少なくとも一つの冗長メモリセルを使う。

更に、本発明の一態様によれば、電子システムが提供される。この電子システムは、入力デバイス、出力デバイス、メモリデバイスおよびプロセッサデバイスのうちの少なくとも一つがメモリデバイスを含み、入力デバイスと、出力デバイスと、メモリデバイスと、前記入出力デバイス、前記メモリデバイスに接続するプロセッサデバイスとを含む。

図面には、この発明を実施するためのベストモードと現在考えられるものを図示する。
以下、本発明の以下の詳細な説明において、この説明の一部を形成する、図面を参照する。そして、その図面には、例示として、この発明が実施される特定の実施例が示される。本実施の形態は、当業者が本発明を実施するのに十分に詳細に開示することを目的とする。本発明の他の実施の形態が本発明の範囲から逸脱せずに構成されてもよい。以下の詳細の説明は本発明を限定するものではなく、本発明の範囲は添付の請求の範囲によってのみ規定されるものである。

図１は、本発明の実施例であるメモリデバイスのブロック図を示すものである。メモリデバイス１００の様々な面で従来のメモリデバイスと同様であるため、従来的な素子については本発明が不明瞭となってしまうのを避けるために示さなかった。メモリデバイス１００は、メモリアレイにおける不良メモリセルを置き換えるために用いられるメモリアレイ（図２）と冗長セルアレイ（図２）を含む。例えばアンチフューズ（図３）のようなプログラム可能なデバイスをプログラムすることによって、修復回路１０３が、不良メモリセルを冗長メモリアレイに再割当する。

本発明の実施例においては、メモリデバイス１００は、予め行われる検査プロセスにおいて、メモリアレイ内で不良メモリセルを含むと決定された場合に、プログラムデータ１０７を受信するように構成された集中型の修復回路１０３を備える。この不良メモリセルかどうかの検査プロセスの詳細は当業者にはよく知られた技術であるから、ここではさらには議論しない。修復回路１０３は、メモリデバイス１００内のそれぞれのメモリアレイの不良メモリセルの場所を特定するための、格納またはプログラムされた情報を含む。修復回路１０３内のアンチフューズを、それぞれの記憶ブロックを一意に特定するためにまとめることもできる。

本発明の例示的な実施例においては、メモリデバイス１００は分割された領域またはメモリブロック１０１に、分けられた記憶容量（ストレージキャパシティ）を含む。図１に示した実施例では、４つに分割されたメモリブロック、１０１Ａ−１０１Ｄを示しているが、この分割数は本発明の範囲を限定するものではない。メモリデバイス１００内において、メモリブロック１０１を分割するのに対応して、メモリブロック１０１Ａ−１０１Ｄのそれぞれは、アンチフューズキャッシュ１３１を含む。それぞれのアンチフューズキャッシュ１３１Ａ−１３１Ｄを図１に示した。

修復回路１０３はプログラム可能なデバイスであり、メモリデバイス１００のそれぞれのメモリブロック１０１Ａ−１０１Ｄのために、不良メモリデバイスを識別するための、不揮発的にプログラムされた情報を保持するが、メモリブロック固有の、不良メモリセル再割当情報は、それぞれのシリアルデータバス１３３Ａ−１３３Ｄを介して、ローカルな揮発性キャッシュのためにそれぞれのメモリブロック１０１Ａ−１０１Ｄに送信される。

メモリデバイス１００として、例えばＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）を用いることができるが、これに限定されるものではない。図１に示した
メモリデバイスは、図２に詳細に示すようなメモリブロック１０１を１つ以上含む。図２は、本発明の実施例のメモリブロック１０１のブロック図を示す。図２に示すように、メモリブロック１０１はメモリアレイ１０２を含む。メモリアレイ１０２は、通常ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）を含み、更に１つ以上のメモリバンクに分割される。各メモリアレイ１０２は、図２においてストレージセルアレイ１０４として示されている、複数のストレージセルの形式で行および列に配置されたメモリセル、および、図２において冗長セルアレイ１０６として示されている１以上の冗長セル、を含む。行デコーダ１０８および列デコーダ１１０はアドレスバス１１２（ＡＤＤＲＥＳＳ）上に供給されるアドレスに対応して、メモリアレイ１０２の行および列をアクセスする。入出力バッファ１１４は、メモリアレイ１０２と双方向データ通信を行う、データバス１１６（ＤＡＴＡ）に接続する。メモリ制御回路１１８は、制御線１２０（ＣＯＮＴＲＯＬ）上に供給される、入力クロック信号（ＣＬＫ）と制御信号に応答することによって、メモリブロック１０１と外部デバイスとの間のデータ通信を制御する。制御信号は、チップセレクト（ＣＳ＊）、ローアクティブストローブ（ＲＡＳ＊）、カラムアクセスストローブ（ＣＡＳ＊）およびライトイネーブル（ＷＥ＊）を含むが、これに限定されない。

メモリブロック１０１は、更に、複数のデジットラインＤ０−ＤＮを介してストレージセルに接続し、かつカラム（列）セレクトライン１２７を介して列デコーダ１１０に接続する、読み出し／書き込み回路１２２を含む。読み出し／書き込み回路１２２は、不図示の読み出し／書き込みレジスタを介して入出力バッファ１１４に接続する。冗長読み出し／書き込み回路１２４は、複数の、対をなしている冗長デジットラインＤＲ０−ＤＲＸを介して冗長セルに接続する。

更に、メモリブロック１０１は、アドレスバス１１２から現在のアドレスを受信し、あらかじめメモリアレイ検査で検出された不良メモリセルを含むアドレスと該受信したアドレスを比較する、冗長アドレスマッチ回路１３０を含む。不良メモリセルのアドレスを特定する情報は、メモリブロック１０１内のアンチフューズキャッシュ１３１にローカルに格納またはキャッシュされる。現在のアドレスとアンチフューズキャッシュ１３１に格納された値が一致した場合、マッチ回路１３０は現在のアドレス内のストレージセルの列内に不良ビット（ｂａｄ ｂｉｔ）を示すマッチ信号を生成する。図２の説明では、列内の不良メモリセルと冗長セルアレイを置き換えることを示したが行と列または列と行を入れ替えて実施しすることが可能なことは当業者にとって容易に理解できることであり、そのような入れ替え可能であることは本発明の範囲において想定されることである。

読み出し動作において、制御回路１１８は、読み出し動作を初期化するために、ライン１２０上の制御信号とアドレスバス１１２上の現在のアドレスの組み合わせをデコードする。カラムセレクトライン１２７の一つは、ストレージセルアレイ１０４のストレージセルの列にアクセスするために、アドレスバス１１２に応答してカラムセレクト（Ｃｏｌ Ｓｅｌ Ｘ）のいずれかをアクティブ化する。ストレージセルのアクセスされたデータまたはビットはデジットラインＤ０−ＤＮを介して読み出し／書き込み回路１２２に送信される。同時に、制御回路１１８は、アンチフューズキャッシュ１３１において不良ストレージセルを含む、プログラムされた列アドレスと現在の列アドレスを比較するために、冗長アドレスマッチ回路１３０をアクティブ化する。現在の列アドレスとアンチフューズキャッシュ１３１に格納された、プログラムされた列アドレスとが一致しない場合は、ストレージセルのデータは不図示のデータリードレジスタに出力され、入出力バッファ１１４およびデータバス１１６に出力される。

しかしながら、現在の列アドレスとマッチ回路１３０で一致が特定される場合には、アクセスされる列が不良ビットを含むことを示す。この場合、冗長アドレスマッチ回路１３０は、ストレージセルアレイ１０４からの不良メモリセルを置き換えるために、冗長カラムセレクト信号をアクティブ化し、冗長セルアレイ１０６からの冗長セルを冗長デジットラインＤＲ０−ＤＲＸのうちの一つを経て、冗長読み出し／書き込み回路１２４に接続し、そして、読み出し／書き込み回路１２２に接続する。ストレージセルアレイ１０４の非不良メモリセルからのデータ、および、置き換えられた冗長セルアレイ１０６からの冗長メモリセルからのデータは、不図示のデータリードレジスタに出力され、入出力バッファ１１４およびデータバス１１６に出力される。

書き込み動作においては、データはストレージセルまたは冗長セルに反対の経路で書き込まれる。データバス１１６のデータまたはビットは、入出力バッファ１１４および不図示のデータライトレジスタに送信される。データライトレジスタからは、データは読み出し／書き込み回路１２２に送信される。現在の列アドレスとアンチフューズキャッシュ１３１に格納されているプログラムされた列アドレスが一致しない場合には、データはデジットラインＤ０−ＤＮに送信され、ストレージセルアレイ１０４に格納される。

しかしながら、マッチ回路１３０において、現在の列アドレスと一致する場合にはアクセスする列に不良ビットがあることを示す。この場合、冗長アドレスマッチ回路１３０は、ストレージセルアレイ１０４からの不良メモリセルを置き換えるために、冗長カラムセレクト信号をアクティブ化し、冗長セルアレイ１０６からの冗長セルを、冗長デジットラインＤＲ０−ＤＲＸのうちの一つを経て冗長読み出し／書き込み回路１２４に接続し、そして、読み出し／書き込み回路１２２に接続する。そして、そのビット（または複数のビット）は冗長セルまたは冗長セルアレイ１０６の一つにが書き込まれる。

図３は、本発明の一実施例に従って不良メモリセル修復回路の構成およびその方法論を示すものである。本発明においては、冗長メモリセルを用いて不良メモリアレイを修復するという様々な実施例が考えられる。本発明の修復の方法では、メモリデバイスの様々なメモリアレイを検査し、不良メモリセルを識別することによって、メモリデバイスの一連のメモリセルを修復する。メモリデバイスは、アドレスまたは他の不良メモリセルのアドレスを識別するために用いられる他の識別子を格納可能な、プログラム可能な不揮発性素子を含む。実施例によれば、そのプログラム可能な素子はアンチフューズで構成され、その具体的な製造と機能については当業者によく知られている。

本修復方法においては、不良メモリセルを特定する、様々なメモリブロック情報を、受信し、格納し、また利用可能とするための修復回路１０３を備える。本発明の一実施例においては、修復回路１０３は集収的であり、中心に配置され得る。技術の進歩によって、動作電圧および電流と同様に、メモリセルサイズ（ｍｅｍｏｒｙ ｃｅｌｌ ｄｉｍｅｎｓｉｏｎ）および例えばセンスアンプのような重要な支援回路などのサイズを減少させることが可能である。更に、技術の進歩によってメモリブロックの様々な素子のサイズを減少させることが可能である。しかしながら、同様にアンチフューズのようなプログラム可能な素子をプログラムするには、格納素子にプログラム状態を保持させるべく格納素子を有効に変更するためにより大きな電圧かつ／または電流が必要であることもまた周知である。プログラム可能な素子は、電圧かつ／または電流を低減させる必要があるサイズの縮小化に貢献するが、感度の高いメモリブロック素子の近くにより電圧の高いものを配置することは望ましくない。

図３を参照し、ここでアンチフューズとして記載するプログラム可能な素子を１以上含むアンチフューズロジックブロック１０９を１以上の含む修復回路１０３について説明する。プログラム可能な素子をプログラムするために、プログラムアンチフューズロジック１０５は、不良メモリセルのアドレスを特定するプログラムデータ１０７を受信する。プログラムアンチフューズロジック１０５は、アンチフューズロジックブロック１０９に接続し、各プログラム可能素子に不良メモリセルのアドレスをプログラムする。プログラムアンチフューズロジック１０５は、それぞれアンチフューズロジックブロック１０９に接続する直列負荷（ｓｅｒｉａｌ−ｌｏａｄ）、並列出力レジスタとして構成してもよい。

更に本発明の不良メモリセルの修復方法は、それぞれのメモリブロックおよびデータが供給された対応するメモリアレイに各アンチフューズロジックのアンチフューズデータを配信、送信することを含むことを特徴とする。従って、各アンチフューズロジックブロック１０９は、それぞれのアンチフューズデータをシリアルデータバス１３３を介して、それぞれのアンチフューズキャッシュ１３１に接続する。本実施例においては、アンチフューズデータはクロック（ｃｌｏｃｋ＿１）１１１Ａかつ／またはクロック（ｃｌｏｃｋ＿２）１１１Ｂに同期して転送される。図３に示した図によると、例示的な数である４つのアンチフューズロジックブロック１０９Ａ−１０９Ｄは、それぞれシリアルデータバス１３３Ａ−１３３Ｄを介してアンチフューズキャッシュ１３１Ａ−１３１Ｄに接続している。

メモリデバイス上で利用可能な領域を効率的に利用するために、おおきな誘因が存在することが理解できる。したがって、本発明の実施例では、シリアルデータバス１３３を、パラレルストレージ形式からシリアルアウトプット形式に変換された各アンチフューズロジックブロックに格納されたアンチフューズデータをやり取りするシリアル配線で実現する。修復回路１０３内に不揮発的に存在するアンチフューズデータは、たとえばメモリデバイスの電源を入れた後のメモリデバイスの起動中に、それぞれの揮発性アンチフューズキャッシュ１３１に配信される。

図４は、本発明の実施例の、アンチフューズロジックブロックおよびアンチフューズキャッシュのブロックダイアグラムを示す図である。各アンチフューズロジックブロック１０９は、図３に示したプログラムアンチフューズロジック１０５の一部の１０５’のプログラムインタフェース１１９−１〜１１９Ｘを介して不揮発的にプログラムされる。当業者には、アンチフューズのようなプログラム可能な素子をプログラムするために、メモリデバイスの従来のデータの格納、取得機能のための電圧かつ／または電流よりもずっと大きな電圧かつ／または電流を必要とすることは理解されることである。

したがって、アンチフューズ１１３−１〜１１３−Ｘは、従来のメモリデバイスのメモリ素子におけるより大きな電圧かつ／またはより大きな電流からの有害な影響を最小化するまたは防ぐ場所に配置される。それゆえ、本発明のアンチフューズロジックブロック１０９は、ストレージ素子から各論理状態を不揮発的に格納し、読み出すための回路およびロジックとして構成されるアンチフューズ１１３を含む。更に、アンチフューズ１１３は論理状態を読み出し、該論理状態をパラレル−シリアル変換方法によって変換するように構成される。具体的には、クロック（ｃｌｏｃｋ＿１）１１１は、アンチフューズロジックブロック１０９内に格納された各論理状態が、アンチフューズロジックブロック１０９から各アンチフューズキャッシュ１３１に直列的にシリアルデータバス１３３を介して送信されるまで、同期的に各アンチフューズ１１３−１〜１１３−Ｎにクロックを送る。

アンチフューズキャッシュ１３１は、通常各メモリアレイのマッチ回路１３０に近接し、アクセス可能な位置において格納された値のローカルなキャッシュを供給するように構成される。アンチフューズキャッシュＸ１３１は高いアンチフューズプログラム電圧かつ／または電流にする必要がないため、アンチフューズキャッシュ１３１は、周囲のメモリブロック１０１コンポーネントのものと同様の領域サイズで製造されるメモリストレージ素子として実現される。更に、アンチフューズキャッシュ１３１は、周囲のメモリブロック回路の特徴的な二次元的サイズと空間的サイズの回路とロジック素子を含むため、アンチフューズキャッシュ１３１は、プロセス特徴サイズの縮小と、関連するメモリセルアレイとの統合を行う。

本発明のアンチフューズキャッシュ１３１は、キャッシュラッチ１（ｃａｃｈｅ ｌａｔｃｈ＿１）〜キャッシュラッチＮ（ｃａｃｈｅ ｌａｔｃｈ＿Ｎ）のように配置された一連のストレージ素子を含むように構成される。図４に示した実施例によれば、任意の量として５つのラッチ（ｌａｔｃｈ＿Ｘ）が示されており、それぞれアンチフューズ１１３に対応している。このラッチの数は図４に示したものに限定されるものではない。引き続いて図４について説明すると、不揮発性アンチフューズロジックブロック１０９からシリアルデータバス１３３を介して受信された、アンチフューズデータはキャッシュラッチ１１５−１〜１１５−５に直列的にロードされるように構成される。本実施例においては、アンチフューズデータは、各ラッチにアンチフューズデータを配列するクロック（ｃｌｏｃｋ＿２）１１７によって直列的にロードされる。アンチフューズキャッシュ１３１の各キャッシュラッチ１１５にアンチフューズデータがキャッシュされると、そのデータはキャッシュラッチ出力１２５−１〜１２５−５を介してアドレス比較を行うマッチ回路１３０で利用可能となる。

図５は、本発明の実施例におけるアンチフューズを示したものである。上述のように、アンチフューズ１１３は、検出された不良メモリセルに対応する部分的なアドレスのプログラムされた状態を不揮発的に保持するためにプログラムされるように構成されている。更に、アンチフューズ１１３はシリアルバス上に格納された論理状態をロードし、そのシリアルバスに沿って他のステージのデータをアンチフューズ１１３に直列的に送信するように構成される。具体的には、アンチフューズ１１３は、プログラムアンチフューズロジックの一部１０５’からのプログラム信号１１９によって不揮発的にプログラムされるアンチフューズストレージ素子２００を含む。本実施例では、アンチフューズストレージ素子２００はアンチフューズキャパシタとして示しているがこれに限定されるものではなく、当業者によって知られる、プログラム可能などのようなデバイスであっても構わない。

一度不揮発的にプログラムされると、例えばメモリデバイスに電源が投入された状態におけるロード信号は、シリアル信号線１２１上の、一実施例においてプレチャージデバイス２０４によってプルアップされている、アンチフューズストレージ素子２００のインピーダンスを切り替える。シリアル信号線１２１の論理レベル結果は、第一ラッチ２０６に入力され、クロック（ｃｌｏｃｋ＿１）１１１によって第一のパスゲート２１０を経てて第二ラッチ２０８に入力される。アンチフューズストレージ素子２００の値が、第一パスゲート２１０と第二パスゲートの間に捕捉される（ｔｒａｐｐｅｄ）と、第一ラッチ２０６を経たクロック（ｃｌｏｃｋ＿１）１１１の他の段（または位相：ｐｈａｓｅ）における、前段のアンチフューズ（Ｎ−１）１１３のロジックレベルの直列的な伝搬を提供するために、ロード信号２０２はアンチフューズストレージ素子２００のインピーダンスをシリアル信号線１２１から切断する。それに引き続き、クロック１（ｃｌｏｃｋ＿１）１１１は、次のアンチフューズ（Ｎ＋１）１１３に渡す（ｐａｓｓ）ために、第二ラッチ２０８で保持される論理レベルを先きに進める。クロック（ｃｌｏｃｋ＿１）１１１は、（図４の）アンチフューズロジックブロック１０９を経て各アンチフェーズデータを連続させるために必要な回数のサイクル数動作する。

図６は、本発明の実施例におけるキャッシュラッチを示している。上述したようにキャッシュラッチ１１５は検出された不良メモリセルに対応するアドレス部分のプログラム状態を揮発的に保持するように構成される。更に、キャッシュラッチ１１５はシリアルバスから、格納された論理状態を受信し、順次連続して存在するキャッシュラッチ１１５にアンチフューズデータを直列的に伝送るように構成される。

具体的には、キャッシュラッチ１１５はシリアル信号線１３５からアンチフューズデータを受信する第一のラッチ２２０を含む。シリアル信号線１３５のロジックレベル結果は第一ラッチ２２０に入力され、第一パスゲート２２４を介してクロック（ｃｌｏｃｋ＿２）１１７によって第２ラッチ２２２に送られる。アンチフューズデータの論理レベルが、第一パスゲート２２４と第二パスゲート２２６の間に捕捉されると、キャッシュラッチ出力１２５上にアンチフューズキャッシュデータを保持かつ出力するかまたは、連続するアンチフューズデータ全体が完全にアンチフューズキャッシュ１３１（図４）にロードされていない場合には、それに続くキャッシュラッチ（Ｎ＋１）１１５のうちの一つに、連続するクロック（ｃｌｏｃｋ＿２）１１７によって転送される。クロック（ｃｌｏｃｋ＿２）１１７は、アンチフューズキャッシュ１３１（図４）からの各アンチフューズデータが連続するのに必要要な回数のサイクル数動作する。一連のアンチフューズデータ全体がアンチフューズキャッシュ１３１のキャッシュラッチ１１５−１〜１１５−５にロードされると、クロックは停止し、アンチフューズデータはキャッシュラッチ出力１２５−１〜１２５−５を経てマッチ回路１３０で利用可能となる。

図７に示すように、上述したメモリデバイス１００は半導体ウエハ２５０上に作られる。前記メモリデバイス１００は他の様々な半導体基板上で作られることは理解されることである。更に、メモリデバイス１００は、上述したように少なくとも１つのメモリブロック１０１と修復回路１０３とを含む。

図８には、入力デバイス２６２、出力デバイス２６４、プロセッサデバイス２６６、および本発明の１つ以上の実施例について説明したメモリデバイス１００を組み込んだメモリデバイス２６８を含む電子システム２６０を示す。また、メモリデバイス１００は、入力デバイス２６２、出力デバイス２６４、プロセッサデバイス２６６のいずれかに組み込まれても構わない。

以上、本発明について実施例を参照して説明したが、本発明は説明した実施例に限定されない。むしろ、本発明は上述した本発明の原理に基づいて動作する均等な装置および方法をその範囲に含む、添付した請求の範囲によってのみ限定される。

図１は、本発明の実施例のメモリデバイスのブロック図である。 図２は、本発明の実施例のメモリデバイスのメモリブロックのブロック図である。 図３は、本発明の実施例の修復ロジック回路のブロック図である。 図４は、本発明の実施例のアンチフューズロジックおよびリモートアンチフューズキャッシュの論理図である。 図５は、本発明の実施例において構成されるアンチフューズロジックの回路図である。 図６は、本発明の実施例における、リモートアンチフューズキャッシュのためのキャッシュラッチの回路図である。 図７は、本発明の実施例によって構成されるメモリデバイスを含む半導体ウエアを示している。 図８は、本発明の実施例によって構成されるメモリデバイスを含む電子システムのブロック図である。

Claims (29)

1. メモリデバイス上の一連のメモリセルを修復するための方法であって、
   メモリセルの第一アレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを格納するように、メモリデバイス上の一群のプログラム可能な素子をメモリデバイス上で不揮発的にプログラムするステップと、
   少なくとも一つの不良メモリセルを示す前記第一のアドレスに対応する第一のキャッシュアドレスを揮発的に格納するステップと、
   第一のメモリアクセスが前記第一のキャッシュアドレスに対応する時、少なくとも一つの不良メモリセルを少なくとも一つの冗長メモリセルに置き換えるステップと、
   を含むことを特徴とする修復方法。
2. 前記不揮発的にプログラムするステップにおいて、少なくとも一つの不良メモリセルを示す前記第一のアドレスを格納するようにアンチフューズをプログラムすることを特徴とする請求項１記載の修復方法。
3. 前記揮発的に第一キャッシュアドレスを格納するステップにおいて、メモリデバイス上の第一の揮発性キャッシュに、少なくとも一つの不良メモリセルを示す前記第一のアドレスを配信することを含むことを特徴とする請求項１記載の修復方法。
4. 前記第一のアドレスを配信するにおいて、更に、前記第一のアドレスを前記揮発性キャッシュに直列的に転送することを含むことを特徴とする請求項３記載の修復方法。
5. メモリセルの第二アレイにおける少なくとも他の一つの不良メモリセルを示す第二のアドレスを格納するように前記メモリデバイス上の一群のプログラム可能な素子を不揮発的にプログラムするステップと、
   少なくとも他の一つの不良メモリセルを示す前記第二のアドレスに対応する第二のキャッシュアドレスを揮発的に格納するステップと、
   第二のメモリアクセスが前記第二のキャッシュアドレス対応する時、少なくとも他の一つの不良メモリセルを少なくとも他の一つの冗長メモリセルに置き換えるステップと、
   を更に含むことを特徴とする請求項１記載の修復方法。
6. 前記第一のキャッシュアドレスを格納するステップおよび前記第二のキャッシュアドレスを格納するステップは、メモリセルの前記第一および第二のアレイにそれぞれ近接するところに第一及び第二のキャッシュアドレスを格納することを特徴とする請求項５記載の修復方法。
7. 前記第一のキャッシュアドレスを揮発的に格納するステップは、メモリデバイスの起動中に起こることを特徴とする請求項１記載の修復方法。
8. 更に、前記第一および第二のアドレスを中心的に不揮発的に格納するステップと、
   前記第一および第二のキャッシュアドレスを空間的に揮発的に格納するステップと、
   を含むことを特徴とする請求項５記載の修復方法。
9. 複数のアンチフューズと、
   メモリデバイス上の一連のメモリセルを修復するのに対応するプログラムデータに応じて複数のアンチフューズを不揮発的にプログラムするように構成されたプログラミングロジックと、
   メモリセルの第一アレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを不揮発的に格納するように構成され、更に、少なくとも一つの不良メモリセルを示す前記第一のアドレスを、前記メモリデバイス上の第一の揮発性キャッシュに配信するように構成された第一のアンチフューズロジックと、
   を含むことを特徴とするメモリデバイス修復回路。
10. 前記アンチフューズロジックは、更に前記第一のアドレスを前記揮発性キャッシュに直列的に配信するように構成されたパラレル−シリアル回路を含むことを特徴とする請求項９記載のメモリデバイス修復回路。
11. 更に、
    メモリセルの第二アレイにおける少なくとも他の一つの不良メモリセルを示す第二のアドレスを不揮発的に格納するように構成され、更に、少なくとも他の一つの不良メモリセルを示す前記第二のアドレスをメモリデバイス上の第二の揮発キャッシュに配信するように構成された第二アンチフューズロジックを含むことを特徴とする請求項９記載のメモリデバイス修復回路。
12. 前記第一および第二のアンチフューズロジックは、メモリセルの前記第一および前記第二のアレイにそれぞれ近接する前記第一および前記第二の揮発性キャッシュに、前記第一および前記第二のアドレスをそれぞれ配信することを特徴とする請求項１１記載のメモリデバイス修復回路。
13. 前記第一のアンチフューズロジックは、メモリデバイスの起動中に、前記第一のアドレスを前記揮発性キャッシュに配信するように構成されることを特徴とする請求項９記載のメモリデバイス修復回路。
14. 前記第一および第二のアンチフューズロジックは、中心的に配置され、前記第一および第二のアドレスは前記第一および第二の揮発性キャッシュに空間的に配信されることを特徴とする請求項１１記載のメモリデバイス修復回路。
15. 第一のメモリセルアレイと第一の冗長セルアレイと、
    前記第一のメモリセルアレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを不揮発的に格納するように構成された修復回路と、
    少なくとも一つの不良メモリセルを示す前記第一のアドレスに対応する第一のキャッシュアドレスを格納するように構成された第一の揮発性キャッシュであって、前記修復回路が前記第一のメモリセルアレイの少なくとも一つの不良メモリセルを示す前記第一のアドレスを配信する際の配信先であるメモリデバイス上の第一の揮発性キャッシュと、
    第一のメモリアクセスが前記第一のキャッシュアドレスに対応するとき、前記第一のメモリセルアレイにおける少なくとも一つの不良メモリセルを、前記第一の冗長セルアレイからの少なくとも一つの冗長メモリセルに置き換えるように構成されたマッチ回路と、
    を備えることを特徴とするメモリデバイス。
16. 前記修復回路は、
    複数のアンチフューズと、
    メモリデバイス上の一連のメモリセルの修復に対応するプログラムデータに対応して、複数のアンチフューズを不揮発的にプログラムするように構成されたプログラムロジックと、
    メモリセルの第一のアレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを不揮発的に格納するように構成された第一のアンチフューズロジックであって、更に、少なくとも一つの不良メモリセルを示す前記第一のアドレスをメモリデバイス上の第一の揮発性キャッシュに配信するように構成されたアンチフューズロジックと、
    を含むことを特徴とする請求項１５記載のメモリデバイス。
17. 前記第一のアンチフューズロジックは、更に、前記第一のアドレスを前記第一の揮発性キャッシュに直列的に配信するように構成されたパラレル−シリアル回路を含むことを特徴とする請求項１６記載のメモリデバイス。
18. 更に、前記メモリデバイスは、
    メモリセルの第二アレイにおける少なくとも他の一つの不良メモリセルを示す第二のアドレスを不揮発的に格納するように構成された第二アンチフューズであって、少なくとも他の一つの不良メモリセルを示す前記第二のアドレスをメモリデバイス上の第二の揮発性キャッシュに配信するように構成された第二のアンチフューズを含むことを特徴とする請求項１５記載のメモリデバイス。
19. 前記第一および第二のアンチフューズロジックは、前記第一および前記第二のメモリセルアレイにそれぞれ近接する前記第一および前記第二の揮発性キャッシュに前記第一および前記第二のアドレスをそれぞれ配信するように構成されることを特徴とする請求項１８記載のメモリデバイス。
20. 前記第一のアンチフューズロジックは、更に前記メモリデバイスの起動中に前記第一のアドレスを前記第一の揮発性キャッシュに配信するように構成されることを特徴とする請求項１６記載のメモリデバイス。
21. 前記第一および第二のアンチフューズロジックは中心的に配置され、前記第一および第二のアドレスは前記第一及び第二の揮発性キャッシュに空間的に配信されることを特徴とする請求項１８記載のメモリデバイス。
22. 半導体メモリデバイスを製造する半導体基板であって、
    第一のメモリアレイと第一の冗長セルアレイと、
    前記第一のメモリセルアレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを不揮発的に格納するように構成された修復回路と、
    少なくとも一つの不良メモリセルを示す前記第一のアドレスに対応する第一のキャッシュアドレスを格納するように構成された第一の揮発性キャッシュであって、前記修復回路が前記第一のメモリセルアレイの少なくとも一つの不良メモリセルを示す前記第一のアドレスを配信する際の配信先であるメモリデバイス上の第一の揮発性キャッシュと、
    第一のメモリアクセスが前記第一のキャッシュアドレスに対応する場合、前記第一のメモリセルアレイにおける少なくとも一つの不良メモリセルを前記第一の冗長メモリセルアレイからの少なくとも一つの冗長メモリセルに置き換えるように構成されたマッチ回路と、
    を含むことを特徴とする半導体基板。
23. 前記修復回路は、
    複数のアンチフューズと、
    メモリデバイス上の連続するメモリセルの修復に対応するプログラムデータに応じて複数のアンチフューズを不揮発的にプログラムするように構成されたプログラミングロジックと、
    メモリセルの第一のアレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを不揮発的に格納するように構成された第一のアンチフューズロジックであって、少なくとも一つの不良メモリセルを示す前記第一のアドレスをメモリデバイス上の揮発性キャッシュに配信するように構成された第一のアンチフューズロジックと、
    を含むことを特徴とする請求項２２記載の半導体基板。
24. 前記第一のアンチフューズロジックは、更に前記第一のアドレスを前記第一の揮発性キャッシュに直列的に配信するように構成されたパラレル−シリアル回路を含むことを特徴とする請求項２２記載の半導体基板。
25. 更に、
    メモリセルの第二のアレイにおける少なくとも他の一つの不良メモリセルを示す第二のアドレスを不揮発的に格納するように構成された第二のアンチフューズロジックであって、少なくとも他の一つの不良メモリセルを示す第二のアドレスをメモリデバイス上の第二の揮発性キャッシュに配信するように構成された第二のアンチフューズロジックを含むことを特徴とする請求項２２記載の半導体基板。
26. 前記第一および第二のアンチフューズロジックは、メモリセルの前記第一および第二のアレイにそれぞれ近接する前記第一および第二の揮発性キャッシュに、前記第一および第二のアドレスをそれぞれ配信するように構成されることを特徴とする請求項２２記載の半導体基板。
27. 更に前記アンチフューズロジックは、前記メモリアドレスの起動中に前記第一のアドレスを前記第一の揮発性キャッシュに配信することを特徴とする請求項２２記載の半導体基板。
28. 前記第一および第二のアンチフューズロジックは、中心的に配置され、前記第一および第二のアドレスは前記第一および第二の揮発性キャッシュは空間的に配信されることを特徴とする請求項２４記載の半導体基板。
29. 入力デバイス、出力デバイス、メモリデバイス、及び該入力、該出力、該メモリのデバイスに接続するプロセッサデバイスを含み電子システムであって、該電子システムの入力、出力、メモリ、プロセッサデバイスのうち少なくとも一つがメモリデバイスを含むものは、
    第一のメモリアレイと第一の冗長セルアレイと、
    前記第一のメモリセルアレイにおける少なくとも一つの不良メモリセルを示す第一のアドレスを不揮発的に格納するように構成された修復回路と、
    少なくとも一つの不良メモリセルを示す前記第一のアドレスに対応する第一のキャッシュアドレスを格納するように構成された第一の揮発性キャッシュであって、前記修復回路が前記第一のメモリセルアレイの少なくとも一つの不良メモリセルを示す前記第一のアドレスを配信する際の配信先であるメモリデバイス上の第一の揮発性キャッシュと、
    第一のメモリアクセスが前記第一のキャッシュアドレスに対応する場合、前記第一のメモリセルアレイにおける少なくとも一つの不良メモリセルを前記第一の冗長メモリセルアレイからの少なくとも一つの冗長メモリセルに置き換えるように構成されたマッチ回路と、
    を含むことを特徴とする電子システム。