KR20160030717A - 메모리 장치 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 장치 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20160030717A
KR20160030717A KR1020140120245A KR20140120245A KR20160030717A KR 20160030717 A KR20160030717 A KR 20160030717A KR 1020140120245 A KR1020140120245 A KR 1020140120245A KR 20140120245 A KR20140120245 A KR 20140120245A KR 20160030717 A KR20160030717 A KR 20160030717A
Authority
KR
South Korea
Prior art keywords
data
repair
memory
registers
repair data
Prior art date
Application number
KR1020140120245A
Other languages
English (en)
Inventor
박가람
양종열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140120245A priority Critical patent/KR20160030717A/ko
Priority to US14/571,047 priority patent/US9437330B2/en
Priority to TW103143864A priority patent/TWI646540B/zh
Priority to CN201510169430.0A priority patent/CN105427893B/zh
Publication of KR20160030717A publication Critical patent/KR20160030717A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0409—Online test
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

메모리 장치는 하드 리페어 데이터를 저장하는 비휘발성 메모리 회로; 부트-업 동작시 상기 하드 리페어 데이터를 전달하고, 소프트 리페어 동작시 소프트 리페어 데이터를 전달하는 데이터 버스; 상기 데이터 버스를 통해 전달된 리페어 데이터를 저장하고, 상기 전달된 리페어 데이터를 저장하면 활성화되는 다수의 레지스터; 상기 다수의 레지스터 중 상기 전달된 리페어 데이터를 저장할 레지스터를 선택하되, 상기 소프트 리페어 동작시 상기 전달된 리페어 데이터와 동일한 데이터를 저장하고 있는 레지스터를 비활성화하는 제어회로; 및 상기 다수의 레지스터 중 활성화된 레지스터에 저장된 데이터를 이용하여 리페어 동작을 수행하는 메모리 뱅크를 포함할 수 있다.

Description

메모리 장치 및 이를 포함하는 메모리 시스템{MEMORY DEVICE AND MEMORY SYSTEM INCLUDING SAME}
본 특허문헌은 메모리 장치 및 메모리 시스템에 관한 것이다.
도 1은 종래의 메모리 장치(예, DRAM)에서의 리페어 동작을 설명하기 위한 도면이다.
도 1에는 메모리 장치 내부에서 하나의 메모리 뱅크에 대응하는 구성을 도시했다. 도 1을 참조하면, 메모리 장치는 다수의 메모리 셀을 포함하는 메모리 어레이(110)와, 로우 어드레스(RADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(120), 컬럼 어드레스에 의해 선택된 비트라인(bitline)의 데이터를 액세스(리드 또는 라이트)하기 위한 컬럼 회로(130)를 포함한다.
로우 퓨즈 회로(140)는 메모리 어레이(110) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스를 리페어 로우 어드레스(REPAIR_RADD)로 저장한다. 로우 비교부(150)는 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_RADD)와 메모리장치 외부로부터 입력된 로우 어드레스(RADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_RADD)와 로우 어드레스(RADD)가 일치하면, 로우 비교부(150)는 로우 회로(120)가 로우 어드레스(RADD)에 의해 지정되는 워드라인을 대신해 리던던시(redundancy) 워드라인을 활성화하도록 제어한다. 즉, 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_RADD)에 대응하는 로우(워드라인)는 리던던시 로우(워드라인)으로 대체된다.
도면의 RACT 신호는 메모리 어레이(110) 내부의 워드라인을 활성화하라는 액티브 커맨드에 응답해서 활성화되고, 워드라인을 비활성화하라는 프리차지 커맨드에 응답해서 비활성화되는 신호를 나타낸다. 또한, IRD는 리드(read) 커맨드 IWR는 라이트(write) 커맨드를 나타낸다.
종래의 퓨즈 회로(140)에는 주로 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 또한, 레이저 퓨즈는 피치(pitch)의 한계로 인해 작은 면적으로 설계하는 것이 불가능하다.
이러한 단점을 극복하기 위하여, 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 하나를 메모리 장치 내부에 포함시키고, 비휘발성 메모리 내부에 리페어 데이터(페일 어드레스)를 저장시켜 사용하고 있다.
도 2는 메모리 장치에서 리페어 데이터를 저장하기 위해 비휘발성 메모리 회로가 사용되는 것을 도시한 도면이다.
도 2를 참조하면, 메모리 장치는 다수의 메모리 뱅크(BK0 - BK3), 각각의 메모리 뱅크(BK0 - BK3)마다 구비되어 리페어 데이터를 저장하기 위한 레지스터들(210_0 - 210_3), 및 비휘발성 메모리 회로(201)를 포함한다.
비휘발성 메모리 회로(201)는 퓨즈 회로(140)를 대체한 것이다. 여기에는 모든 뱅크(BK0 - BK3)에 대응하는 리페어 데이터, 즉 페일 어드레스, 가 저장된다. 비휘발성 메모리 회로는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 비휘발성 메모리(Non Volatile Memory) 중 어느 하나일 수 있다.
각각의 뱅크(BK0 - BK3)마다 구비되는 레지스터들(210_0 - 210_3)은 자신에 대응하는 메모리 뱅크의 리페어 데이터를 저장한다. 레지스터(210_0)는 메모리 뱅크(BK0)의 리페어 데이터를 저장하고, 레지스터(210_2)는 메모리 뱅크(BK2)의 리페어 데이터를 저장한다. 레지스터들(210_0 - 210_3)은 래치 회로들을 포함하여 구성되며, 전원이 공급되어 있는 동안에만 리페어 데이터를 저장하는 것이 가능하다. 레지스터들(210_0 - 210_3)에 저장될 리페어 데이터는 비휘발성 메모리 회로(201)로부터 전달받는다.
비휘발성 메모리 회로(201)에 저장된 리페어 데이터를 바로 이용하지 않고, 리페어 데이터를 레지스터들(210_0 - 210_3)에 옮겨 저장한 후 이용하는 이유는 다음과 같다. 비휘발성 메모리 회로(201)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 즉각적인 데이터의 호출이 불가능하기 때문에, 비휘발성 메모리 회로(201)에 저장된 데이터를 바로 이용하여 리페어 동작을 수행하는 것은 불가능하다. 따라서, 비휘발성 메모리 회로(201)에 저장된 리페어 데이터가 레지스터들(210_0 - 210_3)로 전송되어 저장되는 부트-업 동작이 수행되고, 부트-업 동작의 수행 이후에 레지스터들(210_0 - 210_3)에 저장된 데이터를 이용하여 리페어 동작이 수행된다.
레이저 퓨즈로 구성된 퓨즈 회로(140)를 비휘발성 메모리 회로(201)와 레지스터들(210_0 - 210_3)로 대체하는 경우에는 웨이퍼 상태 이후에 발견된 추가적인 불량을 리페어 하는 것이 가능하다. 한편, 최근에는 메모리 장치의 제조 이후(예, 제품의 판매 이후)에도 비휘발성 메모리 회로(201)에 접근하여 메모리 장치의 제조 후에 발생한 불량을 리페어할 수 있도록 하는 기술이 연구되고 있다.
본 발명의 일 실시예는 소프트 리페어 데이터가 부트-업 동작을 통해 레지스터에 저장된 하드 리페어 데이터와 일치하는 경우, 해당 하드 리페어 데이터를 저장하고 있는 레지스터를 비활성화함으로써, 서로 동일한 하드 리페어 데이터와 소프트 리페어 데이터가 레지스터에 저장됨으로 인해 리페어 동작시 발생할 수 있는 오류를 방지하는 메모리 장치 및 메모리 시스템을 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 하드 리페어 데이터를 저장하는 비휘발성 메모리 회로; 부트-업 동작시 상기 하드 리페어 데이터를 전달하고, 소프트 리페어 동작시 소프트 리페어 데이터를 전달하는 데이터 버스; 상기 데이터 버스를 통해 전달된 리페어 데이터를 저장하고, 상기 전달된 리페어 데이터를 저장하면 활성화되는 다수의 레지스터; 상기 다수의 레지스터 중 상기 전달된 리페어 데이터를 저장할 레지스터를 선택하되, 상기 소프트 리페어 동작시 상기 전달된 리페어 데이터와 동일한 데이터를 저장하고 있는 레지스터를 비활성화하는 제어회로; 및 상기 다수의 레지스터 중 활성화된 레지스터에 저장된 데이터를 이용하여 리페어 동작을 수행하는 메모리 뱅크를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 제1 내지 제N메모리 뱅크의 메모리 하드 리페어 데이터를 저장하는 제1 내지 제N메모리 영역과 제1 내지 제N메모리 뱅크의 시스템 하드 리페어 데이터를 저장하는 제1 내지 제N시스템 영역을 포함하는 비휘발성 메모리 회로; 부트-업 동작시 상기 메모리 및 시스템 하드 리페어 데이터를 전달하고, 소프트 리페어 동작시 소프트 리페어 데이터를 전달하는 데이터 버스; 상기 데이터 버스를 통해 전달된 리페어 데이터 중 대응하는 메모리 뱅크의 데이터를 저장하고, 상기 전달된 리페어 데이터가 저장되면 활성화되는 다수의 제1 내지 제N레지스터; 상기 다수의 제1 내지 제N레지스터 중 상기 전달된 리페어 데이터를 저장할 레지스터를 선택하되, 상기 소프트 리페어 동작시 상기 전달된 리페어 데이터가 대응하는 메모리 뱅크에 대응하는 레지스터들 중 상기 전달된 리페어 데이터와 동일한 데이터를 저장하고 있는 레지스터를 비활성화하는 제어회로; 및 활성화된 레지스터들에 저장된 데이터를 이용하여 리페어 동작을 수행하는 상기 제1 내지 제N메모리 뱅크를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 시스템은 비휘발성 메모리 회로 및 제1 내지 제N메모리 뱅크를 포함하되, 하드 리페어 모드에서 입력된 시스템 하드 리페어 데이터를 상기 비휘발성 메모리에 프로그램하고, 상기 비휘발성 메모리 회로에 저장된 리페어 데이터와 소프트 리페어 모드에서 입력된 소프트 리페어 데이터를 이용하여 리페어 동작을 수행하는 메모리 장치; 및 상기 메모리 장치를 상기 하드 리페어 모드 또는 상기 소프트 리페어 모드로 설정하며, 상기 하드 리페어 모드에서 상기 시스템 하드 리페어 데이터를 메모리 장치로 입력하고, 상기 소프트 리페어 모드에서 상기 소프트 리페어 데이터를 상기 메모리 장치로 입력하는 메모리 콘트롤러를 포함할 수 있다.
상기 메모리 장치는 부트-업 동작시 상기 메모리 및 시스템 하드 리페어 데이터를 전달하고, 소프트 리페어 동작시 소프트 리페어 데이터를 전달하는 데이터 버스; 상기 데이터 버스를 통해 전달된 리페어 데이터 중 대응하는 메모리 뱅크의 데이터를 저장하고, 상기 전달된 리페어 데이터가 저장되면 활성화되는 다수의 제1 내지 제N레지스터; 및 상기 다수의 제1 내지 제N레지스터 중 상기 전달된 리페어 데이터를 저장할 레지스터를 선택하되, 상기 소프트 리페어 동작시 상기 전달된 리페어 데이터가 대응하는 메모리 뱅크에 대응하는 레지스터들 중 상기 전달된 리페어 데이터와 동일한 데이터를 저장하고 있는 레지스터를 비활성화하는 제어회로를 더 포함할 수 있다.
본 기술은 소프트 리페어 데이터를 레지스터에 저장할 때 소프트 리페어 데이터와 동일한 하드 리페어 데이터가 저장된 레지스터를 비활성화하여, 메모리 장치 및 메모리 시스템에서 레지스터에 서로 동일한 리페어 데이터가 저장되어 발생하는 오류를 방지할 수 있다.
도 1은 종래의 메모리 장치(예, DRAM)에서의 리페어 동작을 설명하기 위한 도면,
도 2는 메모리 장치에서 리페어 데이터를 저장하기 위해 비휘발성 메모리 회로가 사용되는 것을 도시한 도면,
도 3은 리페어 동작시 발생할 수 있는 문제점을 설명하기 위한 도면,
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 5은 제어회로(450)의 구성도,
도 6은 본 발명의 다른 일 실시예에 따른 메모리 장치의 구성도,
도 7은 제어회로(650)의 구성도,
도 8는 본 발명의 일 실시예에 따른 메모리 시스템의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서, 메모리 하드 리페어, 시스템 하드 리페어, 시스템 소프트 리페어 및 리페어 동작은 하기와 같은 내용을 나타낼 수 있다.
(1) 메모리 하드 리페어: '메모리'는 메모리 장치의 제조사가 수행하는 리페어라는 것을 의미한다. '하드'는 메모리 장치의 전원이 공급되지 않더라도 리페어의 효과가 유지되는 영구적인 리페어라는 것을 의미한다. 따라서, 메모리 하드 리페어는 메모리 장치의 제조사가 메모리 장치의 제조 과정 중에 수행하는 영구적인 리페어를 의미한다.
(2) 시스템 하드 리페어: '시스템'은 메모리 장치가 메모리 장치를 사용하는 시스템에 실장된 상태에서(즉, 메모리 장치가 패키징된 이후) 수행되는 리페어라는 것을 의미한다. 즉, 시스템 리페어는 메모리 장치의 제조 이후에 메모리 장치가 시스템에 실장된 상태에서 메모리 콘트롤러로부터 메모리 장치로 전달되는 신호들에 의해 수행될 수 있다. '하드'는 메모리 장치의 전원이 공급되지 않더라도 리페어의 효과가 유지되는 영구적인 리페어라는 것을 의미한다.
(3) 시스템 소프트 리페어: '시스템'의 의미는 시스템 하드 리페어에서의 의미와 동일하다. '소프트'는 메모리 장치의 전원이 공급되지 않으면 리페어의 효과가 사라지는 리페어라는 것을 의미한다. 소프트 리페어는 메모리 장치에 전원이 공급되는 동안에만 그 효과가 유지되므로 메모리 장치의 재시동(전원이 끊어졌다 다시 공급되는 경우)시에는 이전의 소프트 리페어 효과가 유실된다.
도 3은 리페어 동작시 발생할 수 있는 문제점을 설명하기 위한 도면이다.
도 3에는 비휘발성 메모리 회로(310), 다수의 레지스터(320_1 - 320_4), 로우 비교부(330), 로우 회로(340), 메모리 뱅크(350)를 포함할 수 있다. 메모리 뱅크(350)는 다수의 워드라인(WL1 - WLX) 및 다수의 리던던시 워드라인(RWL1 - RWL4)을 포함할 수 있다. 301은 비휘발성 메모리 회로(310)의 데이터를 레지스터들(320_1 - 320_4)로 전달하고, 302는 소프트 리페어 데이터(SOFT_REPAIR)을 레지스터들(320_1 - 320_4)로 전송할 수 있다.
로우 비교부(330)는 레지스터들(320_1 - 320_4)에 각각 대응하는 비교신호(CMP1 - CMP4)를 생성하되, 레지스터들(320_1 - 320_4)에 저장된 로우 어드레스(RADD1 - RADD4)와 메모리 장치 외부로부터 입력된 로우 어드레스(RADD)를 비교하여, 동일한 경우 대응하는 비교신호(CMP1 - CMP4)를 활성화할 수 있다. 여기서 비교신호(CMP1 - CMP4) 각각은 리던던시 워드라인(RWL1 - RWL4)에 대응할 수 있다.
로우 회로(340)는 RACT신호에 응답하여 로우 어드레스(RADD)에 대응하는 워드라인을 액티브하되, 비교신호(CMP1 - CMP4)가 활성화된 경우 활성화된 비교신호에 대응하는 리던던시 워드라인(RWL1 - RWL4)을 액티브할 수 있다.
메모리 또는 시스템 하드 리페어를 통해 'WLK'가 리페어 되면, 비휘발성 메모리 회로(310)에는 'WLK'의 어드레스가 프로그램되고, 부트-업 동작을 통해 레지스터에 저장될 수 있다. 먼저, 부트-업 동작이 완료된 후 레지스터들(320_1 - 320_3)에 리페어 데이터가 저장되고, 'WLK'의 어드레스는 레지스터(320_2)에 저장되었다고 하자. 다음으로 소프트 리페어 동작시 빈 레지스터(320_4)에 'WLK'의 어드레스가 레지스터(320_4)에 저장된 경우 다음과 같은 문제가 발생할 수 있다.
액티브 동작을 위해 입력된 로우 어드레스(RADD)가 'WLK'의 어드레스이면, 로우 비교부(330)는 'WLK'의 어드레스를 저장하고 있는 레지스터들(320_2, 320_4)에 대응하는 비교신호들(CMP2, CMP4)을 동시에 활성화한다. 따라서 로우 회로(340)는 활성화된 비교신호들(CMP2, CMP4)에 응답하여 동시에 2개의 리던던시 워드라인(RWL2, RWL4)를 액티브하게 된다. 하나의 메모리 뱅크에서 동시에 2개의 워드라인이 액티브되는 경우, 액티브된 워드라인에 연결된 메모리 셀(도 3에 미도시 됨)의 데이터가 충돌하게 된다.
도 4는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 4를 참조하면, 메모리 장치는 커맨드 수신부(401), 어드레스 수신부(402), 선택부(403), 데이터 버스(404), 커맨드 디코더(410), 모드 설정부(420), 래치회로(430), 비휘발성 메모리 회로(440), 제어회로(450), 다수의 레지스터(MR1 - MR4, SR1 - SR4) 및 메모리 뱅크(BK)를 포함할 수 있다.
커맨드 수신부(401)는 메모리 장치의 외부로부터 입력되는 커맨드(CMD)를 수신할 수 있다. 커맨드(CMD)는 다수의 신호들을 포함할 수 있는데, 커맨드(CMD)에 포함되는 신호들에는 칩 선택 신호(CS: Chip Select), 액티브 신호(ACT: Active), 로우 어드레스 스트로브 신호(RAS: Row Address Strobe), 컬럼 어드레스 스트로브 신호(CAS: Column Address Strobe), 라이트 인에이블 신호(WE: Write Enable)가 있을 수 있다.
어드레스 수신부(402)는 메모리 장치 외부로부터 입력되는 멀티 비트 신호인 어드레스(ADD)를 수신할 수 있다. 어드레스(ADD)에는 로우(row) 어드레스와 컬럼(column) 어드레스가 있을 수 있다. 로우 어드레스와 컬럼 어드레스는 동일한 패드를 통해 입력될 수 있으며, 로우 어드레스 스트로브 신호에 동기되어 입력되는 어드레스는 메모리 장치에 의해 로우 어드레스로 인식되고, 컬럼 어드레스 스트로브 신호에 동기되어 입력되는 어드레스는 메모리 장치에 의해 컬럼 어드레스로 인식될 수 있다.
커맨드 디코더(410)는 커맨드 수신부(401)를 통해 수신된 커맨드(CMD)를 디코딩해 내부 커맨드인 액티브 커맨드(ACT), 라이트 커맨드(WT) 및 모드 설정 커맨드(MRS)를 생성할 수 있다. 커맨드 디코더(410)는 상술한 커맨드들(ACT, WT, MRS) 중 커맨드(CMD)를 구성하는 신호들의 조합이 대응하는 커맨드를 활성화할 수 있다. 커맨드 디코더(410)는 커맨드(CMD) 뿐만이 아니라 어드레스(ADD)의 일부를 입력받아 디코딩에 사용할 수도 있으며, 한 싸이클이 아닌 여러 싸이클에 걸쳐 입력된 커맨드(CMD)의 조합을 디코딩에 사용할 수도 있다.
모드 설정부(420)는 모드 설정 커맨드(MRS)의 활성화시에 어드레스 수신부(402)를 통해 입력된 어드레스(ADD)를 이용하여 하드 리페어 모드 또는 소프트 리페어 모드를 설정할 수 있다. 하드 리페어 모드는 비휘발성 메모리 회로(440)에 리페어 데이터를 프로그램하기 위한 모드일 수 있다. 소프트 리페어 모드는 래치회로(430)에 리페어 데이터를 저장하거나, 래치회로(430)를 통해 레지스터(SR1 - SR4)에 리페어 데이터를 저장하는 모드일 수 있다. 모드 설정부(420)는 하드 리페어 모드로 설정되면 신호(H_MODE)를 활성화하고, 소프트 리페어 모드로 설정되면 신호(S_MODE)를 활성화할 수 있다.
래치회로(430)는 메모리 장치 외부로부터 입력된 어드레스(ADD)를 래치 및 출력하는 회로일 수 있다. 래치회로(430)는 액티브 커맨드(ACT)가 활성화되면, 어드레스(ADD)를 래치 및 출력할 수 있다. 선택부(403)는 하드 리페어 모드에서는 어드레스(ADD)를 비휘발성 메모리 회로(440)로 출력(OUT1)하고, 소프트 리페어 모드에서는 어드레스(ADD)를 선택부(403)로 출력(OUT2)할 수 있다.
비휘발성 메모리 회로(440)는 메모리 하드 리페어 데이터(M_HADD)를 저장하기 위한 영역(441)과 시스템 하드 리페어 데이터(S_HADD)를 저장하기 위한 영역(442)을 포함할 수 있다. 비휘발성 메모리 회로(440)는 하드 리페어 모드에서 라이트 커맨드(WT)가 활성화되면 선택부(403)의 출력(OUT1)을 입력받아 영역(442)에 프로그램 할 수 있다. 이때 출력(OUT1)은 어드레스(ADD)의 형태로 메모리 장치의 외부로부터 전달되는 시스템 하드 리페어 데이터, 즉 메모리 뱅크(BK)에서 리페어가 필요한 메모리 셀을 나타내는 페일 어드레스일 수 있다.
메모리 하드 리페어 데이터(M_HADD)는 메모리 장치의 제조 과정 중에 제조사에 의해 비휘발성 메모리 회로(440)의 영역(441)에 프로그램될 수 있다. 부트-업 신호(BOOT_UP)가 활성화되면 비휘발성 메모리 회로(440)에 저장된 메모리 하드 리페어 데이터(M_HADD)와 시스템 하드 리페어 데이터(S_HADD)가 차례로 출력될 수 있다(HADD). 비휘발성 메모리 회로(440)로는 이-퓨즈 어레이 회로, NAND 플래쉬 메모리, NOR 플래쉬 메모리, MRAM(Magnetic Random Access Memory), STT-MRAM(Spin Transfer magnetic Random Access Memory), ReRAM(Resistive Random Access Memory) 및 PC RAM(Phase Change Random Access Memory)과 같은 모든 종류의 비휘발성 메모리가 사용될 수 있으나, 비휘발성 메모리 회로(440)로 이-퓨즈 어레이 회로가 사용되는 것이 가장 일반적이다. 이-퓨즈 어레이 회로는 어레이 형태로 배열된 다수의 이-퓨즈를 포함하고 이-퓨즈를 메모리 셀로 사용하는데, 이-퓨즈는 한번 프로그램하면 다시는 프로그램하는 것이 불가능하므로, 이-퓨즈를 원-타임 프로그램(one-time program) 메모리 셀이라 한다.
참고로 비휘발성 메모리 회로(440)는 페일 어드레스를 프로그램할 때 페일 어드레스가 프로그램되는 부분에 해당 부분의 사용이 완료되었음을 나타내는 데이터를 함께 저장할 수 있다. 이러한 데이터는 페일 어드레스와 함께 레지스터로 전송될 수 있다(즉, HADD에 포함됨). 예를 들어, 비휘발성 메모리 회로(440)가 각각 하나의 페일 어드레스를 저장하는 퓨즈셋을 여러개 포함하는 이-퓨즈 어레이라고 하자. 이때 각각의 퓨즈셋에는 자신에게 페일 어드레스가 프로그램되는지 여부를 나타내는 추가 비트가 더 프로그램될 수 있다. 이러한 추가 비트는 해당 퓨즈셋에 저장된 페일 어드레스와 함께 레지스터(MR1 - MR4, SR1 - SR4)로 전송될 수 있다.
선택부(404)는 하드 리페어 모드에서 비휘발성 메모리 회로(440)로부터 출력된 하드 리페어 데이터(M_HADD, S_HADD)를 선택하여 리페어 데이터(REP_DATA)로 출력하고, 소프트 리페어 모드에서 래치회로(430)의 출력(OUT2)을 선택하여 리페어 데이터(REP_DATA)로 출력할 수 있다. 따라서 리페어 데이터(REF_DATA)는 하드 리페어 모드에서는 하드 리페어 데이터(M_HADD, S_HADD)에 해당하고, 소프트 리페어 모드에서는 메모리 장치 외부로부터 입력된 소프트 리페어 데이터(ADD)에 해당할 수 있다.
데이터 버스(404)는 리페어 데이터(REP_DATA)를 다수의 레지스터(MR1 - MR4, SR1 - SR4) 및 제어회로(450)로 전달할 수 있다. 부트-업 동작시 하드 리페어 데이터(M_HADD, S_HADD)가 데이터 버스(404)를 통해 다수의 레지스터(MR1 - MR4, SR1 - SR4) 및 제어회로(450)로 전달될 수 있다. 또한 소프트 리페어 동작시 소프트 리페어 데이터(ADD)가 데이터 버스(404)를 통해 다수의 레지스터(MR1 - MR4, SR1 - SR4) 및 제어회로(450)로 전달될 수 있다.
다수의 레지스터(MR1 - MR4, SR1 - SR4)는 하나 이상의 메모리 레지스터(MR1 - MR4) 및 하나 이상의 시스템 레지스터(SR1 - SR4)를 포함할 수 있다. 하나 이상의 메모리 레지스터(MR1 - MR4)는 데이터 버스(405)를 통해 전송되는 메모리 하드 리페어 데이터(M_HADD)를 저장하고, 하나 이상의 시스템 레지스터(SR1 - SR4)는 데이터 버스(405)를 통해 전송되는 시스템 하드 리페어 데이터(S_HADD) 또는 소프트 리페어 데이터(ADD)를 저장할 수 있다.
다수의 레지스터(MR1 - MR4, SR1 - SR4)는 리페어 데이터를 저장하지 않은 경우 비활성화 상태이며, 리페어 데이터가 저장되면 활성화될 수 있다. 레지스터들(MR1 - MR4, SR1 - SR4)은 활성화되면 대응하는 인에이블 신호(MEN1 - MEN4, SEN1 - SEN4)를 활성화할 수 있다. 인에이블 신호(MEN1 - MEN4, SEN1 - SEN4)는 하드 리페어 데이터(M_HADD, S_ADD) 또는 소프트 리페어 데이터(ADD)에 포함된 추가 비트에 의해 활성화될 수 있다. 전자의 경우 추가 비트는 전송된 데이터가 저장된 퓨즈셋이 프로그램되었음을 나타내는 비트이고, 후자의 경우 추가 비트는 소프트 리페어 데이터를 저장한 레지스터를 활성화시키기 위해 외부로부터 입력되거나 제어회로(450)에서 생성된 비트일 수 있다. 즉, 인에이블(MEN1 - MEN4, SEN1 - SEN4)는 대응하는 레지스터에 리페어 데이터가 저장되면 활성화되고, 그렇지 않은 경우 비활성화될 수 있다.
제어회로(450)는 부트-업 동작시 다수의 레지스터(MR1 - MR4, SR1 - SR4)를 차례로 선택하고, 소프트 리페어 동작시 다수의 시스템 레지스터(SR1 - SR4) 중 부트-업이 완료된 후에도 데이터가 저장되지 않은 시스템 레지스터를 선택할 수 있다. 부트-업 및 소프트 리페어 동작시 데이터 버스(404)를 통해 전송된 리페어 데이터(REP_DATA)는 제어회로(450)에 의해 선택된 레지스터에 저장될 수 있다.
제어회로(450)는 소프트 리페어 동작시 리페어 데이터(REP_DATA)와 동일한 데이터가 저장된 레지스터들이 비활성화되도록 제어하고, 리페어 동작시 어드레스(ADD)에 대응하는 불량 셀을 대체한 리던던시 셀을 액세스하도록 제어할 수 있다. 이를 위해, 제어회로(450)는 소프트 리페어 동작시 데이터(REP_DATA)와 각 레지스터의 데이터(MDATA1 - MDATA4, SDATA1 - SDATA4)를 비교하고, 리페어 동작시 어드레스(ADD)와 각 레지스터의 데이터(MDATA1 - MDATA4, SDATA1 - SDATA4)를 비교하여, 각 레지스터에 대응하는 비교결과를 나타내는 다수의 비교신호(MCMP1 - MCMP4, SCMP1 - SCMP4)를 생성할 수 있다.
보다 자세히 살펴보면, 제어회로(450)는 각 레지스터(MR1 - MR4, SR1 - SR4)에 대응하는 선택신호(MSEL1 - MSEL4, SSEL1 - SSEL4)를 생성하되, 부트-업 동작시 'MSEL1'부터 차례로 활성화할 수 있다. 또한 소프트 리페어 모드에서는 'SSEL1' - 'SSEL4' 중 데이터가 저장되지 않은 시스템 레지스터(대응하는 인에이블 신호가 비활성화됨)에 대응하는 선택신호를 활성화할 수 있다.
제어회로(450)는 소프트 리페어 모드에서 액티브 커맨드(ACT)가 활성화되면, 비교동작을 통해 다수의 비교신호(MCMP1 - MCMP4, SCMP1 - SCMP4) 중 데이터(REP_DATA)와 동일한 데이터가 저장된 레지스터에 대응하는 비교신호를 활성화할 수 있다. 활성화된 비교신호에 대응하는 레지스터는 비활성화될 수 있다.
제어회로(450)는 리페어 동작시 비교동작을 통해 다수의 비교신호(MCMP1 - MCMP4, SCMP1 - SCMP4) 중 어드레스(ADD)와 동일한 데이터가 저장된 레지스터에 대응하는 비교신호를 활성화할 수 있다. 비교신호들(MCMP1 - MCMP4, SCMP1 - SCMP4)은 메모리 뱅크(BK)로 입력될 수 있다.
메모리 뱅크(BK)는 비교신호들(MCMP1 - MCMP4, SCMP1 - SCMP4)을 입력받아 리페어 동작을 수행할 수 있다. 보다 자세히 살펴보면, 메모리 뱅크(BK)는 어드레스(ADD)에 대응하는 부분(예를 들어, 메모리 셀들)의 액세스를 수행하되, 비교신호가 활성화된 경우 활성화된 비교신호에 의해 지정된 부분(예를 들어, 리던던시 셀들)을 액세스할 수 있다.
참고 부트-업 동작은 부트-업 신호(BOOT_UP)의 활성화에 응답해 수행되는데, 부트-업 신호(BOOT_UP)는 메모리 장치의 파워업 이후에 메모리 장치의 내부적으로 자동으로 활성화될 수도 있으며(예, 파워업 이후 일정시점이 지난 후 자동으로 활성화), 메모리 콘트롤러의 지시에 의해 활성화될 수 있다.
이하에서는 상술한 내용을 바탕으로 메모리 장치의 하드 리페어 동작, 부트-업 동작 및 소프트 리페어 동작에 대해 설명한다.
먼저 메모리 장치는 모드 설정 커맨드(MRS)와 함께 입력된 어드레스(ADD)에 의해 하드 리페어 모드로 설정될 수 있다. 하드 리페어 구간에서, 액티브 커맨드(ACT)가 입력되면 래치회로(430)에 의해 어드레스(ADD)가 래치되어 비휘발성 메모리 회로(440)로 입력(OUT1)되고, 라이트 커맨드(WT)가 입력되면 비휘발성 메모리 회로(440)에 입력된 어드레스(OUT1)가 프로그램될 수 있다.
다음으로 메모리 장치의 시스템 하드 리페어 동작이 완료된 후 부트-업 신호(BOOT_UP)가 활성화되면, 비휘발성 메모리 회로(440)에 저장된 하드 리페어 데이터(M_HADD, S_HADD)가 차례로 레지스터(MR1 - MR4, SR1 - SR4)로 전송되어 저장될 수 있다. 이때, 레지스터들(MR1 - MR4, SR1 - SR4) 중 리페어 어드레스가 저장된 레지스터에 대응하는 인에이블 신호들(MEN1 - MEN4, SEN1 - SEN4)이 활성화될 수 있다.
다음으로 메모리 장치는 모드 설정 커맨드(MRS)와 함께 입력된 어드레스(ADD)에 의해 소프트 리페어 모드로 설정될 수 있다. 소프트 리페어 구간에서, 액티브 커맨드(ACT)가 입력되면 래치회로(430)에 의해 어드레스(ADD)가 래치되어 시스템 레지스터(SR1 - SR4)로 전달(REP_DATA)될 수 있다.
제어회로(450)는 레지스터들에 저장된 데이터(MDATA1 - MDATA4, SDATA1 - SDATA4)와 전달된 데이터(REP_DATA)를 비교하고, 전달된 데이터(REP_DATA)와 동일한 데이터에 대응하는 비교신호(예를 들어, MCMP1)를 활성화할 수 있다. 레지스터들(MR1 - MR4, SR1 - SR4)은 대응하는 비교신호가 활성화된 레지스터(예를 들어, MR1)는 대응하는 인에이블 신호(예를 들어, MEN1)를 비활성화할 수 있다.
라이트 커맨드(WT)가 입력되면 전달된 리페어 데이터(REP_DATA)는 시스템 레지스터들(SR1 - SR4) 중 선택된 시스템 레지스터(예를 들어 SR4)에 저장될 수 있다. 이러한 동작을 통해 메모리 장치는 소프트 리페어 데이터와 동일한 데이터가 저장된 레지스터를 비활성화하고, 소프트 리페어 데이터를 선택된 시스템 레지스터에 저장할 수 있다.
마지막으로 메모리 장치는 노멀 동작시 액세스 커맨드(예를 들어 액티브 커맨드, 리드 커맨드 또는 라이트 커맨드)와 함께 입력된 어드레스(ADD)에 대응하는 메모리 셀을 액세스하되, 입력된 어드레스(ADD)가 소프트 리페어 데이터와 동일한 레지스터(예를 들어, SR4)에 대응하는 비교신호(예를 들어, SCMP4)를 활성화하고 대응하는 리던던시 셀을 액세스할 수 있다.
여기서, 레지스터(MR1)에도 입력된 어드레스(ADD)와 동일한 데이터가 저장되어 있지만, 레지스터(MR1)는 비활성화된 상태이므로 레지스터(MR1)에 대응하는 비교신호(MCMP1)는 활성화되지 않는다. 따라서, 비교신호(MCMP1) 및 비교신호(SCMP4)에 대응하는 리던던시 셀들이 중복으로 액세스되지 않는다(도 3의 설명에서 상술한 예에서 2개의 워드라인이 동시에 액티브되지 않음).
도 4에서는 소프트 리페어 데이터와 동일한 데이터가 저장된 레지스터를 비활성화하는 경우에 대해 설명하였으나, 소프트 리페어 데이터와 동일한 데이터가 저장된 레지스터에 저장된 리페어 데이터(페일 어드레스)를 삭제하고, 대응하는 인에이블 신호를 비활성화함으로써 비슷한 효과를 얻을 수 있다.
도 5은 제어회로(450)의 구성도이다.
도 5을 참조하면, 제어회로(450)는 카운터(510), 선택신호 생성부(520), 선택부(530) 및 비교부(540)를 포함할 수 있다.
비휘발성 메모리 회로(440)는 부트-업 동작시 리페어 데이터(M_HADD, S_HADD)와 함께 클럭(CLK)을 전송할 수 있다. 클럭(CLK)은 부트-업 동작 구간에서 활성화되어 토글하는 신호일 수 있다. 카운터(510)는 클럭(CLK)의 토글 횟수를 카운팅하여 카운팅 데이터(CNT_DATA)를 생성할 수 있다.
선택신호 생성부(520)는 부트-업 신호(BOOT_UP)가 활성화된 구간에서 카운팅 데이터(CNT_DATA)를 이용하여 다수의 선택신호(MSEL1 - MSEL4, SSEL1 - SSEL4)를 차례로 활성화할 수 있다. 예를 들어, 가장 먼저 선택신호(MSEL1)을 활성화하고, 카운팅 데이터(CNT_DATA)의 값이 1씩 증가할 때마다 다른 선택신호를 활성화하여, 선택신호(MSEL1)부터 선택신호(SSEL4)까지 차례로 활성화할 수 있다. 또한 선택신호 생성부(520)는 신호(S_MODE)가 활성화된 상태에서 라이트 커맨드(WT)가 입력되면 시스템 레지스터(SR1 - SR4)에 대응하는 인에이블 신호(SEN1 - SEN4) 중 비활성화된 인에이블 신호에 대응하는 선택신호를 활성화할 수 있다.
선택부(530)는 신호(S_MODE)가 비활성화된 경우 입력된 어드레스(ADD)를 선택하여 비교부(540)로 전달하고, 신호(S_MODE)가 활성화된 경우 전달된 리페어 데이터(REP_DATA)를 비교부(540)로 전달할 수 있다.
비교부(540)는 액티브 커맨드(ACT)가 입력되면, 선택부(530)의 출력과 레지스터들에 저장된 데이터(MDATA1 - MDATA4, SDATA1 - SDATA4)를 비교하여 비교신호들(MCMP1 - MCMP4, SCMP1 - SCMP4)을 생성할 수 있다. 비교부(540)는 저장된 데이터가 선택부(530)의 출력과 동일한 레지스터에 대응하는 비교신호를 활성화할 수 있다.
도 6은 본 발명의 다른 일 실시예에 따른 메모리 장치의 구성도이다. 도 6에서는 다수개의 메모리 뱅크(BK0 - BK3)를 포함하는 메모리 장치에서 리페어 동작은 어떠한 방식으로 수행되는지에 대해 알아보기로 한다.
도 6을 참조하면, 메모리 장치는 커맨드 수신부(401), 뱅크 어드레스 수신부(602), 어드레스 수신부(402), 선택부(403), 데이터 버스(404), 커맨드 디코더(410), 모드 설정부(420), 래치회로(430), 비휘발성 메모리 회로(640), 제어회로(650), 다수의 제1 내지 제N레지스터(MR1 - MR16, SR1 - SR16) 및 다수의 메모리 뱅크(BK0 - BK3)를 포함할 수 있다.
뱅크 어드레스 수신부(602)는 메모리 장치 외부로부터 입력되는 멀티 비트 신호인 뱅크 어드레스(BA)를 수신할 수 있다. 뱅크 어드레스(BA)는 메모리 뱅크(BK0 - BK3)들 중 억세스될 메모리 뱅크를 선택하기 위한 어드레스일 수 있다. 노멀 어드레스(ADD)는 뱅크 어드레스(BA)에 의해 선택된 메모리 뱅크의 메모리 셀들 중 억세스될 메모리 셀을 선택하기 위한 어드레스이므로, 뱅크 어드레스(BA)는 노멀 어드레스(ADD)의 상위 어드레스라고 할 수 있다. 뱅크 어드레스(BA)는 노멀 어드레스(ADD)와 동시에 입력될 수 있다.
비휘발성 메모리 회로(640)는 메모리 영역들(741 - 744)과 시스템 영역들(745 - 748)을 포함할 수 있다. 메모리 영역들(741 - 744)은 메모리 뱅크들(BK0 - BK3)과 1:1로 대응되며, 시스템 영역들(745 - 748)도 메모리 뱅크들(BK0 - BK3)과 1:1로 대응될 수 있다. 메모리 영역들(741 - 744)은 메모리 뱅크들(BK0 - BK3)의 메모리 하드 리페어 데이터(M_HADD_BK0 - M_HADD_BK3)를 저장하기 위한 영역들일 수 있다. 메모리 영역들(741 - 744)에 저장되는 메모리 하드 리페어 데이터(M_HADD_BK0 - M_HADD_BK3)는 메모리 장치의 제조 과정 중에 메모리 제조사에 의해 프로그램될 수 있다.
비휘발성 메모리 회로(640)의 시스템 영역들(745 - 748)은 메모리 뱅크들(BK0 - BK3)의 시스템 하드 리페어 데이터(S_HADD_BK0 - S_HADD_BK3)를 저장하기 위한 영역들일 수 있다. 하드 리페어 모드에서 외부로부터 메모리 장치로 액티브 커맨드(ACT)와 함께 뱅크 어드레스(BA)와 노멀 어드레스(ADD)가 인가될 수 있다. 비휘발성 메모리 회로(640)는 라이트 커맨드(WT)가 입력되면 시스템 영역들(745 - 748) 중 뱅크 어드레스(BA)에 의해 선택되는 시스템 영역에, 노멀 어드레스(ADD, 즉 시스템 하드 리페어 데이터)를 프로그램할 수 있다. 즉, 시스템 영역들(745 - 748)의 프로그램시에, 뱅크 어드레스(BA)는 시스템 영역들(745 - 748) 중 하나의 영역을 선택하기 위해 사용되며, 노멀 어드레스(ADD)가 선택된 시스템 영역에 프로그램될 수 있다.
부트-업 신호(BOOT_UP)가 활성화되면 비휘발성 메모리 회로(640)의 메모리 영역들(741 - 744)에 저장된 메모리 하드 리페어 데이터(M_HADD_BK0 - M_HADD_BK3)는 메모리 레지스터들(MR1 - MR16)로 전달되고, 시스템 영역들(745 - 748)에 저장된 시스템 하드 리페어 데이터(S_HADD_BK0 - S_HADD_BK3)는 시스템 레지스터들(SR1 - SR16)로 전달될 수 있다. 이때, 하드 리페어 데이터들은 각 뱅크 내에서는 메모리 하드 리페어 데이터 및 시스템 하드 리페어 데이터의 순서로 전달되고, 전체적으로는 뱅크 순서로 전달될 수 있다. 예를 들어, 각 뱅크별로(예를 들어, BK0의 경우)는 MR1 - MR4, SR1 - SR4의 순서로 하드 리페어 데이터가 전송되고, 전체적으로은 BK0 - BK3의 순서로 하드 리페어 데이터가 전송될 수 있다.
다수의 제1 내지 제N레지스터(MR1 - MR16, SR1 - SR16)는 각각 하나 이상의 제1 내지 제N메모리 레지스터(MR1 - MR16) 및 하나 이상의 제1 내지 제N시스템 레지스터(SMR1 - SR16)를 포함할 수 있다. 다수의 제1 내지 제N레지스터(MR1 - MR16, SR1 - SR16)는 대응하는 뱅크의 리페어 데이터를 저장할 수 있다.
MR1 - MR4는 BK0에 대응하는 메모리 하드 리페어 데이터(M_HADD_BK0)를 저장하고, SR1 - SR4는 BK0에 대응하는 시스템 하드 리페어 데이터(S_HADD_BK0) 또는 대응하는 시스템 리페어 데이터를 저장할 수 있다. MR5 - MR8는 BK1에 대응하는 메모리 하드 리페어 데이터(M_HADD_BK1)를 저장하고, SR5 - SR8는 BK1에 대응하는 시스템 하드 리페어 데이터(S_HADD_BK1) 또는 대응하는 시스템 리페어 데이터를 저장할 수 있다. MR9 - MR12는 BK2에 대응하는 메모리 하드 리페어 데이터(M_HADD_BK2)를 저장하고, SR9 - SR12는 BK2에 대응하는 시스템 하드 리페어 데이터(S_HADD_BK2) 또는 대응하는 시스템 리페어 데이터를 저장할 수 있다. MR13 - MR16는 BK3에 대응하는 메모리 하드 리페어 데이터(M_HADD_BK3)를 저장하고, SR13 - SR16는 BK3에 대응하는 시스템 하드 리페어 데이터(S_HADD_BK3) 또는 대응하는 시스템 리페어 데이터를 저장할 수 있다.
다수의 제1 내지 제N레지스터(MR1 - MR16, SR1 - SR16)는 리페어 데이터를 저장하지 않은 경우 비활성화 상태이며, 리페어 데이터가 저장되면 활성화될 수 있다. 다수의 제1 내지 제N레지스터(MR1 - MR16, SR1 - SR16)은 활성화되면 대응하는 인에이블 신호(MEN1 - MEN16, SEN1 - SEN16)를 활성화할 수 있다. 인에이블 신호에 관한 설명은 도 4의 설명에서 상술한 바와 동일하다. 각 뱅크에 대응하는 레지스터들은 각 뱅크에 대응하는 하드 리페어 데이터를 전송받아 저장할 수 있다.
제어회로(650)는 부트-업 동작시 레지스터들(MR1 - MR16, SR1 - SR16)를 차례로 선택할 수 있다. 보다 자세히 살펴보면, 각 뱅크 내에서는 메모리 레지스터 및 시스템 레지스터 순서로 선택하고, 전체적으로 뱅크 순서로 선택할 수 있다. 또한 제어회로(650)는 소프트 리페어 동작시 래치회로(430)에 래치된 뱅크 어드레스(BA)에 의해 지정된 뱅크에 대응하는 시스템 레지스터(SR1 - SR4 내지 SR13 - SR16) 중 부트-업이 완료된 후에도 데이터가 저장되지 않은 시스템 레지스터를 선택할 수 있다. 부트-업 및 소프트 리페어 동작시 데이터 버스(404)를 통해 전송된 리페어 데이터(REP_DATA)는 제어회로(650)에 의해 선택된 레지스터에 저장될 수 있다.
제어회로(650)는 소프트 리페어 동작시 리페어 데이터(REP_DATA)의 뱅크 어드레스(BA)에 의해 지정된 메모리 뱅크에 대응하는 레지스터들 중 동일한 데이터가 저장된 레지스터들이 비활성화되도록 제어할 수 있다. 예를 들어, 리페어 데이터(REP_DATA)의 뱅크 어드레스(BA)가 BK0에 대응하는 경우 MR1 - MR4, SR1 - SR4 중 리페어 데이터(REP_DATA)의 노멀 어드레스(ADD)에 동일한 데이터가 저장된 레지스터들이 비활성화되도록 제어할 수 있다. 또한 제어회로(650)는 리페어 동작시 뱅크 어드레스(BA)에 의해 지정된 메모리 뱅크에서 어드레스(ADD)에 대응하는 불량 셀을 대체한 리던던시 셀을 액세스하도록 제어할 수 있다.
이를 위해, 제어회로(650)는 소프트 리페어 동작시 데이터(REP_DATA)와 데이터(REP_DATA)의 뱅크 어드레스(BA)에 의해 지정된 뱅크에 대응하는 레지스터들의 데이터를 비교할 수 있다. 또한 제어회로(650)는 리페어 동작시 뱅크 어드레스(BA)에 의해 지정된 뱅크에 대응하는 각 레지스터의 데이터와 노멀 어드레스(ADD)를 비교할 수 있다. 예를 들어, 제어회로(650)는 소프트 리페어 동작시 데이터(REP_DATA)의 뱅크 어드레스(BA)에 의해 BK0가 지정된 경우, 데이터(REP_DATA)의 노멀 어드레스(ADD)와 SR1 - SR4 내지 SR13 - SR16의 데이터인 MDATA1 - MDATA4, SDATA1 - SDATA4를 비교할 수 있다. 또한 제어 회로(650)는 리페어 동작시 뱅크 어드레스(BA)에 의해 BK0가 지정된 경우, 노멀 어드레스(ADD)와 MDATA1 - MDATA4, SDATA1 - SDATA4를 비교할 수 있다. 제어회로(650)는 비교결과에 따라 다수의 제1 내지 제N비교신호(MCMP1 - MCMP16, SCMP1 - SCMP16)를 생성할 수 있다.
보다 자세히 살펴보면, 제어회로(650)는 각 레지스터(MR1 - MR16, SR1 - SR16)에 대응하는 선택신호(MSEL1 - MSEL16, SSEL1 - SSEL16)를 생성하되, 부트-업 동작시 'MSEL1'부터 차례로 활성화할 수 있다. 또한 소프트 리페어 모드에서는 데이터(REP_DATA)의 뱅크 어드레스(BA) 의해 지정된 뱅크에 대응하는 시스템 레지스터의 선택신호들 중 데이터가 저장되지 않은 시스템 레지스터(대응하는 인에이블 신호가 비활성화됨)에 대응하는 선택신호를 활성화할 수 있다.
제어회로(650)는 소프트 리페어 모드에서 액티브 커맨드(ACT)가 활성화되면, 비교동작을 통해 데이터(REP_DATA)의 뱅크 어드레스(BA)에 의해 지정된 뱅크에 대응하는 레지스터의 비교신호들 중 데이터(REP_DATA)의 노멀 어드레스(ADD)와 동일한 데이터가 저장된 레지스터에 대응하는 비교신호를 활성화하고, 활성화된 비교신호에 대응하는 레지스터를 비활성화할 수 있다(대응하는 인에이블 신호가 비활성됨).
제어회로(650)는 리페어 동작시 비교동작을 통해 뱅크 어드레스(BA)에 의해 지정된 뱅크에 대응하는 레지스터의 비교신호 들 중 노멀 어드레스(ADD)와 동일한 ㄹ지스터에 대응하는 비교신호를 활성화할 수 있다. 비교신호들(MCMP1 - MCMP16, SCMP1 - SCMP16)은 각각 대응하는 메모리 뱅크(BK0 - BK3)로 입력될 수 있다.
메모리 뱅크(BK0 - BK3)는 대응하는 비교신호들(MCMP1 - MCMP16, SCMP1 - SCMP16)을 입력받아 리페어 동작을 수행할 수 있다. 보다 자세히 살펴보면, 메모리 뱅크들(BK0 - BK3)은 뱅크 어드레스(BA)에 의해 지정된 경우 노멀 어드레스(ADD)에 대응하는 부분(예를 들어, 메모리 셀들)의 액세스를 수행하되, 비교신호가 활성화된 경우 활성화된 비교신호에 의해 지정된 부분(예를 들어, 리던던시 셀들)을 액세스할 수 있다.
도 7은 제어회로(650)의 구성도이다.
도 7을 참조하면, 제어회로(650)는 제어회로(650)는 카운터(510), 제1 내지 제N선택신호 생성부(720_0 - 720_3), 제1 내지 제N선택부(730_0 - 730_3) 및 제1 내지 제N비교부(740_0 - 740_3)를 포함할 수 있다.
비휘발성 메모리 회로(640)는 부트-업 동작시 리페어 데이터(M_HADD_BK0, S_HADD_BK0 내지 M_HADD_BK3, S_HADD_BK3)와 함께 클럭(CLK)을 전송할 수 있다. 클럭(CLK)은 부트-업 동작 구간에서 활성화되어 토글하는 신호일 수 있다. 카운터(510)는 클럭(CLK)의 토글 횟수를 카운팅하여 카운팅 데이터(CNT_DATA)를 생성할 수 있다.
제1 내지 제N선택신호 생성부(720_0 - 720_3)는 부트-업 신호(BOOT_UP)가 활성화된 구간에서 카운팅 데이터(CNT_DATA)를 이용하여 대응하는 레지스터들의 선택신호(MSEL1 - MSEL16, SSEL1 - SSEL16)를 차례로 활성화할 수 있다. 제1 내지 제N선택신호 생성부(720_0 - 720_3)는 차례로 대응하는 선택신호들을 활성화할 수 있다. 예를 들어, 카운팅 데이터(CNT_DATA)의 값이 소정의 값만큼 증가할 때마다 선택신호(MSEL1)부터 선택신호(SSEL16)까지 차례로 활성화할 수 있다(MSEL1 - MSEL4, SSEL1 - SSEL4, MSEL5 - MSEL8, SSEL5 - SSEL8, MSEL9 - MSEL12, SSEL9 - SSEL12, MSEL13 - MSEL16, SSEL13 - SSEL16 순서로 활성화될 수 있음).
또한 제1 내지 제N선택신호 생성부(720_0 - 720_3)는 신호(S_MODE)가 활성화된 상태에서 라이트 커맨드(WT)가 입력되면, 데이터(REP_DATA)의 뱅크 어드레스(BA)에 의해 대응하는 뱅크가 지정된 경우 지정된 뱅크의 시스템 레지스터에 대응하는 인에이블 신호(SEN1 - SEN4) 중 비활성화된 시스템 레지스터에 대응하는 선택신호를 활성화할 수 있다. 예를 들어, 뱅크 어드레스(BA)에 의해 BK0가 지정된 경우 SEN1 - SEN4 중 비활성화된 인에이블 신호에 대응하는 선택신호(SSEL1 - SSEL4 중 하나)를 활성화할 수 있다.
제1 내지 제N선택부(730_0 - 730_3)는 신호(S_MODE)가 비활성화된 경우 입력된 어드레스(BA, ADD)를 선택하여 대응하는 비교부(740_0 - 740_3)로 전달하고, 신호(S_MODE)가 활성화된 경우 전달된 리페어 데이터(REP_DATA)를 대응하는 비교부(740_0 - 740_3)로 전달할 수 있다.
제1 내지 제N비교부(740_0 - 740_3)는 뱅크 어드레스(BA)에 의해 대응하는 뱅크가 지정된 경우 액티브 커맨드(ACT)가 입력되면, 대응하는 선택부(730_0 - 730_3)의 출력과 대응하는 레지스터들에 저장된 데이터(MDATA1 - MDATA16, SDATA1 - SDATA16)를 비교하여 비교신호들(MCMP1 - MCMP16, SCMP1 - SCMP16)을 생성할 수 있다. 제1 내지 제N비교부(740_0 - 740_3)는 뱅크 어드레스(BA)에 의해 대응하는 뱅크가 지정된 경우 저장된 데이터가 대응하는 선택부(730_0 - 730_3)의 출력과 동일한 레지스터에 대응하는 비교신호를 활성화할 수 있다.
도 8는 본 발명의 일 실시예에 따른 메모리 시스템의 구성도이다.
도 8에 도시된 바와 같이, 메모리 시스템은 메모리 콘트롤러(810) 및 메모리 장치(820)를 포함할 수 있다.
메모리 콘트롤러(810)는 메모리 장치에 커맨드(CMD)와 어드레스(ADD)를 입력하는 것에 의해 메모리 장치(820)의 동작을 제어하고, 리드 및 라이트 동작시에 메모리 장치와 데이터(DATA)를 주고 받을 수 있다. 메모리 장치(820)의 리페어 모드를 설정하는 것은 커맨드(CMD)와 어드레스(ADD)를 메모리 장치로 전송하는 것에 의해 이루어지고, 메모리 장치(820)에 액티브 커맨드 또는 라이트 커맨드를 인가하는 것은 커맨드(CMD)를 전송하는 것에 의해 이루어질 수 있다. 메모리 장치(820)는 도 4의 메모리 장치이거나 도 6의 메모리 장치일 수 있다. 메모리 장치(820)가 도 4의 메모리 장치인 경우 메모리 콘트롤러(810)로부터 전송되는 어드레스(ADD)는 노멀 어드레스만 포함하고, 메모리 장치(820)가 도 6의 메모리 장치인 경우 메모리 콘트롤러(810)로부터 전송되는 어드레스(ADD)는 뱅크 어드레스 및 노멀 어드레스를 포함할 수 있다.
메모리 장치(820, 도 6)는 커맨드(CMD)와 어드레스(ADD)를 인가받아 리페어 모드를 설정한다. 그리고 하드 리페어 모드로 설정된 경우 메모리 콘트롤러(810)로부터 커맨드(CMD)를 통해 인가되는 액티브 커맨드 및 라이트 커맨드에 응답하여 메모리 콘트롤러(810)로부터 인가된 어드레스를 비휘발성 메모리 회로에 프로그램할 수 있다. 또한 소프트 리페어 모드로 설정된 경우 메모리 콘트롤러(810)로부터 커맨드(CMD)를 통해 인가되는 액티브 커맨드 및 라이트 커맨드에 응답하여 메모리 콘트롤러(810)로부터 인가된 어드레스를 시스템 레지스터에 저장할 수 있다. 이때 도 4 및 도 6의 설명에서 상술한 방법을 이용하여, 인가된 어드레스와 동일한 어드레스가 저장된 레지스터를 비활성화할 수 있다.
그리고 노멀 동작시 메모리 콘트롤러(810)로부터 액티브, 리드 및 라이트 커맨드이 인가되는 경우에, 메모리 장치(820)는 레지스터에 저장된 리페어 데이터를 이용하여 리페어 동작을 수행할 수 있다. 메모리 장치(820)는 상술한 바와 같이, 소프트 리페어 데이터와 동일한 데이터가 저장된 레지스터를 비활성화하여 리페어 동작시 메모리 장치의 서로 다른 부분이 동시에 액세스되는 것을 방지할 수 있다.
도 4 내지 도 7의 설명에서 각 뱅크에 구비된 메모리 레지스터 및 시스템 레지스터가 각각 4개이고, 다수의 뱅크를 포함하는 경우 메모리 장치에 구비된 뱅크의 개수가 4개인 경우를 예시하였으나, 레지스터들의 개수 및 뱅크의 개수는 설계에 따라 1 이상의 임의의 정수가 될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (21)

  1. 하드 리페어 데이터를 저장하는 비휘발성 메모리 회로;
    부트-업 동작시 상기 하드 리페어 데이터를 전달하고, 소프트 리페어 동작시 소프트 리페어 데이터를 전달하는 데이터 버스;
    상기 데이터 버스를 통해 전달된 리페어 데이터를 저장하고, 상기 전달된 리페어 데이터를 저장하면 활성화되는 다수의 레지스터;
    상기 다수의 레지스터 중 상기 전달된 리페어 데이터를 저장할 레지스터를 선택하되, 상기 소프트 리페어 동작시 상기 전달된 리페어 데이터와 동일한 데이터를 저장하고 있는 레지스터를 비활성화하는 제어회로; 및
    상기 다수의 레지스터 중 활성화된 레지스터에 저장된 데이터를 이용하여 리페어 동작을 수행하는 메모리 뱅크
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 제어회로는
    상기 부트-업 동작시 상기 다수의 레지스터를 차례로 선택하고,
    상기 소프트 리페어 동작시 상기 부트-업 동작이 완료된 후 데이터가 저장되지 않은 레지스터를 선택하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 제어회로는
    상기 소프트 리페어 동작시 상기 전달된 리페어 데이터와 상기 다수의 레지스터들에 저장된 데이터를 비교하고,
    상기 리페어 동작시 상기 메모리 장치 외부에서 입력된 어드레스와 상기 레지스터들에 저장된 데이터를 비교하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 제어회로는
    상기 소프트 리페어 동작시 액티브 커맨드에 응답하여 상기 전달된 리페어 데이터와 동일한 데이터를 저장하고 있는 레지스터를 비활성화시키고, 라이트 커맨드에 응답하여 상기 전달된 리페어 데이터를 상기 다수의 레지스터 중 선택된 레지스터에 저장하는 메모리 장치.
  5. 제 1항에 있어서,
    상기 비휘발성 메모리 회로는
    한번 데이터를 저장하면 변경이 불가능한 원-타임 프로그램 메모리 셀들을 포함하는 메모리 장치.
  6. 제 1항에 있어서,
    상기 비휘발성 메모리 회로에 저장된 데이터는 영구적으로 유지되고, 상기 다수의 레지스터에 저장된 데이터는 상기 메모리 장치의 파워 오프시에 삭제되는 메모리 장치.
  7. 제 1항에 있어서,
    상기 하드 리페어 데이터는
    상기 메모리 장치의 제조시에 프로그램되는 리페어 데이터인 메모리 하드 리페어 데이터와 메모리 콘트롤러로부터 상기 메모리 장치로 전달된 리페어 데이터인 시스템 하드 리페어 데이터를 포함하고,
    상기 소프트 리페어 데이터는
    상기 메모리 콘트롤러로부터 상기 메모리 장치로 전달된 리페어 데이터인 메모리 장치.
  8. 제 7항에 있어서,
    상기 다수의 레지스터는
    상기 메모리 하드 리페어 데이터를 저장하는 하나 이상의 메모리 레지스터; 및
    상기 시스템 하드 리페어 데이터 또는 상기 소프트 리페어 데이터를 저장하는 하나 이상의 시스템 레지스터
    를 포함하는 메모리 장치.
  9. 제1 내지 제N메모리 뱅크의 메모리 하드 리페어 데이터를 저장하는 제1 내지 제N메모리 영역과 제1 내지 제N메모리 뱅크의 시스템 하드 리페어 데이터를 저장하는 제1 내지 제N시스템 영역을 포함하는 비휘발성 메모리 회로;
    부트-업 동작시 상기 메모리 및 시스템 하드 리페어 데이터를 전달하고, 소프트 리페어 동작시 소프트 리페어 데이터를 전달하는 데이터 버스;
    상기 데이터 버스를 통해 전달된 리페어 데이터 중 대응하는 메모리 뱅크의 데이터를 저장하고, 상기 전달된 리페어 데이터가 저장되면 활성화되는 다수의 제1 내지 제N레지스터;
    상기 다수의 제1 내지 제N레지스터 중 상기 전달된 리페어 데이터를 저장할 레지스터를 선택하되, 상기 소프트 리페어 동작시 상기 전달된 리페어 데이터가 대응하는 메모리 뱅크에 대응하는 레지스터들 중 상기 전달된 리페어 데이터와 동일한 데이터를 저장하고 있는 레지스터를 비활성화하는 제어회로; 및
    활성화된 레지스터들에 저장된 데이터를 이용하여 리페어 동작을 수행하는 상기 제1 내지 제N메모리 뱅크
    를 포함하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 제어회로는
    상기 부트-업 동작시 상기 다수의 제1 내지 제N레지스터를 차례로 선택하고,
    상기 소프트 리페어 동작시 상기 전달된 리페어 데이터가 대응하는 레지스터들 중 상기 부트-업 동작이 완료된 후 데이터가 저장되지 않은 레지스터를 선택하는 메모리 장치.
  11. 제 9항에 있어서,
    상기 소프트 리페어 동작시 상기 전달된 리페어 데이터에 대응하는 메모리 뱅크에 대응하는 레지스터들에 저장된 데이터와 상기 전달된 리페어 데이터를 비교하고,
    상기 리페어 동작시 상기 메모리 장치 외부에서 입력된 어드레스에 의해 지정된 메모리 뱅크에 대응하는 레지스터들에 저장된 데이터와 상기 입력된 어드레스를 비교하는 메모리 장치.
  12. 제 9항에 있어서,
    상기 비휘발성 메모리 회로에 저장된 데이터는 영구적으로 유지되고, 상기 다수의 제1 내지 제N레지스터에 저장된 데이터는 상기 메모리 장치의 파워 오프시에 삭제되는 메모리 장치.
  13. 제 9항에 있어서,
    상기 메모리 하드 리페어 데이터는
    상기 메모리 장치의 제조시에 프로그램되는 리페어 데이터이고,
    상기 시스템 하드 리페어 데이터와 상기 소프트 리페어 데이터는
    메모리 콘트롤러로부터 상기 메모리 장치로 전달된 리페어 데이터인 메모리 장치.
  14. 제 13항에 있어서,
    상기 다수의 제1 내지 제N레지스터는
    상기 메모리 하드 리페어 데이터를 저장하는 하나 이상의 제1 내지 제N메모리 레지스터; 및
    상기 시스템 하드 리페어 데이터 또는 상기 소프트 리페어 데이터를 저장하는 하나 이상의 제1 내지 제N시스템 레지스터
    를 포함하는 메모리 장치.
  15. 제 9항에 있어서,
    상기 비휘발성 메모리 회로는
    한번 데이터를 저장하면 변경이 불가능한 원-타임 프로그램 메모리 셀들을 포함하는 메모리 장치.
  16. 제 9항에 있어서,
    하드 리페어 모드에서 뱅크 어드레스와 노멀 어드레스가 입력되면, 상기 제1 내지 제N시스템 영역 중 상기 뱅크 어드레스에 의해 선택되는 시스템 영역에 상기 노멀 어드레스가 프로그램되고,
    소프트 리페어 모드에서 상기 뱅크 어드레스와 상기 노멀 어드레스가 입력되면, 상기 다수의 제1 내지 제N레지스터 중 상기 뱅크 어드레스에 의해 지정되는 메모리 뱅크에 대응하는 레지스터들에 상기 노멀 어드레스가 저장되는 메모리 장치.
  17. 비휘발성 메모리 회로 및 제1 내지 제N메모리 뱅크를 포함하되, 하드 리페어 모드에서 입력된 시스템 하드 리페어 데이터를 상기 비휘발성 메모리에 프로그램하고, 상기 비휘발성 메모리 회로에 저장된 리페어 데이터와 소프트 리페어 모드에서 입력된 소프트 리페어 데이터를 이용하여 리페어 동작을 수행하는 메모리 장치; 및
    상기 메모리 장치를 상기 하드 리페어 모드 또는 상기 소프트 리페어 모드로 설정하며, 상기 하드 리페어 모드에서 상기 시스템 하드 리페어 데이터를 메모리 장치로 입력하고, 상기 소프트 리페어 모드에서 상기 소프트 리페어 데이터를 상기 메모리 장치로 입력하는 메모리 콘트롤러
    를 포함하는 메모리 시스템.
  18. 제 17항에 있어서,
    상기 메모리 장치는
    부트-업 동작시 상기 메모리 및 시스템 하드 리페어 데이터를 전달하고, 소프트 리페어 동작시 소프트 리페어 데이터를 전달하는 데이터 버스;
    상기 데이터 버스를 통해 전달된 리페어 데이터 중 대응하는 메모리 뱅크의 데이터를 저장하고, 상기 전달된 리페어 데이터가 저장되면 활성화되는 다수의 제1 내지 제N레지스터; 및
    상기 다수의 제1 내지 제N레지스터 중 상기 전달된 리페어 데이터를 저장할 레지스터를 선택하되, 상기 소프트 리페어 동작시 상기 전달된 리페어 데이터가 대응하는 메모리 뱅크에 대응하는 레지스터들 중 상기 전달된 리페어 데이터와 동일한 데이터를 저장하고 있는 레지스터를 비활성화하는 제어회로
    를 더 포함하는 메모리 시스템.
  19. 제 18항에 있어서,
    상기 메모리 장치는
    상기 다수의 제1 내지 제N레지스터 중 활성화된 레지스터에 저장된 데이터를 이용하여 상기 제1 내지 제N메모리 뱅크의 리페어 동작을 수행하는 메모리 시스템.
  20. 제 17항에 있어서,
    상기 메모리 하드 리페어 데이터는
    상기 메모리 장치의 제조시에 프로그램되는 리페어 데이터인 메모리 시스템.
  21. 제 17항에 있어서,
    상기 비휘발성 메모리 회로는
    한번 데이터를 저장하면 변경이 불가능한 원-타임 프로그램 메모리 셀들을 포함하는 메모리 시스템.
KR1020140120245A 2014-09-11 2014-09-11 메모리 장치 및 이를 포함하는 메모리 시스템 KR20160030717A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020140120245A KR20160030717A (ko) 2014-09-11 2014-09-11 메모리 장치 및 이를 포함하는 메모리 시스템
US14/571,047 US9437330B2 (en) 2014-09-11 2014-12-15 Memory device and memory system include hard repair mode and soft repair mode
TW103143864A TWI646540B (zh) 2014-09-11 2014-12-16 記憶體裝置及包含該記憶體裝置的記憶體系統
CN201510169430.0A CN105427893B (zh) 2014-09-11 2015-04-10 存储器件及包括存储器件的存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140120245A KR20160030717A (ko) 2014-09-11 2014-09-11 메모리 장치 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20160030717A true KR20160030717A (ko) 2016-03-21

Family

ID=55455386

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140120245A KR20160030717A (ko) 2014-09-11 2014-09-11 메모리 장치 및 이를 포함하는 메모리 시스템

Country Status (4)

Country Link
US (1) US9437330B2 (ko)
KR (1) KR20160030717A (ko)
CN (1) CN105427893B (ko)
TW (1) TWI646540B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997257B1 (en) 2016-12-13 2018-06-12 SK Hynix Inc. Semiconductor device and semiconductor system including the same
KR20230058603A (ko) * 2019-04-15 2023-05-03 에스케이하이닉스 주식회사 오티피 메모리 회로 및 이를 포함하는 반도체 장치

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153343B2 (en) * 2013-11-13 2015-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device having RRAM-based non-volatile storage array
KR20160014976A (ko) * 2014-07-30 2016-02-12 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20180070779A (ko) * 2016-12-16 2018-06-27 삼성전자주식회사 리페어 온 시스템에서의 포스트 패키지 리페어를 위한 데이터 백업 방법
US10824503B2 (en) * 2017-11-14 2020-11-03 Micron Technology, Inc. Systems and methods for performing a write pattern in memory devices
US10832791B2 (en) * 2019-01-24 2020-11-10 Micron Technology, Inc. Apparatuses and methods for soft post-package repair
KR20210147630A (ko) * 2020-05-29 2021-12-07 에스케이하이닉스 주식회사 래치 회로를 구비하는 반도체 메모리 장치
KR20210155228A (ko) * 2020-06-15 2021-12-22 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
US11984185B2 (en) 2021-04-07 2024-05-14 Micron Technology, Inc. Apparatuses and methods for zone-based soft post-package repair
US20240087662A1 (en) * 2022-09-14 2024-03-14 Qualcomm Incorporated Memory repair system and method

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7529997B2 (en) * 2005-03-14 2009-05-05 International Business Machines Corporation Method for self-correcting cache using line delete, data logging, and fuse repair correction
US7215586B2 (en) * 2005-06-29 2007-05-08 Micron Technology, Inc. Apparatus and method for repairing a semiconductor memory
US7949908B2 (en) * 2006-10-11 2011-05-24 Marvell Israel (M.I.S.L) Ltd. Memory repair system and method
US7768847B2 (en) * 2008-04-09 2010-08-03 Rambus Inc. Programmable memory repair scheme
CN102339649A (zh) * 2011-05-12 2012-02-01 大唐微电子技术有限公司 集成电路嵌入式存储器的修复系统、装置及方法
KR101878972B1 (ko) * 2012-04-26 2018-07-16 삼성전자주식회사 안티퓨즈 선택 방법 및 안티퓨즈 모니터링 방법
KR20140029952A (ko) * 2012-08-31 2014-03-11 에스케이하이닉스 주식회사 메모리 장치 및 집적회로
KR101960764B1 (ko) 2012-09-18 2019-03-21 삼성전자주식회사 스페어 워드라인들의 다중 액티베이션 방지 방법
US8885424B2 (en) * 2012-11-08 2014-11-11 SK Hynix Inc. Integrated circuit and memory device
KR102038036B1 (ko) 2013-05-28 2019-10-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치를 포함하는 반도체 시스템

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9997257B1 (en) 2016-12-13 2018-06-12 SK Hynix Inc. Semiconductor device and semiconductor system including the same
KR20230058603A (ko) * 2019-04-15 2023-05-03 에스케이하이닉스 주식회사 오티피 메모리 회로 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
US9437330B2 (en) 2016-09-06
TWI646540B (zh) 2019-01-01
CN105427893A (zh) 2016-03-23
US20160078968A1 (en) 2016-03-17
CN105427893B (zh) 2020-12-08
TW201611005A (zh) 2016-03-16

Similar Documents

Publication Publication Date Title
KR20160030717A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US9030899B2 (en) Memory device with post package repair, operation method of the same and memory system including the same
CN106033684B (zh) 存储器件和包括存储器件的存储系统
KR102713402B1 (ko) 반도체 장치 및 이를 포함하는 반도체 시스템
US10410733B2 (en) Memory device and controlling method thereof
KR102517700B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
US8897087B2 (en) Memory device and operating method of memory device and memory system
US9786390B2 (en) Memory device repairable by soft and hard repair operations and memory system including the same
KR102182419B1 (ko) 비휘발성 메모리 및 이를 포함하는 반도체 장치
KR20140124547A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
KR20140059683A (ko) 메모리 장치 및 이의 테스트 방법
KR101967270B1 (ko) 메모리 장치 및 이의 테스트 방법
KR20150119547A (ko) 반도체 장치, 이를 포함하는 반도체 메모리 장치 및 메모리 시스템
KR20170109138A (ko) 메모리 모듈, 이를 포함하는 메모리 시스템 및 그의 동작 방법
KR20150118618A (ko) 메모리 장치 및 이의 동작 방법
US9030871B2 (en) Integrated circuit with programmable storage cell array and boot-up operation method thereof
US9489147B2 (en) Semiconductor device, memory device, and system including the same
US20230096291A1 (en) Apparatuses and methods for bad row mode
KR20150130608A (ko) 메모리 장치
CN116741221A (zh) 用于动态列选择交换的设备和方法
KR20150144149A (ko) 반도체 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination