TW540063B - Memory device - Google Patents

Description

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兀件（1 1 2 )。為了實行一種冗餘置換結構，陣列〇丨⑸額外 的包含至少一個冗餘元件（RE 114)，更詳細的來說，藉由 一個冗餘電路（1 3 0 )所控制的開關的選擇，RE (丨丨4)置換了 有缺的（標不為X)的元件（112)。冗餘電路（13〇)包含複 數個雷射熔絲（1 32 )用以確認對應之有缺陷的元件的（冗 餘）位址，並產生一個冗餘匹配偵測信號（RMD)。為τ隹式 化此位址，在下個封裝階段安裝晶片前，例如一個多晶片 模組，就會先在晶圓階段燒斷選定的雷射槔絲。因此，當 輸入位址（ADDs)與已編程的冗餘位址一樣時，R〇信號會曰 移至高位準，此外，為了不要在STR〇BE切換到高位準時0啟# 動有缺陷的元件（1 1 2 )，必須讓解碼器（丨2 2 )失效。另外一 方面’ RMD的高位準狀態將致能冗餘解碼器（丨24 )以便在 STROBE切換到高位準時啟動RE(114)。此項冗餘置換的方 法可以在晶圓層次出現一個瑕疵元件時有效的克服功能性 的問題’然而，在後續包括最後晶片封裝階段所發生的任 何，多的瑕藏就無法修復了，因為由雷射所形成的冗餘位 址是無法在模組階段實施的，這也將造成良率的降低。 為此領域人士所知的以通電熔-斷熔絲的電可編程熔絲技 術是一種在模組層次實行冗餘置換的一種理想的解決方 法。附圖2是一個典型之具有電熔絲的冗餘電路（丨3 〇 )。冗 餘電路（130)是由一個電熔絲方塊（22〇)與一個冗餘匹配偵 測解碼器（2 1 0 )所組成；電熔絲方塊（2 2 〇 )是由複數個電， 溶絲（ 2 22 )與電熔絲解碼器（224)所組成。與雷射可編程熔 絲類似的是’電熔絲（22 2 )會被編程以確認有瑕疵元件的

540063 五、發明說明（3)

位址，而跟雷射可編程熔絲不一樣的是，電熔絲的燒斷方 式是對選定的溶絲施加一大電壓；電熔絲解碼器（2 2 4 )會 解譯位址輸入（ADDS)並決定對那個電熔絲（222 )編程。附 圖2的例子說明了電炫絲解碼器（224 -A)如何利用開啟一對 應的NM0S( 22 6-A)以選定電熔絲（ 222 —A)，結果是當高電壓 供應器（V S 0 U R C E )切換至局位準時，一個大電流（I )會從 VS0URCE經過選定的電溶絲（2 22-A)流到地線。高電壓通常 疋由咼電壓產生态（2 3 0 )所提供。施加到具2阻抗（r )的電炼 絲上的功率（P)是由P= I2R所決定，假使P足夠大到一個特 定的值，則電熔絲的導電性就被破壞了，重複此方法繞斷 其他的熔絲以確定冗餘位址。 發明目的 因此，本發明的一個目的就是要提供一種解碼熔絲之有 效的方法，該方法乃透過施加功率於選定的溶絲上，確^ 的燒斷熔絲，並驗證其結果。 員 本發明的另一個目的是要藉由加入電可編程熔絲以提供 模組層次的冗餘性，來重新架構晶片的結構。 、 本發明的另一個目的是要提供-一個簡單而有效率的方去 以提供一個足以燒斷電熔絲的高電壓。 〆 本發明的另一個目的是要提供一個簡單而有效率的方去 以驗證編程後之電溶絲的狀態。 發明概要 本發明的第一個特點是提供了一種包含了複數個資料 存單元的記憶體裝置；至少一個冗餘資料儲存單元；二=

540063 五、發明說明（4) 冗餘匹配偵測電路；以及一種連結可編程熔絲到冗餘匹配 偵測電路的裝置，其中當冗餘匹配偵測電路偵測到一事先 由該可編程熔絲設定的情況時，一冗餘資料儲存單元會取 代一有瑕/疵的資料儲存單元。

一個與冗餘匹配偵測電路相連結的電熔絲方塊實際上是 配置在晶片的不同部分而共享冗餘位址資訊。解碼是透過 一資料匯流排選定欲燒斷的溶絲來達成的。貧料匯流排也 被用來讀取電熔絲的狀態以確保已正確的燒斷電熔絲。當 共享資料匯流排於電熔絲的解碼與驗證時，會有效地施加 功率於選定的電熔絲上。冗餘匹配偵測解碼器最好位於陣 列附近已確保高速運作。為了減少電熔絲與冗餘匹配偵測 電路間傳送通道的數目，轉送作業使用分時多工法，讓電 熔絲的資訊依序轉送到冗餘匹配偵測電路。實際執行該轉 送的分時多工作業最好只有在晶片上電狀態後被致能。 圖式簡單說明 從以下本發明之一個較佳具體實施例的詳細說明與連同 的附圖將可對本發明之前述與其它的目的，特點與好處有 更佳的了解，其中： … 附圖1是一個傳統的記憶體的冗餘置換結構，該記憶體 包含一個由解碼器支援的陣列，而該解碼器是藉由位址輸 入來選定對應的記憶體元件； 附圖2是一個典型之具有電可編程熔絲的冗餘電路； -附圖3A是一個根據本發明之記憶體裝置的第一個較佳具 體實施例；

第9頁 540063 五、發明說明（5) 附圖3B是另外一種根據本發明之利 送溶絲資訊的方法，其中一個序列器在每個子器傳 列的方式，送編程後之電熔絲資訊給一個移位‘存：以串 附圖4是一個適用於本發明 ^ ° , 裝置的立面圖，呈中吃声體曰/、θ有几餘電溶絲的記憶體 個quadrant又各包含兩個octan+，々加 ant ’母 至少一個記憶體陣列； 母octant都各自包含 H附Γ面是丄發Λ之較佳具體實施例在電晶虡層次的概略 圖，理面包含有電熔絲方塊，戽 一 ^ 器與暫存器的細部設計；與 j - ’几餘匹配们則解碼 附【6是一個冗餘匹配積測解碼器在電晶體層次的概略 圖八中有稷數個節點從暫存器連結到至少一個 偵測解碼器。 几餘匹配 本發明之較佳具體實施例 附圖3A是本發明之第一個較佳具體實施例，盘暨有之電 溶=結構不同的是，與電熔絲方塊（22〇)相連結的冗餘匹 配偵測解碼器（2 1 0 )是放在靠近陣列的地方，如果可能的 m量放在晶片的週邊位置一。冗餘匹配偵測解碼器 (21—0)”電熔絲組（22〇)都連結到一個傳送通道。更 ，疋的來說，電熔絲組（ 220 )是由複數個電熔絲（222)所組 成:”傳統上的方式不同的是，電熔絲解碼器（224 )的輸 入疋使用複數個讀/寫資料匯流排（R Wds 2 3 5 )，因此，要-燒斷那些電熔絲是由連結到對應之輸入與 陶流排所決定。如吾人所知的，在傳統二體裡)的

540063 五、發明說明（6) 記憶單元的讀取/寫入作業是共用I/O端與RWDS的，更明確 的說，當記憶體在寫入模式時，從I /〇埠來的資料會被轉 送到對應的RWDs，以便將資料寫入記憶體陣列中（沒有顯 示出來），而在讀取模式時，資料從記憶體陣列中讀出並 放在RWDs上，然後從對應的I/O璋輸出；此為在傳統的記 憶體上典型的讀取/寫入動作。與傳統的記憶體晶片不同 的是，本發明具有一個附加的電熔絲編程模式，電熔絲方 塊（ 22 0 )盡量安排在包含RWd匯流排的區域j當電熔絲編程 模式被致能時，解碼器（2 24 )會選定至少一個欲燒斷的電 炼絲；藉由利用一個傳統的寫入模式作業，在RWDs上的資 料型樣可由I /0璋控制以便在需要時燒斷對應的電熔絲。 確實的編程是藉由選定對應的電熔絲（2 2 2 )與升高高壓供 應器（VFS0URCE 2 3 0 )的電壓來致能的，執行的順序則依設 計而定。不論選擇那一種設計，一個大電流會流過選定的 電熔絲並將它們燒斷。電熔絲方塊（2 2 〇 )還包含了 一個序 列器（ 3 2 0-A)，用以經由暫存器（31〇—A)轉送編程過的電熔 絲資訊給冗餘匹配请測解碼器（2 1 〇 )。 傳送最好是以分時多工模式致-能，更詳細的來說，電 絲編程資訊（如燒斷與否）是經由至少一個傳送通道依序 达給對應的暫存器（310-A)，並且最好是在上電狀態 間^或者，該裝置能有一個從f炫絲方塊（22〇)轉^ 絲資訊給冗餘匹配偵測解碼器（2丨〇 )的特殊模式。 : (320-A)與暫存器（31〇-A)間協調運作的分時多工轉^歹】益· 少電炫絲方塊（ 2 20 )與冗餘匹配偵測解碼器（21〇)間減

540063 五、發明說明（7) 傳送通道的數目。冗餘置換則是由冗餘匹配偵測解碼器 (2 1 〇 )與儲存在暫存器（3 1 〇 - A )中的資料所控制。

附圖3 B是另外一種利用移位暫存器傳送炼絲資訊的方 法。序列器（3 2 0 -B )在每個時鐘週期以串列的方式轉送編 程後之電熔絲資訊給一個設定為典型移位暫存器電路的暫 存器（3 1 0 -B)。不論是使用分時多工或移位暫存器的方 式，本發明的一個主要的特色是從電熔絲方塊（32 0 -B)轉 送編程後之電熔絲資訊給冗餘匹配解碼器G.2 1 0 )。可供選 擇的是，假如電熔絲方塊（2 2 0 )是被安排在靠近位址線的 區域，則位址線可以當成電熔絲解碼器（ 224 )的輸入。 附圖4是一個適用於具有冗餘電炼絲的記憶體之較佳的 立面圖’其中記憶體晶片（400)是由四個quadrants(410) 所組成，每個quadrant又各包含兩個octant(412)，每個 〇 c t a n t ( 4 1 2 )又各自是由至少一個記憶體陣列（4 1 4 )所組 成’在每個記憶體陣列（4 1 4 )内又安排有複數個記憶單元 (4 1 6 )。在記憶單元（4 1 6 - A)裡的資料的讀取與寫入是藉由 啟動一個字線（W L)以選取記憶體陣列（41 4)中至少一列，

並啟動行選取線（C SL)以選定記憶體陣列（41 4 )中至少一 行’如此將可讓在記憶單元（4 1 6 - A)裡的資料在讀取模式 日守經由讀取/寫入資料匯流排被讀出並放到丨/〇s ( 3 3 〇 )上， 或在寫入模式時做相反的動作。 _如發明背景中所述的，當發現一個有瑕疵的記憶單元時 會致能一個冗餘置換裝置。為了簡單起見，以下的討論是 假定一個具電熔絲的字線冗餘置換結構，然而，本發明亦

第12頁 540063 、發明說明（8) f用於一個行冗餘置換結構或甚至適用於一個具電熔絲的 單位元置換結構，只要適用於類似的結構，則都在本發明 的申請專利範圍内。

:晶片（4 0 〇 )中的電熔絲方塊（2 2 〇 )連結到序列器（3 2 〇 )， 最好它們是位於晶片的週邊區域（4 2 0 )，特別是位於含有 RWDS的區域。位於octant區域内之具暫存器（310)的冗餘 匹配偵測解碼器（210)則盡量安排在位於quadrant(41〇)内 的歹】解碼為區域（1 2 〇 )内。如前所述的，電熔絲方塊（2 2 〇 ) 包含複數個電熔絲（ 222 )與電熔絲解碼器（ 224 )，此種組態 與附圖3相類似。啟動含有瑕疵記憶單元之wl的位址是藉 由燒斷對應的電熔絲（2 2 2 )而加以編程的，而找出含有瑕 疯ό己單元之扎的的方法是吾人所熟知的，故不在此討 論；編程在電熔絲方塊（2 2 0 )中的電熔絲資訊則接著被轉 送到暫存器（3 1 0 )中。電炫絲編程與傳送的詳細作業情形 將會在下文中加以討論。 附圖5是本發明之較佳具體實施例在電晶體層次的概略 圖’該圖出示了在附圖4中的電溶絲方塊（2 2 0 )與序列器 (3 2 0 )的細步設計，它們皆位於週邊區域（4 2 0 );該圖亦出 示了冗餘匹配偵測解碼器（2 1 0 )與暫存器方塊（3 1 〇 - a )的細 部設計，它們最好盡量位於〇 c t a n t之間而靠近列解碼器的 地方。就如前面所述的，本發明的關鍵是允許燒斷電熔絲 方塊（2 2 0 )裡的電溶絲’而將結果轉送到暫存器方塊 (310-A)，實際上的冗餘置換是由拷貝到暫存器方塊 (3 1 0 - A )中之複數個暫存器（3 1 2 - A)内的熔絲狀態所控制

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540063 五、發明說明（9) 的。 本發明致能五種模式··（ 1 )電熔絲編程模式，（2)電熔 絲讀取模式’（3)電炫絲資訊傳送模式，u)電熔絲冗餘 置換模式，（5 )電熔絲驗證模式，五種模式的詳細内容將 在以下討論之。 (1 )電熔絲編程模式

說明一個電熔絲方塊（2 2 0 )與一個由複數個週邊熔絲鎖 存器（510)所組成的序列器（ 32 0 )，每個熔絲鎖存器（51(〇 包含一個電熔絲（516)，一個電熔絲解碼器（512)，盥一個 開關式的NMOS裝置（518)。RWD匯流排是用來燒斷電熔絲， 如先前所述的，RWD的型樣是當晶片處於寫入模式時由在 I/Os上的資料型樣所控制的，在RWD上的資料型樣已決定 後將一個EPR0(電熔絲編程）信號切換至高位準狀態，在此 編程作業期間’ FPUN信號保持在低位準，以隔_CM〇s鎖存 為（5 2 2 )與笔熔絲，在e P R 〇轉換至高位準狀態時會開啟由 電熔絲解碼器（512)所選定之對應的開關（518)，把選定之 電熔絲（5 1 6 )的第一個節點連結到地線；同時，該電熔絲 的第二個喊點的電壓（VFSOURCE)-會升高，該電壓是所有電 炫絲共用的。在此例中，兩個反向器串聯在一起，NM0SS 234與2 38 ’以及高壓產生器（vfs〇urce 23〇)使用PM0SS 232與236。請注意PM0S裝置的源極連結到Vext，藉由將 VFS0URCE的電壓升高到vext作為高壓產生器。如此電流會 流經選定的電熔絲’並將之燒斷。燒斷其他的電熔絲也是 利用同樣的程序。

第14頁 540063 五、發明說明（ίο) (2) 電熔絲讀取模式 將電熔絲的狀態讀出到CMOS鎖存器（ 522 )上，最好在上 電的階段期間；信號FPUN，bFPUP，與VFSOURCE保持在〇伏 特直到電源供應到達足以啟動⑽⑽邏輯的電位；節點，a， 由PM0S( 5 24 )先加以充電；信切換至高位準狀態， 知止節點a的充電動作，節點，a，的電壓由C Μ 0 S鎖存器 (522 )胃保持著；接著將信號FPUN定時的打開，此時節點，a， 的電壓會取決於電熔絲的狀態，當電熔絲沒被燒斷，節點 ’ a’的電荷便會經過電熔絲（5丨6 )放電到一接地的

VFSjURCE，若當電熔絲已被燒斷，則節點，a，藉由CM〇s鎖 存為= 22)保持在高位準。總之，電熔絲的狀態是由cm〇s 鎖存的（5 2 2 )所提供，假使電熔絲沒被燒斷則節點處於低 =準狀態，若電熔絲已被燒斷則節點處於高位準狀態。 C 3 )電熔絲資訊傳送模式 紫=在！^我們將时論分時多工作業的詳細作業情況，該子 ί以的討論相類似。注意可使用如附圖3B所示的《 離！ 相同的結果。在成功的讀取電溶續

⑶“)中的複數個γ存依4:2 A轉暫存器方塊 會依預定的順序遞掸，12_A)。位址匯流排（padds) (526)，根據前述的曰預定址匯流^PADDs控制解碼器 ( 528 ) , #此，可將電f致能對應的三態緩衝器 透過傳送通道轉送到對庫^的斜狀六悲鎖定在節點’a’並依序合 存器53 4。節點FS合在上^的暫存器（312_A)上，即CMOS鎖 曰在上電期間先充電，因為低位準狀態

第15頁 540063 五、發明說明（11) 的bFPUP會將節點FS透過PMOS( 53 2 )連結到電源供應 — 個由㈣=之解碼器（53G)所控制的暫存器（312^都j 個將即點FS接地的NM0S開關，NM〇s開關只有在位址匯味 排選定該解碼器與在傳送通道上的資料切換至高 ： 會開啟。序列ii(32G)中的解碼器與暫存器（312_a)兩^ 1:Κ32〇)的貝枓轉送階段與暫存器 (312-A)上的-貝料接收階段是完全同步的。總之，藉 :卿Ds ’可將在電炫絲方塊(22。）中所編擇之電熔曰絲的狀 恶依序的轉运給暫存器（41〇')，.此項作業最好是在上 Φ :即致能’或I，此作業也可藉由運用一晶 吏 來致能。 P 7 (4 )電熔絲冗餘置換模式 附圖6是一個冗餘匹配偵測解碼器（2丨〇 )在電晶體層次的 概略圖，其中有複數個節點FS與巧從暫存器（310 —A)連結 到至^ 一個冗餘匹配偵$解碼器（2丨〇 )，更詳細的來說， 來自每個暫存器的FS與]^連結CMOS轉送閘極61 2與6 14，形 成一個1位元的位址比較器（610)，tFS與后分別為低位準 與高位準時，轉送閘極612會開啟，將位址輸入（add)連 結到解碼器（ 6 2 0 )的輸入上，而當FS與^分別為高位準與 低位準時，轉迗閘:極614會開啟，將位址（add)的補數連結 到解碼f ( 62 0 )的輪入上，因此，假使FS與〇1)兩者都在低 位準或高位準時，則解碼器（62〇)的輸入是在低位準，就、 好像是個互斥-0R ;互斥—〇R(61〇)會致能1位元位址比較器 的功能讓位址輸入（ADD)與事先編程好的電熔絲位址產生

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五、發明說明（12) 關聯。解碼器（ 6 2 0 )連結1位元位址比較器（61〇)的輸出， 並只有在所有的位址與事先編程好的位址相符時，切換 出信號RMD至高位準，否貝|丨RMD信號一直保持在低位準。' = RMD處於低位準而STROBE信號切換至高位準時，即正常田 式’會根據對應的行解碼器（1 22 )的解碼結果啟動^ 7 ^ 當RMD處於高位準時，不論解碼器的結果為何，皆無法啟 動WL，另外一方面，會致能冗餘行解碼器（1 2 4 )，在 STROBE信號切換至高位準時啟動對應的冗餘字線（rwl)。 此為冗餘置換模式。 (5 )電熔絲驗證模式 本發明更進一步提供一種在完成燒斷EPR〇MS熔絲後驗證 燒斷與否的方法。如附圖5中所示的，每個週邊溶絲 器（510)都包含一個三態緩衝器（514)，該三態緩衝器在信 號EFRD (電熔絲讀取）切換至高位準時會連結電熔絲鎖存哭 中的節點’ b，到資料匯流排（RWDs)，如此可同時在RW])s上^ 讀取電熔絲的狀態；或者，儲存在節點，b，的電炼絲狀態 也可藉由增加額外的解碼器或移位暫存器依序讀出。在 RWDs上的資料可以類似於晶片讀-取模式的方式從對應的 I/Os讀出。在此項作業裡，陣列資料的轉送是被禁^的， 以便讓RWDs上的資料只由電熔絲的狀態決定。 、雖然本發明是以一個較it的具體貫施例來做討論，但熟 習此項技藝的人士將會承認可對本發明做改變與修正而付 諸貫行，但仍在附錄之申請專利範圍的範嘴與精神下。 有了以上對本發明的描述’吾人申請受專利法保障之範

Claims (1)

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   第20頁 540063 六、申請專利範圍 裝置的致能是藉由施加一電壓於至少一個選定的電可編程 溶絲，使之導電，以當成一反炼絲。 7. 如申請專利範圍第4項之記憶體裝置，其中該可編程 熔絲裝置是由複數個資料匯流排所選定的。 8. 如申請專利範圍第7項之記憶體裝置，其中每個資料 匯流排是由該記憶體裝置的一個輸入所控制或是由該記憶 體裝置的一個輸入與一個輸出所一起控制的。 9. 如申請專利範圍第8項之記憶體裝置，，其中是在該記 憶體裝置的一個寫入模式作業期間行使對每個資料匯流排 的控制。 1 0.如申請專利範圍第4項之記憶體裝置，其中該電熔絲 是藉由連結電熔絲到一個電源供應器來選定。 1 1.如申請專利範圍第3項之記憶體裝置，其中該冗餘匹 配偵測裝置的致能是藉由比對一位址輸入與一該可編程熔 絲裝置所指出之事先編程好的位址。 1 2.如申請專利範圍第3項之記憶體裝置，其中該可編程 熔絲裝置包含該記憶體裝置在上電後儲存該熔絲狀態的第 一組鎖存器、與該冗餘匹配偵測莱置，而該冗餘匹配偵測 裝置包含用以儲存第一組鎖存器所指出之一個事先編程好 的位址的第二組鎖存器。 1 3.如申請專利範圍第1 2項之記憶體裝置，其中用以連 結該可編程熔絲裝置到該冗餘匹配偵測裝置的裝置是以一 個分時多工的裝置所致能的。 1 4.如申請專利範圍第1 3項之記憶體裝置，其中該分時

   第21頁 540063 六、申請專利範圍 多工的裝置是由該第一組鎖存器與該第二組鎖存器所致能 的。 1 5.如申請專利範圍第3項之記憶體裝置，其中用以連結 該可編程熔絲裝置到該冗餘匹配偵測裝置的裝置是以一個 時間移位暫存器所致能的。 1 6.如申請專利範圍第3項之記憶體裝置，更包含了一個 用以讀取該可編程熔絲裝置中之一個電熔絲狀態的裝置。 1 7.如申請專利範圍第1 6項之記憶體裝置,，，其中用以讀 取該熔絲狀態的裝置是以轉送該熔絲狀態到記憶體裝置的 輸入所致能的，或者是以共享該記憶體裝置之輸出與輸入 璋資料匯流排所致能的。 1 8.如申請專利範圍第1 7項之記憶體裝置，其中用以讀 取該熔絲狀態的裝置是發生於該記憶體裝置的一個讀取模 式作業期間。 1 9.如申請專利範圍第3項之記憶體裝置，其中該可編程 熔絲裝置與該該冗餘匹配偵測裝置是分別被安排在週邊區 域内與該陣列所在的區域内。 2 0.如申請專利範圍第1項之記-憶體裝置，其中該可編程 熔絲裝置致能冗餘裝置與修復裝置。 2 1. —種記憶體裝置，其包括： 複數個資料儲存裝置； 至少一個冗餘資料儲存裝置； 一個可編程熔絲裝置，其用以分辨出該複數個資料儲 存裝置中有瑕疵的部分，該可編程熔絲裝置是由該記憶體

   第22頁 540063 六、申請專利範圍 裝置的一個輸入資料埠或一個輸入與輸出資料埠所控制 的； 一個冗餘匹配偵測裝置；與 一種用以連結該可編程熔絲裝置到該冗餘匹配偵測裝 置的裝置，其中一個冗餘置換裝置在該冗餘匹配偵測裝置 偵測出一欲存取該可編程熔絲裝置所指出的資料儲存裝置 的預定情況時，以該至少一個冗餘資料儲存裝置取代該資 料儲存裝置中一個有瑕疵的裝置。 2 2.如申請專利範圍第2 1項之記憶體裝置，該記憶體裝 置更包含了一種從該記憶體裝置的輸入資料璋或輸入與輸 出資料埠讀取在該可編程熔絲裝置中之編程後的熔絲狀態 的裝置。

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