JP2005071582A - ウェーハレベルのテストまたはポストパッケージのテストで選択的にプログラムされる半導体メモリ装置のリペア装置及びそのリペア方法 - Google Patents

ウェーハレベルのテストまたはポストパッケージのテストで選択的にプログラムされる半導体メモリ装置のリペア装置及びそのリペア方法 Download PDF

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Abstract

【課題】ウェーハレベルのテストまたはポストパッケージのテストで選択的にプログラムされる半導体メモリ装置のリペア装置及びそのリペア方法を提供する。
【解決手段】リペア制御回路、冗長メモリセルアレイ、及び冗長デコーダを含むリペア装置。前記リペア制御回路はウェーハレベルのテスト工程で検出されるメインメモリセルアレイの第１欠陥セルのアドレス信号及びポストパッケージのテスト工程で検出される前記メインメモリセルアレイの第２欠陥セルのアドレス信号のうち何れか１つをプログラムし、第１デコーディング動作が行われたアドレス信号に応答して制御信号を出力する。前記冗長メモリセルアレイは複数の冗長メモリセルを含み、活性化されるときに前記第１欠陥セル及び前記第２欠陥セルのうち何れか１つをリペアする。前記冗長デコーダは前記制御信号に応答してイネーブルされるかまたはディセーブルされ、イネーブルされるときに、前記冗長メモリセルのうち一部を活性化させる。前記冗長デコーダがイネーブルされるときに、ノーマルデコーダが前記制御信号に応答してディセーブルされる。
【選択図】図３

Description

本発明は半導体メモリ装置に係り、特に、半導体メモリ装置のリペア装置及びそのリペア方法に関する。
最近、半導体メモリ装置が高集積化され、微細化されることによって半導体メモリ装置の製造工程が段々と複雑になっている。その結果、半導体メモリ装置の製造工程中に発生する欠陥メモリセルの数がさらに増加している。したがって、殆どの半導体メモリ装置はメインメモリセルアレイの欠陥セルをリペアする比較的少数の冗長メモリセルアレイを具備するように設計される。このような、冗長メモリセルアレイを具備する従来の半導体メモリ装置のリペア装置が特許文献１に記載されている。
１つ以上の欠陥セルを有するメインメモリセルアレイのローラインまたはカラムラインは冗長メモリセルに代替されうる。このためには欠陥セルのアドレスがリペア装置のリペア制御回路にあらかじめプログラムされなければならない。前記リペア制御回路は、内部に含まれるヒューズを選択的に切断することによって欠陥セルのアドレスをプログラムする。前記リペア制御回路に含まれるヒューズは一般的にレーザービームにより切断されるレーザーヒューズまたは電気的に切断される電気的ヒューズに具現されうる。
図１は、従来技術によるリペア装置１５０を含む半導体メモリ装置１００を示す図面である。図１で、半導体メモリ装置１００の他の内部回路は図面の簡略化のために省略される。図１を参考すれば、半導体メモリ装置１００はメインメモリセルアレイ１１０、ノーマルローデコーダ１２０、ローアドレスバッファ１３０、ロープリデコーダ１４０、及びリペア装置１５０を含む。
リペア装置１５０は、第１冗長メモリセルアレイ１５１、第２冗長メモリセルアレイ１５２、第１冗長ローデコーダ１５３、第２冗長ローデコーダ１５４、及びリペア制御回路１５５を含む。リペア制御回路１５５は、第１比較部１６１、第２比較部１６２、及びヒューズボックス１６３を含む。
第１冗長メモリセルアレイ１５１、第１冗長ローデコーダ１５３、及び第１比較部１６１はウェーハレベルのテスト工程で検出されたメインメモリセルアレイ１１０の欠陥セル（以下、第１欠陥セル）をリペアする。また、第２冗長メモリセルアレイ１５２、第２冗長ローデコーダ１５４、第２比較部１６２、及びヒューズボックス１６３はパッケージ以後（以下、ポストパッケージ）のテスト工程で検出されたメインメモリセルアレイ１１０の欠陥セル（以下、第２欠陥セル）をリペアする。
第１比較部１６１は複数のヒューズ（図２のＦ１〜Ｆ２４）を含み、ヒューズＦ１〜Ｆ２４に前記第１欠陥セルのアドレスがあらかじめプログラムされる。第１比較部１６１は図２を参考してさらに詳細に説明する。ヒューズボックス１６３には前記第２欠陥セルのアドレスがあらかじめプログラムされる。
図２を参考すれば、第１比較部１６１はアドレス比較回路９１と論理回路９２とを含む。アドレス比較回路９１は複数のトランジスタ２１〜４９と複数のヒューズＦ１〜Ｆ２４とを含む。
前述の従来技術によるリペア装置１５０はウェーハレベルのテスト工程で検出された欠陥セルをリペアする部分１５１、１５３、１６１と、ポストパッケージのテスト工程で検出された欠陥セルをリペアする部分１５２、１５４、１６２、１６３とを含む２つのリペア部分に分離されている。また、冗長メモリセルアレイは前記２つのリペア部分のそれぞれで使われる２つの冗長メモリセルアレイ１５１、１５２に分離されている。分離された冗長メモリセルアレイ１５１、１５２が半導体メモリ装置でさらに狭い面積を占めるために、これらのそれぞれに含まれる冗長メモリセルの数は制限される。
したがって、従来技術によるリペア装置ではウェーハレベルのテスト工程とポストパッケージのテスト工程とで検出された欠陥セルをそれぞれリペアすることができるメモリセルがきわめて少数に制限されるという問題点がある。また、従来技術によるリペア装置は前記２つのリペア部分の信号パスが相異なるために、前記リペア部分に対するタイミング制御をそれぞれ別途に実行するという問題点がある。
米国特許第５,５７６,９９９号公報
本発明が解決しようとする技術的課題は、ウェーハレベルのテストとポストパッケージのテストとで選択的にプログラムされうる半導体メモリ装置のリペア装置及びそのリペア方法を提供するところにある。
本発明の第一の側面によれば、半導体メモリ装置のリペア装置及び前記リペア装置を含む半導体メモリ装置が提供される。前記半導体メモリ装置は、複数のメインメモリセルを含むメインメモリセルアレイと、外部のアドレス信号に第１デコーディング動作を行うプリデコーダ及び前記第１デコーディング動作が実行されたアドレス信号に第２デコーディング動作を実行し、前記複数のメインメモリセルのうち一部を選択して活性化させるデコーダと、を含む。前記リペア装置は、リペア制御回路、冗長メモリセルアレイ、及び冗長デコーダを含む。前記リペア制御回路は、ウェーハレベルのテスト工程で検出される前記メインメモリセルアレイの第１欠陥セルに対するアドレス信号及びポストパッケージのテスト工程で検出される前記メインメモリセルアレイの第２欠陥セルに対するアドレス信号のうち何れか１つをプログラムし、前記第１デコーディング動作が実行されたアドレス信号に応答して制御信号を出力する。前記冗長メモリセルアレイは複数の冗長メモリセルを含み、活性化されるときに前記第１欠陥セル及び前記第２欠陥セルのうち何れか１つをリペアする。前記冗長デコーダは前記制御信号に応答してイネーブルされるかまたはディセーブルされ、イネーブルされるときに前記冗長メモリセルのうち一部を活性化させる。前記冗長デコーダがイネーブルされるときに、前記制御信号に応答して前記デコーダがディセーブルされる。
本発明の好適な実施の形態によれば、前記リペア制御回路はプログラムされた前記第１欠陥セルのアドレス信号の存否を表すウェーハリペア信号を出力するウェーハリペア情報発生部と、複数の第１ヒューズを含み、外部のプログラム制御信号に応答して前記複数の第１ヒューズのうち一部が切断されるときに、前記第２欠陥セルのアドレス信号がプログラムされ、プログラムされた前記第２欠陥セルのアドレス信号を出力するヒューズボックスと、前記ウェーハリペア信号と前記第２欠陥セルのアドレス信号とに応答して複数のモード決定信号とリペアイネーブル信号を出力する制御部と、前記複数のモード決定信号と前記リペアイネーブル信号とに応答して、前記第１欠陥セルのアドレス信号及び前記第２欠陥セルのアドレス信号のうち何れか１つを基準アドレス信号として決定し、前記第１デコーディング動作が実行されたアドレス信号を前記基準アドレス信号と比較し、その比較結果として前記制御信号を出力する比較部と、を含む。前記ヒューズボックスはプログラムされた前記第１欠陥セルのアドレス信号が存在するときにディセーブルされて、前記第２欠陥セルのアドレス信号を出力しない。
本発明の好適な実施の形態によれば、前記ウェーハリペア情報発生部はプログラムされた前記第１欠陥セルのアドレス信号が存在するときに、前記ウェーハリペア信号をイネーブルさせられ、プログラムされた前記第１欠陥セルのアドレス信号が存在しないときに、前記ウェーハリペア信号をディセーブルさせられ、前記制御部は前記ウェーハリペア信号がイネーブルされるときに前記複数のモード決定信号を何れもイネーブルされ、前記ウェーハリペア信号がディセーブルされうるときに前記ヒューズボックスから受信される前記第２欠陥セルのアドレス信号に応答して前記複数のモード決定信号のうち一部をイネーブルさせうる。
本発明の好適な実施の形態によれば、前記比較部は前記第１デコーディング動作が行われたアドレス信号が前記基準アドレス信号と同一であるときに、複数の内部信号を出力するアドレス比較回路と、前記複数の内部信号に応答して前記制御信号を出力する論理回路と、を含む。
本発明の好適な実施の形態によれば、前記アドレス比較回路はそれぞれ並列連結される複数の第２ヒューズと、前記複数の第２ヒューズのそれぞれの入力と前記プリデコーダの出力との間に直列連結される複数の第１スイッチング回路と、前記複数の第２ヒューズのそれぞれの出力とグラウンド電圧との間に直列連結される複数の第２スイッチング回路と、を含む。
本発明の好適な実施の形態によれば、前記複数の第１スイッチング回路は前記複数のモード決定信号に応答してターンオンまたはターンオフされ、前記複数の第２スイッチング回路は前記リペアイネーブル信号に応答してターンオンまたはターンオフされ、前記複数の第１スイッチング回路のうち一部または全体がターンオンされるときに、前記複数の第２スイッチング回路が何れもターンオフされる。
本発明の好適な実施の形態によれば、前記複数のモード決定信号が何れもイネーブルされるときに、前記複数の第２ヒューズのうち一部が切断された状態であり、前記複数のモード決定信号のうち一部がイネーブルされるときに、前記複数の第２ヒューズは何れも非切断状態である。
本発明の好適な実施の形態によれば、前記第１欠陥セルのアドレス信号と前記第２欠陥セルのアドレス信号とはローアドレス信号である。
本発明の好適な実施の形態によれば、前記第１欠陥セルのアドレス信号と前記第２欠陥セルのアドレス信号とはカラムアドレス信号である。
本発明のさらに他の側面によれば、ウェーハレベルのテスト工程で検出される第１欠陥セルのアドレス信号及びポストパッケージのテスト工程で検出される第２欠陥セルのアドレス信号のうち何れか１つをプログラムし、プリデコーダから受信されるデコーディングされたアドレス信号に応答して制御信号を出力するリペア制御回路と、複数の冗長メモリセルを含む冗長メモリセルアレイ、及び前記制御信号に応答して前記複数の冗長メモリセルのうち一部を活性化させる冗長デコーダを含むリペア装置を利用したリペア方法と、が提供される。前記リペア方法は、（ａ）前記リペア制御回路にプログラムされたアドレス信号が前記第１欠陥セルのアドレス信号であるか否かを判断する段階と、（ｂ）前記（ａ）段階で前記第１欠陥セルのアドレス信号がプログラムされた場合では、前記デコーディングされたアドレス信号を前記第１欠陥セルのアドレス信号と比較し、その比較結果として前記制御信号を出力する段階と、（ｃ）前記（ａ）段階で前記第１欠陥セルのアドレス信号がプログラムされていない場合では、前記デコーディングされたアドレス信号を前記第２欠陥セルのアドレス信号と比較し、その比較結果として前記第Ｕ信号を出力する段階と、（ｄ）前記制御信号がイネーブルされるときに、前記冗長デコーダがイネーブルされて前記複数の冗長メモリセルのうち一部を活性化させる段階と、を含む。
本発明の好適な実施の形態によれば、前記（ｂ）段階は、（ｂ１）複数のモード決定信号を何れもイネーブルさせる段階と、（ｂ２）前記複数のモード決定信号に応答して前記第１欠陥セルのアドレス信号を前記デコーディングされたアドレス信号と比較される基準アドレス信号として決定する段階と、（ｂ３）前記第１欠陥セルのアドレス信号と前記デコーディングされたアドレス信号とを比較する段階と、（ｂ４）前記（ｂ３）段階で前記第１欠陥セルのアドレス信号が前記デコーディングされたアドレス信号と同じであると判断されるときに、前記制御信号をイネーブルさせる段階と、を含む。
本発明の好適な実施の形態によれば、前記（ｃ）段階は、（ｃ１）前記第２欠陥セルのアドレス信号に応答して複数のモード決定信号のうち一部をイネーブルさせる段階と、（ｃ２）前記複数のモード決定信号に応答して前記第２欠陥セルのアドレス信号を前記デコーディングされたアドレス信号と比較される基準アドレス信号として決定する段階と、（ｃ３）前記第２欠陥セルのアドレス信号と前記デコーディングされたアドレス信号とを比較する段階と、（ｃ４）前記（ｃ３）段階で前記第２欠陥セルのアドレス信号が前記デコーディングされたアドレス信号と同じであると判断されるときに、前記制御信号をイネーブルさせる段階と、を含む。
本発明の好適な実施の形態によれば、前記第１欠陥セルのアドレス信号及び前記第２欠陥セルのアドレス信号はローアドレス信号である。
本発明の好適な実施の形態によれば、前記第１欠陥セルのアドレス信号及び前記第２欠陥セルのアドレス信号はカラムアドレス信号である。
本発明によるリペア装置及びそのリペア方法はウェーハレベルのテスト工程で検出された欠陥セルをリペアするかまたはポストパッケージのテスト工程で検出された欠陥セルをリペアすることができる。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の好適な実施の形態を例示する図面及び図面に記載された内容を参照せねばならない。
以下、図面を参照して本発明の好適な実施の形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を表す。
図３は、本発明の好適な実施の形態によるウェーハレベルのテストとポストパッケージのテストとで選択的にプログラム可能なリペア装置２５０を含む半導体メモリ装置２００を示す図面である。図３で、半導体メモリ装置２００の他の内部回路は図面の簡略化のために省略する。図３を参照すれば、半導体メモリ装置２００はメインメモリセルアレイ２１０、ノーマルローデコーダ２２０、ローアドレスバッファ２３０、ロープリデコーダ２４０、及びリペア装置２５０を含む。メインメモリセルアレイ２１０は、マトリックス状に配列される複数のメモリセル（図示せず）を含み、前記複数のメモリセルは所定のデータを保存する。ローアドレスバッファ２３０は外部からローアドレス信号ＲＡＤＤを受信してロープリデコーダ２４０に出力する。ロープリデコーダ２４０はローアドレス信号ＲＡＤＤをデコーディングし、デコーディングされたアドレス信号ＤＲＡを出力する。ノーマルローデコーダ２２０は所定の制御信号ＲＥＮに応答してイネーブルされるかまたはディセーブルされる。ノーマルローデコーダ２２０がイネーブルされるときに、前記デコーディングされたアドレス信号ＤＲＡをデコーディングし、メインメモリセルアレイ２１０の特定ワードライン（図示せず）を選択して活性化させる。
リペア装置２５０は、冗長メモリセルアレイ２５１、冗長ローデコーダ２５２、及びリペア制御回路２５３を含む。リペア制御回路２５３はウェーハリペア情報発生部２６１、ヒューズボックス２６２、制御部２６３、及び比較部２６４を含む。冗長ローデコーダ２５２は制御信号ＲＥＮに応答してイネーブルされるかまたはディセーブルされる。ここで、冗長ローデコーダ２５２がイネーブルされるときに、ノーマルローデコーダ２２０はディセーブルされる。
冗長ローデコーダ２５２がイネーブルされれば、冗長メモリセルアレイ２５１の特定ワードライン（図示せず）を選択して活性化させる。その結果、メインメモリセルアレイ２１０の欠陥セルを含むワードラインが冗長メモリセルアレイ２５１の前記特定ワードラインに代替される。
ウェーハリペア情報発生部２６１は、ウェーハレベルのテスト工程で検出された欠陥セル（以下、第１欠陥セル）のアドレス信号が比較部２６４にプログラムされたか否かを表すウェーハリペア信号ＷＲＰを出力する。例えば、前記第１欠陥セルのアドレス信号が比較部２６４にプログラムされた場合では、ウェーハリペア情報発生部２６１はウェーハリペア信号ＷＲＰをイネーブルさせる。また、前記第１欠陥セルのアドレス信号が比較部２６４にプログラムされていない場合では、ウェーハリペア情報発生部２６１はウェーハリペア信号ＷＲＰをディセーブルさせる。
ヒューズボックス２６２は、複数のヒューズ（図示せず）を含み、ポストパッケージのテスト工程で検出された欠陥セル（以下、第２欠陥セル）のアドレス信号があらかじめプログラムされる。ここで、前記第２欠陥セルに対するアドレス信号のプログラムは前記複数のヒューズが選択的に切断されることによってなされる。ヒューズボックス２６２に含まれる前記複数のヒューズはレーザービームにより切断されるレーザーヒューズまたは電気的に切断される電気的ヒューズとして具現されうる。
ヒューズボックス２６２に第２欠陥セルのアドレス信号ＰＲＡがあらかじめプログラムされた場合では、ヒューズボックス２６２はリペア装置２５０のリペア動作時にイネーブルされる。ヒューズボックス２６２はプログラムされた前記第２欠陥セルのアドレス信号ＰＲＡをリペア装置２５０のリペア動作の間出力し続ける。逆に、ヒューズボックス２６２に第２欠陥セルのアドレス信号ＰＲＡがあらかじめプログラムされていない場合では、ヒューズボックス２６２はリペア装置２５０のリペア動作時にディセーブルされる。
制御部２６３はウェーハリペア情報発生部２６１からウェーハリペア信号ＷＲＰを受信し、ヒューズボックス２６２から第２欠陥セルのアドレス信号ＰＲＡを受信する。ここで、ヒューズボックス２６２に前記第２欠陥セルのアドレス信号ＰＲＡがプログラムされていない場合では、制御部２６３はウェーハリペア信号ＷＲＰのみを受信する。
制御部２６３はウェーハリペア信号ＷＲＰと前記第２欠陥セルのアドレス信号ＰＲＡとに応答して、リペア装置２５０の動作モードを決定する複数のモード決定信号Ｂ１〜Ｂｉとリペアイネーブル信号Ｓとを出力する。すなわち、複数のモード決定信号Ｂ１〜Ｂｉとリペアイネーブル信号Ｓとによりリペア装置２５０が前記第１欠陥セルをリペアするように動作するかまたは前記第２欠陥セルをリペアするように動作する。ここで、リペア装置２５０は前記第１欠陥セル及び前記第２欠陥セルのうち何れか１つのみをリペアするように動作する。
比較部２６４はロープリデコーダ２４０から前記デコーディングされたローアドレス信号ＤＲＡを受信する。モード決定信号Ｂ１〜Ｂｉとリペアイネーブル信号Ｓとに応答して前記デコーディングされたローアドレス信号ＤＲＡとの比較対象であって、比較部２６４にプログラムされた欠陥セルのアドレス信号が決定される。すなわち、モード決定信号Ｂ１〜Ｂｉとリペアイネーブル信号Ｓとによって比較部２６４に前記第１欠陥セルのアドレス信号がプログラムされた状態になるかまたは前記第２欠陥セルのアドレス信号ＰＲＡがプログラムされた状態になる。これと関連した比較部２６４の構成及び具体的な動作は、図４を参考してさらに詳細に説明する。比較部２６４は前記デコーディングされたローアドレス信号ＤＲＡを前記第１欠陥セルのアドレス信号または前記第２欠陥セルのアドレス信号ＰＲＡと比較し、その比較結果として制御信号ＲＥＮを出力する。
次に、上記のように構成された本発明の好適な実施の形態によるリペア装置２５０の動作を説明すれば、次の通りである。
まず、比較部２６４に前記第１欠陥セルのアドレス信号があらかじめプログラムされた場合では、ウェーハリペア情報発生部２６１はウェーハリペア信号ＷＲＰをイネーブルさせる。この時、ヒューズボックス２６２はディセーブル状態である。制御部２６３はウェーハリペア信号ＷＲＰに応答してモード決定信号Ｂ１〜Ｂｉをイネーブルさせ、リペアイネーブル信号Ｓをディセーブルさせる。比較部２６４はモード決定信号Ｂ〜Ｂｉとリペアイネーブル信号Ｓとに応答して前記デコーディングされたローアドレス信号ＤＲＡを前記第１欠陥セルのアドレス信号と比較し、その比較結果として制御信号ＲＥＮを出力する。比較部２６４は前記デコーディングされたローアドレス信号ＤＲＡと前記第１欠陥セルのアドレス信号とが同一であるときに、制御信号ＲＥＮをイネーブルさせ、異なるときに、制御信号ＲＥＮをディセーブルさせる。
制御信号ＲＥＮがイネーブルされるときに、冗長ローデコーダ２５２がイネーブルされ、ノーマルローデコーダ２２０はディセーブルされる。冗長ローデコーダ２５２は冗長メモリセルアレイ２５１のワードラインを選択して活性化させる。その結果、メインメモリセルアレイ２１０の欠陥セルを含むワードラインが冗長メモリセルアレイ２５１のワードラインに代替される。
また、制御信号ＲＥＮがディセーブルされるときに、冗長ローデコーダ２５２はディセーブルされ、ノーマルローデコーダ２２０がイネーブルされる。その結果、メインメモリセルアレイ２１０が正常に動作する。
一方、比較部２６４に前記第１欠陥セルのアドレス信号があらかじめプログラムされていない場合では、ウェーハリペア情報発生部２６１はウェーハリペア信号ＷＲＰをディセーブルさせる。この時、ヒューズボックス２６２には前記第２欠陥セルのアドレス信号ＰＲＡがあらかじめプログラムされた状態である。ヒューズボックス２６２はリペア装置２５０のリペア動作の間、イネーブル状態を維持し、前記第２欠陥セルのアドレス信号ＰＲＡを出力する。制御部２６３は前記第２欠陥セルのアドレス信号ＰＲＡとウェーハリペア信号ＷＲＰとに応答して、モード決定信号Ｂ１〜Ｂｉを部分的にイネーブルさせ、リペアイネーブル信号Ｓをディセーブルさせる。比較部２６４はモード決定信号Ｂ〜Ｂｉとリペアイネーブル信号Ｓとに応答して前記第２欠陥セルのアドレス信号ＰＲＡがプログラムされた状態になる。比較部２６４は、前記デコーディングされたローアドレス信号ＤＲＡを第２欠陥セルのアドレス信号ＰＲＡと比較し、その比較結果として制御信号ＲＥＮを出力する。この後の動作は前述と同様であるので、省略される。
次に、比較部２６４の構成及び具体的な動作を図４を参考して説明する。図４は、図３に示された比較部２６４を詳細に示す回路図である。
図４のように、比較部２６４はアドレス比較回路２７０と論理回路２８０とを含む。アドレス比較回路２７０は複数のトランジスタＴ１〜Ｔ２９と複数のヒューズＦ１〜Ｆ２４とを含む。複数のヒューズＦ１〜Ｆ２４はレーザービームにより切断されるレーザーヒューズまたは電気的に切断される電気的ヒューズとして具現されうる。トランジスタＴ１〜Ｔ２４はモード決定信号Ｂ１〜Ｂ２４に応答してターンオンまたはターンオフされる。トランジスタＴ２５〜Ｔ２９はリペアイネーブル信号Ｓに応答してターンオンまたはターンオフされる。図４でアドレス比較回路２７０がトランジスタＴ１〜Ｔ２９とヒューズＦ１〜Ｆ２４とを含むことが一例として示されたが、アドレス比較回路２７０は必要に応じて追加のトランジスタ及びヒューズをさらに含みうる。この時、アドレス比較回路２７０は追加されるヒューズの数と同数のモード決定信号をさらに受信する。また、アドレス比較回路２７０は追加のデコーディングされたアドレス信号ＤＲＡをさらに受信する。
トランジスタＴ１〜Ｔ８のドレインはノードＮＤ１に連結され、ソースはヒューズＦ１〜Ｆ８を通じてノードＮＤ２に連結される。また、トランジスタＴ１〜Ｔ８のゲートにはモード決定信号Ｂ１〜Ｂ８が入力される。トランジスタＴ１〜Ｔ８はモード決定信号Ｂ１〜Ｂ８に応答してターンオンされるかまたはターンオフされる。ヒューズＦ１〜Ｆ８は前記第１欠陥セルのアドレス信号を表せるように選択的にあらかじめ切断される。この場合、モード決定信号Ｂ１〜Ｂ８は何れもイネーブルされる。
また、ヒューズＦ１〜Ｆ８が何れも切断されていない場合では、前記第２欠陥セルのアドレス信号に対応して部分的にイネーブルされるモード決定信号Ｂ１〜Ｂ８に応答してトランジスタＴ１〜Ｔ８のうち一部がターンオンされる。その結果、トランジスタＴ１〜Ｔ８とヒューズＦ１〜Ｆ８とに第２欠陥セルのアドレス信号がプログラムされたような効果が得られる。
トランジスタＴ１〜Ｔ８は、ノードＮＤ１を通じて受信されるデコーディングされたローアドレス信号ＤＲＡ２３４が前記第１または前記第２欠陥セルのアドレス信号と一致するときに、ノードＮＤ２にレベルの内部信号ＦＲＡ２３４を出力する。また、デコーディングされたローアドレス信号ＤＲＡ２３４が前記第１または前記第２欠陥セルのアドレス信号と一致しないときに、トランジスタＴ１〜Ｔ８はローレベルの内部信号ＦＲＡ２３４を出力する。
トランジスタＴ９〜Ｔ１２のドレインはノードＮＤ３に連結され、ソースはヒューズＦ９〜Ｆ１２を通じてノードＮＤ４に連結される。また、トランジスタＴ９〜Ｔ１２のゲートにはモード決定信号Ｂ９〜Ｂ１２が入力される。トランジスタＴ９〜Ｔ１２はモード決定信号Ｂ９〜Ｂ１２に応答してターンオンされるかまたはターンオフされる。ヒューズＦ９〜Ｆ１２は前記第１欠陥セルのアドレス信号を表せるように選択的にあらかじめ切断される。この場合、モード決定信号Ｂ９〜Ｂ１２は何れもイネーブルされる。
また、ヒューズＦ９〜Ｆ１２が何れも切断されていない場合では、前記第２欠陥セルのアドレス信号に対応して部分的にイネーブルされるモード決定信号Ｂ９〜Ｂ１２に応答してトランジスタＴ９〜Ｔ１２のうち一部がターンオンされる。その結果、トランジスタＴ９〜Ｔ１２とヒューズＦ９〜Ｆ１２とに第２欠陥セルのアドレス信号がプログラムされたような効果が得られる。
トランジスタＴ９〜Ｔ１２はノードＮＤ３を通じて受信されるデコーディングされたローアドレス信号ＤＲＡ５６が前記第１または前記第２欠陥セルのアドレス信号と一致するときに、ノードＮＤ４にレベルの内部信号ＦＲ５６を出力する。また、デコーディングされたローアドレス信号ＤＲＡ５６が前記第１または前記第２欠陥セルのアドレス信号と一致しないときに、トランジスタＴ９〜Ｔ１２はローレベルの内部信号ＦＲ５６を出力する。
トランジスタＴ１３〜Ｔ１６のドレインはノードＮＤ５に連結され、ソースはヒューズＦ１３〜Ｆ１６を通じてノードＮＤ６に連結される。また、トランジスタＴ１３〜Ｔ１６のゲートにはモード決定信号Ｂ１３〜Ｂ１６が入力される。トランジスタＴ１３〜Ｔ１６はモード決定信号Ｂ１３〜Ｂ１６に応答してターンオンされるかまたはターンオフされる。ヒューズＦ１３〜Ｆ１６は前記第１欠陥セルのアドレス信号を表せるように選択的にあらかじめ切断される。この場合、モード決定信号Ｂ１３〜Ｂ１６は何れもイネーブルされる。
また、ヒューズＦ１３〜Ｆ１６が何れも切断されていない場合では、前記第２欠陥セルのアドレス信号に対応して部分的にイネーブルされるモード決定信号Ｂ１３〜Ｂ１６に応答してトランジスタＴ１３〜Ｔ１６のうち一部がターンオンされる。その結果、トランジスタＴ１３〜Ｔ１６とヒューズＦ１３〜Ｆ１６とに第２欠陥セルのアドレス信号がプログラムされたような効果が得られる。
トランジスタＴ１３〜Ｔ１６はノードＮＤ５を通じて受信されるデコーディングされたローアドレス信号ＤＲＡ７８が前記第１または前記第２欠陥セルのアドレス信号と一致するときに、ノードＮＤ６にレベルの内部信号ＦＲＡ７８を出力する。また、デコーディングされたローアドレス信号ＤＲＡ７８が前記第１または前記第２欠陥セルのアドレス信号と一致しないときに、トランジスタＴ１３〜Ｔ１６はローレベルの内部信号ＦＲＡ７８を出力する。
トランジスタＴ１７〜Ｔ２０のドレインはノードＮＤ７に連結され、ソースはヒューズＦ１７〜Ｆ２０を通じてノードＮＤ８に連結される。また、トランジスタＴ１７〜Ｔ２０のゲートにはモード決定信号Ｂ１７〜Ｂ２０が入力される。トランジスタＴ１７〜Ｔ２０はモード決定信号Ｂ１７〜Ｂ２０に応答してターンオンされるかまたはターンオフされる。ヒューズＦ１７〜Ｆ２０は前記第１欠陥セルのアドレス信号を表せるように選択的にあらかじめ切断される。この場合、モード決定信号Ｂ１７〜Ｂ２０は何れもイネーブルされる。
また、ヒューズＦ１７〜Ｆ２０が何れも切断されていない場合では、前記第２欠陥セルのアドレス信号に対応して部分的にイネーブルされるモード決定信号Ｂ１７〜Ｂ２０に応答してトランジスタＴ１７〜Ｔ２０のうち一部がターンオンされる。その結果、トランジスタＴ１７〜Ｔ２０とヒューズＦ１７〜Ｆ２０とに第２欠陥セルのアドレス信号がプログラムされたような効果が得られる。
トランジスタＴ１７〜Ｔ２０はノードＮＤ７を通じて受信されるデコーディングされたローアドレス信号ＤＲＡ９１０が前記第１または前記第２欠陥セルのアドレス信号と一致するときに、ノードＮＤ８にレベルの内部信号ＦＲＡ９１０を出力する。また、デコーディングされたローアドレス信号ＤＲＡ９１０が前記第１または前記第２欠陥セルのアドレス信号と一致しないときに、トランジスタＴ１７〜Ｔ２０はローレベルの内部信号ＦＲＡ９１０を出力する。
トランジスタＴ２１〜Ｔ２４のドレインはノードＮＤ９に連結され、ソースはヒューズＦ２１〜Ｆ２４を通じてノードＮＤ１０に連結される。また、トランジスタＴ２１〜Ｔ２４のゲートにはモード決定信号Ｂ２１〜Ｂ２４が入力される。トランジスタＴ２１〜Ｔ２４はモード決定信号Ｂ２１〜Ｂ２４に応答してターンオンされるかまたはターンオフされる。ヒューズＦ２１〜Ｆ２４は前記第１欠陥セルのアドレス信号を表せるように選択的にあらかじめ切断される。この場合、モード決定信号Ｂ２１〜Ｂ２４は何れもイネーブルされる。
また、ヒューズＦ２１〜Ｆ２４が何れも切断されていない場合では、前記第２欠陥セルのアドレス信号に対応して部分的にイネーブルされるモード決定信号Ｂ２１〜Ｂ２４に応答してトランジスタＴ２１〜Ｔ２４のうち一部がターンオンされる。その結果、トランジスタＴ２１〜Ｔ２４とヒューズＦ２１〜Ｆ２４とに第２欠陥セルのアドレス信号がプログラムされたような効果が得られる。
トランジスタＴ２１〜Ｔ２４はノードＮＤ９を通じて受信されるデコーディングされたローアドレス信号ＤＲＡ１１１２が前記第１または前記第２欠陥セルのアドレス信号と一致するときに、ノードＮＤ１０にレベルの内部信号ＦＲＡ１１１２を出力する。また、デコーディングされたローアドレス信号ＤＲＡ１１１２が前記第１または前記第２欠陥セルのアドレス信号と一致しないときに、トランジスタＴ２１〜Ｔ２４はローレベルの内部信号ＦＲＡ１１１２を出力する。
また、トランジスタＴ２５〜Ｔ２９のドレインはノードＮＤ２、ＮＤ４、ＮＤ６、ＮＤ８、ＮＤ１０に連結され、ソースはグラウンド電圧に連結される。また、トランジスタＴ２５〜Ｔ２９のゲートにはリペアイネーブル信号Ｓが入力される。トランジスタＴ２５〜Ｔ２９はリペアイネーブル信号Ｓに応答してターンオンされるか、またはターンオフされる。リペアイネーブル信号Ｓはリペア装置２５０がリペア動作を行うときにディセーブルされ、リペア装置２５０がリペア動作を行わないときにイネーブルされる。また、リペアイネーブル信号Ｓがイネーブルされるときに、モード決定信号Ｂ１〜Ｂ２４は何れもディセーブルされる。
また、論理回路２８０は内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０、ＦＲＡ１１１２に応答して制御信号ＲＥＮを出力する。論理回路２８０はＮＡＮＤゲート２８１、２８２とＮＯＲゲート２８３とに具現されうる。ＮＡＮＤゲート２８１は内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８を論理演算し、その結果を出力する。ＮＡＮＤゲート２８２は内部信号ＦＲＡ９１０、ＦＲＡ１１１２を論理演算し、その結果を出力する。ＮＯＲゲート２８３はＮＡＮＤゲート２８１、２８２の出力信号に応答して制御信号ＲＥＮを出力する。また、アドレス比較回路２７０が追加のトランジスタ及びヒューズをさらに含むときに、論理回路２８０は追加のＮＡＮＤゲート及びＮＯＲゲートをさらに含みうる。
上記のように構成された比較部２６４の動作を説明すれば、次の通りである。
まず、アドレス比較回路２７０のヒューズＦ１〜Ｆ２４に前記第１欠陥セルのアドレス信号がプログラムされた場合を説明する。この場合、モード決定信号Ｂ１〜Ｂ２４は何れもイネーブルされ、リペアイネーブル信号Ｓはディセーブルされる。
例えば、ＤＲＡ２３４＜０００＞、ＤＲＡ５６＜０１＞、ＤＲＡ７８＜０１＞、ＤＲＡ９１０＜１０＞、ＤＲＡ１１１２＜１０＞の前記第１欠陥セルのアドレス信号に対して、ヒューズＦ１〜Ｆ２４は次のように切断される。
まず、ＤＲＡ２３４が＜０００＞であるので、ヒューズＦ１を除外したヒューズＦ２〜Ｆ８が切断される。また、ＤＲＡ５６が＜０１＞であるので、ヒューズＦ１０を除外したヒューズＦ９、Ｆ１１、Ｆ１２が切断される。次に、ＤＲＡ７８が＜０１＞であるので、ヒューズＦ１４を除外したヒューズＦ１３、Ｆ１５、Ｆ１６が切断される。また、ＤＲＡ９１０が＜１０＞であるので、ヒューズＦ１９を除外したヒューズＦ１７、Ｆ１８、Ｆ２０が切断される。また、ＤＲＡ１１１２が＜１０＞であるので、ヒューズＦ２３を除外したヒューズＦ２１、Ｆ２２、Ｆ２４が切断される。モード決定信号Ｂ１〜Ｂ２４は何れもイネーブル状態であるので、トランジスタＴ１〜Ｔ２４は何れもターンオンされる。入力されるデコーディングされたアドレス信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８、ＤＲＡ９１０、ＤＲＡ１１１２が前記第１欠陥セルのアドレス信号と同一であるときに、トランジスタＴ１、Ｔ１０、Ｔ１４、Ｔ１９、Ｔ２３はハイレバルの内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０ＦＲＡ１１１２を出力する。また、入力される前記デコーディングされたアドレス信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８、ＤＲＡ９１０、ＤＲＡ１１１２が前記第１欠陥セルのアドレス信号と同一でないときに、トランジスタＴ１、Ｔ１０、Ｔ１４、Ｔ１９、Ｔ２３はローレベルの内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０、ＦＲＡ１１１２を出力する
論理回路２８０はハイレバルの内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０、ＦＲＡ１１１２に応答して制御信号ＲＥＮをイネーブルさせる。また、論理回路２８０はローレベルの内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０、ＦＲＡ１１１２に応答して制御信号ＲＥＮをディセーブルさせる。
次に、ヒューズＦ１〜Ｆ２４に前記第１欠陥セルのアドレス信号がプログラムされていない場合、すなわち、ヒューズＦ１〜Ｆ２４が何れも切断されていない場合を説明する。この場合、モード決定信号Ｂ１〜Ｂ２４により、ヒューズボックス（図３の２６２参照）にプログラムされた第２欠陥セルのアドレス信号がアドレス比較回路２７０にプログラムされたのと同じ状態になる。この時、モード決定信号Ｂ１〜Ｂ２４のうち一部のみがイネーブルされ、リペアイネーブル信号Ｓはディセーブルされる。これをさらに詳細に説明すれば、例えば、ＤＲＡ２３４＜０００＞、ＤＲＡ５６＜０１＞、ＤＲＡ７８＜０１＞、ＤＲＡ９１０＜１０＞、ＤＲＡ１１１２＜１０＞である前記第２欠陥セルのアドレス信号に対して、制御部（図３の２６３参照）はモード決定信号Ｂ１、Ｂ１０、Ｂ１４、Ｂ１９、Ｂ２３をイネーブルさせ、残りのモード決定信号Ｂ２〜Ｂ９、Ｂ１１〜Ｂ１３、Ｂ１５〜Ｂ１８、Ｂ２１、Ｂ２２、Ｂ２４をディセーブルさせる。
モード決定信号Ｂ１、Ｂ１０、Ｂ１４、Ｂ１９、Ｂ２３に応答してトランジスタＴ１、Ｔ１０、Ｔ１４、Ｔ１９、Ｔ２３がターンオンされる。また、モード決定信号Ｂ２〜Ｂ９、Ｂ１１〜Ｂ１３、Ｂ１５〜Ｂ１８、Ｂ２１、Ｂ２２、Ｂ２４に応答してトランジスタＴ２〜Ｔ９、Ｔ１１〜Ｔ１３、Ｔ１５〜Ｔ１８、Ｔ２１、Ｔ２２、Ｔ２４がターンオフされる。その結果、アドレス比較回路２７０に前記第２欠陥セルのアドレス信号がプログラムされたような効果が得られる。
入力されるデコーディングされたアドレス信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８、ＤＲＡ９１０、ＤＲＡ１１１２が前記第２欠陥セルのアドレス信号と同一であるときに、トランジスタＴ１、Ｔ１０、Ｔ１４、Ｔ１９、Ｔ２３はハイレバルの内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０、ＦＲＡ１１１２を出力する。また、入力される前記デコーディングされたアドレス信号ＤＲＡ２３４、ＤＲＡ５６、ＤＲＡ７８、ＤＲＡ９１０、ＤＲＡ１１１２が前記第２欠陥セルのアドレス信号と同一でないときに、トランジスタＴ１、Ｔ１０、Ｔ１４、Ｔ１９、Ｔ２３はローレベルの内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０、ＦＲＡ１１１２を出力する
論理回路２８０はハイレバルの内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０、ＦＲＡ１１１２に応答して制御信号ＲＥＮをイネーブルさせる。また、論理回路２８０はローレベルの内部信号ＦＲＡ２３４、ＦＲＡ５６、ＦＲＡ７８、ＦＲＡ９１０、ＦＲＡ１１１２に応答して制御信号ＲＥＮをディセーブルさせる。
図３及び図４で本発明の好適な実施の形態によるリペア装置がメインメモリセルアレイの欠陥セルを含むローラインをリペアすることを例に挙げて説明したが、前記リペア装置が前記メインメモリセルアレイの欠陥セルを含むカラムラインをリペアするように具現される場合もある。
前記したように、本発明によるリペア装置のリペア制御回路にはウェーハレベルのテスト工程で検出された欠陥セルのアドレス信号がプログラムされるかまたはポストパッケージのテスト工程で検出された欠陥セルのアドレス信号がプログラムされうる。すなわち、前記リペア装置はウェーハレベルのテスト工程で検出された欠陥セルをリペアするかまたはポストパッケージのテスト工程で検出された欠陥セルをリペアしうる。
また、本発明によるリペア装置は分離されていない単一の冗長メモリセルアレイを含むので、半導体メモリ装置で狭い面積を占めながら欠陥セルをリペアすることができる冗長メモリセルの数が増加されうる。
また、本発明によるリペア装置が選択的にウェーハレベルのテスト工程で検出された欠陥セルをリペアするかまたはポストパッケージのテスト工程で検出された欠陥セルをリペアするので、リペア動作のための信号のパスが同一である。したがって、本発明によるリペア装置は別途のタイミング制御が必要ない。
本発明は図面に示された実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者であれば、これより多様な変形及び均等な他の実施形態が可能である点が理解できる。したがって、本発明の真の技術的範囲は特許請求の範囲の記載に基づいて定めなければならない。
本発明によるリペア装置及びそのリペア方法は分離されていない単一の冗長メモリセルアレイを使用するので、半導体メモリ装置内で狭い面積を占めながら比較的多くの数の欠陥セルをリペアすることができる。
従来技術によるリペア装置を含む半導体メモリ装置を示す図面である。 図１に示された第１比較部を詳細に示す回路図である。 本発明の好適な実施の形態によるウェーハレベルのテストとポストパッケージのテストとで選択的にプログラム可能なリペア装置を含む半導体メモリ装置を示す図面である。 図３に示された比較部を詳細に示す回路図である。
符号の説明
２００ 半導体メモリ装置
２１０ メインメモリセルアレイ
２２０ ノーマルローデコーダ
２３０ ローアドレスバッファ
２４０ ロープリデコーダ
２５０ リペア装置
２５１ 冗長メモリセルアレイ
２５２ 冗長ローデコーダ
２５３ リペア制御回路
２６１ ウェーハリペア情報発生部
２６２ ヒューズボックス
２６３ 制御部
２６４ 比較部
ＲＥＮ 制御信号
Ｂ１〜Ｂｉ モード決定信号
Ｓ リペアイネーブル信号
ＷＲＰ ウェーハリペア信号
ＰＲＡ、ＤＲＡ アドレス信号
ＲＡＤＤ ローアドレス信号

Claims (15)

  1. 複数のメインメモリセルを含むメインメモリセルアレイと、外部のアドレス信号に第１デコーディング動作を行うプリデコーダと、前記第１デコーディング動作が行われたアドレス信号に第２デコーディング動作を実行し、前記複数のメインメモリセルのうち一部を選択して活性化させるデコーダと、を含む半導体メモリ装置のリペア装置において、
    ウェーハレベルのテスト工程で検出される第１欠陥セルのアドレス信号及びポストパッケージのテスト工程で検出される第２欠陥セルのアドレス信号のうち何れか１つをプログラムし、前記第１デコーディング動作が行われたアドレス信号に応答して制御信号を出力するリペア制御回路と、
    複数の冗長メモリセルを含み、活性化されるときに、前記第１欠陥セル及び前記第２欠陥セルのうち何れか１つをリペアする冗長メモリセルアレイと、
    前記制御信号に応答してイネーブルされるかまたはディセーブルされ、イネーブルされるときに、前記冗長メモリセルのうち一部を活性化させる冗長デコーダと、を備え、
    前記冗長デコーダがイネーブルされるときに、前記制御信号に応答して前記デコーダがディセーブルされることを特徴とする半導体メモリ装置のリペア装置。
  2. 前記リペア制御回路は、
    プログラムされた前記第１欠陥セルのアドレス信号の存否を表すウェーハリペア信号を出力するウェーハリペア情報発生部と、
    複数の第１ヒューズを含み、外部のプログラム制御信号に応答して前記複数の第１ヒューズのうち一部が切断されるときに、前記第２欠陥セルのアドレス信号がプログラムされ、プログラムされた前記第２欠陥セルのアドレス信号を出力するヒューズボックスと、
    前記ウェーハリペア信号と前記第２欠陥セルのアドレス信号とに応答して複数のモード決定信号及びリペアイネーブル信号を出力する制御部と、
    前記複数のモード決定信号と前記リペアイネーブル信号とに応答して、前記第１欠陥セルのアドレス信号及び前記第２欠陥セルのアドレス信号のうち何れか１つを基準アドレス信号として決定し、前記第１デコーディング動作が行われたアドレス信号を前記基準アドレス信号と比較し、その比較結果として前記制御信号を出力する比較部と、を含み、
    前記ヒューズボックスはプログラムされた前記第１欠陥セルのアドレス信号が存在するときにディセーブルされ、前記第２欠陥セルのアドレス信号を出力しないことを特徴とする請求項１に記載の半導体メモリ装置のリペア装置。
  3. 前記ウェーハリペア情報発生部はプログラムされた前記第１欠陥セルのアドレス信号が存在するときに前記ウェーハリペア信号をイネーブルさせ、プログラムされた前記第１欠陥セルのアドレス信号が存在しないときに前記ウェーハリペア信号をディセーブルさせ、
    前記制御部は前記ウェーハリペア信号がイネーブルされるときに前記複数のモード決定信号を何れもイネーブルさせ、前記ウェーハリペア信号がディセーブルされるときに前記ヒューズボックスから受信される前記第２欠陥セルのアドレス信号に応答して前記複数のモード決定信号のうち一部をイネーブルさせることを特徴とする請求項２に記載の半導体メモリ装置のリペア装置。
  4. 前記比較部は、
    前記第１デコーディング動作が行われたアドレス信号が前記基準アドレス信号と同一であるときに、複数の内部信号を出力するアドレス比較回路と、
    前記複数の内部信号に応答して前記制御信号を出力する論理回路と、を含むことを特徴とする請求項３に記載の半導体メモリ装置のリペア装置。
  5. 前記アドレス比較回路は、
    それぞれ並列連結される複数の第２ヒューズと、
    前記複数の第２ヒューズのそれぞれの入力と前記プリデコーダの出力との間に直列連結される複数の第１スイッチング回路と、
    前記複数の第２ヒューズのそれぞれの出力とグラウンド電圧との間に直列連結される複数の第２スイッチング回路と、を含むことを特徴とする請求項４に記載の半導体メモリ装置のリペア装置。
  6. 前記複数の第１スイッチング回路は前記複数のモード決定信号に応答してターンオンまたはターンオフされ、
    前記複数の第２スイッチング回路は前記リペアイネーブル信号に応答してターンオンまたはターンオフされ、
    前記第１スイッチング回路のうち一部または全体がターンオンされるときに前記複数の第２スイッチング回路が何れもターンオフされることを特徴とする請求項５に記載の半導体メモリ装置のリペア装置。
  7. 前記複数のモード決定信号が何れもイネーブルされるときに、前記複数の第２ヒューズのうち一部が切断された状態であり、前記複数のモード決定信号のうち一部がイネーブルされるときに、前記複数の第２ヒューズは何れも非切断状態であることを特徴とする請求項６に記載の半導体メモリ装置のリペア装置。
  8. 前記第１欠陥セルのアドレス信号と前記第２欠陥セルのアドレス信号とはローアドレス信号であることを特徴とする請求項１に記載の半導体メモリ装置のリペア装置。
  9. 前記第１欠陥セルのアドレス信号と前記第２欠陥セルのアドレス信号とはカラムアドレス信号であることを特徴とする請求項１に記載の半導体メモリ装置のリペア装置。
  10. 請求項１に記載の前記リペア装置を含む半導体メモリ装置。
  11. ウェーハレベルのテスト工程で検出される第１欠陥セルのアドレス信号及びポストパッケージのテスト工程で検出される第２欠陥セルのアドレス信号のうち何れか１つをプログラムし、プリデコーダから受信されるデコーディングされたアドレス信号に応答して制御信号を出力するリペア制御回路と、複数の冗長メモリセルを含む冗長メモリセルアレイと、前記制御信号に応答して前記冗長メモリセルのうち一部を活性化させる冗長デコーダと、を含むリペア装置を利用したリペア方法において、
    （ａ）前記リペア制御回路にプログラムされたアドレス信号が前記第１欠陥セルのアドレス信号であるか否かを判断する段階と、
    （ｂ）前記（ａ）段階で前記第１欠陥セルのアドレス信号がプログラムされた場合では、前記デコーディングされたアドレス信号を前記第１欠陥セルのアドレス信号と比較し、その比較結果として前記制御信号を出力する段階と、
    （ｃ）前記（ａ）段階で前記第１欠陥セルのアドレス信号がプログラムされていない場合では、前記デコーディングされたアドレス信号を前記第２欠陥セルのアドレス信号と比較し、その比較結果として前記制御信号を出力する段階と、
    （ｄ）前記制御信号がイネーブルされるときに、前記冗長デコーダがイネーブルされて前記複数の冗長メモリセルのうち一部を活性化させる段階と、を含むことを特徴とする半導体メモリ装置のリペア方法。
  12. 前記（ｂ）段階は、
    （ｂ１）複数のモード決定信号を何れもイネーブルさせる段階と、
    （ｂ２）前記複数のモード決定信号に応答して前記第１欠陥セルのアドレス信号を前記デコーディングされたアドレス信号と比較される基準アドレス信号として決定する段階と、
    （ｂ３）前記第１欠陥セルのアドレス信号と前記デコーディングされたアドレス信号とを比較する段階と、
    （ｂ４）前記（ｂ３）段階で前記第１欠陥セルのアドレス信号が前記デコーディングされたアドレス信号と同じであると判断されるときに、前記制御信号をイネーブルさせる段階と、を含むことを特徴とする請求項１１に記載の半導体メモリ装置のリペア方法。
  13. 前記（ｃ）段階は、
    （ｃ１）前記第２欠陥セルのアドレス信号に応答して複数のモード決定信号のうち一部をイネーブルさせる段階と、
    （ｃ２）前記複数のモード決定信号に応答して前記第２欠陥セルのアドレス信号を前記デコーディングされたアドレス信号と比較される基準アドレス信号として決定する段階と、
    （ｃ３）前記第２欠陥セルのアドレス信号と前記デコーディングされたアドレス信号とを比較する段階と、
    （ｃ４）前記（ｃ３）段階で前記第２欠陥セルのアドレス信号が前記デコーディングされたアドレス信号と同じであると判断されるときに、前記制御信号をイネーブルさせる段階と、を含むことを特徴とする請求項１１に記載の半導体メモリ装置のリペア方法。
  14. 前記第１欠陥セルのアドレス信号及び前記第２欠陥セルのアドレス信号はローアドレス信号であることを特徴とする請求項１１に記載の半導体メモリ装置のリペア方法。
  15. 前記第１欠陥セルのアドレス信号及び前記第２欠陥セルのアドレス信号はカラムアドレス信号であることを特徴とする請求項１１に記載の半導体メモリ装置のリペア方法。
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