CN112447247A - 数据存储装置、系统级芯片、无线电器件和设备 - Google Patents

数据存储装置、系统级芯片、无线电器件和设备 Download PDF

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Abstract

本申请提供一种数据存储装置、系统级芯片、无线电器件和设备，在该数据存储装置中设置有中央处理器、读写控制模块和一次性可编程存储器依次连通的第一通路，以及自动测试机台端口、读写控制模块和一次性可编程存储器依次连通的第二通路，在系统级芯片的功能测试阶段，自动测试机台可通过第二通路将系统级芯片的特定信息写入上述一次性可编程存储器。在系统级芯片的应用阶段，中央处理器可通过第一通路实时控制一次性可编程存储器的数据读写操作，从而实现和该内部处理器关联的软件对一次性可编程存储器的读写控制。解决了系统级芯片的功能测试阶段难以向E‑fuse中正确地写入信息，以及从E‑Fuse中正确地读取信息的问题。

Description

数据存储装置、系统级芯片、无线电器件和设备
技术领域
本申请涉及数据存储领域，尤其涉及一种数据存储装置、系统级芯片、无线电器件和设备。
背景技术
一次性可编程器件(One Time Programmable，简称OTP)指的是通过产生较大的电流烧断器件内部某些熔丝进而实现信息写入的器件。常见的OPT的类型有E-Fuse。E-Fuse的烧写特点使E-Fuse具有非易失性。因此，E-Fuse可用于存储E-Fuse芯片的可修复存储器的修复信息、芯片的序列号以及软硬件版本号等信息。一般的，可修复存储器的修复信息在芯片封装前进行晶圆测试(Chip Probing，简称CP)的阶段被写入E-Fuse；芯片的序列号和软硬件版本号在芯片封装完成后进行功能测试(Function Test，简称FT)的阶段被写入E-Fuse。
目前，在FT阶段，对于规模较大的芯片，不会打开数字逻辑电路中所有的功能电路，所以在此阶段一般比较难往E-fuse中正确地写入信息和从E-Fuse中读取正确地信息。
发明内容
本申请提供一种数据存储装置、系统级芯片、无线电器件和设备，用于在不同阶段对一次性可编程存储器进行数据读写操作。
第一方面，本申请提供一种数据存储装置，用于系统级芯片中；所述装置包括：一次性可编程存储器、读写控制模块、至少一个内部接口以及至少一个外设接口。至少一个内部接口用于将所述系统级芯片的内部处理器、所述读写控制模块和所述一次性可编程存储器依次连通形成第一通路；至少一个外设接口用于将所述系统级芯片的外部处理器、所述读写控制模块和所述一次性可编程存储器依次连通形成第二通路。
其中，在所述系统级芯片的功能测试阶段，所述外部处理器通过所述第二通路对所述一次性可编程存储器进行数据读写操作；在所述系统级芯片的应用阶段，所述内部处理器通过所述第一通路实时控制所述一次性可编程存储器的数据读写操作。
可选的，数据存储装置还包括：内存修复模块以及第一选择控制模块，第一选择控制模块用于将所述内存修复模块与所述一次性可编程存储器连通形成第三通路。
其中，在所述系统级芯片的晶圆测试阶段，所述内存修复模块通过所述第三通路将内存修复信息发送至所述一次性可编程存储器。
可选的，所述读写控制模块通过所述第一选择控制模块连接至所述一次性可编程存储器，用于形成所述第一通路或者所述第二通路。
可选的，数据存储装置还包括：第二选择控制模块，用于将各外设接口和各内部接口中的任一接口与所述读写控制模块连接，以形成所述第一通路或所述第二通路。
可选的，所述一次性可编程存储器为可编程熔丝结构的存储器。
可选的，所述内部接口为AHB接口或者APB接口；所述内部处理器为中央处理器。
可选的，所述外设接口为SPI接口；所述外部处理器为自动化测试机台。
可选的，在所述系统级芯片的功能测试阶段，所述外部处理器通过所述第二通路将所述系统级芯片的特定信息写入所述一次性可编程存储器，所述外部处理器通过所述第二通路读取所述一次性可编程存储器中所存储的信息。
可选的，所述特定信息包括芯片的序列号、软件的版本号和硬件的版本号中的至少一种。
可选的，所述内部接口为UART接口、内部整合电路接口中的至少一种；和/或，所述外设接口为UART接口、内部整合电路接口中的至少一种。
可选的，所述一次性可编程存储器包括：第一存储单元和第二存储单元，第一存储单元包括至少一个第一存储元；第二存储单元包括至少一个第二存储元；其中，当所述第二存储元中存储的数据编码为预设编码时，与所述第二存储元对应的至少一个所述第一存储元处于写保护状态和/或读保护状态。
可选的，该第一存储元处于写保护状态时，该第一存储元不可被写入；和/或该第一存储元处于读保护状态时，该第一存储元不可被位于该集成电路外部的程序读取。
可选的，该第二存储单元包括一个第二存储元时，该第二存储元中存储的数据编码为该预设编码时，与该第二存储元对应的至少一个该第一存储元处于写保护状态和/或读保护状态。
可选的，该第二存储单元包括至少两个该第二存储元时，各该第二存储元与该第一存储元一一对应；以及任一该第二存储元中存储的数据编码为该预设编码时，与该第二存储元对应的第一存储元处于写保护状态和/或读保护状态。
可选的，该预设编码为二进制位的“1”。
可选的，该第一存储单元用于存储硬件版本号、产品序列号和/或密钥信息。
可选的，该数据存储器为可编程熔丝结构的存储器。
可选的，该数据存储器为一次性可编程器件。
第二方面，本申请提供一种系统级芯片，包括：如第一方面所述的数据存储装置；以及所述内部处理器。
其中，在所述系统级芯片的应用阶段，所述内部处理器通过所述第一通路实时控制所述一次性可编程存储器的数据读写操作。
可选的，所述系统级芯片为毫米波雷达芯片。
可选的，所述系统级芯片为AiP芯片。
第三方面，本申请提供一种无线电器件，包括：承载体、如第二方面所述的系统级芯片以及天线，系统级芯片设置在所述承载体上；天线设置在所述承载体上，或者集成在所述系统级芯片的封装中；其中，所述系统级芯片与所述天线连接，用于收发无线电信号。
第四方面，本申请提供一种设备，包括：设备本体以及设置于所述设备本体上的第三方面所述的无线电器件；其中，所述无线电器件用于目标检测和/或通信。
本申请提供的数据存储装置、系统级芯片、无线电器件和设备，在该数据存储装置中形成了中央处理器、读写控制模块和一次性可编程存储器依次连通的第一通路，以及自动测试机台、读写控制模块和一次性可编程存储器依次连通的第二通路，在系统级芯片的功能测试阶段，自动测试机台可通过第二通路将系统级芯片的特定信息写入上述一次性可编程存储器。在系统级芯片的应用阶段，中央处理器可通过第一通路实时控制一次性可编程存储器的数据读写操作，从而实现和该内部处理器关联的软件对一次性可编程存储器的读写控制。解决了系统级芯片的功能测试阶段难以往E-fuse中正确地写入信息和从E-Fuse中正确地读取信息的问题。
附图说明
图1为本申请提供的数据存储装置100的结构示意图；
图2为本申请提供的数据存储装置200的结构示意图；
图3为本申请提供的数据存储装置300的结构示意图；
图3A为本申请提供的实际应用示意图一；
图3B为本申请提供的实际应用示意图二；
图3C为本申请提供的实际应用示意图三；
图3D为本申请提供的实际应用示意图四；
图4为本申请提供的一次性可编程存储器101的结构示意图；
图5为本申请提供的第一存储元和第二存储元的示意图一；
图6为本申请提供的第一存储元和第二存储元的示意图二；
图7为本申请提供的第一存储元和第二存储元的示意图三；
图8为本申请提供的第一存储元和第二存储元的示意图四；
图9为本申请提供的系统级芯片900的结构示意图；
图10为本申请提供的无线电器件10的结构示意图；
图11为本申请提供的设备11的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
E-Fuse可用于存储可修复存储器的修复信息、芯片的序列号以及软硬件版本号等特殊信息。由于在CP和FT阶段，对于规模较大的芯片，不会打开数字逻辑电路中所有的功能电路，所以在此阶段一般比较难向E-fuse中正确地写入信息和从E-Fuse中正确地读取信息。
考虑到上述技术问题，本申请提供了一种数据存储装置，在该数据存储装置中形成了中央处理器、读写控制模块和一次性可编程存储器依次连通的第一通路，以及自动测试机台端口、读写控制模块和一次性可编程存储器依次连通的第二通路，在系统级芯片的FT阶段，自动测试机台可通过该第二通路对一次性可编程存储器进行数据读写操作，在系统级芯片的应用阶段，中央处理器可通过第一通路实时控制一次性可编程存储器的数据读写操作。解决了FT阶段难以往E-fuse中正确地写入信息和从E-Fuse中正确地读取信息的问题。
下面结合具体的实施例对本申请提供的信息存储的控制电路进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
实施例一
图1为本申请提供的数据存储装置100的结构示意图。本实施例提供的数据存储装置100可用于系统级芯片中，参见图1所示，该数据存储装置100可包括一次性可编程存储器101和读写控制模块102等模块。
可选的，数据存储装置100还可包括至少一个内部接口以及至少一个外设接口。内部接口可用于将系统级芯片的内部处理器110、读写控制模块102和一次性可编程存储器101依次连通形成第一通路，而外设接口则可用于将系统级芯片的外部处理器120、读写控制模块102和一次性可编程存储器101依次连通形成第二通路。在系统级芯片的功能测试阶段，外部处理器120通过第二通路对一次性可编程存储器101进行数据读写操作；在系统级芯片的应用阶段，内部处理器110通过第一通路实时控制一次性可编程存储器101的数据读写操作。
具体的，在系统级芯片的功能测试阶段，外部处理器120可通过第二通路将系统级芯片的特定信息写入上述一次性可编程存储器101，也可通过第二通路读取上述一次性可编程存储器101中所存储的信息。
可选的，上述特定信息可能为芯片的序列号、软件的版本号和硬件的版本号中中的一种或者多种。
下面对上述内部接口和外设接口的几种可能的设计进行说明：
一种可能的实现方式中，上述内部接口可以为AHB接口或者APB接口，上述内部处理器110可以为中央处理器。上述外设接口可以为SPI接口，上述外部处理器120可以为自动化测试机台。
另一种可能的实现方式中，上述内部接口可以为UART接口、内部整合电路接口中的至少一种；上述外设接口也可以为UART接口、内部整合电路接口中的至少一种。
需要说明的是：上述两种实现方式仅是一种示例，本领域技术人员对上述两种实现方式进行合理变形后得到的方案仍在本申请的保护范围内。
可选的，一次性可编程存储器101为可编程熔丝结构的存储器。比如：E-fuse。
本实施例提供的数据存储装置，设计了中央处理器、读写控制模块和一次性可编程存储器依次连通的第一通路，以及自动测试机台、读写控制模块和一次性可编程存储器依次连通的第二通路，在系统级芯片的功能测试阶段，自动测试机台可通过第二通路将系统级芯片的特定信息写入上述一次性可编程存储器。在系统级芯片的应用阶段，中央处理器可通过第一通路实时控制一次性可编程存储器的数据读写操作，从而实现和该内部处理器关联的软件对一次性可编程存储器的读写控制。解决了系统级芯片的功能测试阶段难以往E-fuse中正确地写入信息和从E-Fuse中正确地读取信息的问题。
实施例二
为了在系统级芯片的晶圆测试阶段，将内存修复信息写入一次性可编程存储器101中。图2为本申请提供的数据存储装置200的结构示意图。本实施例提供的数据存储装置200也可用于系统级芯片中，参见图2所示，在上述实施例的基础上，该数据存储装置200还包括：内存修复模块201以及第一选择控制模块202。参见图2所示，第一选择控制模块202用于将内存修复模块201与一次性可编程存储器101连通形成第三通路。在系统级芯片的晶圆测试阶段，内存修复模块201可通过第三通路将内存修复信息发送至一次性可编程存储器101。
在设计有图2所示第一选择控制模块202的情况下，读写控制模块102可通过该第一选择控制模块202连接至一次性可编程存储器101，从而形成上述实施例描述的从内部处理器110到一次性可编程存储器101的第一通路，以及从外部处理器120到一次性可编程存储器101的第二通路。在系统级芯片的功能测试阶段，外部处理器120可通过第二通路将所述系统级芯片的特定信息写入一次性可编程存储器101，外部处理器120还可通过所述第二通路读取一次性可编程存储器101中所存储的信息。在系统级芯片的应用阶段，内部处理器110可通过第一通路实时控制一次性可编程存储器的数据读写操作，从而实现和该内部处理器110关联的软件对一次性可编程存储器的读写控制。
本实施例提供的数据存储装置，设计了内存修复模块以及第一选择控制模块，第一选择控制模块可将内存修复模块与一次性可编程存储器连通形成第三通路，在系统级芯片的晶圆测试阶段，内存修复模块可通过第三通路将内存修复信息发送至一次性可编程存储器，解决了系统级芯片的晶圆测试阶段难以往E-fuse中正确地写入信息和从E-Fuse中正确地读取信息的问题。
实施例三
图3为本申请提供的数据存储装置300的结构示意图。本实施例提供的数据存储装置300也可用于系统级芯片中，参见图3所示，在上述实施例的基础上，该数据存储装置300还包括：第二选择控制模块301，该第二选择控制模块301用于将各外设接口和各内部接口中的任一接口与读写控制模块102连接，以形成上述实施例描述的从内部处理器110到一次性可编程存储器101的第一通路，以及从外部处理器120到一次性可编程存储器101的第二通路。
可选的，还可在第二选择控制模块301上设计更多的端口，使得更多处理器与一次性可编程存储器101连通形成通路，进而使更多处理器能够通过相应的通路实现对一次性可编程存储器101的读写控制。
本实施例提供的数据存储装置，内部处理器和外部处理器通过第二选择控制模块和读写控制模块连接，该第二选择控制模块上可设置更多的端口，使得更多处理器连接到相应的端口后，均可实现对一次性可编程存储器的读写控制。
下面结合实际的应用，进行具体说明：
参见图3A所示，在实际应用时，一次性可编程存储器101可以为图3A中的E-fuse，E-fuse封装在E-fuse封装器中，第一选择控制模块202可以为图3A中的选择控制逻辑II，内存修复模块201可以为图3A中的内存修复逻辑，读写控制模块102可以为图3A中的读写控制逻辑，第二选择控制模块301可以为图3A中的选择控制逻辑I，内部处理器可以为中央处理器CPU，外部处理器可以为自动化测试机台，自动化测试机台通过串行外设接口SPI和选择控制逻辑I连接，中央处理器CPU通过AHB总线或者APB总线和选择控制逻辑I连接。
参见图3B所示，在CP阶段，主要进行的操作是内存修复，内存修复是通过内存修复逻辑来实现的，将内存中坏掉的地址空间记录下来，并将记录的信息写入E-Fuse，所以在此阶段，选择控制逻辑II的控制信号受内存修复逻辑的控制，内存修复逻辑的输出连接到选择控制逻辑II的一个输入端口，选择控制逻辑II的输出连接到E-Fuse封装器，当有需要写入E-Fuse的修复信息时，内存修复逻辑通过此通路连接到E-Fuse，如图3B黑色路径所示，此时内存修复逻辑、选择控制逻辑Ⅱ和E-Fuse形成一个通路。
参见图3C所示，在FT阶段，需要通过自动化测试机台写入芯片的序列号等每个芯片拥有的特定信息，此时自动化测试机台通过串行外设接口SPI连接到选择控制逻辑I的一个输入端口，选择控制逻辑I的控制信号由自动化测试机台控制，选择控制逻辑I的输出连接到读写控制逻辑，读写控制逻辑的输出连接到选择控制逻辑II的另一个输入端口，选择控制逻辑II的输出连接到E-Fuse的封装器，通过这条通路，自动测试机台就能正确的读写以及控制E-Fuse，如图3C黑色路径所示，此时串行外设接口、选择控制逻辑Ⅰ、读写控制逻辑、选择控制逻辑Ⅱ和E-Fuse依次连通形成一个通路。
参见图3D所示，在应用阶段，中央处理器通过AHB或者APB总线连接到选择控制逻辑I的一个输入端口，选择控制逻辑I的输出连接到读写控制逻辑，读写控制逻辑的输出连接到选择控制逻辑II的另一个输入端口，读写控制逻辑II的输出连接到E-Fuse封装器，通过这条通路，中央处理器就能控制E-Fuse的读写操作，从而使中央处理器支持的软件可以实时控制E-Fuse，如图3D黑色路径所示，此时中央处理器(CPU)、选择控制逻辑Ⅰ、读写控制逻辑、选择控制逻辑Ⅱ和E-Fuse依次连通形成另一个通路。
在本实施例中，通过利用外围电路，并结合E-Fuse的写入特点，不仅可以在CP和FT阶段方便的读写数据，而且还能在应用的时候方便软件及CPU等进行数据的读写操作。
另外，基于图3A-3D及相关技术内容的基础上，针对在E-Fuse的读写控制逻辑增加多路控制选择信号相关的方案，还可基于实际的需求进行以下变化：
变化例一，增加选择控制逻辑I的输入端口，以实现更多的外部接口连接；或者，去除上述的选择控制逻辑I，并通过外设接口或者中央处理器直接与读写控制逻辑连接；
变化例二，将串行外设接口(SPI)替换为其他的外设接口，比如通用异步收发传输器(UART)，内部整合电路(I2C)等；
变化例三，将中央处理器替换为其他的外设接口比如通用异步收发传输器(UART)，内部整合电路(I2C)等；
变化例四，针对芯片内部不带有Memory的情况，由于不需要内存修复逻辑，故而可去除选择控制逻辑II，并将读写控制逻辑直接连接到E-Fuse的封装器。
需要注意的是，上述的变化例中描述的相关技术内容，可根据实际情况单独、甚至部分实施，也可将两个或多个变化例相互结合实施，只要其相互之间不冲突即可。
实施例四
图4为本申请提供的一次性可编程存储器101的结构示意图。该一次性可编程存储器101可应用于集成电路中，如图4所示，本申请提供的一次性可编程存储器101包括第一存储单元和第二存储单元，第一存储单元包括至少一个第一存储元，第二存储单元包括至少一个第二存储元。第一存储元和第二存储元的关系在于，当第二存储元中存储的数据编码为预设编码时，与该第二存储元对应的至少一个第一存储元处于写保护状态和/或读保护状态。
下面将写保护场景和读保护场景分开介绍：
首先介绍写保护场景，写入上述第一存储单元的数据可能为产品信息，比如硬件版本号、产品序列号，也可能为单比特(Bit)数据。
当写入上述第一存储单元的数据为产品信息时，第二存储单元包括一个第二存储元，该第二存储元为预设编码时，与该第二存储元对应的用于存储上述产品信息的至少一个第一存储元处于写保护状态。
下面举例说明：
参见图5所示，第一存储单元包括至少一个存储元，该至少一个第一存储元为：地址0的Bit0至Bit7，以及地址1的Bit1至Bit7。第二存储单元包括一个第二存储元，其地址为：地址1的Bit0。与该第二存储元对应的至少一个第一存储元为：地址0的Bit0至Bit7。当该第二存储元存储的数据编码为二进制位的“1”时，其对应的至少一个第一存储元处于写保护状态。
可将产品信息写入地址0的Bit0至Bit7，图5中以序列号示意，然后将对应的第二存储元写入二进制位的“1”，这样，由于地址0的Bit0至Bit7处于写保护状态，也就是说，地址0的Bit0至Bit7不能被再次写入，这样存入的序列号便不会因为人为二次改写而失效。
当写入上述第一存储单元的数据为单Bit数据时，第二存储单元包括至少两个第二存储元，各第二存储元与第一存储元一一对应；任一第二存储元中存储的数据编码为预设编码时，与该第二存储元对应的第一存储单元处于写保护状态。
下面举例说明：
参见图6所示，第一存储单元包括至少一个存储元，该至少一个第一存储元为：地址2的Bit0至Bit7。第二存储单元包括至少两个第二存储元，该至少两个第二存储元为：地址3的Bit0至Bit7。地址3的Bit0和地址2的Bit0对应，地址3的Bit1和地址2的Bit1对应，地址3的Bit2和地址2的Bit2对应，地址3的Bit3和地址2的Bit3对应，地址3的Bit4和地址2的Bit4对应，地址3的Bit5和地址2的Bit5对应，地址3的Bit6和地址2的Bit6对应，地址3的Bit7和地址2的Bit7对应。任一第二存储元中存储的数据编码为二进制位的“1”时，与该第二存储元对应的第一存储元处于写保护状态。
可将单Bit数据写入地址2的Bit0至Bit7中的任意一个，图6以存入7个单Bit数据示意，然后将对应的第二存储元写入二进制位的“1”，这样，由于地址2的Bit0至Bit7处于写保护状态，也就是说，地址2的Bit0至Bit7不能被再次写入，这样存入的数据1至数据7不会因为人为二次改写而失效。
其次介绍读保护场景，第一存储单元所存储的数据可能为机密信息，比如密钥信息，也可能为单Bit数据。
当第一存储单元所存储的数据为机密信息时，第二存储单元包括一个第二存储元，该第二存储元为预设编码时，与该第二存储元对应的用于存储上述机密信息的第一存储元处于读保护状态。
下面举例说明：
参见图7所示，第一存储单元包括至少一个存储元，该至少一个第一存储元为：地址0的Bit0至Bit7，以及地址1的Bit1至Bit7。第二存储单元包括一个第二存储元，其地址为：地址1的Bit0。该第二存储元所对应的至少一个第一存储元为：地址0的Bit0至Bit7。当该第二存储元存储的数据编码为二进制位的“1”时，其对应的至少一个第一存储元处于读保护状态。
可将机密信息写入地址0的Bit0至Bit7，图7中以密钥信息示意，然后将对应的第二存储元写入编码二进制位的“1”，这样，由于地址0的Bit0至Bit7处于读保护状态，也就是说，地址0的Bit0至Bit7不能被集成电路外部的程序读取，这样存入的密钥信息便不会因为外部程序接触而泄露。
当第一存储单元所存储的数据为单Bit数据时，第二存储单元包括至少两个第二存储元，各第二存储元与第一存储元一一对应；任一第二存储元中存储的数据编码为预设编码时，与该第二存储元对应的第一存储元处于读保护状态。
下面举例说明：
参见图8所示，第一存储单元包括至少一个存储元，该至少一个第一存储元为：地址2的Bit0至Bit7。第二存储单元包括至少两个第二存储元，该至少两个第二存储元为：地址3的Bit0至Bit7。地址3的Bit0和地址2的Bit0对应，地址3的Bit1和地址2的Bit1对应，地址3的Bit2和地址2的Bit2对应，地址3的Bit3和地址2的Bit3对应，地址3的Bit4和地址2的Bit4对应，地址3的Bit5和地址2的Bit5对应，地址3的Bit6和地址2的Bit6对应，地址3的Bit7和地址2的Bit7对应。任一第二存储元中存储的数据编码为二进制位的“1”时，与该第二存储元对应的第一存储元处于读保护状态。
可将单Bit数据写入地址2的Bit0至Bit7中的任意一个，图8以存入7个单Bit数据示意，然后将对应的第二存储元写入二进制位的“1”，这样，由于地址2的Bit0至Bit7处于读保护状态，也就是说，地址2的Bit0至Bit7不能被集成电路外部的程序读取，这样存入的数据1至数据7便不会因为外部程序接触而泄露。
可选的，本实施例提供的一次性可编程存储器101可以为可编程熔丝结构的存储器，也可为其他类型的一次性可编程器件。
本实施例提供的一次性可编程存储器，可将产品信息存入第一存储单元的若干个第一存储元中，并将这些第一存储元对应的第二存储元中存储的数据编码设为预设编码，这样，存有产品信息的上述若干个第一存储元便会处于写保护状态，也就是说，这些第一存储元不能被再次写入，这样就防止了已经存入该第一存储元的产品信息被人为二次改写的问题。同样的，可将机密信息存入第一存储单元的若干第一存储元中，并将这些第一存储元对应的第二存储元中存储的数据编码设为预设编码，这样，存有机密信息的上述若干个第一存储元便会处于读保护状态，也就是说，这些第一存储元不能被外部的程序读取。这样就解决了存入该第一存储元的机密信息被外部的程序接触而导致的泄露的问题。
实施例五
图9为本申请提供的系统级芯片900的结构示意图。如图9所示，本申请提供的系统级芯片900包括上述任一实施例所述的数据存储装置以及内部处理器110，图9中以包括实施例一提供的数据存储装置100示意。以用于诸如版本号、序列号及机密信息等特殊信息进行数据处理，并可在特殊的应用场景中对上述的信息进行写保护和/或读保护。
其中，在系统级芯片900的应用阶段，内部处理器110通过所述第一通路实时控制所述一次性可编程存储器101的数据读写操作。
一种可能的实现方式中，该集成电路可以为毫米波雷达芯片，例如24GHz、60GHz和/或77GHz等频段的FMCW毫米波雷达芯片。
另一种可能的实现方式中，该集成电路还可以为封装天线(Antennas inPackage，简称AiP)芯片。
实施例六
图10为本申请提供的无线电器件10的结构示意图，如图10所示，本申请提供的无线电器件10包括承载体1001、实施例三中的集成电路1002以及天线1003。集成电路1002设置在承载体1001上，天线1003设置在承载体1001上，或者集成在集成电路1002的封装中，集成电路1002与天线1003连接，用于收发无线电信号。其中，当集成电路1002为AiP结构时，该无线电器件可不包括天线1003，而通过AiP结构中的封装天线进行无线电信号的发射和/或接收。
实施例七
图11为本申请提供的设备11的结构示意图，如图11所示，该设备包括：设备本体2，以及设置在该设备本体2之上的如上述任一实施所述的无线电器件3；其中，所述无线电器件3用于目标检测和/或通信。
可选的，在上述实施例的基础上，在本申请的一个实施例中，所述无线电器件3可以设置在设备本体2的外部，在本申请的另一个实施例中，所述无线电器件3还可以设置在设备本体2的内部，在本申请的其他实施例中，所述无线电器件3还可以一部分设置在设备本体2的内部，一部分设置在设备本体2的外部。本申请对此不作限定，具体视情况而定。
需要说明的是，所述无线电器件3可通过发射及接收信号实现诸如目标检测及通信等功能。
在一个可选的实施例中，上述设备本体2则可为智能交通运输设备(如汽车、自行车、摩托车、船舶、地铁、火车等)、安防设备(如摄像头)、智能穿戴设备(如手环、眼镜等)、智能家居设备(如电视、空调、智能灯等)、各种通信设备(如手机、平板电能等)等，以及诸如道闸、智能交通指示灯、智能指示牌、交通摄像头及各种工业化机械手(或机器人)等。无线电器件则可为本申请任一实施例中所阐述的无线电器件，无线电器件的结构和工作原理在上述实施例中已经进行了详细说明，此处不在一一赘述。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (16)

1.一种数据存储装置，其特征在于，用于系统级芯片中；所述装置包括：
一次性可编程存储器；
读写控制模块；
至少一个内部接口，用于将所述系统级芯片的内部处理器、所述读写控制模块和所述一次性可编程存储器依次连通形成第一通路；以及
至少一个外设接口，用于将所述系统级芯片的外部处理器、所述读写控制模块和所述一次性可编程存储器依次连通形成第二通路；
其中，在所述系统级芯片的功能测试阶段，所述外部处理器用于通过所述第二通路对所述一次性可编程存储器进行数据读写操作；
在所述系统级芯片的应用阶段，所述内部处理器用于通过所述第一通路实时控制所述一次性可编程存储器的数据读写操作。
2.根据权利要求1所述的装置，其特征在于，还包括：
内存修复模块；以及
第一选择控制模块，用于将所述内存修复模块与所述一次性可编程存储器连通形成第三通路；
其中，在所述系统级芯片的晶圆测试阶段，所述内存修复模块通过所述第三通路将内存修复信息发送至所述一次性可编程存储器。
3.根据权利要求2所述的装置，其特征在于，所述读写控制模块通过所述第一选择控制模块连接至所述一次性可编程存储器，用于形成所述第一通路或者所述第二通路。
4.根据权利要求1所述的装置，其特征在于，还包括：
第二选择控制模块，用于将各外设接口和各内部接口中的任一接口与所述读写控制模块连接，以形成所述第一通路或所述第二通路。
5.根据权利要求1-4中任意一项所述的装置，其特征在于，所述一次性可编程存储器为可编程熔丝结构的存储器。
6.根据权利要求1-4中任意一项所述的装置，其特征在于，所述内部接口为AHB接口或者APB接口；和/或
所述内部处理器为中央处理器。
7.根据权利要求1-4中任意一项所述的装置，其特征在于，所述外设接口为SPI接口；和/或
所述外部处理器为自动化测试机台。
8.根据权利要求7所述的装置，其特征在于，在所述系统级芯片的功能测试阶段，所述外部处理器用于通过所述第二通路将所述系统级芯片的特定信息写入所述一次性可编程存储器，以及
所述外部处理器用于通过所述第二通路读取所述一次性可编程存储器中所存储的信息。
9.根据权利要求8所述的装置，其特征在于，所述特定信息包括芯片的序列号、软件的版本号和硬件的版本号中的至少一种。
10.根据权利要求1-4中任意一项所述的装置，其特征在于，所述内部接口为UART接口、内部整合电路接口中的至少一种；和/或
所述外设接口为UART接口、内部整合电路接口中的至少一种。
11.根据权利要求1-4中任意一项所述的装置，其特征在于，所述一次性可编程存储器包括：
第一存储单元，包括至少一个第一存储元；以及
第二存储单元，包括至少一个第二存储元；
其中，当所述第二存储元中存储的数据编码为预设编码时，与所述第二存储元对应的至少一个所述第一存储元处于写保护状态和/或读保护状态。
12.一种系统级芯片，其特征在于，包括：
如权利要求1-11中任意一项所述的数据存储装置；以及
所述内部处理器；
其中，在所述系统级芯片的应用阶段，所述内部处理器通过所述第一通路实时控制所述一次性可编程存储器的数据读写操作。
13.根据权利要求12所述的系统级芯片，其特征在于，所述系统级芯片为毫米波雷达芯片。
14.根据权利要求12所述的系统级芯片，其特征在于，所述系统级芯片为AiP芯片。
15.一种无线电器件，其特征在于，包括：
承载体；
如权利要求12-14中任意一项所述的系统级芯片，设置在所述承载体上；
天线，设置在所述承载体上，或者集成在所述系统级芯片的封装中；
其中，所述系统级芯片与所述天线连接，用于收发无线电信号。
16.一种设备，其特征在于，包括：
设备本体；以及
设置于所述设备本体上的权利要求15所述的无线电器件；
其中，所述无线电器件用于目标检测和/或通信。
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