CN103578562A - 用于存储器器件的内置自测试和自修复机制 - Google Patents
用于存储器器件的内置自测试和自修复机制 Download PDFInfo
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Abstract
本发明描述的修复数据或错误寄存器数据的存储机制的实施例使得来自不同测试阶段的修复数据存储在同一分段中，而没有使用已用过的OTPM单元的风险。所述存储机制采用BISTR模块中的副本修复数据存储。所述BISTR模块中的修复数据存储以及副本修复数据存储使得能够现测试阶段的新修复数据与前一阶段的所述修复数据区分。在所述BISTR模块中的XOR门，以及所述XOR门和所述存储器阵列中的修复数据存储之间的连接线也有助于所述区分。由于新老修复数据(或错误寄存器)的区分，新修复数据可以被存储在与所述已使用的OTPM单元恰好相邻的可用OTPM单元的一个OTPM中，所述已使用的OTPM单元存储了来自上一测试阶段的修复数据。本发明还公开了用于存储器器件的内置自测试和自修复机制。
Description
本申请涉及2011年11月8日提交的、名称为“Mechanisms for Built-InSelf Repair of Memory Devices”的美国专利申请13/291,747(代理人编号TSMC2011-0291/T5057-Y525UB)，以及2011年11月8日提交的、名称为“Mechanisms for Built-In Self Repair of Memory Devices Using Failed BitMaps and Obvious Repairs”的美国专利申请13/291,620(代理人编号TSMC2011-0468/T5057-Y525U)，以及2011年11月8日提交的、名称为“Mechanisms for Built-In Self Repair of Memory Devices Using Failed BitMaps and Obvious Repairs”的美国专利申请13/291,707(代理人编号TSMC2011-0467/T5057-Y525UA)。上述申请在此通过全文引用并入本申请中。
技术领域
本发明总体上涉及存储器的自测试和自修复。
背景技术
由于各种电子元件(例如，晶体管、二极管、电阻器、电容器，等)的集成密度不断提高，集成电路已经历了持续且快速的增长。在大多数情况下，集成密度的提高来自对最小部件的尺寸再三缩小，从而使得在给定的芯片面积中集成更多的元件。
集成元件所占用的空间与半导体晶圆的表面相近。尽管来自光刻技术的显著提高使得二维(2D)集成电路形成方面有了巨大的提高，然而在二维空间中所能达到的密度受物理限制。限制之一是用于制造这些元件所需的最小尺寸。此外，当一个芯片中放入更多的器件，需要更复杂的设计。另外一个额外的限制是，随着器件数量增加，器件之间的互连件的数量及长度呈显著增长。当互连件的数量及长度增加时，电路的RC延迟及功耗增大。因而，三维集成电路(3DIC)得到推荐，在三维集成电路中，管芯可堆叠，并且引线接合，倒装芯片接合，以及/或者硅通孔(TSV)被用于将管芯堆叠在一起并将管芯连接到封装衬底。
在当前的三维集成电路(3DIC)实施方面，存储器，无论是易失性还是非易失性存储器，在最广泛使用的核心中。存储器可以以存储器管芯与独立的逻辑管芯相集成的形式而存在，或以成为逻辑管芯的一部分的嵌入式存储器的形成而存在。高级存储器管芯以及嵌入式存储器器件都具有高器件密度并占用大片的芯片面积。存储器管芯或嵌入式存储器具有缺陷的可能性较高。因而，存储器管芯或嵌入式存储器器成为管芯领域中的一个控制因素。3DIC生产涉及管芯封装以及封装管芯的接合。封装以及接合工艺影响最终产品的成品率。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)阵列的修复数据的方法，所述方法包括：
使用内置自测试和自修复(BISTR)模块进行所述RAM阵列的第一测试和修复以确定用于所述RAM阵列的第一修复数据，其中所述RAM阵列具有用于修复的冗余行和列；
将所述RAM阵列的所述第一修复数据存储在所述OTPM中；
将所述第一修复数据装载到所述RAM阵列的修复存储器中；
将所述第一修复数据装载到所述BISTR模块的修复存储器以及副本修复存储器中；
进行所述RAM阵列的第二测试和修复以确定未包括在所述第一修复数据中的故障位的第二修复数据；
将所述第二修复数据存储在所述BISTR模块的修复存储器中以及所述RAM阵列的修复存储器中；
使用XOR门对所述BISTR模块的修复存储器以及副本修复存储器中的修复数据进行处理；
将所述XOR门的输出存储到所述RAM阵列的修复存储器中；以及
将所述修复存储器的内容存储到所述OTPM中。
在可选实施例中，所述XOR门的输出使所述第一修复数据成为空以及保存所述第二修复数据，并将所述第二修复数据存储为与所述OTPM中的所述第一修复数据相邻。
在可选实施例中，所述方法还包括：对具有所述RAM阵列的管芯进行封装操作。
在可选实施例中，所述方法还包括对第二RAM进行权利要求1所述的步骤，其中，将所述第二RAM的修复数据存储在所述OTPM中的单独分段中。
在可选实施例中，所述第二RAM阵列经历测试及修复，以在所述第一修复数据或所述第二修复数据被发送到所述OTPM前收集额外的修复数据。
在可选实施例中，所述RAM阵列是静态RAM(SRAM)、动态RAM(DRAM)、磁阻式RAM(MRAM)或闪存。
在可选实施例中，所述OTPM是基于电熔丝的或基于反熔丝的。
在可选实施例中，将所述第一修复数据以及所述第二修复数据存储中同一分段中，并且在所述OTPM中彼此相邻。
在可选实施例中，所述第一修复数据在晶圆级进行收集，而所述第二修复数据从封装管芯收集。
在可选实施例中，所述第一修复数据和所述第二修复数据包括故障单元的地址以及用于修复所述故障位的冗余单元的地址。
根据本发明的另一方面，还提供了一种用于在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)阵列的修复数据的系统，所述系统包括：
所述RAM阵列，所述RAM阵列包括主存储器、冗余行和列、以及第一修复寄存器存储器；
具有第二修复寄存器存储器的内置自测试和自修复(BISTR)模块，其中所述BISTR模块用于测试和修复所述RAM阵列；以及
所述一次性编程存储器(OTPM)，用于为所述RAM阵列存储来自多于一个的测试和修复阶段的修复数据，其中，来自不同测试和修复阶段的所述修复数据存储在同一数据分段中。
在可选实施例中，所述BISTR模块的所述第二修复寄存器存储器包括修复寄存器分段以及副本修复寄存器分段；以及其中，所述BISTR模块具有XOR门，所述XOR门具有来自所述修复寄存器分段的一个输入以及来自所述副本修复寄存器分段的另一输入。
在可选实施例中，所述XOR门被配置成通过连接线将输出发送至所述第一修复寄存器存储器。
在可选实施例中，所述RAM阵列是静态RAM(SRAM)、动态RAM(DRAM)、磁阻式RAM(MRAM)或闪存。
在可选实施例中，所述OTPM是基于电熔丝的或基于反熔丝的。
在可选实施例中，所述BISTR模块包括内置自测试模块和内置自修复模块。
在可选实施例中，所述BISTR模块还包括OTPM控制器，被配置成用于发送来自和到达所述RAM阵列中的所述第一修复寄存器与所述OTPM的数据。
在可选实施例中，所述系统是半导体管芯的一部分，并且连接器形成在所述半导体管芯上以在收集所述第一修复数据后连接所述RAM阵列。
在可选实施例中，所述系统还包括：另一RAM阵列，所述另一RAM阵列包括另一主存储器、额外的冗余行和列以及第三修复寄存器存储器，所述BISTR模块被配置成测试和修复所述另一RAM阵列，以及所述OTPM也被配置成为所述另一RAM阵列存储来自多于一次测试和修复阶段的修复数据。
根据本发明的另一方面，还提供了一种在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)阵列的修复数据的系统，所述系统包括：
所述RAM阵列，其中所述RAM阵列包括主存储器、冗余行和列、以及第一修复寄存器存储器；
具有第二修复寄存器存储器的内置自测试和自修复(BISTR)模块，其中所述BISTR模块用于测试和修复所述RAM阵列，所述第二修复寄存器存储器包括修复寄存器分段以及副本修复寄存器分段，以及所述BISTR模块具有XOR门，所述XOR门具有来自所述修复寄存器分段的一个输入以及来自所述副本修复寄存器分段的另一输入；以及
所述一次性编程存储器(OTPM)，配置成用于为所述RAM阵列存储来自多于一次的测试和修复阶段的修复数据，其中来自不同测试和修复阶段的修复数据存储在同一数据分段中。附图说明
图1是根据一些实施例的三维集成电路(3DIC)结构的截面示意图。
图2A是根据一些实施例的具有冗余行及列的存储器阵列的框图。；
图2B是根据一些实施例的具有内置自测试及自修复(BISTR)模块以及一次性编程存储器(OTPM)的存储器阵列的示意图。
图2C是根据一些实施例的分段的OTPM的框图。
图3A-3J是根据一些实施例的在两次测试及修复阶段的两个存储器阵列、BISTR模块以及OTPM之间的数据交换图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。此外，本公开可在不同的实例中重复参考号以及/或者字母。这种重复是为了简明扼要，它本身并不用来表明所讨论的不同实施例以及/或者配置之间的关系。
图1是根据一些实施例的三维集成电路(3DIC)结构的截面图。3DIC结构50包括封装件20，封装件20包括半导体管芯25。半导体管芯25包括在半导体集成电路制造中使用的衬底，以及集成电路形成在衬底中和/或在衬底上。可形成在半导体管芯25中的各种微电子元件的实例包括晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p通道以及/或者n通道场效应晶体管(PFET/NFET)等)；电阻器；二极管；电容器；电感器；熔丝；以及其它的合适的元件。微电子元件互连以形成集成电路器件，例如逻辑器件、存储器器件(例如，SRAM)、射频(RF)器件、输入/输出(I/O)器件、片上系统(SoC)器件，它们的组合，以及其它合适类型的器件。
半导体管芯25通过多个连接件26接合到衬底30。在一些实施例中，连接件26是凸块，例如焊料凸块，铜柱凸块，等。连接件26与半导体管芯25的表面上的导电结构(未示出)以及衬底30的表面上的导电结构(未示出)接触。衬底30可以是半导体晶圆，或晶圆的一部分。衬底30可以包括互连结构、无源器件(例如电阻器、电容器电感器以及类似物)，以及/或者有源器件(例如晶体管)。在一些实施例中，衬底30包括另外的集成电路。衬底30可进一步包括硅通孔(TSV)，并且可以是中间板。另外，衬底30可以用其它材料制成。例如，在一些实施例中，衬底30是多层电路板。在一些实施例中，衬底30也包括双马来酰亚胺三嗪(BT)树脂、FR-4(由含阻燃的环氧树脂粘合剂的机织玻璃纤维布组成的复合材料)、FR-5、陶瓷、玻璃、塑料、胶带、胶片或其它的带导电焊盘或接合区以用于接纳导电端子的支架材料。
图1示出了封装件20通过连接件18接合到封装件10，连接件18围绕着半导体管芯25。连接件18提供了封装件10中的管芯12和13与封装件20中的管芯25之间的电连接。连接件18的一部分嵌入模塑料21中，模塑料21沉积在衬底30上。封装件10包括两个半导体管芯12和13，并且管芯13设置在管芯12上方。在一些实施例中，在管芯12以及13之间有粘合层(未示出)。半导体管芯12和13可包括各种微电子元件，如上面针对半导体管芯25描述的微电子元件。半导体管芯12接合到衬底15。衬底15可包括上面针对衬底30描述的各种材料以及/或者部件。根据一些实施例，半导体管芯12是通过接合线14电连接到衬底15中的导电元件(未示出)。同样的，半导体管芯13通过接合线16电连接到衬底15中的导电元件。封装件10也包括模塑料11，覆盖了半导体管芯12和13，以及接合线14和16。接合线14以及16电连接到连接件18，连接件18通过连接件26电连接到管芯25。
随机存取存储器(RAM)，或存储器，是现有三维集成电路(3DIC)实现中最广泛使用的核心之一。这些存储器可以是易失性的，或者非易失性的。存储器可以以与单独的逻辑管芯集成的存储器管芯的形式存在，或以作为逻辑管芯的一部分的嵌入式存储器器的形式存在。高级存储器管芯以及嵌入存储器具有高器件密度并占用较大的芯片面积。存储器管芯或嵌入式存储器中存在缺陷的可能性相对较高。存储器管芯以及/或者嵌入式存储器上的缺陷影响管芯成品率。
3DIC的制造包括复杂的衬底加工操作及处理。为了准备3DIC结构，例如图1所示的结构50，将管芯进行预测试以区分好管芯及坏管芯。仅选择好的管芯来构建3DIC结构。将选出的(或好的)管芯堆叠并封装在一起以形成3DIC结构。如上所述，存储器管芯或嵌入式存储器中存在缺陷的可能性相对较高。为提高存储器管芯或具有嵌入式存储器的管芯的成品率，提供冗余的行以及列以修复不合格的存储位。然而，在形成3DIC结构的封装工艺期间，制造工艺可能引入新的位故障。因而，在堆叠及封装工艺的不同点对存储器进行额外的测试和修复以确定存储器的功能以及制造工艺的质量。例如，管芯12和13可以是存储器管芯。在管芯12及13被封装形成封装件10之前对管芯12和13进行测试及修复。在封装件10的形成期间，封装工艺可包括管芯12与衬底15的接合，将管芯13粘合到管芯12，导线14和16的形成，以及在管芯(12和13)以及衬底15的上方沉积模塑料11。这些封装工艺包括对封装件结构施力以及热循环，例如回流焊。这些工艺可导致问题，例如由于热膨胀系数(CTE)不匹配而产生的界面层裂，以及在管芯12和/或13的存储器件(或RAM)中导致新位失效。因而，在封装件10形成后，存储器管芯12和13(存储器管芯)被再次测试及修复。相类似的，将封装件10接合到封装件20以形成3DIC结构50也可能引入新的位故障。结果，在形成3DIC结构50后对存储器管芯12和13进行再次测试以及修复。
如上所述，在一些实施例中，存储器件的缺陷考虑使得存储器阵列的测试及修复是必要的。对于嵌入式存储器来说，存储器的嵌入不仅使测试困难，而且也损害了对芯片上其它功能的可测试性，诸如对核心逻辑的可测试性。例如，许多其它功能的测试使用嵌入式存储器，嵌入式存储器必须是正在正常运行。存储器的成品率问题可通过包含具有冗余行和/或列的修复方案来处理。在一些实施例中，使用内置自测试(BIST)以及内置自修复(BISR)来帮助存储器测试及修复。
图2A是根据一些实施例的具有冗余行以及列的存储器阵列115的框图。存储器阵列115可以是存储器管芯(或芯片)的一部分或可以是专用集成电路(ASIC)或SOC器件管芯的一部分。存储器阵列115包括主存储器110，冗余行101以及冗余列102。存储器阵列115中的存储器单元可以是动态随机存取存储器(DRAM)单元、静态随机存储存储器(SRAM)单元、闪存单元、电可擦除可编程只读存储器(EEPROM)单元、磁阻式随机存取存储器(MRAM)单元，或其它类型的存储器单元。
主存储器110具有M行以及N列。M和N是任意整数。M以及N的值决定了主存储器110的尺寸。例如，主存储器110可以具有288列以及512行。其它列数以及行数也是可能的。在一些实施例中，主存储器110可进一步分成多个分段，例如O个分段。O是任意整数。在一些实施例中，各分段在尺寸上相同。例如，主存储器110可以具有8个分段，各分段由列分开。就上述示例性的主存储器110来说，如果具有288列以及8个分段，则每个分段具有36列。可选的，可由行来进行分段。
冗余行101和冗余列102是用来修复主存储器110中故障单元(或位)的存储器单元的行以及列。在一些实施例中，冗余行101用于行修复，冗余列102用于列修复。冗余行101和冗余列102的数量取决于主存储器110的尺寸以及用于生产主存储器110的制造工艺。较大的主存储器110(更多的行和列)可能要求更多的冗余行和冗余列来帮助修复故障单元。另外，如果用于生产器件的工艺具有高成品率，冗余行以及列的数量可能少些。与此相对比，如果工艺的成品率低，则冗余行和列的数量可能多些。如图2A所示，主存储器110具有P冗余行和Q冗余列。P和Q是整数。根据一些实施例，P小于M且Q小于N。例如，如果主存储器110中具有288列和512行，那可以具有16冗余行和8冗余列。其它数量的冗余行或列也是可能的。在一些实施例中，每个冗余列用于修复一个指定分段中的故障存储器单元。在这种环境下，Q等同于分段O的数量。这里描述的存储器单元可以指存储器装置(memory unit)，可以包括多个晶体管。在一些实施例中，可以将错误及修复地址存储在修复寄存器103中。
图2B是根据一些实施例的具有内置自测试及自修复(BISTR)模块120和一次性编程存储器(OTPM)150的存储器100的示意图。存储器100包括具有主存储器110、冗余行101和冗余列102的存储器阵列115。BISTR模块120提供了测试及修复主存储器115的功能。根据一些实施例，BISTR模块120包括用于测试主存储器110的内置自测试(BIST)模块130以及用于修复主存储器110的内置自修复(BISR)模块140。根据一些实施例，BIST模块130可以包括地址生成器131，在测试期间生成并提供地址序列给主存储器110。BIST模块130还可包括数据生成器132，用于在测试期间生成以及提供测试数据序列给主存储器110。根据一些实施例，通过测试图案算法以指定的顺序生成地址序列以及数据序列。数据序列可以提供一组数据位以检测主存储器110中的不同类型的错误。另外，BIST模块130可包括测试状态控制器133，用于为地址生成器131以及数据生成器132提供输入以及控制信号。上述的测试图案算法可通过测试状态控制器133生成。BIST模块130可通过行、列或行列组合对主存储器110进行扫描以测试整个主存储器110。
BISR模块140对接收到的因测试主存储器110而生成的错误(或故障)数据进行分析。错误(或故障)数据可包括错误地址(或故障单元)，也可以连同其它收到的(或收集到的)错误信息，以用于确定修复机制。根据错误数据的位置以及分布，可通过行修复和/或列修复来进行修复。BISR模块140可包括故障储存器141，其存储前述故障存储器单元的地址。故障储存器141也可存储与故障存储器单元相关联的故障类型。然而，故障类型的存储不是必需的。
BISR模块140还可包括修复控制器142和修复寄存器143。修复控制器142对故障储存器141中存储的故障数据进行分析并确定修复方法，例如行修复、列修复，或是行列组合修复。修复控制器142可使用算法来修复故障存储器单元。例如，一旦发现故障存储器单元，BISR模块140可对被检测到的故障存储器单元进行修复。如上所述，BIST模块130对主存储器110进行扫描并将故障信息发送给故障储存器141。修复控制器142可在整个主存储器110的扫描完成之前，根据故障储存器141中的可用故障数据发起修复。这种修复算法实现起来相对较简单，并且所需要的故障储存器141相对较小。例如，如果由BIST模块130生成的测试序列识别出一行故障单元，那么故障位置被送到故障储存器141。当修复控制器142识别出这样的错误，修复控制器142可立刻发起行修复。之后，BISTR120继续对存储器的剩余部分进行扫描(和测试)以及修复。可选地，使用故障位图的算法可被用来确定修复机制。
以下申请中描述了多种示例性修复机制的细节：2011年11月8日提交的、名称为“Mechanisms for Built-In Self Repair of Memory Devices”的美国专利申请13/291,747，以及2011年11月8日提交的、名称为“Mechanisms for Built-In Self Repair of Memory Devices Using Failed BitMaps and Obvious Repairs”的美国专利申请13/291,620，以及2011年11月8日提交的、名称为“Mechanisms for Built-In Self Repair of MemoryDevices Using Failed Bit Maps and Obvious Repairs”的美国专利申请13/291,707。上述申请通过全文引用并入本申请中。
在修复控制器142确定了修复方法之后，修复控制器发出修复指令给修复寄存器143。修复指令可包括主存储器110中被修复的行地址和/或列地址，以及用于修复的冗余行和/或冗余列的地址。修复寄存器143记录接收到的来自修复控制器142的地址。当修复所有的故障位时，将修复寄存器143中的数据(修复地址)存储在OTPM 150中以确保存储器100的电源切断时不会丢失数据。在一些实施例中，修复控制器142管理(或控制)OTPM 150的修复数据的读取和写入。在一些其它实施例中，BISTR 120中具有单独的OTPM控制器以用于管理OTPM 150的读取和写入。对于具有非易失性存储器单元的主存储器，OTPM 150仍可用于存储修复数据。
当存储器100被访问以实现读取或者写入(或在读取或写入模式下运行)时，OTPM 150中的修复地址被装载到存储器阵列115的修复寄存器103和/或BISTR 120的修复寄存器143中。当在读取或写入模式下操作存储器阵列100时，首先将读取/写入地址与修复寄存器143中存储的修复地址进行核验，以检测读取/写入地址是否包括在修复寄存器143中。如果答案为是，则对用于修复的冗余行或列中的相关地址进行读取/写入。可选地，可对照存储器阵列115的修复寄存器103中的修复地址对存储器阵列100的读取/写入地址进行核验。
对于需要多阶段测试和修复的3DIC结构来说，OTPM 150有时被分割成不同的专用分段以存储每个测试阶段生成的修复地址。图2C是根据一些实施例的分成四个分段151、152、153以及154以在四个不同的测试阶段后存储修复地址的OTPM 150’的框图。在器件和互连的晶圆级制造完成以检查管芯是好还是坏之后，可能对晶圆上的每个管芯的存储器阵列115已进行了晶圆级(测试1)的测试以及修复。将存储器阵列115的修复数据(或地址)，可包括故障位以及修复单元(或用于修复的单元)的地址，存储在OTPM1151中。在晶圆级测试之后，好的管芯被选出来以备下一步工艺。在锯割以及堆叠管芯之后，对好的管芯进行另一测试(测试2)。这些已封装的好的管芯的存储器阵列115的测试结果(修复地址)存储在OTPM2152中。有时，封装工艺可能损害好的管芯，这使得好的管芯变成了“坏”的封装管芯。将这些“好”的封装管芯接合到衬底或者其它管芯封装件。在每个堆叠管芯接合到衬底或管芯封装件以形成3DIC结构之后，再次测试该3DIC结构。测试包括对结构中的存储器阵列115进行测试。存储器阵列115的修复结果存储到OTPM3153中。完成的3DIC结构可能经历老化工艺(burn-in process)，然后再次对其测试。存储器阵列115的修复结果存储在OTPM4154中。
上述将存储器阵列115的修复地址存储到指定的OTPM分段中的机制可清楚地识别在不同阶段观察到的故障。另外，使用指定的OTPM分段存储数据的机制避免了在已使用的OTPM单元中的重写。然而，OTPM单元，例如基于电熔丝单元或基于反熔丝的单元，通常大于存储器阵列中的存储器单元，存储器阵列中的存储器单元小且密度高。对于多阶段测试使用指定的多个OTPM单元相比于使用单个OTPM增加了管芯上的面积，这对于一些先进的器件来说是不期望的。此外，使用上述机制可能在多个未使用的分段中留下许多OTPM单元，这造成OTPM单元的浪费，并对管芯表面的面积造成分隔。每个分段，151、152、153或154有多个为存储错误地址而保存的OTPM单元。这些OTPM单元中的一些已被使用，在图2C中标注为“U”，以及一些未被使用(未标注)。每个151、152、153或154中的未使用的OTPM单元，不能用来存储来自其它测试阶段的错误地址。在图2C中示出的示例中，阶段4的测试以及修复识别出许多新的故障位，这些新的故障位占用了分段154中所有的分配OTPM单元，并需要额外的STPM单元来存储。结果，由于没有足够的OTPM单元来存储错误地址，导致所测试的存储器阵列被认为是无用的。然而，在其它分段中存在未使用的OTPM单元，例如分段151、152以及153。为避免OTPM单元不够的问题，每个分段中的OTPM单元被设计成具有额外的单元以提供足够的缓冲(或边缘)，这可导致大面积的OTPM。
基于以上所述，在一些实施例中，在OTPM150中存储修复地址方面期望具有不同的机制。一种不需将OTPM分成不同的指定分段并最大化利用OTPM单元的机制需要较少的用于存储修复地址的OTPM单元，结果OTPM单元面积减小。
图3A-图3J是根据一些实施例的在两次测试以及修复阶段的存储器阵列301(或宏0)、存储器阵列302(或宏1)、BISTR模块120*以及OTPM150*之间的数据交换的图表。宏0和宏1是一个管芯中的两个与存储器阵列115类似的存储器阵列。在所述实施例中，具有两个存储器阵列。然而，两个存储器阵列只用于示例。一些管芯可能包括多于2个的存储器阵列。在图3A-3J中描述的实施例可适用于具有更多存储器阵列的管芯。图3A是宏0的第一测试及修复(通过BISTR120*)结束时的数据交换的图表，宏0具有一个错误并且具有错误寄存器“1”。宏0的修复寄存器1030中的错误寄存器“1”的“1”仅仅是象征性的，它表示故障单元及冗余单元(或修复单元)的地址，这也被称为修复数据，用于修复故障单元。修复寄存器1030包括存储器单元，用于保持错误寄存器，或者，宏0的故障及修复单元的地址。实际上，由识别单元的行及列(或是故障单元或是修复单元)的多个位来表示每一个地址。在图3A中，宏1具有在修复寄存器1031中的错误寄存器“2”。错误寄存器“1”和“2”由BISTR120*来识别，BISTR120*包括修复寄存器143*和副本修复寄存器1430。副本修复寄存器1430的目的及用途将在下文中描述。
在宏0和宏1的第一测试和修复结束时，BISTR 120*将宏0的错误寄存器“1”以及宏1的错误寄存器“2”转发给OTPM 150*。OTPM 150*已分配存储器的分段1510用于存储宏0的错误寄存器，并分配分段1511用于存储宏1的错误寄存器。然而，分段1510以及1511用于不同的存储器阵列，并不为不同的测试阶段而分区。图3A示出了错误寄存器“1”和“2”存储在分段1510和1511中。
在宏0和宏1的第一测试及修复后，包括宏0和宏1的管芯可经历额外的工艺。一旦完成额外的工艺，宏0和宏1经历另一轮测试及修复(第二测试及修复)。图3B是第二轮测试及修复发起时数据交换的图表，在BISTR 120*的帮助下，OTPM150*首先将宏0的错误寄存器“1”以及宏1的错误寄存器“2”分别加载到宏0301以及宏1302。然后BISTR 120*将宏0中的错误寄存器，即错误寄存器“1”，加载到修复寄存器143*以及副本修复寄存器1430。修复寄存器143*以及副本修复寄存器1430在单独的分段中。修复寄存器1430中的数据反映修复寄存器143*中的数据。
然后，BISTR模块120*与宏0交互，以进行第二(新)测试和修复的操作以识别是否有在上一次测试及修复之后对管芯上实施的附加工艺操作导致的新的故障位单元。由BISTR120*进行的自测试以及自修复识别新的故障位，即错误寄存器“3”。如图3C所示，错误寄存器“3”存储在修复寄存器143*中。如图3D所示，在BISTR 120*确定并存储错误寄存器之后，BISTR 120*将错误寄存器“3”发送至宏0以存储在宏0的修复寄存器1030中。
在宏0的第二测试及修复完成后，存储在修复寄存器143*以及1430中的错误寄存器被送到BISTR120*中的比较器(XOR门)145的输入中。通过连接器146将XOR门145的输出发送到宏0的错误寄存器1030。如图3E所示，由于错误寄存器“1”在修复寄存器143*和副本修复寄存器1430中，因此存储在存储器单元113(之前用于保存错误寄存器“1”)中的错误寄存器“1”将成为空。与此相对，错误寄存器“3”将存储在修复寄存器1030中。
在测试和修复宏0之后，宏1经历阶段2测试及修复。图3F到图3I是类似于如图3B到3E所示并且如上所述的数据交换图。对宏1来说，新的错误寄存器是“4”。如图3I所示，错误寄存器“4”也存储在修复寄存器1031中，紧临之前用于保存错误寄存器“2”的存储器单元114(具有空值)。根据一些实施例，如图3J所示，在测试及修复宏0和宏1以用于新的故障位后，BISTR120*发起命令，以将新的错误寄存器“3”和“4”存储在OTPM150*中。如图3A所示，OTPM 150*已经具有来自上轮测试以及修复的错误寄存器“1”以及“2”。图3J示出了新的错误寄存器(或修复数据)“3”以及“4”被放置在它们各自的OTPM分段1510以及1511中。新的错误寄存器“3”以及“4”分别存储在用于保存错误寄存器“1”的存储器单元和用于保存错误寄存器“2”的存储器单元中。这能通过将“3”存储到紧邻的宏0中与用于保持错误寄存器“1”的单元的存储器单元113相邻，以及将“4”存储到宏1中与存储器单元114相邻来实现。
通过上面参考图3A到图3J描述的数据管理机制，OTPM150*未被分割成分段以用于在不同的分段中为单独的存储器阵列，例如上述的宏0或宏1，存储从不同测试阶段收集的数据。上述OTPM分段1510和1511用于存储来自不同存储器阵列的错误寄存器。
参考图3A-图3J描述的实施例包括2个存储器阵列(宏0和宏1)。然而，这两个存储器阵列仅用于示例说明涉及OTPM的测试及修复机制。该机制可适用于多于两个存储器阵列的存储器管芯或嵌入式存储器器件。OTPM中的分段数可以与存储器阵列的数量相关联。
上述机制的实施例可用于任何类型RAM的自测试及自修复，包括易失性及非易失性存储器，例如静态RAM(SRAM)、动态RAM(DRAM)、磁阻式RAM(MRAM)或闪存等。内置自修复分析电路可配置成用于支持不同尺寸及配置的存储器。修复方案可设计成用于对不同尺寸及配置的存储器针对不同测试时间规范及芯片上的不同可用面积(对于测试以及/或修复器件)优化修复效率。
上述的修复数据或错误寄存器数据的存储机制的实施例，使得来自不同测试阶段的修复数据可共同存储在同一分段而没有使用已用过的OTPM单元的风险。存储机制采用BISTR模块中的副本修复数据(或错误寄存器数据)存储。BISTR模块中的修复数据存储以及副本修复数据存储使得能够将现测试阶段的新修复数据与前一测试阶段的修复数据区分。BISTR模块中的XOR门以及XOR门与存储器阵列中的修复数据存储之间的连接线也有助于上述区分。由于新修复与老修复数据(或错误寄存器)之间的区分，新修复数据可存储在与已使用的OTPM单元相邻的可用OTPM单元中的一个OTPM中，已使用的OTPM单元存储了来自上一测试阶段的修复数据。这种修复数据存储机制解决了与使用OTPM的指定分段存储来自不同测试阶段的测试结果相关联的浪费问题。结果，用于存储修复数据的OTPM的使用更有效，并且OTPM可被设计成具有较小的面积。
在一些实施例中，提供了一种在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)阵列的修复数据的方法。所述方法包括使用内置自测试和自修复(BISTR)模块进行RAM阵列的第一测试和修复以生成用于RAM阵列的第一修复数据。所述RAM阵列具有用于修复的冗余行和列。所述方法也包括将RAM的第一修复数据存储在所述OTPM中，以及将第一修复数据装载到所述RAM阵列的修复存储器中。所述方法还包括将所述第一修复数据装载到所述BISTR的修复存诸器以及副本修复存储器中，进行RAM阵列的第二测试和修复以确定未包括在所述第一修复数据中的故障位的第二修复数据。另外，所述方法包括将所述第二修复数据存储到BISTR模块的修复存储器中以及RAM阵列的修复存储器中，以及通过XOR门对在所述BISTR模块的修复存储器及副本修复存储器中的修复数据进行处理。另外，所述方法包括将所述XOR门的输出存储到所述RAM阵列的所述修复存储器中，以及将所述修复存储器的内容存储到所述OTPM中。
在另一些实施例中，提供了一种在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)阵列的修复数据的系统。所述系统包括RAM阵列，所述RAM阵列包括主存储器、冗余行和列，以及第一修复寄存器存储器。所述系统还包括具有第二修复寄存器存储器的内置自测试和自修复(BISTR)模块，所述BISTR模块用于测试和修复所述RAM阵列。所述系统还包括一次性编程存储器(OTPM)，用于为所述RAM阵列存储来自多于一个的测试及修复阶段的修复数据。来自不同测试和修复阶段的修复数据存储在同一数据分段。
在又一些实施例中，提供了一种在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)阵列的修复数据的系统。所述系统包括所述RAM阵列，所述RAM阵列包括主存储器、冗余行和列，以及第一修复寄存器存储器。所述系统也包括具有第二修复寄存器存储器的内置自测试和自修复(BISTR)模块，所述BISTR模块用于测试和修复所述RAM阵列。所述第二修复寄存器存储器包括修复寄存器分段和副本修复寄存器分段。所述BISTR模块具有XOR门，所述XOR门具有来自所述修复寄存器分段的一个输入以及来自所述副本修复寄存器分段的另一输入。所述系统还包括一次性编程存储器(OTPM)，用于为RAM阵列存储来自多于一个测试和修复阶段的修复数据。来自不同测试和修复阶段的修复数据存储在同一数据分段中。
前面的描述示出并描述了一个或多个实施例，本领域技术人员应该理解，在不背离本发明精神和范围的情况下，在形式及细节上可做各种改变。因此，权利要求应该以更宽泛的方式进行描述，从而与本发明的主旨一致。
Claims (10)
1.一种在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)
阵列的修复数据的方法，所述方法包括：
使用内置自测试和自修复(BISTR)模块进行所述RAM阵列的第一测试和修复以确定用于所述RAM阵列的第一修复数据，其中所述RAM阵列具有用于修复的冗余行和列；
将所述RAM阵列的所述第一修复数据存储在所述OTPM中；
将所述第一修复数据装载到所述RAM阵列的修复存储器中；
将所述第一修复数据装载到所述BISTR模块的修复存储器以及副本修复存储器中；
进行所述RAM阵列的第二测试和修复以确定未包括在所述第一修复数据中的故障位的第二修复数据；
将所述第二修复数据存储在所述BISTR模块的修复存储器中以及所述RAM阵列的修复存储器中；
使用XOR门对所述BISTR模块的修复存储器以及副本修复存储器中的修复数据进行处理；
将所述XOR门的输出存储到所述RAM阵列的修复存储器中；以及
将所述修复存储器的内容存储到所述OTPM中。
2.根据权利要求1所述的方法，其中，所述XOR门的输出使所述第一修复数据成为空以及保存所述第二修复数据，并将所述第二修复数据存储为与所述OTPM中的所述第一修复数据相邻。
3.根据权利要求1所述的方法，还包括：
对具有所述RAM阵列的管芯进行封装操作。
4.根据权利要求1所述的方法，还包括对第二RAM进行权利要求1所述的步骤，其中，将所述第二RAM的修复数据存储在所述OTPM中的单独分段中。
5.根据权利要求4所述的方法，其中，所述第二RAM阵列经历测试及修复，以在所述第一修复数据或所述第二修复数据被发送到所述OTPM前收集额外的修复数据。
6.一种用于在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)阵列的修复数据的系统，所述系统包括：
所述RAM阵列，所述RAM阵列包括主存储器、冗余行和列、以及第一修复寄存器存储器；
具有第二修复寄存器存储器的内置自测试和自修复(BISTR)模块，其中所述BISTR模块用于测试和修复所述RAM阵列；以及
所述一次性编程存储器(OTPM)，用于为所述RAM阵列存储来自多于一个的测试和修复阶段的修复数据，其中，来自不同测试和修复阶段的所述修复数据存储在同一数据分段中。
7.根据权利要求6所述的系统，其中，所述BISTR模块的所述第二修复寄存器存储器包括修复寄存器分段以及副本修复寄存器分段；以及其中，所述BISTR模块具有XOR门，所述XOR门具有来自所述修复寄存器分段的一个输入以及来自所述副本修复寄存器分段的另一输入。
8.根据权利要求6所述的系统，其中，所述XOR门被配置成通过连接线将输出发送至所述第一修复寄存器存储器。
9.根据权利要求6所述的系统，其中，所述RAM阵列是静态RAM(SRAM)、动态RAM(DRAM)、磁阻式RAM(MRAM)或闪存。
10.一种在一次性编程存储器(OTPM)中存储随机存取存储器(RAM)阵列的修复数据的系统，所述系统包括：
所述RAM阵列，其中所述RAM阵列包括主存储器、冗余行和列、以及第一修复寄存器存储器；
具有第二修复寄存器存储器的内置自测试和自修复(BISTR)模块，其中所述BISTR模块用于测试和修复所述RAM阵列，所述第二修复寄存器存储器包括修复寄存器分段以及副本修复寄存器分段，以及所述BISTR模块具有XOR门，所述XOR门具有来自所述修复寄存器分段的一个输入以及来自所述副本修复寄存器分段的另一输入；以及
所述一次性编程存储器(OTPM)，配置成用于为所述RAM阵列存储来自多于一次的测试和修复阶段的修复数据，其中来自不同测试和修复阶段的修复数据存储在同一数据分段中。
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