CN104517643A - 存储器件、以及存储器件和存储系统的操作方法 - Google Patents

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Abstract

一种存储器件的操作方法包括以下步骤：进入修复模式；响应于修复模式的进入，而将设定数据的输入路径从设定路径改变成修复路径；与设定命令一起接收设定数据；在所述接收被重复设定的次数之后结束修复模式；响应于修复模式的结束，而将设定数据的输入路径从修复路径改变成设定路径；以及利用设定数据而将用于存储器件的缺陷存储器单元的修复地址编程至非易失性存储器。

Description

存储器件、以及存储器件和存储系统的操作方法
相关申请的交叉引用
本申请要求2013年10月7日提交的申请号为10-2013-0119045的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种存储器件和包括所述存储器件的存储系统，且更具体而言，涉及一种修复相关的技术。
背景技术
图1是用于解释在典型的存储器件（例如，DRAM）中的修复操作的视图。
图1说明与存储器件中的一个存储体相对应的配置。参见图1，存储器件包括：存储器阵列110，其包括多个存储器单元；行电路120，用于激活通过行地址R_ADD选中的字线；以及列电路130，用于存取（读取或写入）通过列地址选中的位线的数据。
行熔丝电路140将与存储器阵列110中的缺陷存储器单元相对应的行地址作为修复行地址REPAIR_R_ADD存储。行修复电路150将存储在行熔丝电路140中的修复行地址REPAIR_R_ADD与从存储器件的外部输入的行地址R_ADD进行比较。当修复行地址REPAIR_R_ADD与行地址R_ADD一致时，行修复电路150控制行电路120来激活冗余字线以代替由行地址R_ADD表示的字线。即，与存储在行熔丝电路140中的修复行地址REPAIR_R_ADD相对应的行（字线）用冗余行（字线）来代替。
在图1中，信号RACT表示如下的信号：响应于用于激活存储器阵列110中的字线的激活命令而被激活，而响应于用于去激活字线的预充电命令而被去激活。此外，信号RD表示读取命令，而信号WR表示写入命令。
在行熔丝电路140中，主要使用激光熔丝。激光熔丝根据熔丝是否被切断来存储“高”或“低”数据。激光熔丝可以在晶片状态下被编程，但是不能在晶片被安装在封装体中之后来编程激光熔丝。因为在减少激光熔丝的节距方面存在限制，所以难以设计具有小面积的激光熔丝。
因此，如在美国专利登记号为6904751、6777757、6667902、7173851和7269047中所公开的，诸如E熔丝阵列电路、与非（NAND）快闪存储器、或非（NOR）快闪存储器、MRAM（磁性随机存取存储器）、STT-MRAM（自旋转移力矩-磁性随机存取存储器）、ReRAM（电阻式随机存取存储器）、或者PCRAM（相变随机存取存储器）的非易失性存储器中的一种包括在存储器件中，且修复信息（修复地址）存储在非易失性存储器中以供使用。
图2是说明非易失性存储器用于存储器件中以存储修复信息的实例的视图。
参见图2，存储器件包括：多个存储体BK0至BK3、被提供至相应的存储体BK0至BK3来存储修复信息的寄存器210_0至210_3、以及非易失性存储器201。
非易失性存储器201代替熔丝电路140。非易失性存储器201存储与全部的存储体BK0至BK3相对应的修复信息，即修复地址。非易失性存储器可以包括非易失性存储器中的一种，诸如：E熔丝阵列电路、与非（NAND）快闪存储器、或非（NOR）快闪存储器、MRAM（磁性随机存取存储器）、STT-MRAM（自旋转移力矩-磁性随机存取存储器）、ReRAM（电阻式随机存取存储器）、或者PCRAM（相变随机存取存储器）。
被提供至相应的存储体BK0至BK3的寄存器210_0至210_3存储相应的存储体的修复信息。寄存器210_0存储存储体BK0的修复信息，而寄存器210_2存储存储体BK2的修复信息。寄存器210_0至210_3中的每个包括锁存电路，且能够仅在被供电时存储修复信息。要存储在寄存器210_0至210_3中的修复信息从非易失性存储器201中接收。
存储在非易失性存储器201中的修复信息不是被直接使用，而是存储在寄存器210_0至210_3中且然后被使用的原因如下。由于非易失性存储器201具有阵列结构，所以需要预定的时间来调用其中存储的数据。由于难以立即调用数据，所以通过直接利用存储在非易失性存储器201中的数据不能正确地执行修复操作。因此，执行启动操作来将存储在非易失性存储器201中的修复信息传送至寄存器210_0至210_3供存储，并且在执行启动操作之后利用存储在寄存器210_0至210_3中的数据来执行修复操作。
在利用非易失性存储器201和寄存器210_0至210_3来代替包括激光熔丝的熔丝电路140的情况下，在晶片状态之后可以找到并修复额外的缺陷。已经对即使在制造半导体器件之后（例如，即使在产品售出之后）也能够检查非易失性存储器201并且对检查出的缺陷进行修复的技术进行了研究。
发明内容
本发明的示例性实施例涉及一种即使在制造存储器件之后也能够修复存储器件的技术。
根据本发明的一个示例性实施例，一种存储器件的操作方法包括以下步骤：进入修复模式；响应于修复模式的进入而将设定数据的输入路径从设定路径改变成修复路径；与设定命令一起接收设定数据；在接收被重复设定的次数之后结束修复模式；响应于修复模式的结束而将设定数据的输入路径从修复路径改变成设定路径；以及利用设定数据而将存储器件的缺陷存储器单元的修复地址编程至非易失性存储器。
根据本发明的另一个示例性实施例，一种存储器件包括：命令输入单元，适用于接收一个或更多个命令信号；命令/地址输入单元，适用于接收多个命令/地址信号；命令解码器，适用于对命令信号和命令/地址信号解码，以确定是否进入修复模式并且产生设定命令；设定电路，适用于响应于不同于修复模式的其它模式中的设定命令，利用通过命令/地址输入单元输入的信号来设定存储器件；以及非易失性存储器电路，适用于响应于在修复模式中的设定命令，而利用通过命令/地址输入单元输入的信号来编程存储器件的缺陷存储器单元的修复地址。
根据本发明的另一个示例性实施例，一种存储系统的操作方法包括以下步骤：响应于从存储器控制器输入的一个或更多个控制信号而确定存储器件是否进入修复模式；基于对于存储器件进入修复模式的确定来改变在存储器件中控制信号的输入路径；在修复模式中将设定数据作为控制信号而从存储器控制器向存储器件施加设定的次数；以及利用设定数据而将用于存储器件的缺陷存储器单元的修复地址编程至存储器件的非易失性存储器。
根据本发明的示例性实施例，即使在安装存储器件之后也可以修复存储器件。
此外，即使在诸如用户难以任意地控制数据和地址的LPDDR（低功率双倍数据速率）存储器件的存储器件中，也可以利用简单的方法来修复存储器件。
附图说明
图1是用于解释在典型的存储器件（例如，DRAM）中的修复操作的视图。
图2是说明具有非易失性存储器来存储修复信息的存储器件的示例性视图。
图3是说明根据比较实例的存储器件的后封装修复过程的时序图。
图4是根据本发明一个实施例的存储器件的框图。
图5A和5B是命令真值表。
图6是图4中所示的非易失性存储器电路的框图。
图7是图6中所示的管道锁存器的详细视图。
图8是图4中所示的存储器阵列相关配置的框图。
图9是根据本发明的一个实施例的存储系统的框图。
图10是说明根据本发明一个实施例的存储器件的修复过程的流程图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的形式实施，而不应解释为局限于本文所陈列的实施例。确切地说，提供这些实施例使得本说明书充分与完整，并向本领域的技术人员充分地传达本发明的范围。在本公开中，附图标记直接对应于本发明的不同附图和实施例中相似的部分。应当注意的是，在本说明书中，“连接/耦合”不仅涉及一个部件与另一个部件直接耦接，还涉及经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
图3是说明根据比较实例的存储器件的后封装修复过程的时序图。后封装修复表示在制造存储器件（即，封装）之后执行的修复，并且诸如DDR（双倍数据速率）3或DDR4的一般存储器的后封装修复可以按照图3中所示的顺序来执行。
参见图3，在时间点‘301’，用于进入修复模式的地址的组合（ENT表示修复模式进入）可以与设定命令（MRS：模式寄存器设定）一起被输入至存储器件。例如，模式寄存器6MR6可以与设定命令MRS的施加一起被选中，并且地址8可以被输入为‘1’。因此，存储器件可以进入修复模式。在图3中，由于tMOD表示从输入设定命令MRS的时刻起，直到可以输入除了设定命令MRS之外的命令（非MRS命令）的时间，所以tMOD可以被视为通过设定命令MRS和在时间点‘301’输入的地址组合，存储器件进入修复模式所需的时间。在存储器件进入修复模式之前，存储器件应基本保持在全部的存储体已经被预充电的状态。
在完成存储器件的修复模式进入之后（在经过时间tMOD之后），在时间点‘303’激活命令ACT和缺陷地址RA被输入至存储器件。然后，存储器件可以暂时存储输入的缺陷地址RA。缺陷地址RA可以代表表示存储器件中缺陷单元的位置的地址。
在从施加激活命令ACT的时间点起经过时间tRCD（Ras至Cas延迟时间）之后，写入命令WR和有效地址VALID可以在时间点‘305’输入至存储器件。存储器件可以不关注与写入命令WR一起输入的有效地址VALID的值（存储器件将有效地址视为不关注）。在从施加写入命令WR的时间点‘305’起经过与写入延迟（WL=CWL（Cas写入延迟）+AL（附加延迟）+PL（奇偶校验延迟））相对应的时间后，存储器件可以在时间点‘307’检查数据焊盘DQ的逻辑状态是否为‘0’。当数据焊盘DQ的逻辑状态为‘0’时，其可以表示存储器件是目标，而当数据焊盘DQ的逻辑状态为‘1’时，其可以表示存储器件不是目标。所述目标可以表示系统中的存储器件之中将执行修复操作的存储器件。
当在时间点‘307’检查出存储器件是目标时，存储器件可以将与激活命令ACT一起输入的暂时存储的缺陷地址RA编程至非易失性存储器（表示与图2的非易失性存储器201类似的存储用于修复的缺陷地址的非易失性存储器）。在图3中，tPGM可以表示存储器件将缺陷地址RA编程至非易失性存储器所需的时间。
在缺陷地址RA被编程至非易失性存储器之后（在时间tPGM之后），在时间点‘309’输入预充电命令PRE，使得释放存储器件的激活状态。然后，在时间点‘311’，用于退出修复模式的地址的组合（EXIT表示退出修复模式）与设定命令MRS一起被输入至存储器件。例如，模式寄存器6MR6可以与施加设定命令MRS一起被选中，且地址8可以被输入为‘0’。因此，存储器件的修复模式可以结束，而正常操作可以开始。
图3的后封装修复过程可以简要地概述如下：（1）存储器件进入修复模式；（2）与激活命令ACT一起施加缺陷地址RA；（3）施加写入命令WR；（4）在从写入命令WR起经过时间WL之后，通过数据焊盘DQ来检查存储器件是否是目标；（5）当存储器件是目标时，将与激活命令ACT一起施加的缺陷地址RA编程至非易失性存储器；（6）在完成编程之后，施加预充电命令PRE；以及（7）退出修复模式。这些过程通过将期望的信号施加至命令引脚CMD、地址引脚ADD和数据引脚DQ来执行，并且由于在诸如DDR3或DDR4的存储器中这些引脚的控制是自由的，所以可以实现上述的顺序。然而，在诸如LPDDR（低功率双倍数据速率）存储器的存储器中，用于地址和命令输入的引脚被组合并且针对系统利用虚拟地址。对那些引脚的访问上存在各种限制且这种控制是困难的。为此，在诸如LPDDR的移动存储器中，用于后封装修复的新顺序和控制方法是必需的，且以下将进行描述。
图4是根据本发明一个实施例的存储器件的框图。
参见图4，存储器件400可以包括：命令输入单元401、命令/地址输入单元402、数据输入单元403、数据输出单元404、时钟输入单元405、命令解码器410、路径选择单元420、设定电路430、非易失性存储器电路440以及存储器阵列相关配置450。即，命令输入单元401、命令/地址输入单元402、数据输入单元402以及数据输出单元404基于存储器阵列相关配置450来确定。例如，表示存储器阵列相关配置450的特定操作的命令、和表示要在存储器阵列相关配置450中访问的存储器单元的位置的地址通过命令/地址输入单元402来输入。然而，这些命令和地址不可以是基于其他的配置（例如，非易失性存储器电路440）的命令和地址。
命令输入单元401可以接收从存储器件400的外部输入的命令信号CKE和CS。输入至存储器件400的命令信号可以包括时钟使能信号CKE和芯片选择信号CS。
命令/地址输入单元402可以接收从存储器件400的外部输入的命令/地址信号CA0至CA9。命令/地址信号CA0至CA9可以是10个信号。这些信号CA0至CA9可以用作用于存储器阵列相关配置450的命令信号或地址信号。此外，这些信号CA0至CA9可以用作用于非易失性存储器电路440的命令信号、地址信号或数据。
数据输入单元403可以接收从存储器件400的外部输入的多比特数据DQ，而数据输出单元404可以将数据输出至存储器件400的外部。例如，要写入在存储器阵列相关配置450中的数据可以通过数据输入单元403来输入，并且从存储器阵列相关配置450读出的数据可以通过数据输出单元404来输出。
时钟输入单元405可以接收从存储器件400的外部输入的时钟CK。时钟CK可以用于存储器件400的同步操作。
命令解码器410可以对通过命令输入单元401输入的命令信号CKE和CS、以及通过命令/地址输入单元402输入的命令/地址信号CA0至CA9进行解码，并产生作为用于存储器阵列相关配置的内部命令信号的激活信号（ACT：激活）、预充电信号（PRE：预充电）、读取信号（RD：读取）、写入信号（WR：写入）、刷新信号（REF：刷新）等。在使用地址的操作中，诸如激活、写入或预充电操作中，命令解码器410可以将命令/地址信号CA0至CA9中的一些传送至存储器阵列相关配置450作为地址ADD。图5A和5B是在LPDDR2（低功率双倍数据速率2）存储器的JEDEC（联合电子设备工程委员会）说明书中的命令真值表。参见图5A和5B，可以检查命令信号CKE和CS以及命令/地址信号CA0至CA9的组合，所述命令信号CKE和CS以及命令/地址信号CA0至CA9用来产生用于存储器阵列相关配置450的内部命令信号ACT、PRE、RD、WR和REF、和地址ADD。例如，参见图5A和5B，当时钟使能信号基本上保持‘H’电平两个周期时，信号CS在时钟CK的上升沿处为‘H’电平，且（CA0,CA1）=（L,H），激活命令通过命令解码器410来识别，并且激活命令ACT被激活。此外，由于在时钟CK的上升沿输入的命令/地址信号CA2至CA9、和在时钟CK的下降沿输入的命令/地址信号CA0至CA9被识别为用于激活操作的地址，所以命令解码器410将这些信号供应至存储器阵列相关配置450作为地址ADD。
命令解码器410可以产生用于设定电路430的设定记录命令信号MRW。设定记录命令信号MRW是用于将设定值记录在设定电路430中的信号。参见图5A和5B，在时钟使能信号CKE基本上保证‘H’电平两个周期的状态下，当在时钟CK的上升沿（CS,CA0,CA1,CA2,CA3）=（L,L,L,L,L）时，命令解码器410激活设定记录命令信号MRW。此外，在时钟CK的上升沿输入的命令/地址信号CA4至CA9、和在时钟CK的下降沿输入的命令/地址信号CA0至CA1被识别为MA0至MA5，以及在时钟CK的下降沿输入的命令/地址信号CA2至CA9被识别为OP0至OP7。MA0至MA5可以是用于表示设定的类型的设定标示码，而OP0至OP7可以是用于确定由设定标示码MA0至MA5表示的设定中的值的设定数据码。例如，在各种设定类型中设定参考电压可以通过设定标示码MA0至MA5来确定，而参考电压的值可以通过设定数据码OP0至OP7来确定。在应用（例如，移动电话）中安装诸如LPDDR的移动存储器之后，用户最容易存取设定数据码OP0至OP7。因此，在本实施例中，利用设定数据码OP0至OP7将修复地址编程至非易失性存储器电路440。即，修复存储器阵列相关配置450中的缺陷。
可以通过命令解码器410来控制用于将修复地址编程至非易失性存储器电路440的修复模式的进入。参见图5A和5B，在JEDEC说明书的命令真值表中存在未用的组合。这些组合中的一个可以被规定为用于进入修复模式的命令。例如，命令真值表中的表示NOP（不操作）的组合中的一个可以被规定为用于进入修复模式的命令。当命令信号CKE和CS以及命令/地址信号CA0至CA9被输入为与进入修复模式相对应的组合时，命令解码器410可以激活修复模式信号MODE_REPAIR，然后在足够将修复地址编程至非易失性存储器电路440的信息被传送之后去激活修复模式信号MODE_REPAIR。
路径选择单元420可以根据修复模式信号MODE_REPAIR的激活/去激活，来将从命令解码器410输出的设定命令信号MRW、设定标示码MA0至MA5以及设定数据码OP0至OP7传送至设定电路430或非易失性存储器电路440。在修复模式信号MODE_REPAIR被去激活时，路径选择单元420可以将输入的信号MRW、MA0至MA5以及OP0至OP7传送至设定电路430，而在修复模式信号MODE_REPAIR被激活时，路径选择单元420可以将输入的信号MRW和OP0至OP7传送至非易失性存储器电路440。由于非易失性存储器电路440可以不利用设定标示码MA0至MA5，所以非易失性存储器电路440可以不从路径选择单元420接收设定标示码。
设定电路430利用从路径选择单元420传送的信号MRW、MA0至MA5以及OP0至OP7来执行设定操作。设定命令信号MRW用作用于允许设定电路430启动设定操作的激活信号，而设定标示码MA0至MA5用于选择要执行的设定操作的类型。例如，可以通过设定标示码MA0至MA5来选择具体定时参数的设定，且可以通过设定数据码OP0至OP7来确定选中的定时参数的值。
非易失性存储器电路440可以响应于启动信号BOOTUP的激活而输出其中存储的信息BOOTUP_DATA。非易失性存储器电路440可以存储表示存储器阵列相关配置450中的缺陷单元的位置的信息（修复信息）。非易失性存储器电路440可以利用从路径选择单元420传送的信号MRW和OP0至OP7来编程修复信息。将参照图6来详细地描述非易失性存储器电路440的配置。
存储器阵列相关配置450可以根据命令解码器410的指令来执行诸如激活、预充电、读取或写入操作的操作。在写入操作中，从存储器件400的外部通过数据输入单元403输入的数据可以被存储在存储器阵列相关配置450中，而在读取操作中，存储在存储器阵列相关配置450中的数据可以通过数据输出单元404被输出至存储器件400的外部。将参照图8来详细地描述存储器阵列相关配置450的配置。
存储器件400的主要功能是用于存储从存储器件400的外部输入的数据的写入操作、和用于将存储的数据提供至存储器件400的外部的读取操作。因此，于其中执行读取和写入操作的存储器阵列相关配置450的容量较大，而简单存储用于存储器阵列相关配置修复的信息的非易失性存储器电路440的容量可以相对小。例如，当数吉比特的数据存储在存储器阵列相关配置450中时，可以在非易失性存储器电路中存储几兆比特至数十兆比特的数据。
在图4中，未描述存储器件400的所有配置和操作，而描述了与后封装修复相关的配置和操作。
图6是图4中所示的非易失性存储器电路的框图。
参见图6，非易失性存储器电路440可以包括多个管道锁存器611至618、地址/数据分类部620、控制部630、非易失性存储器640以及计数器650。
每当设定命令信号MRW被激活四次时，计数器650可以激活控制信号MRW4。每当设定数据OP0至OP7与设定命令信号MRW一起输入四次时，非易失性存储器电路440执行一次编程操作，其中控制信号MRW4可以用作用于通知设定命令信号MRW已经被激活四次的信号。
多个管道锁存器611至618可以存储设定数据OP0至OP7，并将设定数据OP0至OP7提供至地址/数据分类部620。管道锁存器611至618中的每个可以响应于设定命令信号MRW的激活而接收、存储以及移位设定数据。管道锁存器611至618中的每个可以具有串行输入并行输出的结构。管道锁存器611至618可以向地址/数据分类部620提供被输入四次的八个设定数据OP0至OP7，即总计32个设定数据OP0_1至OP0_4、OP1_1至OP1_4、OP2_1至OP2_4、OP3_1至OP3_4、OP4_1至OP4_4、OP5_1至OP5_4、OP6_1至OP6_4以及OP7_1至OP7_4。例如，管道锁存器611的输出OP0_1是与设定命令信号MRW的第一次激活同步输入至管道锁存器611的设定数据OP0，管道锁存器611的输出OP0_2是与设定命令信号MRW的第二次激活同步输入至管道锁存器611的设定数据OP0，管道锁存器611的输出OP0_3是与设定命令信号MRW的第三次激活同步输入至管道锁存器611的设定数据OP0，以及管道锁存器611的输出OP0_4是与设定命令信号MRW的第四次激活同步输入至管道锁存器611的设定数据OP0。管道锁存器611至618可以响应于控制信号MRW4而被重新设定。将参照图7来详细地描述管道锁存器611至618的内部配置。
地址/数据分类部620可以将从管道锁存器611至618传送的32个设定数据OP0_1至OP0_4、OP1_1至OP1_4、OP2_1至OP2_4、OP3_1至OP3_4、OP4_1至OP4_4、OP5_1至OP5_4、OP6_1至OP6_4以及OP7_1至OP7_4分类成地址ADD和数据DATA。例如，在32个设定数据OP0_1至OP0_4、OP1_1至OP1_4、OP2_1至OP2_4、OP3_1至OP3_4、OP4_1至OP4_4、OP5_1至OP5_4、OP6_1至OP6_4以及OP7_1至OP7_4之中，16个设定数据可以被分类成地址ADD<0:15>，而剩余的16个设定数据可以被分类成数据DATA<0:15>。
控制部630可以控制非易失性存储器640的操作。由控制部630控制的非易失性存储器640的操作可以包括启动操作和编程操作。在激活启动信号BOOTUP的启动操作中，控制部630周期性地激活非易失性存储器640的读取信号ARE_RD，使得可以读取存储在非易失性存储器640中的所有信息。每当读取信号ARE_RD被激活时，控制部630就可以改变供应至非易失性存储器640的地址ARE_ADD<0:15>，并且控制存储在非易失性存储器640中的所有信息以被顺序读取。在启动操作中，供应至非易失性存储器640的地址ARE_AD D<0:15>可以通过计数方案来产生。可以响应于控制信号MRW4的激活而执行控制部630的编程操作控制。在编程操作中，控制部630可以激活非易失性存储器640中的编程信号ARE_PG，并且向非易失性存储器640供应要被编程至非易失性存储器640的数据ARE_DATA<0:15>、和表示要被编程至非易失性存储器640的数据的位置的地址ARE_ADD<0:15>。在编程操作中，数据DATA<0:15>和地址ADD<0:15>可以从地址/数据分类部620供应至非易失性存储器640，以分别作为数据ARE_DATA<0:15>和地址ARE_ADD<0:15>。
当读取信号ARE_RD被激活时，非易失性存储器640可以将已经存储在与地址ARE_ADD<0:15>相对应的位置处的数据ARE_DATA<0:15>作为启动数据BOOTUP_DATA输出。此外，当编程信号ARE_PG被激活时，非易失性存储器640可以编程与地址ARE_ADD<0:15>相对应的位置处的数据。非易失性存储器640可以是非易失性存储器中的一种，诸如：E熔丝阵列电路、与非（NAND）快闪存储器、或非（NOR）快闪存储器、MRAM（磁性随机存取存储器）、STT-MRAM（自旋转移力矩-磁性随机存取存储器）、ReRAM（电阻式随机存取存储器）、或者PCRAM（相变随机存取存储器）。
图7是图6中的管道锁存器611的框图。
参见图7，管道锁存器611可以包括彼此串联耦接的四个锁存器701至704。锁存器701至704中的每个锁存器可以与设定命令信号MRW同步地操作。每当设定命令信号MRW被激活时，存储在锁存器701至704中的值可以被移位至后一级的锁存器。例如，当设定命令信号MRW被激活时，设定数据OP0可以被输入至且被存储在锁存器701中，设定数据OP0_1可以被输入至且被存储在锁存器702中，设定数据OP0_2可以被输入至且被存储在锁存器703中，以及设定数据OP0_3可以被输入至且被存储在锁存器704中。
存储在锁存器701至704中的值可以响应于控制信号MRW4的激活而被初始化。
图8是图4中所示的存储器阵列相关配置的框图。
参见图8，存储器阵列相关配置450可以包括：存储器阵列810，其包括多个存储器单元；行电路820；列电路830；行寄存器841；列寄存器842；行修复电路850以及列修复电路860。
行寄存器841可以存储从非易失性存储器电路440传送的启动数据BOOTUP_DATA之中的用于修复存储器阵列的行的信息。用于修复行的信息可以是指示存储器阵列810中的缺陷行的修复行地址REPAIR_R_ADD。
行修复电路850可以将从行寄存器841传送的修复行地址REPAIR_R_ADD与行地址R_ADD进行比较，并将比较结果传送至行电路820。
行电路820可以在内部激活信号ACT的激活时刻激活通过存储器阵列810中的行地址R_ADD选中的字线。当行电路820被通知行地址R_ADD与来自行修复电路850的修复行地址REPAIR_R_ADD一致时，行电路820不激活与行地址R_ADD相对应的字线，而激活冗余字线。即，与存储在行寄存器841中的修复行地址REPAIR_R_ADD相对应的行（字线）用冗余行（字线）来代替。当内部预充电命令PRE被激活时，行电路820去激活激活的字线。
行寄存器842可以存储从非易失性存储器440传送的启动数据BOOTUP_DATA之中的用于修复存储器阵列的列的信息。用于修复列的信息可以是指示存储器阵列810中的缺陷列的修复列地址REPAIR_C_ADD。
列修复电路860可以比较从列寄存器842传送的修复列地址REPAIR_C_ADD与列地址C_ADD，并将比较结果传送至列电路830。
列电路830存取通过列地址C_ADD选中的位线的数据。当内部读取信号RD被激活时，列电路830输出来自选中的位线的数据，而当内部写入信号WT被激活时，列电路830将数据传送至选中的位线，并且允许数据写入。当列电路830被通知列地址C_ADD与来自列修复电路860的修复列地址REPAIR_C_ADD一致时，列电路830不访问与列地址C_ADD对应的位线，而访问冗余位线。即，与存储在列寄存器842中的修复列地址相对应的列（位线）用冗余列（位线）来代替。
图9是根据本发明一个实施例的存储系统的框图。
参见图9，存储系统包括存储器控制器910和存储器件400。
存储器控制器910将命令信号CKE和CS、命令/地址信号CA0至CA9以及时钟CK施加至存储器件400，与存储器件400交换数据DQ，以及将数据DQ写入存储器件400或者从存储器件400读取数据DQ。存储器控制器910可以设定存储器件400或者控制存储器件400，使得存储器件400中的缺陷得到修复。存储器件400的修复可以通过编程存储器件400中的非易失性存储器电路440来执行。
图10是示出根据本发明一个实施例的存储器件400的修复过程的流程图。
首先，存储器件400可以进入修复模式（S1001）。可以在存储器控制器910的控制下执行存储器件400进入修复模式。如上所述，图5A和5B的真值表中未使用的组合和表示NOP的组合中的一个可以用作用于进入修复模式的命令组合。
存储器件400进入修复模式（修复模式信号MODE_REPAIR被激活），使得设定命令信号MRW和设定数据OP0至OP7的传送路径可以从设定电路430改变成非易失性存储器电路440（S1003）。即，改变传送路径使得设定命令信号MRW和设定数据OP0至OP7不被传送至用于设定存储器件400的路径，而被传送至用于修复存储器件的路径。
设定数据与设定命令一起施加至存储器件400的过程可以重复四次（S1005、S1007、S1009和S1011）。设定命令和设定数据可以从存储器控制器910施加至存储器件400。在步骤S1005、S1007、S1009和S1011中，设定命令信号MRW可以在存储器件400中被激活四次，可以响应于设定命令信号MRW的激活而将设定数据OP0至OP7输入至非易失性存储器电路440四次，以及总计32个设定数据OP0_1至OP0_4、OP1_1至OP1_4、OP2_1至OP2_4、OP3_1至OP3_4、OP4_1至OP4_4、OP5_1至OP5_4、OP6_1至OP6_4以及OP7_1至OP7_4可以被存储在管道锁存器611至618中。
当设定命令和设定数据的施加被重复预定的次数（四次）时，存储器件400的修复模式（S1013）可以结束。修复模式结束（修复模式信号MODE_REPAIR被去激活），使得存储器件400中的设定数据的传送路径可以从非易失性存储器电路440改变成设定电路430（S1015）。
由于可以充分确保用于编程非易失性存储器电路440所需的设定数据，所以非易失性存储器电路440可以被编程（S1017）。这可以通过如下来执行：利用地址/数据分类部610将存储在管道锁存器611至618中的数据OP0_1至OP0_4、OP1_1至OP1_4、OP2_1至OP2_4、OP3_1至OP3_4、OP4_1至OP4_4、OP5_1至OP5_4、OP6_1至OP6_4以及OP7_1至OP7_4分类成地址ADD<0:15>和数据DATA<0:15>，以及在控制部630的控制下对非易失性存储器640进行编程。被编程至非易失性存储器640的数据ARE_DATA<0:15>可以是用于修复存储器阵列相关配置450的信息。
如上所述，存储器件400中的非易失性存储器电路440可以通过输入设定数据OP0至OP7来编程。因此，即使存储器件400安装在应用上之后，存储器件400也可以容易地修复其缺陷。
图10说明步骤S1017在步骤S1013和S1015之后执行。然而，如果在执行步骤S1005、S1007、S1009和S1011之后执行步骤S1017，也是可行的。因此，步骤S1017可以在步骤S1013和S1015之前执行，或者可以同时执行步骤S1017与步骤S1013和步骤S1015。
尽管已经参照具体的实施例描述了本发明，但是对于本领域的技术人员显然的是，可以在不脱离所附权利要求所限定的本发明的精神和范围的情况下进行各种改变和修改。
具体地，已经使用LPDDR存储器描述了上述实施例。然而，应当注意的是，本发明也可以应用于其他类型的存储器以及LPDDR存储器。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种存储器件的操作方法，包括以下步骤：
进入修复模式；
响应于所述修复模式的进入而将设定数据的输入路径从设定路径改变成修复路径；
与设定命令一起接收所述设定数据；
在所述接收被重复设定的次数之后结束所述修复模式；
响应于所述修复模式的结束而将所述设定数据的所述输入路径从所述修复路径改变成所述设定路径；以及
利用所述设定数据而将用于所述存储器件的缺陷存储器单元的修复地址编程至非易失性存储器。
技术方案2.如技术方案1所述的操作方法，其中，在与所述设定命令一起接收所述设定数据的步骤中，在时钟的上升沿处传送所述设定命令，而在所述时钟的下降沿处传送所述设定数据。
技术方案3.如技术方案1所述的操作方法，其中，在所述存储器件的存储器阵列中，与编程至所述非易失性存储器的所述修复地址相对应的存储器单元用冗余存储器单元来代替。
技术方案4.如技术方案1所述的操作方法，其中，所述存储器件包括LPDDR低功率双倍数据速率存储器件。
技术方案5.一种存储器件，包括：
命令输入单元，所述命令输入单元适用于接收一个或更多个命令信号；
命令/地址输入单元，所述命令/地址输入单元适用于接收多个命令/地址信号；
命令解码器，所述命令解码器适用于对所述命令信号和所述命令/地址信号进行解码，以确定是否进入修复模式并且产生设定命令；
设定电路，所述设定电路适用于：响应于不同于所述修复模式的其它模式中的所述设定命令，而利用通过所述命令/地址输入单元输入的信号来设定所述存储器件；以及
非易失性存储器电路，所述非易失性存储器电路适用于：响应于所述修复模式中的所述设定命令，而利用通过所述命令/地址输入单元输入的信号来编程用于所述存储器件的缺陷存储器单元的修复地址。
技术方案6.如技术方案5所述的存储器件，还包括：
存储器阵列，所述存储器阵列包括多个存储器单元；
寄存器，所述寄存器适用于在所述存储器件的初始操作中接收并存储所述非易失性存储器电路中存储的所述修复地址；以及
修复电路，所述修复电路适用于将所述存储器阵列中的与所述寄存器中存储的所述修复地址相对应的存储器单元用冗余存储器单元来代替。
技术方案7.如技术方案5所述的存储器件，其中，所述非易失性存储器电路包括：
非易失性存储器；
多个管道锁存器，所述多个管道锁存器适用于存储通过所述命令/地址输入单元输入的信号的设定数据；
地址/数据分类部，所述地址/数据分类部适用于将存储在所述多个管道锁存器中的所述设定数据分类成地址和数据；以及
控制部，所述控制部适用于：控制通过所述地址/数据分类部分类的所述数据以被编程至所述非易失性存储器中的由所述地址/数据分类部分类的所述地址所表示的位置。
技术方案8.如技术方案5所述的存储器件，其中，所述命令解码器通过解码来确定是否进入所述修复模式，在进入所述修复模式时激活修复模式信号。
技术方案9.如技术方案8所述的存储器件，还包括：
路径选择单元，所述路径选择单元适用于：响应于所述修复模式信号，而将通过所述命令/地址输入单元输入的所述信号传送至所述设定电路或者所述非易失性存储器电路。
技术方案10.如技术方案8所述的存储器件，其中，在进入所述修复模式之后所述设定命令被激活设定的次数时，所述命令解码器去激活所述修复模式信号。
技术方案11.如技术方案5所述的存储器件，其中，所述存储器件包括LPDDR低功率双倍数据速率存储器件。
技术方案12.一种存储系统的操作方法，包括以下步骤：
响应于从存储器控制器输入的一个或更多个控制信号而确定存储器件是否进入修复模式；
基于对于所述存储器件进入所述修复模式的确定，来改变所述控制信号在所述存储器件中的输入路径；
在所述修复模式中将设定数据作为所述控制信号而从所述存储器控制器向所述存储器件施加设定的次数；以及
利用所述设定数据而将所述存储器件的缺陷存储器单元的修复地址编程至所述存储器件的非易失性存储器。
技术方案13.如技术方案12所述的操作方法，还包括以下步骤：
在施加所述设定数据之后，结束所述存储器件的修复模式；以及
在结束所述修复模式之后，改变所述控制信号在所述存储器件中的输入路径。
技术方案14.如技术方案12所述的操作方法，其中，所述控制信号包括一个或更多个命令信号和命令/地址信号。

Claims (10)

1.一种存储器件的操作方法，包括以下步骤：
进入修复模式；
响应于所述修复模式的进入而将设定数据的输入路径从设定路径改变成修复路径；
与设定命令一起接收所述设定数据；
在所述接收被重复设定的次数之后结束所述修复模式；
响应于所述修复模式的结束而将所述设定数据的所述输入路径从所述修复路径改变成所述设定路径；以及
利用所述设定数据而将用于所述存储器件的缺陷存储器单元的修复地址编程至非易失性存储器。
2.如权利要求1所述的操作方法，其中，在与所述设定命令一起接收所述设定数据的步骤中，在时钟的上升沿处传送所述设定命令，而在所述时钟的下降沿处传送所述设定数据。
3.如权利要求1所述的操作方法，其中，在所述存储器件的存储器阵列中，与编程至所述非易失性存储器的所述修复地址相对应的存储器单元用冗余存储器单元来代替。
4.如权利要求1所述的操作方法，其中，所述存储器件包括LPDDR低功率双倍数据速率存储器件。
5.一种存储器件，包括：
命令输入单元，所述命令输入单元适用于接收一个或更多个命令信号；
命令/地址输入单元，所述命令/地址输入单元适用于接收多个命令/地址信号；
命令解码器，所述命令解码器适用于对所述命令信号和所述命令/地址信号进行解码，以确定是否进入修复模式并且产生设定命令；
设定电路，所述设定电路适用于：响应于不同于所述修复模式的其它模式中的所述设定命令，而利用通过所述命令/地址输入单元输入的信号来设定所述存储器件；以及
非易失性存储器电路，所述非易失性存储器电路适用于：响应于所述修复模式中的所述设定命令，而利用通过所述命令/地址输入单元输入的信号来编程用于所述存储器件的缺陷存储器单元的修复地址。
6.如权利要求5所述的存储器件，还包括：
存储器阵列，所述存储器阵列包括多个存储器单元；
寄存器，所述寄存器适用于在所述存储器件的初始操作中接收并存储所述非易失性存储器电路中存储的所述修复地址；以及
修复电路，所述修复电路适用于将所述存储器阵列中的与所述寄存器中存储的所述修复地址相对应的存储器单元用冗余存储器单元来代替。
7.如权利要求5所述的存储器件，其中，所述非易失性存储器电路包括：
非易失性存储器；
多个管道锁存器，所述多个管道锁存器适用于存储通过所述命令/地址输入单元输入的信号的设定数据；
地址/数据分类部，所述地址/数据分类部适用于将存储在所述多个管道锁存器中的所述设定数据分类成地址和数据；以及
控制部，所述控制部适用于：控制通过所述地址/数据分类部分类的所述数据以被编程至所述非易失性存储器中的由所述地址/数据分类部分类的所述地址所表示的位置。
8.如权利要求5所述的存储器件，其中，所述命令解码器通过解码来确定是否进入所述修复模式，在进入所述修复模式时激活修复模式信号。
9.如权利要求8所述的存储器件，还包括：
路径选择单元，所述路径选择单元适用于：响应于所述修复模式信号，而将通过所述命令/地址输入单元输入的所述信号传送至所述设定电路或者所述非易失性存储器电路。
10.如权利要求8所述的存储器件，其中，在进入所述修复模式之后所述设定命令被激活设定的次数时，所述命令解码器去激活所述修复模式信号。
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