JP3683818B2 - メモリ・デバイス - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ・デバイス用の冗長置換アーキテクチャに関し、より詳細には、大規模メモリに適用可能な電気的プログラム可能冗長置換構成に関する。
【０００２】
【従来の技術】
ＣＭＯＳ技術が発展し、それにより、コンピュータ市場が幅広い消費者に急速に開かれてきている。今日、マルチメディアは少なくとも６４ＭＢ、好ましくは１２８ＭＢまでものメモリを必要とし、これは、コンピュータ内のメモリ・システムの相対コストを増加させている。近い将来には２５６ＭＢおよび５１２ＭＢのコンピュータが一般的になる可能性が高く、このことは、２５６ＭｂのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）およびそれ以上のものへの強い要求が潜在的にあることを示している。まだ開発段階ではあるが、すでにギガビット範囲のＤＲＡＭが推し進められている。ＤＲＡＭの密度およびリソグラフィにおける困難が増大するにつれ、完全に機能するＤＲＡＭを得ることは難しくなる。これにより、そのようなメモリ・デバイスを設計および製造する複雑性が追加されるにもかかわらず妥当なチップ歩留まりを保証する新技術を導入することが必要となる。加工設計技術者は、マスク欠陥を減少させ、究極的には除去することを絶えず試みている。チップ中に残るのが避けられない故障は一般に、特別な回路設計、より具体的には冗長置換を使用して克服される。
【０００３】
メモリの従来の冗長置換アーキテクチャを図１に示す。メモリ・チップ（１００）は、複数のデコーダ（１２０）によって支持された少なくとも１つのアレイ（１１０）中に複数の素子（１１２）を含み、デコーダは、アドレス入力（ＡＤＤ）によって対応する素子（１１２）を選択する。素子は、ＳＴＲＯＢＥ信号がハイになり、対応するデコーダ（１２２）を介して素子（１１２）を活動化したときに選択される。冗長置換アーキテクチャを実装するため、アレイ（１１０）は、追加で少なくとも１つの冗長素子（ＲＥ１１４）も含む。より具体的には、ＲＥ（１１４）は、冗長回路（１３０）によって制御されるスイッチの選択によって、故障（Ｘと符号を付ける）のある素子（１１２）を置換する。冗長回路（１３０）は、対応する故障素子の（冗長）アドレスを識別して冗長マッチ検出信号（ＲＭＤ）を生成する複数のレーザ・ヒューズ（１３２）を含む。このアドレスをプログラムするために、選択されたレーザ・ヒューズが、チップをパッケージングの次のレベル上、例えばマルチチップ・モジュール上に実装する前に、ウェハ・レベルで切断される。したがって、入力アドレス（ＡＤＤ）とプログラムされた冗長アドレスとがマッチしたとき、信号ＲＭＤがハイに移る。さらに、ＳＴＲＯＢＥがハイになったときに故障あり素子（１１２）を活動化しないように、デコーダ（１２２）をディセーブルにする必要がある。一方、ハイの状態のＲＭＤは、ＳＴＲＯＢＥがハイになったときに冗長デコーダ（１２４）がＲＥ（１１４）を活動化できるようにする。この冗長置換方法は、ウェハ・レベルで欠陥素子があっても機能性問題を効果的に克服する。しかし、その後、チップの最終パッケージングを含めてそれ以前に発生した欠陥は、レーザによるそれ以上の冗長アドレスがモジュール・レベルではもはや可能ではないため修復されない。これにより、歩留まりロスが生じる。
【０００４】
電気的プログラマブル・ヒューズ（ｅヒューズ）によってヒューズを電気的に切断することが可能であること、およびこれがモジュール・レベルの冗長度にとって理想的な解決法であることは、当技術分野で知られている。図２に、ｅヒューズを備える典型的な冗長回路（１３０）を示す。冗長回路（１３０）は、ｅヒューズ・ブロック（２２０）および冗長マッチ検出デコーダ（２１０）からなる。ｅヒューズ・ブロック（２２０）は、複数のｅヒューズ（２２２）およびｅヒューズ・デコーダ（２２４）からなる。レーザ・プログラマブル・ヒューズと同様、ｅヒューズ（２２２）は、故障素子の冗長アドレスを識別するようにプログラムされる。レーザ・プログラマブル・ヒューズとは異なり、ｅヒューズ（２２２）は、選択されたヒューズに高電圧を加えることによって切断される。ｅヒューズ・デコーダ（２２４）は、アドレス入力（ＡＤＤ）を解釈し、どのｅヒューズ（２２２）をプログラムすべきかを決定する。図２に示す例は、どのようにｅヒューズ・デコーダ（２２４−Ａ）が対応するＮＭＯＳ（２２６−Ａ）を開くことによってｅヒューズ（２２２−Ａ）を選択するかを示している。この結果、ＶＳＯＵＲＣＥスイッチがハイのとき、大電流（Ｉ）が高電圧供給（ＶＳＯＵＲＣＥ）から、選択されたｅヒューズ（２２２−Ａ）を通って接地に流れる。高電圧は通常、高電圧発生器（２３０）から供給される。抵抗（Ｒ）を有するｅヒューズに加えられる電力（Ｐ）は、Ｐ＝Ｉ2Ｒによって求められる。ｅヒューズの所与のスポットでＰが十分に大きい場合、ｅヒューズ導電性が断たれる。このプロセスは、他のｅヒューズを切断して冗長アドレスを識別するために繰り返される。
【０００５】
【発明が解決しようとする課題】
したがって本発明の一目的は、選択されたヒューズに電力を加え、ヒューズを確実に切断し、その結果を検証することによってヒューズをデコードする、効果的な方法を提供することである。
【０００６】
本発明の別の目的は、モジュール・レベルの冗長度のために電気的プログラマブル・ヒューズを組み込むことによってチップ・アーキテクチャを再構造化することである。
【０００７】
本発明の別の目的は、ｅヒューズを切断するのに十分な高電圧を供給する単純かつ効率的な方法を提供することである。
【０００８】
本発明の別の目的は、プログラムされたｅヒューズの状態を検証する単純かつ効率的な方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の第１の態様では、複数のデータ記憶セルと、少なくとも１つの冗長データ記憶セルと、冗長マッチ検出回路と、プログラマブル・ヒューズを冗長マッチ検出回路に結合する手段とを含むメモリ・デバイスが提供される。冗長マッチ検出回路が前記プログラマブル・ヒューズによって設定された所定の条件を検出したとき、欠陥データ記憶域が１つの冗長データ記憶域で置換される。
【００１０】
冗長マッチ検出回路に結合されたｅヒューズ・ブロックは、冗長アドレス情報を２つのセクション間で共用する異なるチップ・セクションに物理的に割り振られる。切断すべきｅヒューズをデータ・バスが選択することによって、デコードが達成される。データ・バスはまた、ｅヒューズの状態を読み取って、そのｅヒューズが正しく切断されることを保証するのにも使用される。選択されたｅヒューズのデコードおよび検証のためにデータ・バスが共用される間、そのｅヒューズに電力が効果的に加えられる。高速動作を保証するために、冗長マッチ検出デコーダはアレイの近くに配置することが好ましい。ｅヒューズと冗長マッチ検出回路との間の通信チャネルの数を削減するために、転送動作は時間多重化を使用し、ｅヒューズ情報を冗長マッチ検出回路に順次転送することを可能にする。転送を行うための実際の時間多重化動作は、チップが電源投入状態になった後でのみイネーブルにすることが好ましい。
【００１１】
【発明の実施の形態】
図３に、本発明の第１の好ましい実施形態を示す。既存のｅヒューズ・アーキテクチャとは異なり、ｅヒューズ・ブロック（２２０）に結合された冗長マッチ検出デコーダ（２１０）は、チップ周辺の、好ましくはアレイの近くに配置される。冗長マッチ検出デコーダ（２１０）およびｅヒューズ・バンク（２２０）は、通信チャネル（２２５）に結合される。より具体的には、ｅヒューズ・バンク（２２０）は複数のｅヒューズ（２２２）からなる。従来手法とは異なり、ｅヒューズ・デコーダ（２２４）の入力は、複数の読取り／書込みデータ・バス（ＲＷＤ２３５）を使用する。したがって、切断すべきｅヒューズの選択は、対応する入出力ポート（Ｉ／Ｏ）に結合されたＲＷＤバスによって決定される。従来のメモリで知られているように、Ｉ／Ｏ端子およびＲＷＤはメモリ・セル読取り／書込み動作に共通である。より具体的には、メモリ書込みモードの間は、Ｉ／Ｏポートからのデータが対応するＲＷＤに転送され、メモリ・アレイ（図示せず）にそのデータを書き込めるようになる。読取りモード動作の間は、メモリ・アレイからＲＷＤにデータが読み取られ、対応するＩ／Ｏポートからそのデータが出力される。メモリ・アレイ読取り／書込みモード動作は、従来のメモリでよくみられるものである。従来のメモリ・チップとは異なり、本発明には、追加のｅヒューズ・プログラミング・モードが備わる。ｅヒューズ・ブロック（２２０）は、好ましくはＲＷＤバスを含むエリア中に配置することが好ましい。ｅヒューズ・プログラミング・モードがイネーブルになったとき、デコーダ（２２４）は、切断すべきｅヒューズを少なくとも１つ選択する。従来の書込みモード動作を使用して、ＲＷＤ上のデータ・パターンをＩ／Ｏポートによって制御し、それにより、必要とされたときに対応するｅヒューズを切断することができる。実際のプログラミングは、対応するｅヒューズ（２２２）を選択し、高電圧供給（ＶＦＳＯＵＲＣＥ２３０）を増大させることによってイネーブルにされるが、この手順は設計選択によってなされる。どの設計が採択されるかに関わらず、大電流は、選択されたｅヒューズだけを流れ、それらを切断する。ｅヒューズ・ブロック（２２０）は追加で、レジスタ（３１０−Ａ）を介して冗長マッチ検出デコーダ（２１０）にプログラム済みｅヒューズ情報を転送するためのシーケンサ（３２０−Ａ）も含む。
【００１２】
通信は、時間多重化モードでイネーブルにすることが好ましい。より具体的には、ｅヒューズ・プログラミング情報（切断や非切断など）は、好ましくは電源オン・フェーズの間に、少なくとも１つの通信チャネルを介して対応するレジスタ（３１０−Ａ）に順次転送される。任意選択で、デバイスは、ｅヒューズ情報をｅヒューズ・ブロック（２２０）から冗長マッチ検出デコーダ（２１０）に転送するための特別モードを有してもよい。シーケンサ（３２０−Ａ）とレジスタ（３１０−Ａ）が協調した時間多重化転送により、ｅヒューズ・ブロック（２２０）と冗長マッチ検出デコーダ（２１０）との間に必要な通信チャネルの数が削減される。冗長置換は、冗長マッチ検出デコーダ（２１０）によって、レジスタ（３１０−Ａ）に格納されたデータを使用して制御される。
【００１３】
図４に、シフト・レジスタ方法を使用してヒューズ情報を通信する代替方法を示す。シーケンサ（３２０−Ｂ）が、毎クロック周期中に、通常のシフト・レジスタ回路として構成されたレジスタ（３１０−Ｂ）にプログラム済みｅヒューズ情報を順次転送する。どの時間多重化手法またはシフト・レジスタ方法を使用するかに関わらず、本発明の鍵となる特徴は、プログラム済みｅヒューズ情報をｅヒューズ・ブロック（２２０）から冗長マッチ・デコーダ（２１０）に転送することである。ｅヒューズ・ブロック（２２０）がアドレス・エリアの近くに配置されている場合、任意選択でｅヒューズ・デコーダ（２２４）の入力にアドレス・ワイヤを使用することもできる。
【００１４】
図５に、ｅヒューズ冗長度を有するメモリに適用可能な好ましい平面図を示す。メモリ・チップ（４００）は４つの象限を有し、それぞれは２つのオクタント（４１２）を含む。各オクタント（４１２）は、少なくとも１つのメモリ・アレイ（４１４）を含む。複数のメモリ・セル（４１６）が、各メモリ・アレイ（４１４）中に配列されている。メモリ・アレイ（４１４）の少なくとも１つの行を選択するワード線（ＷＬ）と、メモリ・アレイ（４１４）の少なくとも１つの列を示すための列選択線（ＣＳＬ）とを活動化することにより、メモリ・セル中のデータ（４１６−Ａ）が読み取られるかまたは書き込まれる。これにより、読取りモードでは、読取り／書込みデータ・バス（ＲＷＤ）を介してＩ／Ｏ（３３０）にメモリ・セル中のデータ（４１６−Ａ）を読み取ることができ、書込みモードではその逆を行うことができる。
【００１５】
従来の技術で論じたように、冗長置換は、セルに欠陥があることがわかったときにイネーブルにされる。話を簡単にするために、後続の考察では、ｅヒューズを使用して実現されるワード線冗長置換を仮定する。しかし本発明は、ｅヒューズを使用した列冗長置換アーキテクチャやさらには単一ビット置換にも適用可能であり、これもまた、同様のアーキテクチャが適用される限り本発明の請求の範囲である。
【００１６】
チップ（４００）は、ｅヒューズ・ブロック（２２０）をシーケンサ（３２０）に結合し、シーケンサは、好ましくはチップの周辺エリア（４２０）中、より具体的にはＲＷＤを有するＩ／Ｏエリアに配置される。オクタント中に位置し、レジスタ（３１０）を有する冗長マッチ検出デコーダ（２１０）は、象限（４１０）内に位置する行デコーダ・エリア（１２０）中に構成することが好ましい。前述のように、ｅヒューズ・ブロック（２２０）は、複数のｅヒューズ（２２２）およびｅヒューズ・デコーダ（２２４）を含む。この構成は、図３および４に示したものと同様である。欠陥セルを有するＷＬを活動化するアドレスが、対応するｅヒューズ（２２２）を切断することによってプログラムされる。欠陥セルを有するＷＬの検出方法は周知であり、本明細書では論じない。ｅヒューズ・ブロック（２２０）中でプログラムされたｅヒューズ情報は、次いでレジスタ（３１０）に転送される。以下に、ｅヒューズのプログラミングおよび通信に関する詳細な動作について述べる。
【００１７】
図６は、トランジスタ・レベルでみた本発明の好ましい実施形態の概略図である。この構造は、図５のｅヒューズ・ブロック（２２０）およびシーケンサ（３２０）の詳細を示している。これらは周辺エリア（４２０）に位置する。この構造はまた、冗長マッチ検出デコーダ（２１０）およびレジスタ・ブロック（３１０−Ａ）の詳細も示している。これらは、オクタント付近の行デコーダの間に位置することが好ましい。先に論じたように、本発明の鍵は、ｅヒューズをｅヒューズ・ブロック（２２０）中で切断することを可能にし、この結果がレジスタ・ブロック（３１０−Ａ）に転送される。実際の冗長置換は、レジスタ・ブロック（３１０−Ａ）中の複数のレジスタ（３１２−Ａ）中にコピーされたヒューズ状態によって制御される。
【００１８】
本発明は５つのモード、すなわち（１）ｅヒューズ・プログラミング・モード、（２）ｅヒューズ読取りモード、（３）ｅヒューズ情報通信モード、（４）ｅヒューズ冗長置換モード、および（５）ｅヒューズ検証モードをイネーブルにする。次に、これらの詳細を考察する。
【００１９】
（１）ｅヒューズ・プログラミング・モード
複数の周辺ヒューズ・ラッチ（５１０）からなる、シーケンサ（３２０）付きｅヒューズ・ブロック（２２０）を示すが、各ヒューズ・ラッチ（５１０）は、ｅヒューズ（５１６）、ｅヒューズ・デコーダ（５１２）、およびスイッチングＮＭＯＳデバイス（５１８）を含む。ｅヒューズを切断するためにＲＷＤバスが使用される。先に論じたように、チップが書込みモードにあるときは、Ｉ／Ｏ上のデータ・パターンによってＲＷＤパターンが制御される。信号ＥＰＲＯ（ｅヒューズ・プログラム）は、ＲＷＤ上のデータ・パターンが決定された後でハイになる。このプログラミング動作中、信号ＦＰＵＮはローのままであり、ＣＭＯＳラッチ（５２２）をｅヒューズから隔離している。ＥＰＲＯがハイに遷移すると、ｅヒューズ・デコーダ（５１２）によって選択された対応するスイッチ（５１８）が開かれ、選択されたｅヒューズ（５１６）の第１ノードが接地に結合される。同時に、すべてのｅヒューズに共通である第２ノード電圧（ＶＦＳＯＵＲＣＥ）が増大される。この例では、直列接続された２つのインバータ、ＮＭＯＳ２３４および２３８とＰＭＯＳ２３２および２３６が、高電圧発生器（ＶＦＳＯＵＲＣＥ２３０）によって使用される。ＰＭＯＳデバイスのソースは、ＶｅｘｔへのＶＦＳＯＵＲＣＥ電圧を増大することによって高電圧発生器としての役割を果たすＶｅｘｔに結合されることに留意されたい。これにより、選択されたｅヒューズ上を電流が流れることができ、その結果、それが切断される。他のヒューズを切断するのにも同様の手順がイネーブルにされる。
【００２０】
（２）ｅヒューズ読取りモード
ｅヒューズの状態は、好ましくは電源投入フェーズの間に、ＣＭＯＳラッチ（５２２）に読み出される。信号ＦＰＵＮ、ｂＦＰＵＰ、およびＶＦＳＯＵＲＣＥは、供給電力がＣＭＯＳロジックを活動化するのに十分なレベルに達するまで０ｖのままである。ノード「ａ」は、ＰＭＯＳ（５２４）によってプレチャージ（ｐｒｅ−ｃｈａｒｇｅ）される。信号ｂＦＰＵＰがハイになり、ノード「ａ」のプレチャージ動作をディセーブルにする。ノード「ａ」の電圧は、ＣＭＯＳラッチ（５２２）によって維持される。次いで、信号ＦＰＵＮが定期的にオンになる。したがって、ノード「ａ」の電圧はｅヒューズの状態に依存する。ｅヒューズが切断されていないとき、ノード「ａ」はｅヒューズ（５１６）を介して、接地されたＶＦＳＯＵＲＣＥに放電される。ｅヒューズが切断されているとき、ノード「ａ」はＣＭＯＳラッチ（５２２）によってハイに維持される。要約すると、ｅヒューズの状態はＣＭＯＳラッチ（５２２）によって形成され、ｅヒューズが切断されない場合はノードがローになり、ｅヒューズがプログラムされる場合はハイになる。
【００２１】
（３）ｅヒューズ情報通信モード
次に、時間多重化動作の詳細な動作について、図３に関連する考察と同様のものとして述べ、図示する。図４に示したようなシフト・レジスタを使用しても等しい成功を得ることができることに留意されたい。ｅヒューズの状態を首尾よく読み取った後、ヒューズの状態は、レジスタ・ブロック（３１０−Ａ）中の複数のレジスタ（３１２−Ａ）に順次転送される。アドレス・バス（ＰＡＤＤ）が、所定の順序でインクリメントされる。アドレス・バスＰＡＤＤは、デコーダ（５２６）を制御し、前述の所定の順序に従って、対応するトライステート・バッファ（５２８）を順次イネーブルにする。これにより、ｅヒューズの状態をノード「ａ」でラッチして、通信チャネルを介して対応するレジスタ（３１２−Ａ）すなわちＣＭＯＳラッチ５３４に順次転送することができる。ｂＦＰＵＰがロー状態になることでノードＦＳがＰＭＯＳ（５３２）を介して電源に結合されるため、ノードＦＳは、電源オンの間にプレチャージする。対応するデコーダ（５３０）によって制御される各レジスタ（３１２−Ａ）は、ノードＦＳを接地に結合するためのＮＭＯＳスイッチを有する。ＮＭＯＳスイッチは、デコーダおよびデータを通信チャネル上で選択するアドレス・バスがハイになったときしか開かない。ＰＡＤＤはシーケンサ（３２０）中のデコーダとレジスタ（３１２−Ａ）との両方によって使用され、したがって、シーケンサ（３２０）からのデータ転送フェーズとレジスタ（３１２−Ａ）上のデータ受領フェーズとは完全に同期する。要約すると、ＰＡＤＤをインクリメントすることにより、ｅヒューズ・ブロック（２２０）内でプログラムされたｅヒューズの状態をレジスタ（４１０）に順次転送することができる。この動作は、電源オンの後すぐにイネーブルにすることが好ましい。別法として、この動作は、チップに適用された特別なコマンドによってイネーブルにすることもできる。
【００２２】
（４）ｅヒューズ冗長置換モード
図７に、冗長マッチ検出デコーダ（２１０）のトランジスタ・レベルの概略図を示す。レジスタ（３１０−Ａ）から出ている複数のノードＦＳおよびＦＳが、少なくとも１つの冗長マッチ検出デコーダ（２１０）に結合される。より具体的には、各レジスタから出ているＦＳおよびＦＳは、ＣＭＯＳ転送ゲート６１２と６１４を結合し、１ビット・アドレス・コンパレータ（６１０）を構成する。ＦＳおよびＦＳがローおよびハイのときは、転送ゲート６１２が開き、アドレス入力（ＡＤＤ）をデコーダ（６２０）の入力に結合する。ＦＳおよびＦＳがそれぞれハイおよびローのときは、転送ゲート６１４が開き、相補アドレス（ＡＤＤ）をデコーダ（６２０）の入力に結合する。したがって、ＦＳおよびＡＤＤの状態が両方ともローまたはハイの場合、デコーダ（６２０）の入力はローであり、排他ＯＲとしての役割を果たす。排他ＯＲ（６１０）は、１ビット・アドレス・コンパレータの機能がアドレス入力（ＡＤＤ）を事前プログラム済みヒューズ・アドレスと相関させることができるようにする。デコーダ（６２０）は、１ビット・アドレス・コンパレータ（６１０）の出力を結合し、すべてのアドレスが事前プログラム済みアドレスとマッチしたときにのみ出力信号ＲＭＤをハイにする。そうでない場合、ＲＭＤはローのままである。ＲＭＤがローのときは、ＳＴＲＯＢＥ信号がハイになったとき、すなわち通常モードのときに、対応する行デコーダ（１２２）によるデコード結果に従ってＷＬが活動化される。ＲＭＤがハイのときは、デコード結果がどうであれＷＬを活動化することは不可能である。一方、ＳＴＲＯＢＥ信号がハイになったときは、冗長行デコーダ（１２４）がイネーブルにされ、対応する冗長ワード線（ＲＷＬ）を活動化する。これが冗長置換モードである。
【００２３】
（５）ｅヒューズ検証モード
本発明はさらに、ＥＰＲＯＭの場合に行うようなヒューズ切断状態の検証の方法も提供する。図６に示すように、各周辺ヒューズ・ラッチ（５１０）は、信号ＥＦＲＤ（ｅヒューズ読取り）がハイになったときにヒューズ・ラッチ中のノード「ｂ」をデータ・バス（ＲＷＤ）に結合するトライステート・バッファ（５１４）を含む。これにより、ヒューズの状態を同時にＲＷＤ上で読み取ることができる。任意選択で、ノード「ｂ」に格納されたヒューズ状態は、追加のデコーダまたはシフト・レジスタを加えることによって順次読み出すこともできる。チップ読取りモードと同様、ＲＷＤ上のデータは、対応するＩ／Ｏから読み取ることができる。この動作では、アレイ・データ転送はディセーブルにされ、したがってＲＷＤ上のデータはｅヒューズの状態のみによって決定される。
【００２４】
本発明を好ましい実施形態に関して考察したが、添付の特許請求の範囲の範囲および主旨を逸脱しない変更および修正を加えて本発明を実施することもできることは、当業者には理解されるであろう。
【００２５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２６】
（１）複数のデータ記憶手段と、
少なくとも１つの冗長データ記憶手段と、
前記複数のデータ記憶手段のうちの欠陥手段を識別するためのプログラマブル・ヒューズ手段と、
冗長マッチ検出手段と、
前記プログラマブル・ヒューズ手段を前記冗長マッチ検出手段に結合するための時間多重化手段とを備えるメモリ・デバイスであって、
前記冗長マッチ検出手段が前記プログラマブル・ヒューズ手段によって設定された所定の条件を検出したとき、前記複数のデータ記憶手段のうちの欠陥手段が前記少なくとも１つの冗長データ記憶手段で置換されるメモリ・デバイス。
（２）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、コンテント・アドレッサブル・メモリ（ＣＡＭ）、不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）からなるグループから選択される、上記（１）に記載のメモリ・デバイス。
（３）前記データ記憶手段および前記冗長記憶手段がそれぞれ、前記ＤＲＡＭ、ＳＲＡＭ、ＣＡＭ、またＮＶＲＡＭの一部をなす複数のメモリ・セルからなる、上記（１）に記載のメモリ・デバイス。
（４）前記プログラマブル・ヒューズ手段が電気的プログラマブル・ヒューズである、上記（１）に記載のメモリ・デバイス。
（５）前記プログラマブル・ヒューズ手段が、前記電気的プログラマブル・ヒューズのうちの選択された１つに電圧を加えて非導電性にすることによってイネーブルにされる、上記（４）に記載のメモリ・デバイス。
（６）前記プログラマブル・ヒューズ手段が、前記電気的プログラマブル・ヒューズのうちの選択された少なくとも１つに電圧を加えて非導電性にすることによってイネーブルにされ、それにより非ヒューズとして機能する、上記（４）に記載のメモリ・デバイス。
（７）前記プログラマブル・ヒューズ手段が複数のデータ・バスによって選択される、上記（４）に記載のメモリ・デバイス。
（８）前記データ・バスそれぞれが前記メモリ・デバイスの入力によって制御されるか、または前記制御が前記メモリ・デバイスの入力と出力の間で共用される、上記（７）に記載のメモリ・デバイス。
（９）前記データ・バスそれぞれの制御が前記メモリ・デバイスの書込みモード動作中に実行される、上記（８）に記載のメモリ・デバイス。
（１０）前記電気的プログラマブル・ヒューズが、前記電気的プログラマブル・ヒューズを電源に結合することによって選択される、上記（４）に記載のメモリ・デバイス。
（１１）前記冗長マッチ検出手段が、アドレス入力と、前記プログラマブル・ヒューズ手段によって識別される事前プログラム済みアドレスとを比較することによってイネーブルにされる、上記（３）に記載のメモリ・デバイス。
（１２）前記プログラマブル・ヒューズ手段が、前記メモリ・デバイスに電力供給するのに続いて前記ヒューズの状態を格納するための第１のラッチを含み、前記冗長マッチ検出手段が、前記第１のラッチによって識別される事前プログラム済みアドレスを格納するための第２のラッチを含む、上記（３）に記載のメモリ・デバイス。
（１３）前記プログラマブル・ヒューズ手段を前記冗長マッチ検出手段に結合する手段が、時間多重化手段によってイネーブルにされる、上記（１２）に記載のメモリ・デバイス。
（１４）前記時間多重化手段が前記第１および第２のラッチによってイネーブルにされる、上記（１３）に記載のメモリ・デバイス。
（１５）前記プログラマブル・ヒューズ手段を前記冗長マッチ検出手段に結合する前記手段が、タイム・シフト・レジスタによってイネーブルにされる、上記（３）に記載のメモリ・デバイス。
（１６）前記プログラマブル・ヒューズ手段内のヒューズの状態を読み取る手段をさらに含む、上記（３）に記載のメモリ・デバイス。
（１７）前記ヒューズの状態を読み取る前記手段が、前記ヒューズの状態を前記メモリ・デバイスの入力に転送することによってイネーブルにされるか、または前記データ・バスを介して前記メモリ・デバイスの入力ポートおよび出力ポートを共用することによってイネーブルにされる、上記（１６）に記載のメモリ・デバイス。
（１８）前記ヒューズの状態を読み取る前記手段が、前記メモリ・デバイスの読取りモード動作中に行われる、上記（１７）に記載のメモリ・デバイス。
（１９）前記プログラマブル・ヒューズ手段および前記冗長マッチ検出手段が、それぞれ周辺エリア中および前記アレイに占有されるエリア中に配置される、上記（３）に記載のメモリ・デバイス。
（２０）前記プログラマブル・ヒューズ手段が冗長手段および修復手段をイネーブルにする、上記（１）に記載のメモリ・デバイス。
（２１）複数のデータ記憶手段と、
少なくとも１つの冗長データ記憶手段と、
前記複数のデータ記憶手段のうちの欠陥手段を識別するためのプログラマブル・ヒューズ手段であって、メモリ・デバイスの入力データ・ポートまたは入出力データ・ポートによって制御されるプログラマブル・ヒューズ手段と、
冗長マッチ検出手段と、
前記プログラマブル・ヒューズ手段を前記冗長マッチ検出手段に結合する手段とを備えるメモリ・デバイスであって、
前記冗長マッチ検出手段が所定の条件を検出して、前記プログラマブル・ヒューズ手段によって識別された前記データ記憶手段にアクセスしたときに、冗長置換手段が前記データ記憶手段のうちの欠陥手段を前記少なくとも１つの冗長データ記憶手段で置換するメモリ・デバイス。
（２２）前記プログラマブル・ヒューズ手段中の前記プログラム済みヒューズの状態を、前記メモリ・デバイスの前記出力データ・ポートまたは前記入出力データ・ポートから読み取る手段をさらに含む、上記（２１）に記載のメモリ・デバイス。
【図面の簡単な説明】
【図１】アドレス入力によって対応するメモリ素子を選択するデコーダによって支持されたアレイを含むメモリの、従来の冗長置換アーキテクチャを示す図である。
【図２】電気的プログラマブル・ヒューズを備える典型的な冗長回路を示す図である。
【図３】本発明による、メモリ・デバイスの第１の好ましい実施形態を示す図である。
【図４】本発明による、シフト・レジスタを使用してヒューズ情報を通信する代替方法であって、毎クロック周期中にシーケンサがプログラム済みｅヒューズ情報を順次シフト・レジスタに転送する方法を示す図である。
【図５】本発明のｅヒューズ冗長度を有するメモリに適用可能であり、メモリ・チップが４つの象限に分割され、それぞれが２つのオクタントを含み、各オクタントが少なくとも１つのメモリ・アレイを含む平面図である。
【図６】ｅヒューズ・ブロック、シーケンサ、冗長マッチ検出デコーダ、およびレジスタの詳細を示す、トランジスタ・レベルでみた本発明の好ましい実施形態の概略図である。
【図７】冗長マッチ検出デコーダのトランジスタ・レベルの概略図であって、レジスタからの複数のノードが少なくとも１つの冗長マッチ検出デコーダに結合された図である。
【符号の説明】
１００ メモリ・チップ
１１０ アレイ
１１２ 素子
１１４ 冗長素子
１１４ ＲＥ
１２０ デコーダ
１２０ 行デコーダ・エリア
１２２ デコーダ
１２２ 行デコーダ
１２４ 冗長デコーダ
１２４ 冗長行デコーダ
１３０ 冗長回路
１３２ レーザ・ヒューズ
２１０ 冗長マッチ検出デコーダ
２２０ ｅヒューズ・ブロック
２２０ ｅヒューズ・バンク
２２２ ｅヒューズ
２２２−Ａ ｅヒューズ
２２４ ｅヒューズ・デコーダ
２２４−Ａ ｅヒューズ・デコーダ
２２６−Ａ ＮＭＯＳ
２３０ 高電圧発生器
２３０ ＶＦＳＯＵＲＣＥ
２３２ ＰＭＯＳ
２３４ ＮＭＯＳ
２３５ ＲＷＤ
２３６ ＰＭＯＳ
２３８ ＮＭＯＳ
３１０ レジスタ
３１０−Ａ レジスタ
３１０−Ｂ レジスタ
３１２−Ａ レジスタ
３２０ シーケンサ
３２０−Ａ シーケンサ
３２０−Ｂ シーケンサ
３３０ Ｉ／Ｏ
４００ メモリ・チップ
４１０ レジスタ
４１２ オクタント
４１４ メモリ・アレイ
４１６ メモリ・セル
４１６−Ａ データ
４２０ 周辺エリア
５１０ 周辺ヒューズ・ラッチ
５１２ ｅヒューズ・デコーダ
５１６ ｅヒューズ
５１８ スイッチングＮＭＯＳデバイス
５１８ スイッチ
５２２ ＣＭＯＳラッチ
５２４ ＰＭＯＳ
５２６ デコーダ
５２８ トライステート・バッファ
５３０ デコーダ
５３２ ＭＯＳ
６１０ １ビット・アドレス・コンパレータ
６１０ 排他ＯＲ
６１４ 転送ゲート
６２０ デコーダ
ＡＤＤ 相補アドレス
ＡＤＤ アドレス入力
ＡＤＤ 入力アドレス
ＲＭＤ 冗長マッチ検出信号
Ｘ 故障
Ｉ 大電流
ＶＳＯＵＲＣＥ 高電圧供給
ＷＬ ワード線
ＣＳＬ 列選択線
ＲＷＤ 読取り／書込みデータ・バス
ＶＦＳＯＵＲＣＥ 第２ノード電圧
ＰＡＤＤ アドレス・バス
ＲＷＬ 冗長ワード線
【発明の属する技術分野】
本発明は、メモリ・デバイス用の冗長置換アーキテクチャに関し、より詳細には、大規模メモリに適用可能な電気的プログラム可能冗長置換構成に関する。
【０００２】
【従来の技術】
ＣＭＯＳ技術が発展し、それにより、コンピュータ市場が幅広い消費者に急速に開かれてきている。今日、マルチメディアは少なくとも６４ＭＢ、好ましくは１２８ＭＢまでものメモリを必要とし、これは、コンピュータ内のメモリ・システムの相対コストを増加させている。近い将来には２５６ＭＢおよび５１２ＭＢのコンピュータが一般的になる可能性が高く、このことは、２５６ＭｂのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）およびそれ以上のものへの強い要求が潜在的にあることを示している。まだ開発段階ではあるが、すでにギガビット範囲のＤＲＡＭが推し進められている。ＤＲＡＭの密度およびリソグラフィにおける困難が増大するにつれ、完全に機能するＤＲＡＭを得ることは難しくなる。これにより、そのようなメモリ・デバイスを設計および製造する複雑性が追加されるにもかかわらず妥当なチップ歩留まりを保証する新技術を導入することが必要となる。加工設計技術者は、マスク欠陥を減少させ、究極的には除去することを絶えず試みている。チップ中に残るのが避けられない故障は一般に、特別な回路設計、より具体的には冗長置換を使用して克服される。
【０００３】
メモリの従来の冗長置換アーキテクチャを図１に示す。メモリ・チップ（１００）は、複数のデコーダ（１２０）によって支持された少なくとも１つのアレイ（１１０）中に複数の素子（１１２）を含み、デコーダは、アドレス入力（ＡＤＤ）によって対応する素子（１１２）を選択する。素子は、ＳＴＲＯＢＥ信号がハイになり、対応するデコーダ（１２２）を介して素子（１１２）を活動化したときに選択される。冗長置換アーキテクチャを実装するため、アレイ（１１０）は、追加で少なくとも１つの冗長素子（ＲＥ１１４）も含む。より具体的には、ＲＥ（１１４）は、冗長回路（１３０）によって制御されるスイッチの選択によって、故障（Ｘと符号を付ける）のある素子（１１２）を置換する。冗長回路（１３０）は、対応する故障素子の（冗長）アドレスを識別して冗長マッチ検出信号（ＲＭＤ）を生成する複数のレーザ・ヒューズ（１３２）を含む。このアドレスをプログラムするために、選択されたレーザ・ヒューズが、チップをパッケージングの次のレベル上、例えばマルチチップ・モジュール上に実装する前に、ウェハ・レベルで切断される。したがって、入力アドレス（ＡＤＤ）とプログラムされた冗長アドレスとがマッチしたとき、信号ＲＭＤがハイに移る。さらに、ＳＴＲＯＢＥがハイになったときに故障あり素子（１１２）を活動化しないように、デコーダ（１２２）をディセーブルにする必要がある。一方、ハイの状態のＲＭＤは、ＳＴＲＯＢＥがハイになったときに冗長デコーダ（１２４）がＲＥ（１１４）を活動化できるようにする。この冗長置換方法は、ウェハ・レベルで欠陥素子があっても機能性問題を効果的に克服する。しかし、その後、チップの最終パッケージングを含めてそれ以前に発生した欠陥は、レーザによるそれ以上の冗長アドレスがモジュール・レベルではもはや可能ではないため修復されない。これにより、歩留まりロスが生じる。
【０００４】
電気的プログラマブル・ヒューズ（ｅヒューズ）によってヒューズを電気的に切断することが可能であること、およびこれがモジュール・レベルの冗長度にとって理想的な解決法であることは、当技術分野で知られている。図２に、ｅヒューズを備える典型的な冗長回路（１３０）を示す。冗長回路（１３０）は、ｅヒューズ・ブロック（２２０）および冗長マッチ検出デコーダ（２１０）からなる。ｅヒューズ・ブロック（２２０）は、複数のｅヒューズ（２２２）およびｅヒューズ・デコーダ（２２４）からなる。レーザ・プログラマブル・ヒューズと同様、ｅヒューズ（２２２）は、故障素子の冗長アドレスを識別するようにプログラムされる。レーザ・プログラマブル・ヒューズとは異なり、ｅヒューズ（２２２）は、選択されたヒューズに高電圧を加えることによって切断される。ｅヒューズ・デコーダ（２２４）は、アドレス入力（ＡＤＤ）を解釈し、どのｅヒューズ（２２２）をプログラムすべきかを決定する。図２に示す例は、どのようにｅヒューズ・デコーダ（２２４−Ａ）が対応するＮＭＯＳ（２２６−Ａ）を開くことによってｅヒューズ（２２２−Ａ）を選択するかを示している。この結果、ＶＳＯＵＲＣＥスイッチがハイのとき、大電流（Ｉ）が高電圧供給（ＶＳＯＵＲＣＥ）から、選択されたｅヒューズ（２２２−Ａ）を通って接地に流れる。高電圧は通常、高電圧発生器（２３０）から供給される。抵抗（Ｒ）を有するｅヒューズに加えられる電力（Ｐ）は、Ｐ＝Ｉ2Ｒによって求められる。ｅヒューズの所与のスポットでＰが十分に大きい場合、ｅヒューズ導電性が断たれる。このプロセスは、他のｅヒューズを切断して冗長アドレスを識別するために繰り返される。
【０００５】
【発明が解決しようとする課題】
したがって本発明の一目的は、選択されたヒューズに電力を加え、ヒューズを確実に切断し、その結果を検証することによってヒューズをデコードする、効果的な方法を提供することである。
【０００６】
本発明の別の目的は、モジュール・レベルの冗長度のために電気的プログラマブル・ヒューズを組み込むことによってチップ・アーキテクチャを再構造化することである。
【０００７】
本発明の別の目的は、ｅヒューズを切断するのに十分な高電圧を供給する単純かつ効率的な方法を提供することである。
【０００８】
本発明の別の目的は、プログラムされたｅヒューズの状態を検証する単純かつ効率的な方法を提供することである。
【０００９】
【課題を解決するための手段】
本発明の第１の態様では、複数のデータ記憶セルと、少なくとも１つの冗長データ記憶セルと、冗長マッチ検出回路と、プログラマブル・ヒューズを冗長マッチ検出回路に結合する手段とを含むメモリ・デバイスが提供される。冗長マッチ検出回路が前記プログラマブル・ヒューズによって設定された所定の条件を検出したとき、欠陥データ記憶域が１つの冗長データ記憶域で置換される。
【００１０】
冗長マッチ検出回路に結合されたｅヒューズ・ブロックは、冗長アドレス情報を２つのセクション間で共用する異なるチップ・セクションに物理的に割り振られる。切断すべきｅヒューズをデータ・バスが選択することによって、デコードが達成される。データ・バスはまた、ｅヒューズの状態を読み取って、そのｅヒューズが正しく切断されることを保証するのにも使用される。選択されたｅヒューズのデコードおよび検証のためにデータ・バスが共用される間、そのｅヒューズに電力が効果的に加えられる。高速動作を保証するために、冗長マッチ検出デコーダはアレイの近くに配置することが好ましい。ｅヒューズと冗長マッチ検出回路との間の通信チャネルの数を削減するために、転送動作は時間多重化を使用し、ｅヒューズ情報を冗長マッチ検出回路に順次転送することを可能にする。転送を行うための実際の時間多重化動作は、チップが電源投入状態になった後でのみイネーブルにすることが好ましい。
【００１１】
【発明の実施の形態】
図３に、本発明の第１の好ましい実施形態を示す。既存のｅヒューズ・アーキテクチャとは異なり、ｅヒューズ・ブロック（２２０）に結合された冗長マッチ検出デコーダ（２１０）は、チップ周辺の、好ましくはアレイの近くに配置される。冗長マッチ検出デコーダ（２１０）およびｅヒューズ・バンク（２２０）は、通信チャネル（２２５）に結合される。より具体的には、ｅヒューズ・バンク（２２０）は複数のｅヒューズ（２２２）からなる。従来手法とは異なり、ｅヒューズ・デコーダ（２２４）の入力は、複数の読取り／書込みデータ・バス（ＲＷＤ２３５）を使用する。したがって、切断すべきｅヒューズの選択は、対応する入出力ポート（Ｉ／Ｏ）に結合されたＲＷＤバスによって決定される。従来のメモリで知られているように、Ｉ／Ｏ端子およびＲＷＤはメモリ・セル読取り／書込み動作に共通である。より具体的には、メモリ書込みモードの間は、Ｉ／Ｏポートからのデータが対応するＲＷＤに転送され、メモリ・アレイ（図示せず）にそのデータを書き込めるようになる。読取りモード動作の間は、メモリ・アレイからＲＷＤにデータが読み取られ、対応するＩ／Ｏポートからそのデータが出力される。メモリ・アレイ読取り／書込みモード動作は、従来のメモリでよくみられるものである。従来のメモリ・チップとは異なり、本発明には、追加のｅヒューズ・プログラミング・モードが備わる。ｅヒューズ・ブロック（２２０）は、好ましくはＲＷＤバスを含むエリア中に配置することが好ましい。ｅヒューズ・プログラミング・モードがイネーブルになったとき、デコーダ（２２４）は、切断すべきｅヒューズを少なくとも１つ選択する。従来の書込みモード動作を使用して、ＲＷＤ上のデータ・パターンをＩ／Ｏポートによって制御し、それにより、必要とされたときに対応するｅヒューズを切断することができる。実際のプログラミングは、対応するｅヒューズ（２２２）を選択し、高電圧供給（ＶＦＳＯＵＲＣＥ２３０）を増大させることによってイネーブルにされるが、この手順は設計選択によってなされる。どの設計が採択されるかに関わらず、大電流は、選択されたｅヒューズだけを流れ、それらを切断する。ｅヒューズ・ブロック（２２０）は追加で、レジスタ（３１０−Ａ）を介して冗長マッチ検出デコーダ（２１０）にプログラム済みｅヒューズ情報を転送するためのシーケンサ（３２０−Ａ）も含む。
【００１２】
通信は、時間多重化モードでイネーブルにすることが好ましい。より具体的には、ｅヒューズ・プログラミング情報（切断や非切断など）は、好ましくは電源オン・フェーズの間に、少なくとも１つの通信チャネルを介して対応するレジスタ（３１０−Ａ）に順次転送される。任意選択で、デバイスは、ｅヒューズ情報をｅヒューズ・ブロック（２２０）から冗長マッチ検出デコーダ（２１０）に転送するための特別モードを有してもよい。シーケンサ（３２０−Ａ）とレジスタ（３１０−Ａ）が協調した時間多重化転送により、ｅヒューズ・ブロック（２２０）と冗長マッチ検出デコーダ（２１０）との間に必要な通信チャネルの数が削減される。冗長置換は、冗長マッチ検出デコーダ（２１０）によって、レジスタ（３１０−Ａ）に格納されたデータを使用して制御される。
【００１３】
図４に、シフト・レジスタ方法を使用してヒューズ情報を通信する代替方法を示す。シーケンサ（３２０−Ｂ）が、毎クロック周期中に、通常のシフト・レジスタ回路として構成されたレジスタ（３１０−Ｂ）にプログラム済みｅヒューズ情報を順次転送する。どの時間多重化手法またはシフト・レジスタ方法を使用するかに関わらず、本発明の鍵となる特徴は、プログラム済みｅヒューズ情報をｅヒューズ・ブロック（２２０）から冗長マッチ・デコーダ（２１０）に転送することである。ｅヒューズ・ブロック（２２０）がアドレス・エリアの近くに配置されている場合、任意選択でｅヒューズ・デコーダ（２２４）の入力にアドレス・ワイヤを使用することもできる。
【００１４】
図５に、ｅヒューズ冗長度を有するメモリに適用可能な好ましい平面図を示す。メモリ・チップ（４００）は４つの象限を有し、それぞれは２つのオクタント（４１２）を含む。各オクタント（４１２）は、少なくとも１つのメモリ・アレイ（４１４）を含む。複数のメモリ・セル（４１６）が、各メモリ・アレイ（４１４）中に配列されている。メモリ・アレイ（４１４）の少なくとも１つの行を選択するワード線（ＷＬ）と、メモリ・アレイ（４１４）の少なくとも１つの列を示すための列選択線（ＣＳＬ）とを活動化することにより、メモリ・セル中のデータ（４１６−Ａ）が読み取られるかまたは書き込まれる。これにより、読取りモードでは、読取り／書込みデータ・バス（ＲＷＤ）を介してＩ／Ｏ（３３０）にメモリ・セル中のデータ（４１６−Ａ）を読み取ることができ、書込みモードではその逆を行うことができる。
【００１５】
従来の技術で論じたように、冗長置換は、セルに欠陥があることがわかったときにイネーブルにされる。話を簡単にするために、後続の考察では、ｅヒューズを使用して実現されるワード線冗長置換を仮定する。しかし本発明は、ｅヒューズを使用した列冗長置換アーキテクチャやさらには単一ビット置換にも適用可能であり、これもまた、同様のアーキテクチャが適用される限り本発明の請求の範囲である。
【００１６】
チップ（４００）は、ｅヒューズ・ブロック（２２０）をシーケンサ（３２０）に結合し、シーケンサは、好ましくはチップの周辺エリア（４２０）中、より具体的にはＲＷＤを有するＩ／Ｏエリアに配置される。オクタント中に位置し、レジスタ（３１０）を有する冗長マッチ検出デコーダ（２１０）は、象限（４１０）内に位置する行デコーダ・エリア（１２０）中に構成することが好ましい。前述のように、ｅヒューズ・ブロック（２２０）は、複数のｅヒューズ（２２２）およびｅヒューズ・デコーダ（２２４）を含む。この構成は、図３および４に示したものと同様である。欠陥セルを有するＷＬを活動化するアドレスが、対応するｅヒューズ（２２２）を切断することによってプログラムされる。欠陥セルを有するＷＬの検出方法は周知であり、本明細書では論じない。ｅヒューズ・ブロック（２２０）中でプログラムされたｅヒューズ情報は、次いでレジスタ（３１０）に転送される。以下に、ｅヒューズのプログラミングおよび通信に関する詳細な動作について述べる。
【００１７】
図６は、トランジスタ・レベルでみた本発明の好ましい実施形態の概略図である。この構造は、図５のｅヒューズ・ブロック（２２０）およびシーケンサ（３２０）の詳細を示している。これらは周辺エリア（４２０）に位置する。この構造はまた、冗長マッチ検出デコーダ（２１０）およびレジスタ・ブロック（３１０−Ａ）の詳細も示している。これらは、オクタント付近の行デコーダの間に位置することが好ましい。先に論じたように、本発明の鍵は、ｅヒューズをｅヒューズ・ブロック（２２０）中で切断することを可能にし、この結果がレジスタ・ブロック（３１０−Ａ）に転送される。実際の冗長置換は、レジスタ・ブロック（３１０−Ａ）中の複数のレジスタ（３１２−Ａ）中にコピーされたヒューズ状態によって制御される。
【００１８】
本発明は５つのモード、すなわち（１）ｅヒューズ・プログラミング・モード、（２）ｅヒューズ読取りモード、（３）ｅヒューズ情報通信モード、（４）ｅヒューズ冗長置換モード、および（５）ｅヒューズ検証モードをイネーブルにする。次に、これらの詳細を考察する。
【００１９】
（１）ｅヒューズ・プログラミング・モード
複数の周辺ヒューズ・ラッチ（５１０）からなる、シーケンサ（３２０）付きｅヒューズ・ブロック（２２０）を示すが、各ヒューズ・ラッチ（５１０）は、ｅヒューズ（５１６）、ｅヒューズ・デコーダ（５１２）、およびスイッチングＮＭＯＳデバイス（５１８）を含む。ｅヒューズを切断するためにＲＷＤバスが使用される。先に論じたように、チップが書込みモードにあるときは、Ｉ／Ｏ上のデータ・パターンによってＲＷＤパターンが制御される。信号ＥＰＲＯ（ｅヒューズ・プログラム）は、ＲＷＤ上のデータ・パターンが決定された後でハイになる。このプログラミング動作中、信号ＦＰＵＮはローのままであり、ＣＭＯＳラッチ（５２２）をｅヒューズから隔離している。ＥＰＲＯがハイに遷移すると、ｅヒューズ・デコーダ（５１２）によって選択された対応するスイッチ（５１８）が開かれ、選択されたｅヒューズ（５１６）の第１ノードが接地に結合される。同時に、すべてのｅヒューズに共通である第２ノード電圧（ＶＦＳＯＵＲＣＥ）が増大される。この例では、直列接続された２つのインバータ、ＮＭＯＳ２３４および２３８とＰＭＯＳ２３２および２３６が、高電圧発生器（ＶＦＳＯＵＲＣＥ２３０）によって使用される。ＰＭＯＳデバイスのソースは、ＶｅｘｔへのＶＦＳＯＵＲＣＥ電圧を増大することによって高電圧発生器としての役割を果たすＶｅｘｔに結合されることに留意されたい。これにより、選択されたｅヒューズ上を電流が流れることができ、その結果、それが切断される。他のヒューズを切断するのにも同様の手順がイネーブルにされる。
【００２０】
（２）ｅヒューズ読取りモード
ｅヒューズの状態は、好ましくは電源投入フェーズの間に、ＣＭＯＳラッチ（５２２）に読み出される。信号ＦＰＵＮ、ｂＦＰＵＰ、およびＶＦＳＯＵＲＣＥは、供給電力がＣＭＯＳロジックを活動化するのに十分なレベルに達するまで０ｖのままである。ノード「ａ」は、ＰＭＯＳ（５２４）によってプレチャージ（ｐｒｅ−ｃｈａｒｇｅ）される。信号ｂＦＰＵＰがハイになり、ノード「ａ」のプレチャージ動作をディセーブルにする。ノード「ａ」の電圧は、ＣＭＯＳラッチ（５２２）によって維持される。次いで、信号ＦＰＵＮが定期的にオンになる。したがって、ノード「ａ」の電圧はｅヒューズの状態に依存する。ｅヒューズが切断されていないとき、ノード「ａ」はｅヒューズ（５１６）を介して、接地されたＶＦＳＯＵＲＣＥに放電される。ｅヒューズが切断されているとき、ノード「ａ」はＣＭＯＳラッチ（５２２）によってハイに維持される。要約すると、ｅヒューズの状態はＣＭＯＳラッチ（５２２）によって形成され、ｅヒューズが切断されない場合はノードがローになり、ｅヒューズがプログラムされる場合はハイになる。
【００２１】
（３）ｅヒューズ情報通信モード
次に、時間多重化動作の詳細な動作について、図３に関連する考察と同様のものとして述べ、図示する。図４に示したようなシフト・レジスタを使用しても等しい成功を得ることができることに留意されたい。ｅヒューズの状態を首尾よく読み取った後、ヒューズの状態は、レジスタ・ブロック（３１０−Ａ）中の複数のレジスタ（３１２−Ａ）に順次転送される。アドレス・バス（ＰＡＤＤ）が、所定の順序でインクリメントされる。アドレス・バスＰＡＤＤは、デコーダ（５２６）を制御し、前述の所定の順序に従って、対応するトライステート・バッファ（５２８）を順次イネーブルにする。これにより、ｅヒューズの状態をノード「ａ」でラッチして、通信チャネルを介して対応するレジスタ（３１２−Ａ）すなわちＣＭＯＳラッチ５３４に順次転送することができる。ｂＦＰＵＰがロー状態になることでノードＦＳがＰＭＯＳ（５３２）を介して電源に結合されるため、ノードＦＳは、電源オンの間にプレチャージする。対応するデコーダ（５３０）によって制御される各レジスタ（３１２−Ａ）は、ノードＦＳを接地に結合するためのＮＭＯＳスイッチを有する。ＮＭＯＳスイッチは、デコーダおよびデータを通信チャネル上で選択するアドレス・バスがハイになったときしか開かない。ＰＡＤＤはシーケンサ（３２０）中のデコーダとレジスタ（３１２−Ａ）との両方によって使用され、したがって、シーケンサ（３２０）からのデータ転送フェーズとレジスタ（３１２−Ａ）上のデータ受領フェーズとは完全に同期する。要約すると、ＰＡＤＤをインクリメントすることにより、ｅヒューズ・ブロック（２２０）内でプログラムされたｅヒューズの状態をレジスタ（４１０）に順次転送することができる。この動作は、電源オンの後すぐにイネーブルにすることが好ましい。別法として、この動作は、チップに適用された特別なコマンドによってイネーブルにすることもできる。
【００２２】
（４）ｅヒューズ冗長置換モード
図７に、冗長マッチ検出デコーダ（２１０）のトランジスタ・レベルの概略図を示す。レジスタ（３１０−Ａ）から出ている複数のノードＦＳおよびＦＳが、少なくとも１つの冗長マッチ検出デコーダ（２１０）に結合される。より具体的には、各レジスタから出ているＦＳおよびＦＳは、ＣＭＯＳ転送ゲート６１２と６１４を結合し、１ビット・アドレス・コンパレータ（６１０）を構成する。ＦＳおよびＦＳがローおよびハイのときは、転送ゲート６１２が開き、アドレス入力（ＡＤＤ）をデコーダ（６２０）の入力に結合する。ＦＳおよびＦＳがそれぞれハイおよびローのときは、転送ゲート６１４が開き、相補アドレス（ＡＤＤ）をデコーダ（６２０）の入力に結合する。したがって、ＦＳおよびＡＤＤの状態が両方ともローまたはハイの場合、デコーダ（６２０）の入力はローであり、排他ＯＲとしての役割を果たす。排他ＯＲ（６１０）は、１ビット・アドレス・コンパレータの機能がアドレス入力（ＡＤＤ）を事前プログラム済みヒューズ・アドレスと相関させることができるようにする。デコーダ（６２０）は、１ビット・アドレス・コンパレータ（６１０）の出力を結合し、すべてのアドレスが事前プログラム済みアドレスとマッチしたときにのみ出力信号ＲＭＤをハイにする。そうでない場合、ＲＭＤはローのままである。ＲＭＤがローのときは、ＳＴＲＯＢＥ信号がハイになったとき、すなわち通常モードのときに、対応する行デコーダ（１２２）によるデコード結果に従ってＷＬが活動化される。ＲＭＤがハイのときは、デコード結果がどうであれＷＬを活動化することは不可能である。一方、ＳＴＲＯＢＥ信号がハイになったときは、冗長行デコーダ（１２４）がイネーブルにされ、対応する冗長ワード線（ＲＷＬ）を活動化する。これが冗長置換モードである。
【００２３】
（５）ｅヒューズ検証モード
本発明はさらに、ＥＰＲＯＭの場合に行うようなヒューズ切断状態の検証の方法も提供する。図６に示すように、各周辺ヒューズ・ラッチ（５１０）は、信号ＥＦＲＤ（ｅヒューズ読取り）がハイになったときにヒューズ・ラッチ中のノード「ｂ」をデータ・バス（ＲＷＤ）に結合するトライステート・バッファ（５１４）を含む。これにより、ヒューズの状態を同時にＲＷＤ上で読み取ることができる。任意選択で、ノード「ｂ」に格納されたヒューズ状態は、追加のデコーダまたはシフト・レジスタを加えることによって順次読み出すこともできる。チップ読取りモードと同様、ＲＷＤ上のデータは、対応するＩ／Ｏから読み取ることができる。この動作では、アレイ・データ転送はディセーブルにされ、したがってＲＷＤ上のデータはｅヒューズの状態のみによって決定される。
【００２４】
本発明を好ましい実施形態に関して考察したが、添付の特許請求の範囲の範囲および主旨を逸脱しない変更および修正を加えて本発明を実施することもできることは、当業者には理解されるであろう。
【００２５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２６】
（１）複数のデータ記憶手段と、
少なくとも１つの冗長データ記憶手段と、
前記複数のデータ記憶手段のうちの欠陥手段を識別するためのプログラマブル・ヒューズ手段と、
冗長マッチ検出手段と、
前記プログラマブル・ヒューズ手段を前記冗長マッチ検出手段に結合するための時間多重化手段とを備えるメモリ・デバイスであって、
前記冗長マッチ検出手段が前記プログラマブル・ヒューズ手段によって設定された所定の条件を検出したとき、前記複数のデータ記憶手段のうちの欠陥手段が前記少なくとも１つの冗長データ記憶手段で置換されるメモリ・デバイス。
（２）ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、コンテント・アドレッサブル・メモリ（ＣＡＭ）、不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）からなるグループから選択される、上記（１）に記載のメモリ・デバイス。
（３）前記データ記憶手段および前記冗長記憶手段がそれぞれ、前記ＤＲＡＭ、ＳＲＡＭ、ＣＡＭ、またＮＶＲＡＭの一部をなす複数のメモリ・セルからなる、上記（１）に記載のメモリ・デバイス。
（４）前記プログラマブル・ヒューズ手段が電気的プログラマブル・ヒューズである、上記（１）に記載のメモリ・デバイス。
（５）前記プログラマブル・ヒューズ手段が、前記電気的プログラマブル・ヒューズのうちの選択された１つに電圧を加えて非導電性にすることによってイネーブルにされる、上記（４）に記載のメモリ・デバイス。
（６）前記プログラマブル・ヒューズ手段が、前記電気的プログラマブル・ヒューズのうちの選択された少なくとも１つに電圧を加えて非導電性にすることによってイネーブルにされ、それにより非ヒューズとして機能する、上記（４）に記載のメモリ・デバイス。
（７）前記プログラマブル・ヒューズ手段が複数のデータ・バスによって選択される、上記（４）に記載のメモリ・デバイス。
（８）前記データ・バスそれぞれが前記メモリ・デバイスの入力によって制御されるか、または前記制御が前記メモリ・デバイスの入力と出力の間で共用される、上記（７）に記載のメモリ・デバイス。
（９）前記データ・バスそれぞれの制御が前記メモリ・デバイスの書込みモード動作中に実行される、上記（８）に記載のメモリ・デバイス。
（１０）前記電気的プログラマブル・ヒューズが、前記電気的プログラマブル・ヒューズを電源に結合することによって選択される、上記（４）に記載のメモリ・デバイス。
（１１）前記冗長マッチ検出手段が、アドレス入力と、前記プログラマブル・ヒューズ手段によって識別される事前プログラム済みアドレスとを比較することによってイネーブルにされる、上記（３）に記載のメモリ・デバイス。
（１２）前記プログラマブル・ヒューズ手段が、前記メモリ・デバイスに電力供給するのに続いて前記ヒューズの状態を格納するための第１のラッチを含み、前記冗長マッチ検出手段が、前記第１のラッチによって識別される事前プログラム済みアドレスを格納するための第２のラッチを含む、上記（３）に記載のメモリ・デバイス。
（１３）前記プログラマブル・ヒューズ手段を前記冗長マッチ検出手段に結合する手段が、時間多重化手段によってイネーブルにされる、上記（１２）に記載のメモリ・デバイス。
（１４）前記時間多重化手段が前記第１および第２のラッチによってイネーブルにされる、上記（１３）に記載のメモリ・デバイス。
（１５）前記プログラマブル・ヒューズ手段を前記冗長マッチ検出手段に結合する前記手段が、タイム・シフト・レジスタによってイネーブルにされる、上記（３）に記載のメモリ・デバイス。
（１６）前記プログラマブル・ヒューズ手段内のヒューズの状態を読み取る手段をさらに含む、上記（３）に記載のメモリ・デバイス。
（１７）前記ヒューズの状態を読み取る前記手段が、前記ヒューズの状態を前記メモリ・デバイスの入力に転送することによってイネーブルにされるか、または前記データ・バスを介して前記メモリ・デバイスの入力ポートおよび出力ポートを共用することによってイネーブルにされる、上記（１６）に記載のメモリ・デバイス。
（１８）前記ヒューズの状態を読み取る前記手段が、前記メモリ・デバイスの読取りモード動作中に行われる、上記（１７）に記載のメモリ・デバイス。
（１９）前記プログラマブル・ヒューズ手段および前記冗長マッチ検出手段が、それぞれ周辺エリア中および前記アレイに占有されるエリア中に配置される、上記（３）に記載のメモリ・デバイス。
（２０）前記プログラマブル・ヒューズ手段が冗長手段および修復手段をイネーブルにする、上記（１）に記載のメモリ・デバイス。
（２１）複数のデータ記憶手段と、
少なくとも１つの冗長データ記憶手段と、
前記複数のデータ記憶手段のうちの欠陥手段を識別するためのプログラマブル・ヒューズ手段であって、メモリ・デバイスの入力データ・ポートまたは入出力データ・ポートによって制御されるプログラマブル・ヒューズ手段と、
冗長マッチ検出手段と、
前記プログラマブル・ヒューズ手段を前記冗長マッチ検出手段に結合する手段とを備えるメモリ・デバイスであって、
前記冗長マッチ検出手段が所定の条件を検出して、前記プログラマブル・ヒューズ手段によって識別された前記データ記憶手段にアクセスしたときに、冗長置換手段が前記データ記憶手段のうちの欠陥手段を前記少なくとも１つの冗長データ記憶手段で置換するメモリ・デバイス。
（２２）前記プログラマブル・ヒューズ手段中の前記プログラム済みヒューズの状態を、前記メモリ・デバイスの前記出力データ・ポートまたは前記入出力データ・ポートから読み取る手段をさらに含む、上記（２１）に記載のメモリ・デバイス。
【図面の簡単な説明】
【図１】アドレス入力によって対応するメモリ素子を選択するデコーダによって支持されたアレイを含むメモリの、従来の冗長置換アーキテクチャを示す図である。
【図２】電気的プログラマブル・ヒューズを備える典型的な冗長回路を示す図である。
【図３】本発明による、メモリ・デバイスの第１の好ましい実施形態を示す図である。
【図４】本発明による、シフト・レジスタを使用してヒューズ情報を通信する代替方法であって、毎クロック周期中にシーケンサがプログラム済みｅヒューズ情報を順次シフト・レジスタに転送する方法を示す図である。
【図５】本発明のｅヒューズ冗長度を有するメモリに適用可能であり、メモリ・チップが４つの象限に分割され、それぞれが２つのオクタントを含み、各オクタントが少なくとも１つのメモリ・アレイを含む平面図である。
【図６】ｅヒューズ・ブロック、シーケンサ、冗長マッチ検出デコーダ、およびレジスタの詳細を示す、トランジスタ・レベルでみた本発明の好ましい実施形態の概略図である。
【図７】冗長マッチ検出デコーダのトランジスタ・レベルの概略図であって、レジスタからの複数のノードが少なくとも１つの冗長マッチ検出デコーダに結合された図である。
【符号の説明】
１００ メモリ・チップ
１１０ アレイ
１１２ 素子
１１４ 冗長素子
１１４ ＲＥ
１２０ デコーダ
１２０ 行デコーダ・エリア
１２２ デコーダ
１２２ 行デコーダ
１２４ 冗長デコーダ
１２４ 冗長行デコーダ
１３０ 冗長回路
１３２ レーザ・ヒューズ
２１０ 冗長マッチ検出デコーダ
２２０ ｅヒューズ・ブロック
２２０ ｅヒューズ・バンク
２２２ ｅヒューズ
２２２−Ａ ｅヒューズ
２２４ ｅヒューズ・デコーダ
２２４−Ａ ｅヒューズ・デコーダ
２２６−Ａ ＮＭＯＳ
２３０ 高電圧発生器
２３０ ＶＦＳＯＵＲＣＥ
２３２ ＰＭＯＳ
２３４ ＮＭＯＳ
２３５ ＲＷＤ
２３６ ＰＭＯＳ
２３８ ＮＭＯＳ
３１０ レジスタ
３１０−Ａ レジスタ
３１０−Ｂ レジスタ
３１２−Ａ レジスタ
３２０ シーケンサ
３２０−Ａ シーケンサ
３２０−Ｂ シーケンサ
３３０ Ｉ／Ｏ
４００ メモリ・チップ
４１０ レジスタ
４１２ オクタント
４１４ メモリ・アレイ
４１６ メモリ・セル
４１６−Ａ データ
４２０ 周辺エリア
５１０ 周辺ヒューズ・ラッチ
５１２ ｅヒューズ・デコーダ
５１６ ｅヒューズ
５１８ スイッチングＮＭＯＳデバイス
５１８ スイッチ
５２２ ＣＭＯＳラッチ
５２４ ＰＭＯＳ
５２６ デコーダ
５２８ トライステート・バッファ
５３０ デコーダ
５３２ ＭＯＳ
６１０ １ビット・アドレス・コンパレータ
６１０ 排他ＯＲ
６１４ 転送ゲート
６２０ デコーダ
ＡＤＤ 相補アドレス
ＡＤＤ アドレス入力
ＡＤＤ 入力アドレス
ＲＭＤ 冗長マッチ検出信号
Ｘ 故障
Ｉ 大電流
ＶＳＯＵＲＣＥ 高電圧供給
ＷＬ ワード線
ＣＳＬ 列選択線
ＲＷＤ 読取り／書込みデータ・バス
ＶＦＳＯＵＲＣＥ 第２ノード電圧
ＰＡＤＤ アドレス・バス
ＲＷＬ 冗長ワード線
Claims (10)
- チップに設けられたメモリ・デバイスであって、
（イ）複数個のデータ記憶セルと、
（ロ）該複数個のデータ記憶セルのための読み取り／書込みデータ・バスと、
（ハ）少なくとも１つの冗長データ記憶セルと、
（ニ）前記読み取り／書込みデータ・バスを含むエリア中に配置され、前記複数個のデータ記憶セルのうちの欠陥記憶セルを識別するためのヒューズ・ブロックと、
（ホ）前記チップのうち前記複数個のデータ記憶セルの近くに配置され、ヒューズ・ブロックによって設定された所定の条件を検出したとき、前記複数のデータ記憶セルのうちの欠陥セルの代わりに前記少なくとも１つの冗長データ記憶セルをアクセスさせるための冗長マッチ検出手段と、
（ヘ）前記ヒューズ・ブロックを前記冗長マッチ検出手段に接続する手段とを備え、
（ト）前記（ニ）のヒューズ・ブロックが、複数の回路を有し、該複数の回路のそれぞれが、
（ａ）一端が接地された電気的プログラマブル・ヒューズと、
（ｂ）該電気的プログラマブル・ヒューズの他端と、前記電気的プログラマブル・ヒューズを切断する電圧を発生する高電圧発生器との間に接続されたＭＯＳデバイスと、
（ｃ）出力が前記ＭＯＳデバイスのゲート端子に接続され、入力が前記読み取り／書込みデータ・バスに接続されたヒューズ・デコーダとを有し、前記読み取り／書込みデータ・バス上のデータパターンに対応する前記電気的プログラマブル・ヒューズを切断することを特徴とするメモリ・デバイス。 - チップに設けられたメモリ・デバイスであって、
（イ）複数個のデータ記憶セルと、
（ロ）該複数個のデータ記憶セルのための読み取り／書込みデータ・バスと、
（ハ）少なくとも１つの冗長データ記憶セルと、
（ニ）前記読み取り／書込みデータ・バスを含むエリア中に配置され、前記複数個のデータ記憶セルのうちの欠陥記憶セルを識別するためのヒューズ・ブロックと、
（ホ）前記チップのうち前記複数個のデータ記憶セルの近くに配置され、ヒューズ・ブロックによって設定された所定の条件を検出したとき、前記複数のデータ記憶セルのうちの欠陥セルの代わりに前記少なくとも１つの冗長データ記憶セルをアクセスさせるための冗長マッチ検出手段と、
（ヘ）前記ヒューズ・ブロックを前記冗長マッチ検出手段に接続する時間多重化手段とを備え、
（ト）前記（ニ）のヒューズ・ブロックが、複数個のヒューズ・ラッチを有し、該ヒューズ・ラッチのそれぞれが、
（ａ）電気的プログラマブル・ヒューズと、
（ｂ）該電気的プログラマブル・ヒューズの一端に接続され、該電気的プログラマブル・ヒューズを切断する電圧を発生する高電圧発生器と、
（ｃ）前記電気的プログラマブル・ヒューズの他端と接地との間に接続されたＭＯＳデバイスと、
（ｄ）出力が前記ＭＯＳデバイスのゲート端子に接続され、第１入力が前記読み取り／書込みデータ・バスに接続され、第２入力にヒューズ・プログラム信号が印加されるヒューズ・デコーダと、
（ｅ）前記電気的プログラマブル・ヒューズの前記他端に接続され、前記電気的プログラマブル・ヒューズの接続状態又は切断状態を記憶するラッチとを有し、前記読み取り／書込みデータ・バス上のデータパターンに対応する前記電気的プログラマブル・ヒューズを切断し、前記ラッチと前記読み取り／書込みデータ・バスとの間にバッファが接続され、前記電気的プログラマブル・ヒューズを検証するモードにおいて、前記バッファが附勢 されて、前記ラッチが記憶している前記電気的プログラマブル・ヒューズの接続状態又は切断状態を前記読み取り／書込みデータ・バスに供給することを特徴とするメモリ・デバイス。 - 前記電気的プログラマブル・ヒューズを接続状態又は切断状態にするヒューズ・プログラミング・モードにおいて、前記読み取り／書込みデータ・バス上のデータ・パターンが決定された後に、前記ヒューズ・プログラム信号が附勢状態になることを特徴とする請求項２に記載のメモリ・デバイス。
- 前記検証モードにおいて、前記複数個のデータ記憶セルに対するデータ転送が、ディセーブルにされることを特徴とする請求項２に記載のメモリ・デバイス。
- ヒューズ・プログラミング・モードにおいて、前記電気的プログラマブル・ヒューズの他端が前記ラッチから隔離されることを特徴とする請求項２に記載のメモリ・デバイス。
- 前記電気的プログラマブル・ヒューズの他端と前記ラッチとの間にＭＯＳデバイスが接続され、該ＭＯＳデバイスにより、前記ヒューズ・プログラミング・モードにおいて、前記電気的プログラマブル・ヒューズの他端が前記ラッチから隔離されることを特徴とする請求項５に記載のメモリ・デバイス。
- ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、コンテント・アドレッサブル・メモリ（ＣＡＭ）、不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）からなるグループから選択される、請求項２に記載のメモリ・デバイス。
- 前記データ記憶セルおよび前記冗長記憶セルがそれぞれ、前記ＤＲＡＭ、ＳＲＡＭ、ＣＡＭ、またＮＶＲＡＭの一部をなす複数のメモリ・セルからなる、請求項７に記載のメモリ・デバイス。
- 前記冗長マッチ検出手段が、アドレス入力と、前記電気的プログラマブル・ヒューズによって識別される事前プログラム済みアドレスとを比較し、比較結果を出力する、請求項２に記載のメモリ・デバイス。
- 前記時間多重化手段と前記冗長マッチ検出手段との間にレジスタが接続され、前記ラッチ内に記憶されている前記電気的プログラマブル・ヒューズの接続状態又は切断状態が、前記時間多重化手段により前記レジスタに転送される、請求項２に記載のメモリ・デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/512,922 US6166981A (en) | 2000-02-25 | 2000-02-25 | Method for addressing electrical fuses |
| US09/512922 | 2000-02-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001273790A JP2001273790A (ja) | 2001-10-05 |
| JP3683818B2 true JP3683818B2 (ja) | 2005-08-17 |
Family
ID=24041163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001048272A Expired - Fee Related JP3683818B2 (ja) | 2000-02-25 | 2001-02-23 | メモリ・デバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6166981A (ja) |
| EP (1) | EP1128269B1 (ja) |
| JP (1) | JP3683818B2 (ja) |
| KR (1) | KR100386643B1 (ja) |
| DE (1) | DE60110297T2 (ja) |
| TW (2) | TW521278B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166981A (en) * | 2000-02-25 | 2000-12-26 | International Business Machines Corporation | Method for addressing electrical fuses |
| JP3821637B2 (ja) * | 2000-08-24 | 2006-09-13 | 株式会社東芝 | 半導体集積回路装置 |
| KR100513806B1 (ko) * | 2000-12-30 | 2005-09-13 | 주식회사 하이닉스반도체 | 반도체 장치 |
| JP3892678B2 (ja) * | 2001-03-30 | 2007-03-14 | 富士通株式会社 | 半導体記憶装置 |
| US6469949B1 (en) * | 2001-05-11 | 2002-10-22 | International Business Machines Corp. | Fuse latch array system for an embedded DRAM having a micro-cell architecture |
| JP2003007081A (ja) * | 2001-06-25 | 2003-01-10 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR100425456B1 (ko) * | 2001-08-02 | 2004-03-30 | 삼성전자주식회사 | 메이크-링크를 구비하는 퓨즈 박스, 이를 구비하는 리던던트 어드레스 디코더 및 메모리 셀 대체방법 |
| KR100443508B1 (ko) * | 2001-12-21 | 2004-08-09 | 주식회사 하이닉스반도체 | 반도체 메모리 모듈 |
| US6791367B2 (en) * | 2002-03-19 | 2004-09-14 | Broadcom Corporation | Hardware and software programmable fuses for memory repair |
| US6906969B2 (en) * | 2002-09-24 | 2005-06-14 | Infineon Technologies Aktiengesellschaft | Hybrid fuses for redundancy |
| US6819160B2 (en) * | 2002-11-13 | 2004-11-16 | International Business Machines Corporation | Self-timed and self-tested fuse blow |
| US6809972B2 (en) * | 2003-03-13 | 2004-10-26 | Infineon Technologies Ag | Circuit technique for column redundancy fuse latches |
| KR100528480B1 (ko) | 2003-12-09 | 2005-11-15 | 삼성전자주식회사 | 반도체장치의 전기적 퓨즈 회로 |
| JP4439950B2 (ja) * | 2004-03-10 | 2010-03-24 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
| DE102004015890A1 (de) * | 2004-03-31 | 2005-11-03 | Infineon Technologies Ag | Speichersystem, Verfahren zum Abspeichern von Informationen in einem solchen sowie Verfahren zum Betreiben eines solchen |
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| US7405989B2 (en) * | 2005-03-07 | 2008-07-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrical fuses with redundancy |
| KR100763122B1 (ko) | 2005-03-31 | 2007-10-04 | 주식회사 하이닉스반도체 | 면적이 감소된 반도체 메모리 장치의 리페어 제어 회로 |
| US7215586B2 (en) * | 2005-06-29 | 2007-05-08 | Micron Technology, Inc. | Apparatus and method for repairing a semiconductor memory |
| JP5137408B2 (ja) * | 2007-02-05 | 2013-02-06 | パナソニック株式会社 | 電気ヒューズ回路 |
| US7895482B2 (en) * | 2007-04-26 | 2011-02-22 | Agere Systems Inc. | Embedded memory repair |
| US7551497B2 (en) * | 2007-09-20 | 2009-06-23 | Mediatek Inc. | Memory circuits preventing false programming |
| TWI497517B (zh) * | 2012-11-02 | 2015-08-21 | Elite Semiconductor Esmt | 用於記憶體電路中之修復電路及其修復方法與記憶體電路 |
| DE102017220870A1 (de) | 2017-11-22 | 2019-05-23 | Volkswagen Aktiengesellschaft | Verfahren zur Überlastsicherung wenigstens einer Busstation in einem Kraftfahrzeug sowie Schaltungsanordnung zur Durchführung des Verfahrens |
| US10629282B1 (en) * | 2019-06-16 | 2020-04-21 | Elite Semiconductor Memory Technology Inc. | E-fuse circuit |
| KR102125944B1 (ko) | 2019-06-21 | 2020-06-24 | 이기하 | 가구의 모서리 마감구조 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100195274B1 (ko) * | 1995-12-28 | 1999-06-15 | 윤종용 | 리던던시 퓨즈 상자 및 그 배치 방법 |
| JP2980038B2 (ja) * | 1996-10-04 | 1999-11-22 | 日本電気株式会社 | 半導体記憶装置 |
| US5859801A (en) * | 1997-03-28 | 1999-01-12 | Siemens Aktiengesellschaft | Flexible fuse placement in redundant semiconductor memory |
| JP3730381B2 (ja) * | 1997-10-21 | 2006-01-05 | 株式会社東芝 | 半導体記憶装置 |
| JP2000123593A (ja) * | 1998-08-13 | 2000-04-28 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| US6363020B1 (en) * | 1999-12-06 | 2002-03-26 | Virage Logic Corp. | Architecture with multi-instance redundancy implementation |
| US6166981A (en) * | 2000-02-25 | 2000-12-26 | International Business Machines Corporation | Method for addressing electrical fuses |
| JP3814464B2 (ja) * | 2000-06-09 | 2006-08-30 | 株式会社東芝 | 半導体メモリ集積回路 |
| JP4723714B2 (ja) * | 2000-10-04 | 2011-07-13 | 株式会社東芝 | 半導体集積回路装置およびその検査方法 |
-
2000
- 2000-02-25 US US09/512,922 patent/US6166981A/en not_active Expired - Lifetime
-
2001
- 2001-02-12 KR KR10-2001-0006656A patent/KR100386643B1/ko not_active IP Right Cessation
- 2001-02-23 EP EP01301643A patent/EP1128269B1/en not_active Expired - Lifetime
- 2001-02-23 DE DE60110297T patent/DE60110297T2/de not_active Expired - Lifetime
- 2001-02-23 JP JP2001048272A patent/JP3683818B2/ja not_active Expired - Fee Related
- 2001-03-20 TW TW090104168A patent/TW521278B/zh not_active IP Right Cessation
- 2001-05-15 TW TW090104087A patent/TW540063B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| TW521278B (en) | 2003-02-21 |
| EP1128269A3 (en) | 2003-01-29 |
| EP1128269B1 (en) | 2005-04-27 |
| KR20010085365A (ko) | 2001-09-07 |
| KR100386643B1 (ko) | 2003-06-02 |
| DE60110297T2 (de) | 2006-02-09 |
| TW540063B (en) | 2003-07-01 |
| JP2001273790A (ja) | 2001-10-05 |
| EP1128269A8 (en) | 2001-11-28 |
| EP1128269A2 (en) | 2001-08-29 |
| DE60110297D1 (de) | 2005-06-02 |
| US6166981A (en) | 2000-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
| RD12 | Notification of acceptance of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7432 Effective date: 20040511 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040511 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040715 |
|
| RD14 | Notification of resignation of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7434 Effective date: 20040715 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040930 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041214 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050224 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050310 |
|
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080603 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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