JPH0644798A

JPH0644798A - 冗長デコーダ

Info

Publication number: JPH0644798A
Application number: JP5014481A
Authority: JP
Inventors: David Charles Mcclure; シー．マククルーアデイビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1992-01-31
Filing date: 1993-02-01
Publication date: 1994-02-18
Anticipated expiration: 2019-12-08
Also published as: DE69319754T2; US5471426A; DE69319754D1; EP0554052A3; EP0554052A2; JP3598119B2; EP0554052B1

Abstract

(57)【要約】（修正有）【目的】冗長列をアクセスする場合の性能劣化を最小と
する。【構成】ブロックの形態に配列された主メモリアレイに
おける置換用の冗長列は、関連する冗長列デコーダによ
り選択される。冗長列デコーダの各々は、列アドレスを
格納するための一組のアドレスヒューズを有しており、
関連した冗長列が選択されるが、該ヒューズは、冗長が
イネーブルされる場合にターンオンされ、そうでない場
合にはターンオフされるパスゲートと直列している。こ
のアドレスヒューズ及びパスゲートの配列は、アドレス
線上のデコーダの負荷を減少させるとともにバランスさ
せ、それはより少ないトランジスタで実現することが可
能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリアレイを有する
集積回路の技術分野に関するものであって、更に詳細に
は、この様な回路における冗長技術に関するものであ
る。

【０００２】

【従来の技術】最近のメモリ集積回路、特に、例えばス
タチックランダムアクセスメモリ（ＳＲＡＭ）及びダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）などの読
取り／書込み回路は、物理的寸法及びその中でのメモリ
位置の密度が極めて大きなものとなっている。例えば、
２²⁰個のアドレス可能な位置を有するＳＲＡＭ及び２²²
個のアドレス可能な位置を有するＤＲＡＭを現在容易に
入手することが可能である。サブミクロンの特徴寸法の
場合であっても、この様なメモリを有する集積回路チッ
プの物理的寸法は、１８０平方ｋｍｉｌの程度の大きさ
のものとなる場合がある。更に、現在の多くの複雑なマ
イクロプロセサは、かなりの量のオンチップメモリを有
しており、例えば６４キロバイト以上のリードオンリー
メモリ及び６４キロバイト以上のランダムアクセスメモ
リなどのメモリを有している。この様な最近のマイクロ
プロセサの幾つかの物理的なチップの寸法は、２５０平
方ｋｍｉｌの程度の大きさとなる場合がある。

【０００３】公知の如く、集積回路チップにおける最小
特徴寸法がより小さくなると、故障を発生することの可
能な欠陥寸法（即ち、「壊滅的」欠陥の寸法）も縮小す
る。その結果、特に、大きなチップ寸法の場合には、壊
滅的欠陥の寸法が減少する場合に適切な製造歩留りを達
成することはより困難である。比較的大型の集積回路チ
ップの単一の小さな欠陥に対する影響を減少させるため
に、最近の集積回路では、回路のメモリ部分における欠
陥性の行及び列をそれぞれ置換させるために使用するこ
との可能な予備の行及び列を使用している。予備の行又
は列のうちの一つを置換することは、従来、デコーダ回
路におけるヒューズを開放することにより（又は、場合
により、アンチヒューズを閉成することにより）なされ
ており、従って主メモリアレイ内の欠陥性の行又は列に
対するアドレスを受取った場合に予備の行又は列へのア
クセスがなされる。従来のヒューズは、レーザビームに
より開放状態とさせることの可能なポリシリコンヒュー
ズや、アバランシェ型のヒューズ及びアンチヒューズな
どがある。

【０００４】従来の冗長技術を組込んだメモリ装置の例
としては、Ｈａｒｄｅｅｅｔａｌ．著「欠陥寛容性
３０ｎｓ／３７５ｍＷ１６Ｋ×１ＮＭＯＳスタチックＲ
ＡＭ（ＡＦａｕｌｔ−Ｔｏｌｅｒａｎｔ３０ｎｓ
／３７５ｍＷ１６Ｋ ×１ＮＭＯＳＳｔａｔｉ
ｃＲＡＭ）」、ジャーナル・オブ・ソリッド・ステー
ト・サーキッツ、Ｖｏｌ．ＳＣ−１６、Ｎｏ．５（ＩＥ
ＥＥ、１９８１）、４３５−４３頁及びＣｈｉｌｄｓ
ｅｔａｌ．著「１８ｎｓ４Ｋ×４ＣＭＯＳＳＲＡＭ
（Ａｎ１８ｎｓ４Ｋ × ４ＣＭＯＳＳＲＡ
Ｍ）」、ジャーナル・オブ・ソリッド・ステート・サー
キッツ、Ｖｏｌ．ＳＣ−１９、Ｎｏ．５（ＩＥＥＥ、１
９８４）５４５−５１頁の文献に記載されている。従来
の冗長デコーダの一例は、本願出願人に譲渡されている
１９８６年２月２５日付で発行された米国特許第４，５
７３，１４６号に記載されている。

【０００５】しかしながら、冗長要素を包含するほとん
どのメモリにおいて、冗長メモリセルへアクセスするた
めに必要とされる時間は、主アレイ内のメモリセルへア
クセスするのに必要とされる時間よりも一層長い。従っ
て、メモリに対する最悪のアクセス時間は、通常、冗長
要素をイネーブルさせることにより劣化される。アクセ
ス時間劣化のかなりの部分が、受取ったアドレス値を冗
長要素が応答すべきプログラムされたアドレス値（即
ち、置換された主アレイ要素のアドレス）と比較する冗
長要素に関連したデコーダにおける付加的な遅延に起因
するものであることが観察されている。

【０００６】次に、図１０を参照して、従来の冗長デコ
ーダについて説明する。公知の如く、各冗長要素はヒュ
ーズによって内部にプログラム即ち書込まれているアド
レス値を有するデコーダと関連しており、受取られたア
ドレスがこのプログラムされた値と比較され、それらが
一致する場合には、冗長要素がイネーブルされる。図１
０の従来のデコーダは冗長列デコーダであり、且つ加算
用のＮＡＮＤゲート１０４を有しており、該ゲートはデ
コーダブロック１０２からの入力及びイネーブルブロッ
ク１００からの入力を受取り、ＮＡＮＤゲート１０４の
出力端はＮＯＲゲート１０６の一つの入力端へ接続して
おり、ゲート１０６は、更に、ラインＨＡＬＦＳＥＬを
介して入力を受取る（インバータ１０３により反転され
た後）及びラインＣＥｃにより入力を受取る。ラインＨ
ＡＬＦＳＥＬは、高レベルで、このデコーダと関連する
冗長列により役務が提供されるアレイの部分に対応する
行アドレスが受取られたことを表わし、ラインＣＥｃ
は、低レベルで本回路がイネーブルされることを表わ
す。この従来のデコーダにおいては、ラインＲＤＳＥＬ
上のＮＯＲゲート１０６の出力端における高論理レベル
は、メモリにより受取られたアドレスがヒューズが開放
状態とされているものと一致する場合（従って、ＮＡＮ
Ｄゲート１０４への入力の各々が高レベルにある場
合）、図１０のデコーダと関連する冗長列が選択される
べきであることを表わす。

【０００７】この従来のデコーダにおけるイネーブルブ
ロック１００は、Ｖ_cc電源電圧とインバータ１１１の入
力端へ接続されているトランジスタ１１２のドレインと
の間に接続されているヒューズ１１０を有している。ト
ランジスタ１１２のソースは接地へ接続されており、且
つインバータ１１１の出力端はトランジスタ１１２のゲ
ートへ接続されていると共に、ラインＥＮを介して、加
算用ＮＡＮＤゲート１０４の入力端へ接続している。動
作について説明すると、ヒューズ１１０は、冗長性をイ
ネーブル即ち動作可能な状態とするために開放状態とさ
れ、その場合には、インバータ１１１の入力は、トラン
ジスタ１１２における接合リークに起因して接地へリー
クし、インバータ１１１の出力端におけるラインＥＮは
高状態へ移行し、トランジスタ１１２をターンオンして
この状態をラッチする。従って、加算用ＮＡＮＤゲート
１０４は、デコーダブロック１０２から受取られたその
入力の残部においてラインＭ０乃至Ｍ３の状態に応答す
る。

【０００８】デコーダブロック１０２₀ 乃至１０２₃
は、真及び補元列アドレス入力ＣＡ₀ｔ，ＣＡ₀ ｃ乃至
ＣＡ₂ ｔ，ＣＡ₂ ｃ及び真及び補元プレデコード信号Ｂ
ＬＫｔ，ＢＬＫｃを受取る。各デコーダブロック１０２
は、一方においてＶ_cc且つ他方においてインバータ１０
５の入力端及びトランジスタ１０６のドレインとの間に
接続されたヒューズ１１４を有しており、トランジスタ
１０６のソースは接地へ接続しており、且つトランジス
タ１０６のゲートはインバータ１０５の出力端へ接続し
ている。各デコーダブロック１０２において、インバー
タ１０７は、その入力端をインバータ１０５の出力端へ
接続している。インバータ１０７の出力端はパスゲート
１０８ｔのＮチャンネルトランジスタ及びパスゲート１
０８ｃのＰチャンネルトランジスタへ接続しており、一
方インバータ１０５の出力端はパスゲート１０８ｔのＰ
チャンネルトランジスタ及びパスゲート１０８ｃのＮチ
ャンネルトランジスタへ接続している。パスゲート１０
８ｔは真アドレス入力（例えば、デコーダブロック１０
２₀ におけるＣＡ₀ ｔ）を受取り、且つパスゲート１０
８ｃは補元アドレス入力（例えば、デコーダブロック１
０２₀ におけるＣＡ₀ｃ）を受取り、デコーダブロック
１０２₀ 乃至１０２₃ におけるパスゲート１０８ｔ，１
０８ｃの反対側は共通接続されると共に、ラインＭ₀ 乃
至Ｍ₃ を介して加算用ＮＡＮＤゲート１０４の入力端へ
接続している。

【０００９】動作について説明すると、該デコーダがラ
インＲＤＳＥＬを高状態へ駆動することにより応答すべ
きアドレス値は、デコーダブロック１０２におけるヒュ
ーズ１１４の状態により決定される。例えば、デコーダ
ブロック１０２₀ におけるヒューズ１１４は不変のまま
に維持される場合には、インバータ１０５の出力は低状
態であり且つインバータ１０７の出力は高状態であり、
パスゲート１０８ｔをターンオンし且つパスゲート１０
８ｃをターンオフし、従ってラインＣＡ₀ ｔ上の高レベ
ルがラインＭ₀ を高状態へ駆動することを可能とする。
逆に、ヒューズ１１４が開放状態とされると、インバー
タ１０５の出力は高状態であり且つインバータ１０７の
出力は低状態であり、パスゲート１０８ｔをターンオフ
し且つパスゲート１０８ｃをターンオンし、アドレス線
ＣＡ₀ ｃ上の高レベルはＮＡＮＤゲート１０４へのライ
ンＭ₀ 上に高レベルを駆動する。従って、本デコーダが
応答すべきアドレス値は、デコーダ回路においてヒュー
ズ１１４が開放状態とされることにより決定される。

【００１０】図１０のデコーダ回路は良好な機能を提供
するものであるが、この構成に起因して性能の劣化が観
察されている。特に、各デコーダブロックはイネーブル
ブロック１００におけるのと同様の態様で接続されたヒ
ューズ１１４を有しているので、比較的多数のトランジ
スタ（例えば、デコーダブロック当り９個）が設けられ
ていることに注意すべきである。更に、イネーブルブロ
ック１００が存在することは、加算用ＮＡＮＤゲート１
０４における付加的な直列プルダウン装置を必要とし
（従来の態様で構成される場合）、そのために性能が遅
滞化される。

【００１１】更に、デコーダブロックへのアドレス入力
のスイッチング時間は、アンバランスな負荷効果により
悪影響を受ける。なぜならば、入力アドレス線のうちの
一方が接合容量及びそのパスゲートの導通ゲート容量及
びＮＡＮＤゲート１０４の入力端のゲート容量を受ける
一方、他方のものはその非導通状態のパスゲートの接合
容量のみを受けるからである。デコード動作の性能は、
従って、一つのラインにより駆動されるべき比較的大き
な負荷及び相補的アドレス線上のアンバランスな負荷に
より悪影響を受ける。

【００１２】

【発明が解決しようとする課題】本発明の一つの目的
は、性能の劣化を最小とした冗長デコーダを有する集積
回路を提供することである。

【００１３】本発明の別の目的とするところは、冗長デ
コーダへの相補的入力がバランスした負荷を受けるよう
な冗長デコーダを有する集積回路を提供することであ
る。

【００１４】本発明の更に別の目的とするところは、デ
コーダを実現する場合に必要とされるトランジスタの数
を減少させた冗長デコーダを有する集積回路を提供する
ことである。

【００１５】本発明の更に別の目的とするところは、冗
長列をアクセスする場合の性能の損失が最小であるか又
は取除かれている冗長デコーダを有する集積回路を提供
することである。

【００１６】

【課題を解決するための手段】本発明は、例えば列デコ
ーダなどの冗長デコーダに組込むことが可能であり、そ
れにより、メモリ集積回路内の冗長要素が、受取ったア
ドレスがプログラムされている即ち書込まれている値と
一致することに応答して選択される。本発明に基づく冗
長デコーダは、比較されるべき相補的アドレス線の各々
に対し直列パスゲート及びヒューズを有しており、相補
的ラインに対するヒューズ出力端は共通接続されると共
に加算用ゲートの入力端へ接続されている。該アドレス
は、各アドレスビットに対する所望の値の補元に対する
ヒューズを開放状態とさせることによりプログラム即ち
書込まれる。この様なヒューズを設けたイネーブル回路
は、イネーブルされるとパスゲートをターンオンし、且
つイネーブルされない場合にはパスゲートをオフ状態に
維持する。本デコーダは、従来のデコーダと比較して必
要とされるトランジスタの数が少ないので、比較的小さ
なチップ面積において実現することが可能であり、且つ
アドレス入力信号に対し減少され且つバランスされた負
荷を与える。

【００１７】

【実施例】次に、図１を参照して、本発明の好適実施例
に基づいて構成された集積回路の一例について説明す
る。この例においては、メモリ１はスタチックランダム
アクセスメモリ（ＳＲＡＭ）であり、複数個のブロック
１０内にそのメモリセルを有しており、それらのブロッ
クは、図１においては、この様なメモリにおけるそれら
の物理的な位置の一例に従って示されている。尚、冗長
列を有するメモリアレイを具備するその他のタイプの集
積回路に対しても本発明を適用することが可能であり、
その様な集積回路は、例えばリードオンリーメモリ、Ｆ
ＩＦＯ、ＤＲＡＭなどのその他のタイプのメモリや、マ
イクロプロセサ及びその他のメモリを組込んだ論理装置
を包含するものである。

【００１８】従来における如く、メモリ１におけるメモ
リセルは行及び列の形態で配列されている。この例にお
いては、メモリ１は１２８Ｋ×８の行列からなる１Ｍｂ
ｉｔのＳＲＡＭであり、メモリ１は１０２４個の行の各
々に対して１０２４個の列を有している。勿論、本発明
は、メモリの集積度及び機能性に従ってその他の行列の
構成に対しても適用可能なものである。注意すべきこと
であるが、メモリ１における行及び列の指定、特に以下
に説明すべき冗長列アーキテクチャの指定は、複数個の
メモリセルがワード線により選択されるアレイ方向のこ
とを意味するために行という用語を使用する。従来のメ
モリにおいては、選択された行内のメモリセルの各々
が、通常、１本又は相補対のビット線へ結合されてい
る。本明細書においては、列という用語は、選択された
行における一つ又はそれ以上のメモリセルが読取り又は
書込みのアクセスのために選択されるアレイ方向のこと
を意味するために使用される。従来のメモリにおいて
は、このことは、通常、ビット線のうちの一つをセンス
アンプ／書込み回路へ又は内部データバスへ結合するこ
とにより達成される。この様な行及び列の用語の使用
は、当該技術分野における一般的な理解と一貫性を有す
るものである。

【００１９】アドレス端子Ａ₀ 乃至Ａ_n は、アクセスさ
れるべきメモリセルの指定に従ってアドレス信号を受取
る。従来の態様においては、アドレス端子Ａ₀ 乃至Ａ_n
はアドレスバッファ２８へ接続されており、それは受取
ったアドレス信号をバッファし且つ該アドレス信号のう
ちの一部をバスＲＯＷを介して行デコーダ２４ａ，２４
ｂへ送給し且つ残りの部分をバスＣＯＬを介して列デコ
ーダ２６ａ，２６ｂへ送給する。行デコーダ２４ａ，２
４ｂは、従来の態様で選択したワード線をイネーブル即
ち動作可能状態とさせることにより一行のメモリセルを
選択し、且つ、この例においては、メモリアレイブロッ
ク１０の一側部に沿って位置されている。この例におけ
る列デコーダ２６ａ，２６ｂは、該アドレスの列部分に
従ってセンスアンプ１３により検知されるべき選択され
た行内の８個のメモリセルを選択する。

【００２０】この例に基づくメモリ１においては、メモ
リセルは１６個の主アレイブロック１０₀ 乃至１０₁₅に
グループ化されている。勿論、アレイブロック１０の数
は、メモリ１の所望の機能性に従ってそれぞれの具体的
な実現例により異なることが可能である。このメモリの
１６個の主アレイブロック１０への区画化は、例えばポ
ータブルコンピュータにおいて使用されるような低電力
メモリにおいて特に有益的なものである。なぜならば、
選択されたメモリセルが位置されているブロック１０の
みがサイクル期間中にイネーブル即ち動作可能状態とさ
れることが必要であるに過ぎないからである。この例に
おいては、各主アレイブロック１０は６４個の列を有し
ている。ブロックの選択は、行アドレスビットのうちの
一つ（上側半分か又は下側半分かを表わす）及び列アド
レスビットのうちの４個（選択されるべき１６個の主ア
レイブロック１０のうちの一つを表わす）に基づいて行
なうことが可能である。尚、本願出願人に譲渡されてい
る１９９０年９月２６日付で出願した米国特許出願第５
８８，６０９号に記載される如く、主アレイブロック１
０の間にラッチ型行線リピータを設けることにより活性
電力を更に減少させることが可能である。

【００２１】一方、前記主アレイブロック１０のうちの
一つにおける一つの行の選択は、それに対して動作可能
な主アレイブロック１０を横断して延在する行デコーダ
２４ａ，２４ｂにより発生されるグローバルワード線に
より行なうことが可能である。主アレイブロック１０の
各々におけるメモリセルがそれらのビット線へ接続され
るパスゲートは、この変形配列においては、各行部分に
対しての各主アレイブロック１０内にのみ延在するロー
カルワード線により制御される。この配列においては、
各グローバルワード線とローカルワード線との間に接続
されているパストランジスタは、列アドレスのブロック
部分に基づいてイネーブルされ、従って列アドレスによ
り選択された主アレイブロック１０と関連するローカル
ワード線のみがイネーブルされ、従って各メモリサイク
ルの活性電力散逸を減少させている。この様な配列の一
例は、Ｓａｋｕｒａｉｅｔａｌ．「ダイナミック二
重ワード線を有する低電力４６ナノ秒２５６キロビット
ＣＭＯＳスタチックＲＡＭ（ＡＬｏｗＰｏｗｅｒ
４６ｎｓ２５６ｋｂｉｔＣＭＯＳＳｔａｔｉ
ｃＲＡＭｗｉｔｈＤｙｎａｍｉｃＤｏｕｂｌｅ
ＷｏｒｄＬｉｎｅ）」、ＩＥＥＥ・ジャーナル・オ
ブ・ソリッド・ステート・サーキッツ、Ｖｏｌ．ＳＣ−
１９、Ｎｏ．５（ＩＥＥＥ、１９８４年１０月）、５７
８−５８５頁の文献に記載されている。

【００２２】最も最近のＳＲＡＭ及びＤＲＡＭの場合に
おける如く、メモリ１は、メモリサイクルにおける特定
の点において例えばあるノード（例えば、ビット線）の
プレチャージ及び平衡化などのある程度の動的動作を包
含している。ＳＲＡＭ１におけるサイクルの開始は、ア
ドレス遷移検知（ＡＴＤ）回路２５により行なわれるア
ドレス遷移の検知により発生する。ＡＴＤ回路２５は、
好適にはアドレスバッファ２８の前において（図示した
如く）、アドレス入力端Ａ₀ 乃至Ａ_n の各々へ接続して
おり、且つアドレス入力端Ａ₀ 乃至Ａ_n のうちの何れか
一つ又はそれ以上においての遷移の検知に応答してライ
ンＡＴＤ上にパルスを発生する。この様なパルスは、従
来の態様でメモリ１の内部動作を制御する上で有用なも
のである。ＡＴＤ回路２５及びアドレスバッファ２８の
好適な例は、本願出願人に譲渡されている１９９０年１
０月２２日付で出願された米国特許出願第６０１，２８
７号に記載されている。

【００２３】その他の内部的動作機能は、タイミング・
制御回路２９により制御され、該回路は、ラインＡＴＤ
を介してＡＴＤ回路２５から信号を受取り、且つ、更
に、例えば端子ＣＥにおけるチップイネーブル信号や端
子Ｒ／Ｗにおける読取り／書込み選択信号などの幾つか
の外部的制御信号を受取る。タイミング・制御回路２９
は、従来の態様でメモリ１内の種々の機能を制御するた
めに、これらの入力に基づいて種々の制御信号を発生す
る。図１に示した如く、制御バスＣＢＵＳがセンスアン
プ１３及びデータドライバ１５へ接続しており、その他
の機能は、従来の態様でタイミング・制御回路２９によ
り同様に制御される。尚、図面の簡単化のために、それ
らの接続は図１においては図示していない。

【００２４】この例におけるメモリ１はバイト幅タイプ
のものであり、そうであるから、それは、８個の入力／
出力端子ＤＱ₀ 乃至ＤＱ₇ を有しており、該端子におい
て、読取り動作期間中に出力データが供給され、且つ書
込み動作期間中に入力データが受取られる。入力／出力
回路２０はデータバス２２と端子ＤＱとの間に接続され
ており、且つそれらに接続されている従来の入力バッフ
ァ及び出力バッファを有している。好適なタイプの出力
バッファは、本願出願人に譲渡されている１９９１年１
２月１７日付で出願された米国特許出願（代理人ドケッ
ト番号９１−Ｃ−１１０）に記載されている。

【００２５】主アレイブロック１０₀ 乃至１０₁₅の各々
は、図１に示した如く、対応するグループのセンスアン
プ１３₀ 乃至１３₁₅と関連している。この例において
は、８個の個別的なセンスアンプ１３が各グループのセ
ンスアンプ１３₀ 乃至１３₁₅の中に設けられており、主
アレイブロック１０₀ 乃至１０₁₅の選択された一つから
内部データバス２２を介して送給されるべき８ビットの
各々に対し１個のセンスアンプ１３が設けられている。
データドライバ１５₀ 乃至１５₁₅のグループは、各々、
データ信号を受取るため且つ内部データバス２２を駆動
するために、対応するグループのセンスアンプ１３₀ 乃
至１３₁₅と関連しており、個別的なデータドライバ１５
が、各グループ内の個別的なセンスアンプ１３と関連し
ており、データバス２２における各ライン（線）を駆動
するために１個のデータドライバ１５が設けられてい
る。

【００２６】この例においては、メモリアレイは、更
に、半分ずつに分割されており、即ち主アレイブロック
１０₀ 乃至１０₇ がアレイの半分を構成しており且つ主
アレイブロック１０₈ 乃至１０₁₅が他の半分を構成して
いる。内部データバス２２がこれらのアレイの半分ずつ
の長さ方向に沿って走行しており、且つ図１に示した如
く、それらの半分ずつの間に位置されている。この例に
おいては、データバス２２は８個のデータ導体を有して
おり、各導体は、入力／出力端子ＤＱ₀ 乃至ＤＱ₇ と関
連しており且つ入力／出力回路２０を介してそれへ結合
されている。各個別的なデータ導体は、１６個の主アレ
イブロック１０₀ 乃至１０₁₅の１６個のデータドライバ
グループ１５₀ 乃至１５₁₅の各々における対応するデー
タドライバ１５へ接続している。例えばメモリ１などの
読取り／書込みメモリの場合、従来の態様で、選択した
メモリセルへ書込むべき入力データを送給するために別
個の入力データバスを使用することが可能である。一
方、あるメモリ構成の場合に従来使用されている如く、
データバス２２に沿って入力データを送給させることも
可能である。

【００２７】この例においては、データバス２２は、更
に、好適には、８個のダミーデータ導体を有しており、
その各々は、更に、本願出願人に譲渡されている１９９
１年１２月１７日付で出願した米国特許出願（代理人ド
ケット番号９１−Ｃ−１１１）に記載される如く、電荷
分割によりデータバス２２をプレチャージするために、
１６個の主アレイブロック１０₀ 乃至１０₁₅の１６個の
データドライバグループ１５₀ 乃至１５₁₅の各々におけ
る対応するデータドライバ１５へ接続されている。本明
細書において説明する如く、これらのダミーデータ導体
の各々は、好適には、真データ導体の一つと物理的に類
似しており、好適には、実質的に同一の長さ及び断面積
を有しており、且つ同一の物質から形成されており、且
つ、常に、その真データ導体と相対的に相補的な状態に
維持される。

【００２８】図１と図２とを共に参照して説明すると、
メモリ１は、更に、一対の冗長アレイブロック３０ａ，
３０ｂを有しており、その各々は主アレイブロック１０
のアレイ半分の一方と関連している。図２は、図１に示
したレイアウトと関係なしに、ブロック機能形態でメモ
リ１の冗長性アーキテクチャを示している。この実施例
においては、冗長アレイブロック３０ａは、その中に、
８個の冗長列２５₀ 乃至２５₇ を有しており、その各々
は主アレイブロック１０₀ 乃至１０₇ においてメモリセ
ルが選択されるのと同一の行アドレスに対応する行デコ
ーダ２４ａから発生される行線に従って選択することの
可能なメモリセルを有している。同様に、冗長アレイブ
ロック３０ｂは８個の冗長列２５₈ 乃至２５₁₅をその内
部に有しており、該列の各々は、主アレイブロック１０
₈ 乃至１０₁₅においてメモリセルが選択されるのと同一
の行アドレスに基づいて行デコーダ２４ｂから発生され
る行線に基づいて選択可能なメモリセルを有している。
以下に更に詳細に説明する如く、冗長アレイブロック３
０ａ，３０ｂの各々における８個の冗長列２５の各々
は、そのアレイ半分における主アレイブロック１０のう
ちの何れか一つにおける一つの列を置換させることが可
能であり（即ち、同一の行デコーダ２４ａ，２４ｂから
の行線により選択可能）、且つ入力／出力端子ＤＱのう
ちの何れか一つと関連することが可能である。

【００２９】冗長アレイブロック３０ａ，３０ｂと関連
してそれぞれ冗長列選択ブロック３４ａ，３４ｂが設け
られている。冗長列選択ブロック３４ａ，３４ｂの各々
は、それと関連する冗長アレイブロック３０ａ，３０ｂ
における冗長列２５の各々に対し冗長列デコーダ３６を
有している。各冗長列デコーダ３６は、関連する冗長列
２５が対応する列アドレスを選択することの可能なヒュ
ーズを有しており、バスＣＯＬを介して列アドレスを受
取り、且つそれと関連する冗長列２５へラインＲＣＯＬ
を介して選択信号を送給する。冗長列デコーダ３６ａ，
３６ｂの各々は、更に、行デコーダ２４ａ，２４ｂから
それぞれ行選択線ＩＳＥＬ，ＲＳＥＬを受取り、ライン
ＬＳＥＬ，ＲＳＥＬの各々は、選択された行が行デコー
ダ２４ａ，２４ｂと関連するアレイ半分内に存在するか
否かを表わし、従って最大桁行アドレスビットの状態に
対応している。各冗長列デコーダ３６は、バスＣＯＬ上
の列アドレスがそのヒューズの状態により表わされるア
ドレスと一致し且つそれと関連する行選択線ＩＳＥＬ，
ＲＳＥＬ上の選択信号がそのアレイ半分内の一つの行が
選択されることを表わす場合に、冗長性がイネーブルさ
れると、その出力線ＲＣＯＬ上に選択信号を発生すべく
動作することが可能である。冗長列デコーダ３６の動作
については、以下に更に詳細に説明する。本発明のこの
実施例においては二つの冗長検知／書込み回路２３₀ ，
２３₁ が設けられており、その各々は、読取り動作又は
書込み動作の何れが行なわれるべきかに依存して、冗長
列２５内の選択されたメモリセル内に格納されているデ
ータ状態を検知するかそれにデータを書込むことが可能
である。本発明のこの実施例においては、冗長検知／書
込み回路２３₀ ，２３₁ は、各々、各冗長アレイブロッ
ク３０ａ，３０ｂ内の４個の冗長列３５と関連してお
り、且つ相補的冗長データバス２１によりそれに接続さ
れている。例えば、冗長検知／書込み回路２３₀ は、冗
長アレイブロック３０ａの冗長列３５₄ 乃至３５₇ 及び
冗長アレイブロック３０ｂの冗長列３５₈ 乃至３５₁₁と
関連しており、且つ冗長検知／書込み回路２３₁ は冗長
アレイブロック３０ａの冗長列３５₀ 乃至３５₃ 及び冗
長アレイブロック３０ｂの冗長列３５₁₂乃至３５₁₅と関
連している。各冗長検知／書込み回路２３は、一対の相
補的データ線ＲＳＮを介して検知した（即ち、読取っ
た）データを入力／出力回路２０へ供給し、且つ冗長マ
ルチプレクサブロック３８ａ，３８ｂからそれぞれ一対
の相補線ＲＤ₀ ，ＲＤ₁ 上の入力（即ち、書込み）デー
タを受取る。

【００３０】冗長マルチプレクサブロック３８ａ，３８
ｂは、各々、各入力／出力端子ＤＱと一つずつ関連した
８個の冗長マルチプレクサ３９を有しており、冗長マル
チプレクサブロック３８ａは冗長検知／書込み回路２３
₁ と関連しており、且つ冗長マルチプレクサブロック３
８ｂは冗長検知／書込み回路２３₀ と関連している。各
冗長マルチプレクサ３９は、それと関連する冗長検知／
書込み回路２３と関連する冗長列デコーダ３６により発
生される全ての８個の冗長列選択信号ＲＣＯＬを受取
る。この例においては、冗長マルチプレクサブロック３
８ａは冗長列選択信号ＲＣＯＬ₀ 乃至ＲＣＯＬ₃ 及びＲ
ＣＯＬ₁₂乃至ＲＣＯＬ₁₅を受取り、一方冗長マルチプレ
クサブロック３８ｂは冗長列選択信号ＲＣＯＬ₄ 乃至Ｒ
ＣＯＬ₁₁を受取る。冗長マルチプレクサ３９の各々は、
その受取った冗長列選択信号ＲＣＯＬのうちのどの一つ
（又はそれ以上のもの）がそれと関連する入力／出力端
子ＤＱに対応するかを決定するヒューズを有しており、
且つその関連する冗長検知／書込み回路２３の出力をそ
の出力線ＲＳＥＬ上の信号によりそれと関連する入力／
出力端子ＤＱ用のドライバへ供給し、更に、各冗長マル
チプレクサ３９は、更に、その中において開放状態とさ
れたヒューズに従って、差動入力データ線ＤＴ，ＤＣを
それと関連する冗長検知／書込み回路２３へ結合させ
る。

【００３１】一例として、冗長マルチプレクサ３９ａ₀
は冗長検知／書込み回路２３₁ 及び入力／出力端子ＤＱ
₀ と関連している。冗長マルチプレクサは冗長列選択ブ
ロック３４ａにおける冗長列デコーダ３６₀ 乃至３６₃
から冗長列選択信号ＲＣＯＬ₀ 乃至ＲＣＯＬ₃ を受取
り、且つ冗長列選択ブロック３４ｂ内の冗長列デコーダ
３６₁₂乃至３６₁₅から冗長列選択信号ＲＣＯＬ₁₂乃至Ｒ
ＣＯＬ₁₅を受取る。更に詳細に後述する如く、冗長マル
チプレクサ３９ａ₀ 内のヒューズは、冗長マルチプレク
サ３９ａ₀ 内のヒューズパターンと一致する冗長列選択
信号ＲＣＯＬ_n のうちの一つを受取ると、ラインＲＳＥ
Ｌ１₀ 上に活性信号を発生する冗長列選択信号ＲＣＯＬ
₀ 乃至ＲＣＯＬ₃ 及びＲＣＯＬ₁₂乃至ＲＣＯＬ₁₅のうち
の一つ（又はそれ以上のもの）を選択する。このこと
は、入力／出力回路２０をして入力／出力端子ＤＱ₀ を
冗長検知／書込み回路２３₁ へ結合させ、従って、適宜
の冗長列デコーダ３６_n により選択される一致する冗長
列３５_n へ結合させるものであって、データバス２２へ
結合させ従って主アレイブロック１０内の選択されたメ
モリセルへ結合させるものではない。

【００３２】本発明のこの実施例においては、冗長マル
チプレクサ３９は、更に、その内部のヒューズの状態及
びラインＲＣＯＬ上の冗長列選択信号に応答して、適宜
の入力／出力端子ＤＱからの入力データを相補線ＲＤ
₀ ，ＲＤ₁ のそれぞれの上の検知／書込み回路２３₀ ，
２３₁ へ供給する。

【００３３】次に、図３を参照して、本発明の好適実施
例として構成した冗長列３５の構成及び動作の一例につ
いて説明する。図３に示した冗長列３５₀ ，３５₁ は、
本願出願人に譲渡されている１９９０年１２月１４日付
で出願した米国特許出願第６２７，４０３号に記載され
ているものと同様の構成である。図３に示した如く、冗
長列３５₀ ，３５₁ はＳＲＡＭに対する従来の態様で構
成されており、主アレイブロック１０（及び、勿論、冗
長列３５の他のもの）における列は同様に構成されてい
る。冗長列３５₀ は、この実施例においては、２５６個
のメモリセル４０を有しており、その各々は、パスゲー
ト３１により差動ビット線ＲＢＬＴ₀ 及びＲＢＬＣ₀
（それぞれ、真及び補元）へ接続可能であり、２５６個
のメモリセル４０の各々に対するパスゲート３１は関連
する局所的なローカル行線ＲＬにより制御され、従って
２５６個のローカルな行線ＲＬのうちの一つをイネーブ
ルさせること即ち動作可能状態とさせることは、冗長列
３５₀ 内の一つのみのメモリセル４０に対するパスゲー
ト３１をビット線ＲＢＬＴ₀ 及びＲＢＬＣ₀ へ接続させ
る。ローカルな行線ＲＬは図３に示した冗長列３５₀ ，
３５₁ に対して共通であり、且つ冗長列アレイブロック
３０ａ内の全ての冗長列３５に対して共通的なものであ
る。

【００３４】冗長列３５₀ 内のビット線ＲＢＬＴ₀ 及び
ＲＢＬＣ₀ は、各々、Ｐチャンネルトランジスタ４９の
ドレインへ接続しており、トランジスタ４９のソースは
プレチャージ電圧へ接続されており、尚この場合にはプ
レチャージ電圧はＶ_ccであり、且つトランジスタ４９の
ゲートはラインＲＣＯＬＣ₀ により制御され、それは、
以下に説明する如く、冗長列３５₀ と関連する冗長列デ
コーダ３６₀ により発生される。トランジスタ４９は、
冗長列３５₀ が選択されない場合に発生するラインＲＣ
ＯＬＣ₀ が低論理レベルにある場合に、ビット線ＲＢＬ
Ｔ₀ 及びＲＢＬＣ₀ をプレチャージする。Ｐチャンネル
平衡化トランジスタ４４は、そのソース−ドレイン経路
をビット線ＲＢＬＴ₀ とＲＢＬＣ₀ との間に接続してお
り、そのゲートをラインＲＣＯＬＣ₀ へ接続しており、
従って、ラインＲＣＯＬＣ₀ が低状態にある間（即ち、
トランジスタ４９を介してのプレチャージ期間中）、ビ
ット線ＲＢＬＴ₀ 及びＲＢＬＣ₀ は同一の電圧（この場
合にはＶ_cc）へ平衡化される。逆に、冗長列３５₀ が選
択されるべき場合には、ラインＲＣＯＬＣ₀ が低状態へ
移行することにより表わされ、プレチャージトランジス
タ４９及び平衡化トランジスタ４４はターンオフし、選
択されたメモリセル４０がパスゲート３１を介して差動
信号をビット線ＲＢＬＴ₀ ，ＲＢＬＣ₀ 上へ供給するこ
とを可能とする。

【００３５】ビット線ＲＢＬＴ₀ 及びＲＢＬＣ₀ は、そ
れぞれ、パスゲート４６Ｔ，４６Ｃへ接続しており、そ
れは、ビット線ＲＢＬＴ₀ 及びＲＢＬＣ₀ の冗長データ
バス２１への結合を制御し、従ってそれと関連する冗長
検知／書込み回路２３₁ への結合を制御する。パスゲー
ト４６Ｔ，４６Ｃの各々は、並列接続されたＮチャンネ
ル及びＰチャンネルトランジスタを有しており、Ｎチャ
ンネルトランジスタのゲートはラインＲＣＯＬＴ₀ によ
り制御され且つＰチャンネルトランジスタのゲートはラ
インＲＣＯＬＣ₀ により制御される。冗長列３５₀ が選
択されるべき場合には、それと関連する冗長列デコーダ
３６₀ がラインＲＣＯＬＴ₀ を高状態へ駆動し且つライ
ンＲＣＯＬＣ₀ を低状態へ駆動する。従って、パスゲー
ト４６Ｔ，４６Ｃは、ビット線ＲＢＬＴ₀ ，ＲＢＬＣ₀
をそれぞれ冗長データバス線２１Ｔ，２１Ｃへ接続さ
せ、選択したメモリセル４０を、この場合には、それら
の間でデータを通信するために、冗長検知／書込み回路
２３₁ と通信状態とさせる。この実施例においては、メ
モリ１へ供給される列アドレスが冗長列３５₀ により置
換されるべき列のアドレスと一致しない場合には、それ
と関連する冗長列デコーダ３６₀ がラインＲＣＯＬＣ₀
を高状態へ駆動し且つラインＲＣＯＬＴ₀ を低状態へ駆
動する。ラインＲＣＯＬＣ₀ が高状態となることに応答
して、ビット線ＲＢＬＴ₀ は冗長データバス２１へ接続
されることはなく、且つプレチャージトランジスタ４９
及び平衡化トランジスタ４４はターンオンされる。

【００３６】次に、図４を参照して、読取り経路と書込
み経路の両方を具備する冗長検知／書込み回路２３の一
例の構成について説明する。冗長検知／書込み回路２３
のこの実施例の構成及び動作に関してのさらなる詳細は
上述した米国特許出願第６２７，４０３号に記載されて
いる。勿論、図４に示したものの代わりにその他の従来
のセンスアンプ及び書込みドライバ構成のものを使用す
ることが可能であり、冗長検知／書込み回路２３のこの
実施例はここにおいては単に例示的なものとして示すも
のに過ぎないことを理解すべきである。

【００３７】差動冗長データバス線２１Ｔ，２１Ｃは、
各々、Ｐチャンネルプレチャージトランジスタ４２のド
レインへ接続しており、トランジスタ４２のソースは、
両方とも、この場合にはＶ_ccである冗長データバス線２
１Ｔ，２１Ｃ用のプレチャージ電圧へ接続されている。
冗長データバス線２１Ｔ，２１Ｃは、更に、Ｐチャンネ
ル平衡化トランジスタ４１により互いに接続されてい
る。トランジスタ４１及び４２のゲートはラインＩＯＥ
Ｑ_へ接続しており、それはＡＴＤ回路２５により検知
されるアドレス遷移に応答して、又はそれに応答して平
衡化が所望されるサイクル期間中のその他のイベントに
応答して、タイミング・制御回路２９により発生され
る。

【００３８】冗長検知／書込み回路２３₁ の読取り側に
関しては、冗長データバス線２１Ｔ，２１Ｃは、各々、
Ｐチャンネルパストランジスタ４３へ接続しており、該
トランジスタのゲートはラインＩＳＯ上の分離信号によ
り制御される。従って、冗長データバス線２１Ｔ，２１
Ｃは、ラインＩＳＯが高論理レベルにあることにより読
取り回路から分離され、且つラインＩＳＯが低論理レベ
ルにあることによりそれへ接続させることが可能であ
る。冗長データバス線２１Ｔ，２１Ｃからのパストラン
ジスタ４３の両側における相補線は、図４においては、
それぞれ、検知ノードＲＳＮＴ及びＲＳＮＣとして示さ
れている。図１及び２に示した如く、検知ノードＲＳＮ
Ｔ，ＲＳＮＣは冗長センスアンプ２３₀ ，２３₁ の各々
から入力／出力回路２０へ通信される。

【００３９】検知ノードＲＳＮＴ及びＲＳＮＣは、更
に、好適には、サイクルの適宜の部分においてプレチャ
ージされ且つ平衡化される。なぜならば、冗長検知／書
込み回路２３₁ 内のセンスアンプ４８は、以下に説明す
る如く、動的態様で動作するからである。Ｐチャンネル
プレチャージトランジスタ４６の各々は、それらのソー
ス−ドレイン経路をＶ_ccと検知ノードＲＳＮＴ及びＲＳ
ＮＣのそれぞれの間に接続している。平衡化トランジス
タ４５はＰチャンネルトランジスタであり、そのソース
−ドレイン経路を検知ノードＲＳＮＴとＲＳＮＣとの間
に接続している。トランジスタ４５及び４６のゲートは
ラインＲＳＡＥＱ_により制御され、それは、低論理レ
ベルにある場合に、ビット線ＲＢＬＴ，ＲＢＬＣ及び冗
長データバス線２１Ｔ，２１Ｃに関して上述したのと同
様の態様で、検知ノードＲＳＮＴ及びＲＳＮＣをプレチ
ャージし且つ平衡化させる。

【００４０】センスアンプ４８は従来のＣＭＯＳラッチ
であり、それはその中に設けられた交差結合されたイン
バータから構成されており、該交差結合されたラッチの
入力端及び出力端は従来の態様で検知ノードＲＳＮＴ及
びＲＳＮＣへ接続されている。Ｎチャンネルプルダウン
トランジスタ４７は、そのソース−ドレイン経路をセン
スアンプ４８内のＮチャンネルトランジスタのソースと
接地との間に接続しており、且つそのゲートはラインＲ
ＳＣＬＫ₁ により制御される。

【００４１】プルダウントランジスタ４７は、センスア
ンプ４８の動的制御を与え、従ってセンスノードＲＳＮ
Ｔ及びＲＳＮＣの検知動作は動的態様で実施される。ダ
イナミックＲＡＭにおいて公知の如く、この構成におい
ての動的検知動作は、パストランジスタ４３が検知ノー
ドＲＳＮＴ及びＲＳＮＣをそれぞれ入力／出力線２１Ｔ
及び２１Ｃへ接続する時にトランジスタ４７が初期的に
オフの状態で制御され、このサイクルの部分の期間中
に、センスアンプ４８は検知ノードＲＳＮＴとＲＳＮＣ
との間に小さな差電圧が提供される。この小さな差電圧
を発生した後に、ラインＲＳＣＬＫ₁ が高状態へ駆動さ
れ、従ってセンスアンプ４８内のプルダウントランジス
タのソースは接地へプルされる。このことは、センスア
ンプ４８をしてセンスノードＲＳＮＴ及びＲＳＮＣ上に
大きな差信号を発生させ、且つ検知ノードＲＳＮＴ及び
ＲＳＮＣの検知された状態をラッチする。

【００４２】以下に更に詳細に説明する如く、本発明の
この実施例において、制御信号ＲＳＣＬＫ₁ が制御さ
れ、従って両方の冗長検知／書込み回路２３がイネーブ
ルされてアドレス値に関係なく各サイクルの開始時に検
知を行なうことが望ましい。メモリ１により受取られ且
つデコードされたアドレスがそれと関連する冗長列３５
の一つにより置換されるべき列の何れとも対応しない場
合には、制御信号ＩＳＯ，ＲＳＡＥＱ_，ＲＳＣＬＫ₁
は、好適には、冗長検知／書込み回路２３をディスエー
ブルさせるべく制御される。この様に、冗長検知／書込
み回路２３のイネーブル動作はアドレスに依存するもの
ではないので、冗長列３５内のメモリセル４０に対する
アクセス時間は、冗長列デコーダ３６の付加的なデコー
ド動作により主アレイブロック１０内のメモリセルへの
アクセスと比較して遅滞化されることはない。ディスエ
ーブル即ち動作不能状態とされると（即ち、ラインＩＳ
Ｏを高状態に維持し且つラインＲＳＡＥＱ_及びＲＳＣ
ＬＫ₁ を低状態へ維持することにより）、検知／書込み
回路２３内の検知ノードＲＳＮＴ及びＲＳＮＣは平衡化
され且つＶ_ccへプレチャージされたままとなる。

【００４３】冗長検知／書込み回路２３₁ 内の書込み回
路５４は、図１及び２に関して上述した如く、冗長マル
チプレクサ３０ａ，３０ｂからラインＲＤＴ，ＲＤＣ上
の入力データを受取り、且つ、更に、タイミング・制御
回路２９からの書込み制御信号ＷＲＳＥＬを受取る。上
述した如く、書込み動作期間中、ラインＩＳＯは高状態
へ駆動され、従ってトランジスタ４３はオフであり、従
って冗長データバス線２１上に供給される入力データは
センスアンプ４８により検知されることはない。書込み
回路５４は、ラインＷＲＳＥＬによりイネーブルされる
場合に、ラインＲＤＴ，ＲＤＣ上の差動データに対応し
て冗長データバス線２１Ｔ，２１Ｃ上の差動信号を提供
するために従来の書込みドライバを有している。上述し
た米国特許出願第６２７，４０３号はこの様な書込み回
路の好適な実施例について記載している。

【００４４】次に、図５を参照して、冗長列デコーダ３
６のうちの一つの構成について詳細に説明する。冗長列
デコーダ３６₀ が図５に示されており且つ一例として以
下に説明するが、冗長列デコーダ３６₁ 乃至３６₁₅は、
勿論、同様に構成されているものである。上述した如
く、冗長列デコーダ３６の各々は、ヒューズを有してお
り、それにより、冗長がそれと関連する冗長列３５に対
してイネーブルされ、且つそれにより、その際に置換さ
れるべき主列の列アドレスが特定される。本発明のこの
実施例においては、該ヒューズは、好適には、例えばポ
リシリコンヒューズなどの従来のヒューズであり、且
つ、好適には、レーザ、電気的なオーバーストレス又は
その他の従来の技術により開放状態とさせるものである
ことが望ましい。勿論、その他のタイプのヒューズ、及
びアンチヒューズ及びその他の永久的にプログラム即ち
書込み可能な選択技術をこの様なヒューズに対する別の
実施形態として使用することが可能である。

【００４５】本発明の好適実施例によれば、冗長列デコ
ーダ３６₀ はブロック選択部５０₀及び列選択部５２₀
を有している。列選択部５２₀ は、ラインＣＡＴ，ＣＡ
Ｃを介して、真及び補元信号を受取り、それらは、この
実施例においては、アドレスバッファ２８により受取ら
れるアドレスの４個の最小桁列アドレスビットに対応し
ている。そのうちの３個の最大桁列アドレスビットＣＡ
₄ 乃至ＣＡ₆ は、バッファした後に、８個の主アレイブ
ロック１０₀ 乃至１０₇ のうちの一つを選択するために
使用されるのと同様の態様で、列プレデコーダ５６（例
えば、列デコーダ２６ａ，２６ｂ内に位置されている）
によりデコードされる。この特定の冗長列デコーダ３６
₀ の例は３個の最大桁列アドレスビットに対しプレデコ
ードされた信号を使用して列アドレスをデコードするも
のであるが、勿論、本発明の技術的範囲を逸脱すること
なしにその他の変形例を使用することも可能である。し
かしながら、最良の効率を得るためには、冗長列デコー
ド動作が主アレイブロック１０内の列をデコードする場
合に使用されるものと一致するものであることが望まし
い。この実施例においては、各主アレイブロック１０が
１２８個の列（それらのうちの８個は各列アドレス値に
よりアクセスされる）を有しているので、各主アレイブ
ロック１０内には１６個の列アドレスが位置されてい
る。従って、冗長列デコーダ３６の各々は、更に、１対
１６列選択部分５２を有するものであり、従ってバスＢ
ＬＫ内のブロック選択線を直接的に使用可能であること
が望ましい。

【００４６】本発明のこの実施例においては、列プレデ
コーダ５６からの出力は６個のブロック選択線ＢＺ０乃
至ＢＺ５を有しており、それらはバスＢＬＫを介してブ
ロック選択部５０₀ へ供給される。８個のブロックのう
ちの一つの選択は、ブロック線ＢＺ４又はＢＺ５の何れ
かが高状態で四つのブロック選択線ＢＺ０乃至ＢＺ３の
うちの一つが高状態である組合わせにより行なわれる。
これら８個のブロックは以下の表１の真理値表に従って
選択される。

【００４７】表１ブロックＢＺ５ＢＺ４ＢＺ３ＢＺ２ＢＺ１ＢＺ０００１０００１１０１００１０２０１０１００３０１１０００４１００００１５１０００１０６１００１００７１０１０００この様なデコード動作は、当業者により容易に拡張する
ことが可能である。例えば、付加的な列アドレスビット
をプレデコードすることによりアレイ半分毎に１６個の
ブロックを補足することが可能であり、その結果二つの
付加的な線ＢＺ６，ＢＺ７が得られ、従って１６個のブ
ロックのうちの一つは、ラインＢＺ４乃至ＢＺ７のうち
の一つが高状態でありラインＢＺ０乃至ＢＺ３のうちの
一つが高状態である組合わせにより選択される。勿論、
当業者にとって明らかなその他の従来のプレデコード技
術を使用することも可能である。

【００４８】図５に示したブロック選択部５０₀ は、そ
れと関連する冗長列３５₀ を主アレイブロック１０内の
列と置換させるべきイベントにおいてその動作をイネー
ブルさせ且つそうでない場合にはその動作をディスエー
ブルさせるイネーブル回路５５を有している。イネーブ
ル回路５５ｂは、Ｖ_ccとＮチャンネルトランジスタ５２
のドレインとの間に接続したヒューズ５１を有してお
り、トランジスタ５２のソースは接地へ接続している。
トランジスタ５２のドレインはインバータ５３の入力端
へ接続しており、該インバータはその出力端においてラ
インＲＥＮＴを駆動する。インバータ５３の出力端は、
更に、トランジスタ５２のゲートへ接続すると共にイン
バータ５７の入力端へ接続しており、尚インバータ５７
はその出力端においてラインＲＥＮＣを駆動する。従っ
て、ヒューズ５１が不変のままである場合（即ち、冗長
がイネーブルされない場合）、Ｖ_ccがインバータ５３の
入力端へ供給され、該インバータはその出力端において
ラインＲＥＮＴ上に低論理レベルを供給し、トランジス
タ５２をオフ状態に維持し、ラインＲＥＮＣはインバー
タ５７により高状態へ駆動される。ヒューズ５１が開放
状態とされると（即ち、冗長がイネーブルされる場
合）、トランジスタ５２は究極的にターンオンする。な
ぜならば、インバータ５３への入力がトランジスタ５２
を介しての接合リークにより接地へリークするからであ
る。次いで、ラインＲＥＮＴにおいて高論理レベルが表
われ、トランジスタ５２をオン状態に維持し且つインバ
ータ５３の入力端を接地状態に維持し、且つラインＲＥ
ＮＣを介してインバータ５７の出力端において低論理レ
ベルを駆動する。

【００４９】イネーブル回路５５ｂからのラインＲＥＮ
Ｔ、ＲＥＮＣは、ブロック選択部５０₀ 内の複数個のパ
スゲート６１へ接続しており、パスゲート６１の各々は
並列なＮチャンネル及びＰチャンネルトランジスタを有
している。Ｎチャンネルトランジスタの各々のゲートは
ラインＲＥＮＴを受取り且つＰチャンネルトランジスタ
の各々のゲートはラインＲＥＮＣを受取る。パスゲート
６１の各々は、一方の側において、列プレデコーダ５６
からのラインＢＬＫのブロック線のうちの一つを受取
り、且つその他方の側においてヒューズ６２へ接続して
いる。ブロック選択線ＢＺ０乃至ＢＺ３と関連する４個
のヒューズ６２はノードＭＬにおいて共通接続されてお
り、該ノードはＮＡＮＤゲート７４の第一入力端へ接続
している。プルダウンＮチャンネルトランジスタ６６
は、そのソース／ドレイン経路をノードＭＬと接地との
間に接続しており、且つそのゲートはラインＲＥＮＣに
より制御され、従ってトランジスタ６６は、冗長がイネ
ーブルされない場合にはオンであり、且つ従ってトラン
ジスタ６６は、冗長がイネーブルされる場合にはオフで
ある。ブロック選択線ＢＺ４，ＢＺ５と関連する２個の
ヒューズ６２はノードＭＨにおいて共通接続されており
且つＮＡＮＤゲート７４の第二入力端へ接続しており、
Ｎチャンネルトランジスタ６８は、同様に、ノードＭＨ
と接地との間に接続しており、そのゲートはトランジス
タ６６におけるのと同一の態様でラインＲＥＮＣにより
制御される。

【００５０】ＮＡＮＤゲート７４の出力端は、それぞ
れ、２個及び３個のインバータ７５を介して、ラインＲ
ＣＯＬＣ₀ ，ＲＣＯＬＴ₀ 上に信号を供給し、それらは
上述した如くに冗長列３５₀ へ送給される。従って、本
発明のこの実施例においては、冗長列３５₀ は、ＮＡＮ
Ｄゲート７４の出力が低状態である場合にのみ選択さ
れ、そのことは、それに対する全ての３個の入力（即
ち、ノードＭＨ，ＭＬ，ＲＤＳＥＬ）が高状態である場
合にのみ発生する。

【００５１】ラインＲＤＳＥＬ上のＮＡＮＤゲート７４
の第三入力は列選択部５２₀ 内のＮＯＲゲート７２によ
り発生される。ＮＯＲゲート７２はＮＡＮＤゲート７０
からラインＮＤＯＵＴを介して入力を受取り、更に、行
デコーダ２４ａからラインＬＳＥＬＣを介して入力を受
取り（冗長列デコーダ３６₀ と関連するアレイ半分内に
おける一つの行が選択されていることを低論理レベルで
表わしている）、且つラインＣＥＣを介して入力を受取
る（それが低論理レベルにあることによりメモリ１がイ
ネーブルされていることを表わす）。

【００５２】列選択部５２₀ は、同様に、イネーブル回
路５５ｃを有しており、それはイネーブル回路５５ｂと
同様に構成されると共に動作し、即ち上述した如くにラ
インＲＥＮＴ，ＲＥＮＣ上に信号を発生する。列選択部
５２₀ は、バスＣＯＬ（図１及び２参照）から８本のラ
インを受取り、該バスを介して四つの最小桁列アドレス
ビットＣＡ₀ 乃至ＣＡ₄ の各々に対する真及び補元信号
が送給される。バスＣＯＬからのラインの各々はパスゲ
ート６１の一方の側へ接続され、且つヒューズ６２へ接
続され、パスゲート６１は上述したブロック選択部５０
₀ 内におけるのと同様の態様で、ラインＲＥＮＴ，ＲＥ
ＮＣへ接続されると共にそれらにより制御される。

【００５３】列選択部５２₀ において、同一のアドレス
ビットに対する真及び補元線ＣＡＴ，ＣＡＣと関連する
一対のヒューズ６２は共通接続され且つＮＡＮＤゲート
７０の入力端へ接続されている。例えば、真及び補元列
アドレス線ＣＡＴ₃ ，ＣＡＣ₃ は、それぞれ、パスゲー
ト６１及びヒューズ６２を介して、共通ノードＭ３へ及
びＮＡＮＤゲート７０の入力端へ接続している。Ｎチャ
ンネルプルダウントランジスタ６４₃ は、そのソース／
ドレイン経路をノードＭ３と接地との間に接続してお
り、且つそのゲートをラインＲＥＮＣへ接続しており、
従って、冗長がイネーブルされない場合には、トランジ
スタ６４₃ はターンオンされ、且つ冗長がイネーブルさ
れる場合にはトランジスタ６４₃ がターンオフされる。
ノードＭ０乃至Ｍ２は、更に、ＮＡＮＤゲート７０へ入
力を供給し、且つ、各々は、それらの真及び補元列アド
レス信号にそれぞれ関連する一対のヒューズ６２へ接続
している。以下の説明から明らかになる如く、冗長列３
５₀ の選択は、ノードＭ０乃至Ｍ３の３個の全てが高状
態であることを必要とし、従って、ＮＡＮＤゲート７０
の出力が低状態である場合に、ＮＯＲゲート７２の出力
端を高状態へイネーブルさせ、ＮＡＮＤゲート７４の出
力端を低状態へイネーブルさせる。

【００５４】本発明のこの実施例に基づく冗長列デコー
ダ３６₀ の動作について詳細に説明する。最初に注意す
べきことであるが、冗長列３５のうちの一つを使用する
ことは、全ての冗長列３５の使用を必要とするものでは
ない。なぜならば、列デコーダ３６は、その中のイネー
ブル回路５５ｂ，５５ｃにより個別的にイネーブルされ
るからである。この実施例において、冗長列３５₀ が主
列を置換させるべきでない場合には、イネーブル回路５
５ｂ，５５ｃ内のヒューズ５１は、両方とも、不変のま
まである。上述した如く、このことは、イネーブル回路
５５ｂ，５５ｃの各々の出力端においてラインＲＥＮＴ
を強制的に低状態とさせ、全てのパスゲート６１をオフ
状態に維持する。トランジスタ６４₀ 乃至６４₃ ，６
６，６８は、全て、オン状態に維持され、ＮＡＮＤゲー
ト７０，７４の両方の出力端を高状態とさせる。ＮＡＮ
Ｄゲート７４の出力端における高レベルは、ラインＲＣ
ＯＬＣ₀ を介して高レベルとして且つラインＲＣＯＬＴ
₀ を介して低レベルとして冗長列３５₀ へ送給され、そ
の中のパスゲート４６Ｔ，４６Ｃをターンオフし（図３
参照）、且つ冗長列３５₀を分離してアクセスされない
ようにする。

【００５５】冗長列３５₀ が主アレイブロック１０のう
ちの一つにおける主列を置換させるべきである場合に
は、冗長列デコーダ３６内の選択されたヒューズが、例
えば、レーザビームにより開放状態とされる。置換され
るべきアドレスに拘らずに、両方のイネーブル回路５５
ｂ，５５ｃにおけるヒューズ５１が開放状態とされ、各
々においてラインＲＥＮＴを高状態とさせ且つラインＲ
ＥＮＣを低状態とさせ、全てのパスゲート６１をターン
オンし且つ全てのトランジスタ６４₀ 乃至６４_３，６
６，６８をターンオフさせる。列選択部５２_０及びブ
ロック選択部５２₀ がイネーブルされて、入力される列
アドレス値をヒューズ６２を焼切することにより特定さ
れる値と比較する。

【００５６】置換されるべき列のアドレスが、置換され
るべき列のアドレスの４個の最小桁ビットに対応するこ
とのないヒューズ６２を焼切することにより列選択部５
２₀内にプログラム即ち格納される。例えば、置換され
るべき列のアドレスの４個の最小桁ビットが０１１０
（それぞれ、アドレスＣＡ₃ ，ＣＡ₂ ，ＣＡ₁ ，Ｃ
Ａ₀）である場合には、ラインＣＡＴ₃ ，ＣＡＣ₂ ，Ｃ
ＡＣ₁ ，ＣＡＴ₀ と関連するヒューズ６２が開放状態と
される。この列アドレスの４個の最小桁ビットが０１１
０である場合にのみ、全てのノードＭ０乃至Ｍ３が高状
態であり、且つＮＡＮＤゲート７０の出力が低状態であ
る。上述した如く、ＮＡＮＤゲート７０の出力は、冗長
列３５₀ が選択されるためには低状態でなければならな
い。その他の何れの４ビットの値は、ノードＭ０乃至Ｍ
３のうちの少なくとも一つを低状態とさせ、ＮＡＮＤゲ
ート７０の出力を高状態とさせ、冗長列３５₀ の選択を
阻止する。

【００５７】ブロックデコード部５０₀は、イネーブル
回路５５ｂ内のヒューズ５１を開放させることにより且
つ冗長列３５₀ により置換されるべき列の所望のブロッ
ク選択コードに対応することのないヒューズを開放状態
とさせることにより同様にプログラムされる。例えば、
置換されるべき列が主アレイブロック１０₃ であり０１
１０００のブロック選択コードに対応する場合（表１参
照）、ブロック選択線ＢＺ５，ＢＺ２，ＢＺ１，ＢＺ０
に対応するヒューズ６２が開放状態とされる。その結
果、ノードＭＨ及びＭＬは両方とも高状態であり、その
列アドレスが主アレイブロック１０₃ に対応する場合に
のみ冗長列３５₀ の選択を可能とし、その場合に、ライ
ンＢＺ３及びＢＺ４は両方とも高レベルにある。

【００５８】メモリ１により受取られた列アドレスが冗
長列デコーダ３６₀ 内のヒューズ６２によりプログラム
されているブロック及び列アドレスに対応し、且つメモ
リ１により受取られた行アドレスが冗長列３５₀ により
貢献されるアレイの半分と関連するもののうちの一つ
（ＮＯＲゲート７２へ供給されるラインＬＳＥＬＣが低
状態）である場合には、ＮＡＮＤゲート７４への全ての
入力は高論理レベルにある。従って、ＮＡＮＤゲート７
４は、ラインＲＣＯＬＴ₀ 上に高論理レベルを供給し且
つラインＲＣＯＬＣ₀ 上に低論理レベルを供給し、冗長
列３５₀ に対するパスゲート４６Ｔ，４６Ｃをターンオ
ンし、且つ受取った行アドレスに対応してその中のメモ
リセル４０へのアクセスを可能とする。

【００５９】従って、冗長列デコーダ３６₀ 内のヒュー
ズ５１，６２のプログラミングは、それと関連する冗長
列３５₀ により置換されるべき列を決定する。冗長列デ
コーダ３６の各々が同様に構成されているので、このメ
モリ１の実施例においては、メモリ１の各メモリ半分に
おける最大で８個の冗長列３５が、置換されるべき列が
位置されている主アレイブロック１０に拘らず、一つの
列を置換させるためにプログラムすることが可能であ
る。その結果、本発明により提供される列冗長性アーキ
テクチャは、列の置換における柔軟性を与え、従って比
較的少ない数の列に対して高いレベルの修復可能性を提
供している。

【００６０】冗長列デコーダ３６のこの構成は、特に、
行及び列の両方にとって、従来の冗長デコーダと比較し
て有益的なものである。従来の冗長デコーダは、デコー
ダ内の真及び補元アドレス対の各々に対して、上述した
如きイネーブル回路５５などのインバータ回路を有して
おり、且つ、例えば回路５５などのイネーブル回路を有
しており、この様な従来のデコーダにおいては、例えば
ＮＡＮＤなどの論理ゲートが真／補元アドレス線の各々
から、且つイネーブル回路自身から入力を受取ってい
た。これと対照的に、パスゲート６１は、イネーブル回
路５５により制御され、従って出力論理ゲート（即ち、
ＮＡＮＤ７０，７４）の入力端は、イネーブル回路へ接
続することは必要ではない。このことは、内部ＮＡＮＤ
スタック即ち積層体から直列装置のうちの一つを取除い
ており、従ってスイッチング速度を改善している。

【００６１】更に、本発明のこの実施例に基づく冗長列
デコーダ３６は、真及び補元アドレス線に対して減少さ
れ且つよりバランスされた負荷を提供する。例えば、冗
長がイネーブルされない場合には、全てのパスゲート６
１はターンオフされ、真及び補元アドレス線は、負荷と
して、ターンオフされたトランジスタの接合容量を有す
るものに過ぎず、従来のデコーダにおいては、真／補元
アドレス線対の一つは、接合容量のみならず、パスゲー
トの導通状態にあるゲート容量＋下流側の論理ゲートの
ゲート容量が関与し、従ってその負荷は、その相補的な
対となる線より一層大きく且つアンバランスしたものと
なる。従って、メモリ１の性能は、本明細書に記載した
冗長デコーダにより改善され、特にその修復されていな
い状態において改良されている。

【００６２】冗長列デコーダ３６は、更に、従来の冗長
デコーダよりも少ない数のトランジスタで実現すること
が可能である。この様な構成はより多くのヒューズの犠
牲において達成されるが、本発明に基づく冗長列デコー
ダ３６に対して必要とされるレイアウト面積は、ほとん
どの適用における従来のデコーダのものから減少された
ものである。更に、本発明のこの実施例に基づく場合に
はより多くのヒューズが必要であるが、各場合において
焼切されるヒューズの最悪の場合の数は同じであり、従
って、本発明によりテスト時間のペナルティが課される
ことはない。

【００６３】勿論、冗長行が設けられる場合に、本発明
に基づいて冗長列デコーダ３６として冗長行デコーダを
同様に構成することが可能である。更に、上述した説明
から明らかな如く、本発明のこの実施例に基づく冗長デ
コーダ技術は、真／補元アドレスライン対と共に、且つ
プレデコードした選択線と共に（ブロック選択部５０₀
の場合における如く）使用することが可能である。

【００６４】上述した如く、二つの検知／書込み回路２
３が、任意のアクセスにおいて冗長列３５に対して使用
可能である（各アレイ半分における四つの冗長列３５は
検知／書込み回路２３の各々に割当てられている）。こ
のことは、同一のアレイ半分における二つの冗長列デコ
ーダ３６を同一の列アドレスでプログラム即ち書込むこ
とを可能としており、その場合に同一のアクセスで冗長
列３５のうちの二つをアクセスすることを可能とする。
なぜならば、本発明は、各プログラムした冗長列デコー
ダに対し、冗長検知／書込み回路２３の各々が割当てら
れるべきどの入力／出力端子ＤＱの選択を可能とするか
らである。このことは、冗長マルチプレクサ３９により
達成され、その一例を図６に示してある。

【００６５】図６における冗長マルチプレクサ３９ａ₀
は、図１及び２の冗長マルチプレクサブロック３８ａ内
の冗長マルチプレクサ３９ａのうちの一つである。従っ
て、冗長マルチプレクサ３９ａ₀ は冗長検知／書込み回
路２３₁ と関連しており且つ冗長検知／書込み回路２３
₀ とは関連しておらず、且つ冗長検知／書込み回路２３
₁ により検知されるか又はそれに対して書込みが行なわ
れる冗長列３５と関連している。従って、図６の冗長マ
ルチプレクサ３９ａ₀ は、入力として、冗長列選択ブロ
ック３４ａ内の冗長列デコーダ３６₀ 乃至３６₃ から冗
長列選択線ＲＣＯＬＴ₀ 乃至ＲＣＯＬＴ₃ を受取り、且
つ、更に、冗長列選択ブロック３４ｂ内の冗長列デコー
ダ３６₁₂乃至３６₁₅から冗長列選択線ＲＣＯＬＴ₁₂乃至
ＲＣＯＬＴ₁₅を受取る。

【００６６】冗長列選択線ＲＣＯＬＴの各々は関連する
Ｎチャンネルトランジスタ７９のゲートにおいて受取ら
れ、該トランジスタは、そのドレインを関連するヒュー
ズ７８へ接続しており且つそのソースを接地へ接続して
いる。前述した如く、冗長列選択線ＲＣＯＬＴは、それ
の関連する冗長列３５が列アドレス（及び、この例にお
いては、行アドレスのうちの１ビット）により選択され
る場合に、それの関連する冗長列デコーダ３６により高
論理レベルへ駆動される。ヒューズ３８の各々は、それ
の関連するトランジスタ７９のドレインとノード７７と
の間に接続されている。Ｐチャンネルプルアップトラン
ジスタ７６は、そのソース／ドレイン経路をノード７７
とＶ_cc電源との間に接続しており、且つそのゲートを接
地へバイアスしており、トランジスタ７６は、好適に
は、比較的小型のトランジスタであり、従ってノード７
７がトランジスタ７９のうちの一つにより低状態へプル
される場合に、それを介して過剰なＤＣ電流が引出され
ることはなく、一方、それがトランジスタ７９のうちの
何れかにより低状態によりプルされない場合には、ノー
ド７７を高状態へプルすることが可能である。ノード７
７の状態は、インバータ８１，８３を介して、ラインＲ
ＳＥＬ１₀ 上の信号として送給される。

【００６７】以下に更に詳細に説明する如く、ラインＲ
ＳＥＬ１₀ は、低論理レベルにある場合に、入力／出力
端子ＤＱ₀ へ印加されるべき冗長検知／書込み回路２３
₁ からの冗長データの選択を可能とする。更に、ライン
ＲＳＥＬ１₀ はパスゲート８０Ｔ，８０Ｃ内のＰチャン
ネルトランジスタのゲートへ接続されており、一方イン
バータ８１の出力端からのその補元はパスゲート８０
Ｔ，８０Ｃ内のＮチャンネルトランジスタのゲートへ接
続される。従って、ノード７７における低論理レベル
は、入力／出力端子ＤＱ₀ からの入力データ線ＤＴ₀ ，
ＤＣ₀ を冗長検知／書込み回路２３₁ の書込み回路５４
へ接続されている冗長入力データ線ＲＤＴ₁，ＲＤＣ₁
へ結合させる。

【００６８】動作について説明すると、冗長列デコーダ
３６内のヒューズを開放状態とさせることにより冗長が
イネーブルされる場合には、各選択された冗長列３５が
関連されるべき入力／出力端子ＤＱの選択は、冗長マル
チプレクサ３９内の選択したヒューズ３８を開放状態と
させることにより行なわれる。この例においては、置換
されるべき主アレイ列が検知される場合に冗長がイネー
ブルされると、テストプログラムが使用されるべき各冗
長列３５と置換したアドレスに対してそれが関連する入
力／出力端子ＤＱとの間の関連性を決定せねばならな
い。アクセスされるべき各冗長列３５に対して、そのヒ
ューズ７８は冗長列３５が通信を行なうことのない入力
／出力端子と関連する各冗長マルチプレクサ３９内にお
いて開放状態とされ、その入力／出力端子と関連する冗
長マルチプレクサ３９内において、冗長列３５に対する
ヒューズ７８は不変のまま維持される。冗長マルチプレ
クサ３９のプログラミングが完了すると、アクセスされ
るべき各冗長列３５に対して、そのヒューズ７８のうち
の一つのみが不変のままとされ、即ち動作可能な入力／
出力端子ＤＱと関連する冗長マルチプレクサ３９内のヒ
ューズ７８のみが不変のままに維持される。注意すべき
ことであるが、冗長マルチプレクサ３９はそのヒューズ
７８のうちの１個を超えたものを不変のままとすること
が可能である。なぜならば、冗長列３５の複数個のもの
（勿論、異なった列アドレス値に対応している）が同一
の入力／出力端子ＤＱと関連している場合があるからで
ある。例えば、選択された場合に入力／出力端子ＤＱ₀
と通信状態となる冗長列３５が３５₂ 及び３５₁₂である
場合には、冗長マルチプレクサ３９ａ₀ 内のヒューズ７
８₀ ，７８₁ ，７８₃ ，７８₅ ，７８₆ ，７８₇ が全て
開放状態とされ、且つヒューズ７８₂ 及び７８₄ は不変
のまま維持される。他方の冗長マルチプレクサ３９ａ内
の対応するヒューズ７８₂ 及び７８₄ は開放状態とされ
る。なぜならば、冗長列３５₂ 及び３５₁₂は、端子ＤＱ
₀ 以外の入力／出力端子ＤＱの何れとも通信状態となる
ことがないからである。

【００６９】冗長列デコーダ３６による列アドレスのデ
コード動作が完了する前に、全てのラインＲＣＯＬＴは
低論理レベルにある。このことは、ノード７７をしてト
ランジスタ７６を介して高レベルに残存させ、従って、
冗長マルチプレクサ３９ａ₀の出力端におけるラインＲ
ＳＥＬ１₀ はインバータ８１，８３を介して高レベルへ
プルされる。冗長列デコーダ３６によりデコードされる
列アドレスが、対応するヒューズ７８が不変のまま残存
する冗長列３５の何れかに対応しない場合には、ノード
７７はトランジスタ７９と不変のままのヒューズ７８の
組合わせを介して低状態へプルされる。しかしながら、
冗長列デコーダ３６によりデコードされる列アドレス
が、それの対応するヒューズ７８が不変のままである冗
長列３５のアドレスと一致する場合には、関連するトラ
ンジスタ７９をターンオンすると、不変のままのヒュー
ズ７８を介してノード７７を低状態へプルする。次い
で、ラインＲＳＥＬ１₀ 上において低論理レベルが駆動
され、読取り動作及び書込み動作の両方に対して、冗長
検知／書込み回路２３₁ を入力／出力端子ＤＱ₀ へ接続
させる。

【００７０】従って、本発明のこの実施例に基づく冗長
マルチプレクサ３９の使用は、冗長列３５の利用におい
て著しい柔軟性を与えている。冗長列３５のうちの何れ
か一つを、本発明に基づく比較的簡単なアルゴリズムに
よって、使用可能な入力／出力端子ＤＱのうちの何れか
一つへマップさせることが可能である。冗長マルチプレ
クサ３９は、比較的少ない数のトランジスタでこの様な
マッピングを与え、その場合のデータ線に与える負荷は
最小であり、且つ、主メモリセルと相対的に冗長位置を
アクセスする場合の性能の劣化はほとんどない。従来の
マッピング回路は、本発明によるものよりも著しく多数
のトランジスタを必要としており、従ってデータ線に対
し比較的高い負荷を提供し、しばしば冗長セルと主メモ
リセルとの間において異なったアクセス時間を発生して
いた。

【００７１】次に、図７を参照して、入力／出力回路２
０内に位置されており且つ上述した如くに発生されるラ
インＲＳＥＬ０_k ，ＲＳＥＬ１_k によって冗長マルチプ
レクサ３９ａ_k ，３９ｂ_k の出力により制御される出力
マルチプレクサ８４_k について詳細に説明する。図７に
示した如く、出力マルチプレクサ８４_k は、主アレイブ
ロック１０と関連するデータドライバ１５の適宜のもの
における如く、データバス２２内のデータバス導体ＤＢ
ＵＳ_k の関連する一つへ接続されている。本発明のこの
実施例においては、冗長列３５のうちの一つにより置換
されるべき主列は物理的にディスエーブルされるもので
はなく、その代わりに、出力マルチプレクサ８４がデー
タバス導体ＤＢＵＳ_k か又は冗長検知／書込み回路２３
の出力端が関連する入力／出力端子ＤＱ_k と通信状態と
されるかを単に選択する。

【００７２】出力マルチプレクサ８４_k 内にはパスゲー
ト８８が設けられており、それはＮチャンネル及びＰチ
ャンネルトランジスタから形成されており、それらのソ
ース／ドレイン経路はデータバス導体ＤＢＵＳ_k とノー
ド９５_k との間に並列接続されている。ノード９５_k は
出力ドライバ８２_k へ接続しており、それは従来の態様
で入力／出力端子ＤＱ_k を駆動する。任意の従来の出力
ドライバ回路を出力ドライバ８２_k として使用すること
が可能であるが、好適な出力ドライバは本願出願人に譲
渡されており１９９１年１２月１７日付で出願された米
国特許出願（代理人ドケット番号９１−Ｃ−１１０）に
記載されているものである。

【００７３】更に、ノード９５_k に接続してパスゲート
９０₀ ，９０₁ が設けられており、その各々はＮチャン
ネル及びＰチャンネルトランジスタから形成されてお
り、それらのソース／ドレイン経路はノード９５_k とラ
インＲＳＮＴ₀ ，ＲＳＮＴ₁ との間に並列接続されてい
る。上述した如く、ラインＲＳＥＮＴは検知されるデー
タ状態に応答して冗長検知／書込み回路２３により提供
される真データ状態線である。

【００７４】ラインＲＳＥＬ０_k 及びＲＳＥＬ１_k 上の
信号は、どのパスゲート８８，９０₀ 又は９０₁ が読取
り動作のために導通状態となるかを制御する。ラインＲ
ＳＥＬ０_k はパスゲート９０₀ 内のＰチャンネルトラン
ジスタのゲートへ接続しており、ＮＡＮＤゲート８６の
入力端へ接続しており、且つ、インバータ９１₀ を介し
て、パスゲート９０₀ 内のＮチャンネルトランジスタの
ゲートへ接続している。同様に、ラインＲＳＥＬ１_k は
パスゲート９０₁ 内のＰチャンネルトランジスタのゲー
トへ接続しており、ＮＡＮＤゲート８６の入力端へ接続
しており、且つ、インバータ９１₁ を介して、パスゲー
ト９０₁ 内のＮチャンネルトランジスタのゲートへ接続
している。ＮＡＮＤゲートの出力端は、パスゲート８８
内のＰチャンネルトランジスタのゲートへ結合してお
り、且つインバータ８９を介してパスゲート８８内のＮ
チャンネルトランジスタのゲートへ結合している。

【００７５】動作について説明すると、冗長がイネーブ
ルされない場合、又は冗長がイネーブルされるが列アド
レスが入力／出力端子ＤＱ_k と関連する冗長列３５が選
択されるアドレスと一致しない場合には、ラインＲＳＥ
Ｌ０_k 及びＲＳＥＬ１_k の両方は高論理レベルにある。
パスゲート９０₀ ，９０₁ の両方はオフであり、且つパ
スゲート８８はオンであり、従ってデータバス導体ＤＢ
ＵＳ_k はノード９５_kへ接続され、冗長データ線ＲＳＮ
Ｔは排除される。読取り動作においては、出力ドライバ
８２_k はその入力／出力端子ＤＱ_k を、主アレイデータ
ドライバ１５の選択された一つにより駆動される場合
に、データバス導体ＤＢＵＳ_kのものに対応するデータ
状態へ駆動する。

【００７６】しかしながら、冗長がイネーブルされる場
合、及びメモリ１により受取られる列アドレスが入力／
出力端子ＤＱ_k と関連すべき冗長列３５のうちの一つと
対応する場合には、適宜の冗長マルチプレクサ３９ａ
_k ，３９ｂ_k がそれの対応するラインＲＳＥＬ０_k 又は
ＲＳＥＬ１_k を低論理レベルへ駆動する。このことは、
ＮＡＮＤゲート８６の出力端を高論理レベルへ移行さ
せ、パスゲート８８をターンオフさせ且つノード９５_k
をデータバス導体ＤＢＵＳ_k から分離させ、従って置換
されるべき主列と関連するデータドライバ１５によりそ
の上に駆動されるデータ状態は無視される。低状態へ駆
動されるラインＲＳＥＬ_k のうちの一つと関連するパス
ゲート９０のうちの一つがターンオンされ、従って関連
する冗長検知／書込み回路２３からのデータ線ＲＳＥＮ
Ｔはノード９５_k へ接続される。従って、出力ドライバ
８２_k は、故障した主列を置換した冗長列３５内の選択
されたメモリセル４０に対応する論理レベルを提供す
る。

【００７７】上述した如く、選択した冗長検知／書込み
回路２３に対する冗長入力データ線ＲＤのカップリング
即ち結合は、冗長マルチプレクサ３９内において行なわ
れる。置換した列内のメモリセルへのデータ状態の書込
みは関係がないので、置換された列が出力マルチプレク
サ８４の動作により無視される場合に、主入力データバ
スからの切断が必要とされることはない。本発明のこの
実施例に基づいてメモリ１を実現するために必要とされ
るチップ面積は比較的効率的なものである。なぜなら
ば、列切断ヒューズが必要とされることがないからであ
る。

【００７８】出力マルチプレクサ８４のうちの一つがメ
モリ１内の入力／出力端子の各々と関連しており、従っ
て、この実施例においては、この様な８個の出力マルチ
プレクサが設けられている。勿論、差動データバスが設
けられる場合には、出力マルチプレクサ８４の各々は、
必然的に、二重化されねばならず、従って主データ及び
冗長データの多重化が出力ドライバ８２の差動入力に対
して行なわれる。出力マルチプレクサを使用することが
可能なデータバス導体技術の別の例は、本願出願人に譲
渡されている１９９１年１２月１７日付で出願された米
国特許出願（代理人ドケット番号９１−Ｃ−１１１）に
記載されている。勿論、その他の従来のデータ通信技術
を本発明に関連して使用することも可能である。

【００７９】次に、図８を参照して、冗長検知／書込み
回路２３₁ の動作を制御するための冗長制御回路９２₁
の構成及び動作について説明する。勿論、冗長検知／書
込み回路２３₀ を制御するためにメモリ１内に同様に構
成された冗長制御回路９２₀が設けられている。冗長制
御回路９２は、冗長列アクセスを実施するためにメモリ
１内のあるタイミング信号の動作を制御し、特に、冗長
検知クロックＲＳＣＬＫ（図４参照）により冗長検知／
書込み回路２３内のセンスアンプ４８のタイミングを制
御する。

【００８０】従来のメモリ内に冗長要素、特に冗長列を
組込むことは、通常、メモリに対するアクセス時間をよ
り遅いものとさせる。このことは、従来の構成において
は、受取ったアドレスが冗長要素をイネーブルさせるべ
きアドレスと一致するか否かを決定するために付加的な
レベルのデコード動作が与えられることに起因するもの
である。特定されるアクセス時間は最悪の場合のアクセ
スに依存するものであり、且つ冗長要素のアクセスは主
要素のものから遅延されるものであるから、冗長要素に
対する付加的なデコード動作のために必要とされる時間
遅延は、特定された装置性能に直接的に影響を与える。

【００８１】しかしながら、本発明のこの実施例におい
ては、冗長列３５への読取りアクセスに対して必要とさ
れる付加的な遅延は、制御回路９２による冗長検知／書
込み回路２３の制御により最小とされているか又は除去
されている。例えば、制御回路９２₁ は、その入力端に
おいて冗長列選択線ＲＣＯＬＣ₀ 乃至ＲＣＯＬＣ₃ を受
取るＮＡＮＤゲート９４ａ及びその入力端において冗長
列選択線ＲＣＯＬＣ₁₂乃至ＲＣＯＬＣ₁₅を受取るＮＡＮ
Ｄゲート９４ｂを有しており、上述した如く、冗長列選
択線ＲＣＯＬＣ₀ 乃至ＲＣＯＬＣ₃ 及びＲＣＯＬＣ₁₂乃
至ＲＣＯＬＣ₁₅は、低状態である場合に、それらの冗長
列３５の選択を表わし、その各々は冗長検知／書込み回
路２３₁ と関連している。ＮＡＮＤゲート９４ａ，９４
ｂの出力は、制御線ＣＲＤにおける如く、ＯＲゲート９
６の入力端において受取られる。ＡＮＤゲート９８の一
つの入力端はラインＲＤＢＬＫを介してＯＲゲート９６
の出力を受取り、且つＡＮＤゲート９８の他方の入力端
はＡＴＤ回路２５からのラインＡＴＤＣを受取り、ライ
ンＡＴＤＣは、低論理レベルパルスによりアドレス遷移
を表わす。ＡＮＤゲート９８の出力はラインＲＳＣＬＫ
₁ を駆動し、それは、冗長検知／書込み回路２３₁ 内の
センスアンプ４８によるデータの検知を制御するクロッ
クである。

【００８２】ＡＴＤ回路２５からのラインＡＴＤは、更
に、ＮＯＲゲート９７の一つの入力端により受取られ、
且つ遅延ゲート９３により受取られ、遅延ゲート９３の
出力端はＮＯＲゲート９７の他方の入力端へ結合されて
いる。ＮＯＲゲート９７の出力端はＮＯＲゲート９９の
一方の入力端へ結合されており、それはその他方の入力
端においてラインＣＥＣを受取り、ラインＣＥＣは、低
論理レベルにおいてメモリ１がイネーブルされているこ
とを表わす。ＮＯＲゲート９９の出力端はラインＣＲＤ
を駆動し、そうであるから、ＯＲゲート９６の入力端へ
結合されている。

【００８３】注意すべきことであるが、ラインＡＴＤ，
ＡＴＤＣは、メモリ１のアドレス端子においてのみなら
ず、例えばチップイネーブル、読取り／書込み選択、出
力イネーブル、及びその他の同様の信号を受取るような
制御端子においての遷移の検知を表わすことが可能であ
る。更に、特に、メモリ１のチップ寸法が大きい場合に
は、複数個のＡＴＤ回路２５をチップの種々の領域（例
えば、上部及び下部）に対して使用することが望ましい
場合があり、その場合には必要に応じて遅延を挿入し、
従って例えば制御回路９２により受取られるような各々
のタイミングを他のものと一貫性のあるものとする。複
数個のＡＴＤ回路を使用する場合には、ラインＡＴＤ，
ＡＴＤＣはその出力の論理的ＯＲ（又は、場合によりＮ
ＯＲ）として発生される。

【００８４】制御回路９２の動作、及び本実施例に基づ
くメモリ１の動作について、大略、図９を参照して説明
するが、その場合に、冗長列３５₂ がプログラムされて
いるアドレスに対応する列アドレスを有するメモリセル
に対しての読取り動作の例について説明する。例えば冗
長列３５に対しての書込み動作及びその他の従来のタイ
プのメモリアクセスなどのその他のサイクルを実施する
場合のメモリ１の動作は上述した説明、特に、図９に示
した例示的な動作に関連して行なった説明を参照した場
合には当業者にとって自明なものである。尚、メモリ１
の動作に関しての以下の説明は前述した図１乃至８の全
ての図面を参照して行なう。

【００８５】動作に関しては、この例のメモリサイクル
はメモリ１のアドレス端子において受取られる新たなア
ドレスと共に開始する（図９のラインＡＤＤＲ上に示し
てある）。アドレス端子Ａの一つ又はそれ以上において
の遷移の検知に応答して、ＡＴＤ回路２５はラインＡＴ
Ｄ上に高レベルパルスを発生し且つラインＡＴＤＣ上に
低レベルパルスを発生する。ラインＡＴＤＣ上の低論理
レベルは、更に、ＡＮＤゲート９８の出力端におけるラ
インＲＳＣＬＫ₁ を低論理レベルのままとさせる（尚、
前のサイクルは冗長検知／書込み回路２３₁ により作用
される冗長列３５へのアクセスではなかったものと仮定
する。一方、そうであった場合には、ラインＲＳＣＬＫ
₁ はこの時点において低状態へ駆動される）。

【００８６】ラインＡＴＤ上の高論理レベルに応答し
て、ＮＯＲゲート９７の出力端は低状態へ駆動され、且
つ、メモリ１がイネーブルされると仮定すると（即ち、
ラインＣＥＣが低状態）、ＮＯＲゲート９９はラインＣ
ＲＤ上に高論理レベルを発生する。このことは、ＯＲゲ
ート９６をして、ＡＮＤゲート９８へ提供される如く、
ラインＲＤＢＬＫを高状態へ駆動し、且つ遅延ゲート９
３の遅延時間（図９におけるｔ₉₃）がＡＴＤパルスの終
了後に経過するまで、ラインＲＤＢＬＫを高状態に維持
する。

【００８７】しかしながら、ラインＣＲＤが高状態へ移
行する時に、冗長列デコーダ３６を介してのデコードさ
れた列アドレス信号の伝搬はいまだ完了していない（特
に、選択された列アドレスに基づいて信号ＲＤＢＬＫは
いまだにアサート即ち活性状態とされていない。）。ラ
インＣＲＤがその期間中にラインＲＤＢＬＫを高状態と
させるので、ラインＡＴＤＣ上に表わされるＡＴＤパル
スの終了は、ラインＲＳＣＬＫ₁ を高状態へ駆動するこ
とにより冗長検知／書込み回路２３₁ 内のセンスアンプ
４８の動作を開始させ、冗長検知／書込み回路２３₀ は
この時にその制御回路９２₀ により同様にイネーブルさ
れる。特に冗長列デコーダ３６におけるデコード遅延
と、ＮＡＮＤ９４ａ，９４ｂ及びＯＲ９６により行なわ
れる加算動作の組合わせのために、本発明のこの実施例
に基づいてラインＲＤＢＬＫを強制的に高状態とするこ
とにより、一致する列アドレス値にのみ基づいてライン
ＲＤＢＬＫ上に信号を発生する十分前に両方の冗長セン
スアンプ４８がターンオンすることを確保している。そ
の他の制御信号も同様に発生され、例えば、冗長検知／
書込み回路２３においての平衡化を制御するための制御
信号も発生される。このラインＲＤＢＬＫを早期に高状
態へ強制させるので、冗長検知／書込み回路２３は、主
検知／書込み回路１３と同時にターンオンし、且つ、冗
長列３５が選択される場合には、それと関連する冗長検
知／書込み回路２３のうちの一つがオン状態を維持す
る。この動作は、冗長列３５内のメモリセルのアクセス
と主アレイブロック１０内のメモリセルのアクセスとの
間のアクセス時間差を取除いている。

【００８８】冗長検知／書込み回路２３₁ と関連する冗
長列３５のうちの何れもが選択されない場合には、冗長
列選択線ＲＣＯＬＣ₀ 乃至ＲＣＯＬＣ₃ 及びＲＣＯＬＣ
₁₂乃至ＲＣＯＬＣ₁₅の何れもが低状態へ駆動されること
はなく、従ってＮＡＮＤゲート９４ａ，９４ｂの出力端
は低状態を維持する。ＡＴＤパルスが完了した後の遅延
時間ｔ₉₃の終了時に、ラインＣＲＤは低状態へ復帰し、
且つ、両方のＮＡＮＤゲート９４ａがそれらの出力端に
おいて低状態である場合には、ラインＲＤＢＬＫは、ラ
インＲＳＣＬＫ₁ と同じく、低状態へ復帰する。従っ
て、冗長検知／書込み回路２３₁ 内のセンスアンプ４８
は、その冗長列３５のうちの何れもが選択されない場合
には、ターンオフされる。

【００８９】しかしながら、図９の実施例においては、
メモリ１へ提供されるアドレスは、冗長列３５₂ により
置換されるべき主列のアドレスである。従って、最大桁
行アドレスビットが冗長列３５₂ に対応するアレイの半
分を表わしているので、ラインＬＳＥＬＣは低状態へ駆
動される。冗長列デコーダ３６₂ 内の列選択部５２₂に
より列アドレスのデコード動作が行なわれると、一致が
存在するので、その中のノードＭＯ₂ 乃至Ｍ３₃ の全て
は高論理レベルへ移行する。更に、ブロックアドレスも
一致するので、冗長列デコーダ３６₂ 内のブロック選択
部５０₂ 内のノードＭＬ₂ 及びＭＨ₂ も高論理レベルへ
移行する。その一致の結果として、冗長列デコーダ３６
₂ はラインＲＣＯＬＣ₂ 上に低論理レベルを発生し且つ
ラインＲＣＯＬＴ₂ 上に高論理レベルを発生し、関連す
るパスゲート４６Ｔ，４６Ｃをターンオンし、且つ冗長
列３５₂ 内のビット線をバス２１へ結合させ且つ冗長列
３５₂ と関連する冗長検知／書込み回路２３₁ へ結合さ
せる。

【００９０】遅延ゲート９３の遅延時間ｔ₉₃が選択さ
れ、従って、それは、冗長列デコーダ３６が、アドレス
がマッチする場合に、それらの冗長列選択線ＲＣＯＬ
Ｔ，ＲＣＯＬＣを駆動することが可能であった時間まで
経過することはない。従って、図９を参照すると、この
実施例においては、ラインＲＣＯＬＣ₂ は、ラインＣＲ
Ｄ上の高レベルパルスの終了前にその冗長列デコーダ３
６₂ により低状態へ駆動される。そうであるから、ＯＲ
ゲートの出力端におけるラインＲＤＢＬＫは、ＡＮＤゲ
ート９８の出力端におけるラインＲＳＣＬＫ₁ がそうす
る如く、高状態に止どまり、冗長検知／書込み回路２３
₁ においてセンスアンプ４８をオン状態に維持し、且つ
それが、冗長列３５₂ 内の選択されたメモリセル４０の
状態を検知することを可能とする。

【００９１】その様なアドレスの一致から得られるライ
ンＲＣＯＬＣ₂ 上の論理低レベル及びラインＲＣＯＬＴ
₂ 上の高レベルは、更に、冗長マルチプレクサ３９ａへ
送給即ち通信されている。この実施例においては、冗長
列３５₂ が、冗長マルチプレクサ３９ａ₀ 乃至３９ａ₂
及び３９ａ₄ 乃至３９ａ₇ 内のラインＲＣＯＬＴ₂ と関
連する全てのヒューズ７８₃ を開放状態とさせ、且つ端
子ＤＱ₃ と関連している冗長マルチプレクサ３９ａ₃ 内
のヒューズ７８₃ を不変の状態に存続させることによ
り、入力／出力端子ＤＱ₃ へ割当てられている。従っ
て、冗長マルチプレクサ３９ａ₃ 内のノード７７は、ラ
インＲＣＯＬＴ₂ により低状態へ駆動され、それはライ
ンＲＳＥＬ１₃ を低状態へ駆動し、冗長検知／書込み回
路２３₁ を入力／出力端子ＤＱ₃ と関連する出力ドライ
バへ接続させる。このアクセス時間の完了時において、
冗長列３５₂ における選択されたメモリセル４０の内容
は端子ＤＱ₃ において表われ、そのアクセスを完了す
る。

【００９２】本発明に基づく冗長制御回路９２の結果と
して、冗長列３５内のメモリセル４０のアクセス時間
は、冗長列デコーダ３６のデコード時間に依存するもの
ではない。なぜならば、冗長検知／書込み回路２３内の
センスアンプ４８は、デコード動作の完了前の各アクセ
スにおいてイネーブルされるからである。例えば、図９
に示した如く、冗長列アドレスデコード動作に依存した
場合に、従って冗長列選択線ＲＣＯＬＣ₂に依存した場
合に発生することのある制御信号ＲＳＣＬＫ₁ の遷移を
点線で示してある。更に、一致が発生しない場合には、
センスアンプ４８は迅速にターンオフし（例えば、約２
ナノ秒の後）、冗長検知／書込み回路２３のターンオン
から発生する電力散逸を最小としており、更に、選択さ
れない冗長列３５に対する冗長ビット線ＲＢＬ上には差
電圧が存在しないので、この冗長検知／書込み回路２３
の迅速なるターンオフ動作は、発振又はクローバ条件の
危険性を取除いている。従って、改善されたアクセス時
間は、電力散逸のペナルティが最小の状態で達成され
る。

【００９３】デコード動作の前に冗長構成内でのその他
の信号を発生するために同様の技術を使用することが可
能であり、従って冗長の結果としてのアクセス時間の劣
化を減少させている。例えば、メモリ１内の行線が、各
主アレイブロック１０及び関連する冗長アレイブロック
３０に対してパストランジスタによりローカルな行線へ
接続されている行デコーダ２４ａ，２４ｂにより駆動さ
れるグローバルな行線として構成されている場合には、
冗長アレイブロック３０に対するローカルな行線が、冗
長なアクセスが発生するか否かに拘らずに発生されるも
のであることが望ましい。このことは、冗長アレイブロ
ックにおける行線をイネーブルさせる前に列デコード動
作を完了することの必要性を取除いており、その代わり
に、冗長アレイブロック３０内の全てのメモリセル４０
は、パスゲート４６Ｔ，４６Ｃが選択された冗長列３５
に対してイネーブルされる時間の前に、それらのビット
線へ接続される。多くの場合において、各アクセスにお
ける冗長アレイブロック３０のイネーブル動作から発生
する付加的な電力散逸に関するペナルティは、改善され
たアクセス時間によりほぼ解消されるものと考えられ
る。特に、その様に発生する何らかの付加的な電力散逸
ペナルティは、本発明により最小とされる。なぜなら
ば、任意の列アドレス値に対して及び任意の入力／出力
端子ＤＱに対しての冗長列３５のマッピングと相対的
に、本発明の実施例において与えられる柔軟性により、
冗長列３５の数を極めて小さな数に維持することが可能
だからである（例えば、アレイ半分当り８個の列）。

【００９４】本明細書に記載した列冗長アーキテクチャ
は、更に、その他の多くの顕著な利点を与えている。特
に、本発明は、高効率の冗長技術を提供している。なぜ
ならば、それは、各冗長列が、共通のワード線を有する
任意の主アレイブロックへ割当てることを可能としてお
り、且つ入力／出力端子のうちの任意の一つに対して割
当てることを可能としているからである。このことは、
高い修復歩留りを提供しながら、比較的小さなチップ面
積で冗長列を実現することを可能としている。更に、上
述した特定の冗長列デコーダ回路は、デコーダ回路にお
いて必要とされるトランジスタの数が少ないので、高い
効率の実現可能性を提供している。このデコーダ回路
は、更に、アドレス線上にバランスした負荷を与え、従
って、特に、冗長性がイネーブルされない場合に、アド
レスのデコード動作における性能を更に改善している。

【００９５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】本発明の好適実施例を組込んだメモリを示し
た概略ブロック図。

【図２】図１のメモリ内の冗長列アーキテクチャを示
した概略ブロック図。

【図３】図２のアーキテクチャにおける一対の冗長列
を示した概略図。

【図４】図２のアーキテクチャにおける検知／書込み
回路を示した概略図。

【図５】図２のアーキテクチャにおける冗長列選択回
路のうちの一つを示した概略図。

【図６】図２のアーキテクチャにおける冗長入力／出
力マルチプレクサのうちの一つを示した概略図。

【図７】図１のメモリにおける最後のデータマルチプ
レクサのうちの一つを示した概略図。

【図８】図２のアーキテクチャにおける制御回路の一
部を示した概略図。

【図９】冗長列からの読取りのための図１のメモリの
動作を示したタイミング線図。

【図１０】従来技術に基づいた冗長デコーダを示した
概略図。

【符号の説明】

１メモリ１０メモリアレイブロック１３センスアンプ１５データドライバ２２データバス２４行デコーダ２５アドレス遷移検知（ＡＴＤ）回路２６列デコーダ２８アドレスバッファ２９タイミング・制御回路３０冗長アレイブロック３４冗長列選択ブロック３５冗長列３６冗長列デコーダ３８冗長マルチプレクサブロック３９冗長マルチプレクサ４０メモリセル４４平衡化トランジスタ４６パスゲート４９プレチャージトランジスタ

Claims

【特許請求の範囲】

【請求項１】集積回路メモリ内の冗長要素と関連した
冗長要素デコーダにおいて、ヒューズを有しており該ヒューズの状態に応答してデコ
ーダがイネーブルされるか否かを表わす出力を有するイ
ネーブル回路が設けられており、各々が複数個のアドレス線の一つへ接続した入力端と出
力端とを具備する複数個の比較回路が設けられており、
各比較回路は、前記イネーブル回路が前記デコーダがイ
ネーブルされることを表わすことに応答して導通状態と
なるように前記イネーブル回路の出力端に結合した制御
端子を具備すると共に導通経路を具備するパスゲート
と、その比較回路の入力端と出力端との間において前記
パスゲートの導通経路と直列して接続されており開放状
態とされた場合にその比較回路の入力端をその比較回路
の出力端から切断させるヒューズとを有しており、各々が前記複数個の比較回路の一つの出力端へ結合され
た複数個の入力端を具備する加算回路が設けられてお
り、前記加算回路はその出力端において前記複数個のア
ドレス線上の値が前記複数個の比較回路内の開放状態と
されたヒューズのパターンに対応するプログラムされた
値と一致するか否かを表わすことを特徴とするデコー
ダ。
【請求項２】請求項１において、前記複数個のアドレ
ス線がプレデコーダの出力を送給する線を有することを
特徴とするデコーダ。
【請求項３】請求項２において、前記プレデコーダの
出力を送給する線と関連する前記複数個の比較回路のう
ちの第一のもの及び第二のものの出力端が共通接続され
ると共に前記加算回路の入力端へ接続されていることを
特徴とするデコーダ。
【請求項４】請求項１において、前記複数個のアドレ
ス線が、複数個のアドレス信号の各々に対する真及び補
元アドレス線を有することを特徴とするデコーダ。
【請求項５】請求項４において、前記複数個の比較回
路のうちで同一のアドレス信号に対する真及び補元線と
関連するものの出力端が共通接続されると共に前記加算
回路の入力端へ接続されていることを特徴とするデコー
ダ。
【請求項６】請求項１において、前記イネーブル回路
における前記ヒューズが第一バイアスノードと入力ノー
ドとの間に接続されており、且つ前記イネーブル回路
が、更に、前記入力ノードと第二バイアスノードとの間
に接続した導通経路を具備すると共に制御端子を具備す
るトランジスタと、前記ヒューズが開放状態であること
に応答して前記トランジスタがオン状態に維持されるよ
うに前記入力ノードに応答して前記トランジスタの制御
端子をバイアスさせる手段とを有することを特徴とする
デコーダ。
【請求項７】請求項６において、前記バイアス手段
が、前記入力ノードへ結合した入力端を具備すると共に
前記トランジスタの制御端子へ結合した出力端を具備す
る第一インバータを有することを特徴とするデコーダ。
【請求項８】請求項７において、前記第一インバータ
の出力端が前記比較回路における前記パスゲートの各々
へ結合されていることを特徴とするデコーダ。
【請求項９】請求項８において、前記比較回路におけ
る前記パスゲートの各々が、導通経路を並列接続した相
補的トランジスタを有しており、前記イネーブル回路
が、更に、その入力端を前記第一インバータの出力端へ
結合した第二インバータを有しており、且つ、前記第一
及び第二インバータの出力端が前記パスゲートの各々に
おける前記相補的トランジスタの制御端子へ結合されて
いることを特徴とするデコーダ。
【請求項１０】請求項１において、更に、複数個のバ
イアストランジスタが設けられており、その各バイアス
トランジスタは、前記比較回路のうちの一つの出力端と
バイアス電圧との間に結合した導通経路を具備すると共
に、前記デコーダがイネーブルされない場合には、前記
加算回路への入力端の各々が前記バイアス電圧へバイア
スされるような態様で前記イネーブル回路の出力端へ結
合された制御端子を具備することを特徴とするデコー
ダ。
【請求項１１】メモリを有する集積回路において、主アレイに配列された複数個の主メモリセルが設けられ
ており、それに供給されるアドレス信号に応答して主メモリセル
をアクセスする手段が設けられており、複数個の冗長メモリセルを有する冗長メモリアレイが設
けられており、プログラムされた値に対応してそれに供給されるアドレ
ス信号に応答して冗長メモリセルを選択する冗長デコー
ダが設けられており、前記冗長デコーダは、ヒューズを
有しておりそのヒューズの状態に応答して前記デコーダ
がイネーブルされるか否かを表わす出力を持ったイネー
ブル回路と、各々が複数個のアドレス線の一つへ接続し
た入力端を具備すると共に出力端を具備しており且つ各
々が前記イネーブル回路が前記デコーダがイネーブルさ
れることを表わすことに応答して導通状態であるように
前記イネーブル回路の出力端へ結合した制御端子を具備
すると共に導通経路を具備するパスゲート及びその比較
回路の入力端と出力端との間において前記パスゲートの
導通経路と直列に接続されており開放状態とされた場合
にその比較回路の入力端をその比較回路の出力端から切
断させるヒューズを有する複数個の比較回路と、各々が
前記複数個の比較回路のうちの一つの出力端へ結合され
た複数個の入力端を具備すると共に前記複数個のアドレ
ス線上の値が前記複数個の比較回路における開放状態と
されたヒューズのパターンに対応するプログラムされた
値と一致することに応答して前記冗長メモリアレイ内の
メモリセルの選択を可能とすべく結合された出力端を具
備する加算回路とを有することを特徴とする集積回路。
【請求項１２】請求項１１において、前記冗長メモリ
アレイが列を有することを特徴とする集積回路。
【請求項１３】請求項１１において、前記冗長メモリ
アレイが複数個の列を有しており、且つ、各々が前記冗長メモリアレイの前記列のうちの一つと関
連しており、各々がプログラムされた値に対応して供給
されるアドレス信号に応答して前記冗長メモリアレイの
それと関連する列を選択し、各々が、ヒューズを有して
おり前記デコーダがそのヒューズの状態に応答してイネ
ーブルされるか否かを表わす出力を持ったイネーブル回
路と、各々が複数個のアドレス線のうちの一つへ接続さ
れた入力端を具備すると共に出力端を具備しており、各
々が前記イネーブル回路が前記デコーダがイネーブルさ
れることを表わすことに応答して導通状態となるように
前記イネーブル回路の出力端へ結合した制御端子を具備
すると共に導通経路を具備するパスゲート及びその比較
回路の入力端と出力端との間において前記パスゲートの
導通経路と直列接続されており開放状態とされた場合に
その比較回路の入力端をその比較回路の出力端から切断
するヒューズを有する複数個の比較回路と、各々が前記
複数個の比較回路のうちの一つの出力端へ結合した複数
個の入力端を具備すると共に前記冗長メモリアレイ内の
それと関連する列に結合した出力端を具備しており前記
複数個のアドレス線上の値が前記複数個の比較回路内の
開放状態とされたヒューズのパターンに対応するプログ
ラムされた値と一致することに応答してそれと関連する
列をイネーブルさせる加算回路とを有することを特徴と
する集積回路。
【請求項１４】請求項１３において、前記複数個のア
ドレス線が複数個のアドレス信号の各々に対し真及び補
元アドレス線を有しており、且つ前記複数個の比較回路
のうちで同一のアドレス信号に対する真及び補元線と関
連するものの出力端が共通接続されると共に前記加算回
路の入力端へ接続されることを特徴とする集積回路。
【請求項１５】請求項１４において、前記複数個の冗
長デコーダの各々が、更に、複数個のバイアストランジ
スタを有しており、各バイアストランジスタは、前記比
較回路のうちの一つの出力端とバイアス電圧との間に結
合された導通経路を有しており、且つ、前記デコーダが
イネーブルされない場合には、前記加算回路への入力端
の各々が前記バイアス電圧へバイアスされて前記加算回
路の出力端をしてそれと関連する前記冗長メモリアレイ
の列をイネーブルさせることがないような態様で前記イ
ネーブル回路の出力端へ結合した制御端子を有している
ことを特徴とする集積回路。
【請求項１６】請求項１１において、前記複数個のア
ドレス線がプレデコーダの出力を送給するための線を有
することを特徴とする集積回路。
【請求項１７】請求項１６において、前記プレデコー
ダの出力を送給する線と関連した前記複数個の比較回路
のうちの第一のもの及び第二のものの出力端が共通接続
されると共に前記加算回路の入力端へ接続されているこ
とを特徴とする集積回路。
【請求項１８】冗長メモリセルをアクセスするために
集積回路内のメモリを動作する方法において、前記メモ
リは主アレイの形態に配列した複数個のメモリセルを有
すると共に、冗長アレイの形態に配列した複数個の冗長
メモリセルを有しており、イネーブル回路内のヒューズを開放させ、尚前記イネー
ブル回路は、その出力端を複数個のパスゲートへ結合し
ており、従って、前記ヒューズが開放状態とされると、
前記複数個のパスゲートは導通状態とされ、前記複数個
のパスゲートの各々の導通経路は複数個のアドレス線の
うちの一つと関連する出力ノードとの間において関連す
るアドレスヒューズと直列接続されており、前記複数個の冗長メモリセルのうちの一つへのアクセス
がイネーブルされることに応答してアドレス値を決定
し、前記決定されたアドレス値に従って一つのパターンのア
ドレスヒューズを開放状態とし、アドレス値を受取り、前記受取ったアドレス値が前記決定したアドレス値と一
致するか否かを決定するために前記複数個の出力ノード
に関して論理機能を実施する、上記各ステップを有する
ことを特徴とする方法。
【請求項１９】請求項１８において、前記複数個のア
ドレス線が同一のアドレス信号に対する真及び補元線を
有しており、前記同一のアドレス信号に対する真及び補
元線に関連する出力ノードが共通接続されており、且つ
前記開放状態とさせるステップが、決定されたアドレス
値の値に依存して各アドレス信号に対し真又は補元の何
れかの線と関連したアドレスヒューズを開放状態とさせ
ることを特徴とする方法。
【請求項２０】請求項１８において、更に、前記イネ
ーブル回路における前記ヒューズが開放状態でないこと
に応答して前記出力ノードをバイアス電圧へバイアスさ
せることを特徴とする方法。