CN104715786B - 执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器 - Google Patents

执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器 Download PDF

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Abstract

本发明提供执行电子装置中存储器界面校准的方法以及相关装置。执行电子装置中存储器界面校准的方法应用于电子装置的存储器控制器中，包含有：控制该储器控制器的数字端上的信号以在多个电平之间切换，其中数字端耦接于电子装置的存储器；以及检测该信号，将该信号的逻辑状态校准为与多个电平中的一个电平对应。上述执行电子装置中存储器界面校准的方法以及相关装置能够提高电子装置内部组件的灵活性，并且保证电子装置的性能。

Description

执行电子装置中存储器界面校准的方法、相关装置以及相关 存储器控制器
与相关申请的交叉引用
本申请主张申请号为61/916,770并于2013年12月16日申请的美国临时申请的权利并纳入参考中。
技术领域
本发明是有关于电子装置中的存储器界面控制，特别是有关于一种执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器。
背景技术
现有技术的便携式电子装置，例如多功能移动电话，普遍配备有一个或多个存储器。并且，现有技术的存储器控制器可以被用于控制现有技术的便携式电子装置中的一个特定存储器。依据现有技术的相关领域，现有技术存储器控制器的架构一般取决于特定存储器的特性。由此，会产生一些问题。例如，在开发现有技术便携式电子装置的设计阶段，硬件设计师可能需要在第一种情形下(例如对应现有技术便携式电子装置的特定版本)选择第一存储器供应商所提供的存储器组件来作为特定存储器。在后续开发现有技术便携式电子装置的阶段，硬件设计师可能需要需要在第二种情形下(例如对应现有技术便携式电子装置的修改版本)选择另一存储器供应商所提供的另存储器组件。由此，现有技术便携式电子装置的硬件设计师可能被迫来改变现有技术的存储器控制器设计，以保证现有技术便携式电子装置的最终性能，并且可能引入额外的成本，例如劳动力成本和材料成本。因此，需要一种新颖的方法来改进基础设计架构并且改善设计环境。
发明内容
有鉴于此，依据本发明的示范性实施方式，提出执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器，以解决上述问题。同时，本发明提出的执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器的另一目的在于提高电子装置内部组件的灵活性，并且又一目的在于保证电子装置的性能并提高设计环境。
依据本发明的第一示范性实施方式，提出一种执行电子装置中存储器界面校准的方法，该方法应用于电子装置的存储器控制器中。该方法包含有：控制该存储器控制器的数字端上的信号以在多个电平之间切换，其中数字端耦接于电子装置的存储器；以及检测该信号，将信号的逻辑状态校准为与该多个电平中的一个电平对应。例如，多个电平的电平数目可以大于2。再例如，多个电平的电平数目可以等于或者大于2。特别地，将信号的逻辑状态校准为与该多个电平中的一个电平对应的步骤还包含：基于检测信号所得到的至少一检测结果，将该信号的逻辑状态校准为与该多个电平中的一个电平对应。特别地，存储器控制器包含多个命令端、多个数据端、以及至少一时钟端，用于将存储器控制器耦接于存储器。例如，数字端是多个命令端中的一个命令端。另一范例中，数字端是多个数据端中的一个数据端。
依据本发明的第二示范性实施方式，提出一种用于执行电子装置中存储器界面校准的装置。装置包含有存储器和存储器控制器。存储器用于储存用于电子装置的信息。存储器控制器耦接于存储器，用于向电子装置提供关于存储器的存储器访问服务。此外，存储器控制器动态控制存储器控制器的数字端上的信号以在多个电平之间切换，其中该数字端耦接于电子装置的存储器。例如，多个电平的电平数目可以大于2。再例如，多个电平的电平数目可以等于或者大于2。此外，通过检测该信号，存储器控制器将信号的逻辑状态校准为与多个电平中的一个电平对应。特别地，基于检测信号所得到的至少一检测结果，存储器控制器将该信号的逻辑状态校准为与该多个电平中的一个电平对应。特别地，存储器控制器包含多个命令端、多个数据端、以及至少一时钟端，用于将存储器控制器耦接于存储器。例如，数字端是多个命令端中的一个命令端。另一范例中，数字端是多个数据端中的一个数据端。
依据本发明的第三示范性实施方式，提出一种存储器控制器，用于执行电子装置中存储器界面校准的装置。存储器控制器包含有数字端和控制单元。数字端用于将存储器控制器耦接于存储器。控制单元耦接于数字端，用于动态控制存储器控制器的数字端上的信号以在多个电平之间切换。例如，多个电平的电平数目可以大于2。再例如，多个电平的电平数目可以等于或者大于2。此外，通过检测该信号，控制单元将信号的逻辑状态校准为与多个电平中的一个电平对应。特别地，基于检测信号所得到的至少一检测结果，存储器控制器将该信号的逻辑状态校准为与该多个电平中的一个电平对应。特别地，存储器控制器包含多个命令端、多个数据端、以及至少一时钟端，用于将存储器控制器耦接于存储器。例如，数字端是多个命令端中的一个命令端。另一范例中，数字端是多个数据端中的一个数据端。
本发明的执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器能够提高电子装置内部组件的灵活性，并且保证电子装置的性能。此外，相较于现有技术，本发明所提出的方法、相关装置以及相关存储器控制器能够降低存储器与对存储器进行存取的存储器控制器之间进行传输的比特错误率。
附图说明
图1为依据本发明第一实施方式的执行电子装置中存储器界面校准的装置的示意图。
图2显示依据本发明一实施方式，在电子装置中执行存储器界面校准的方法流程图。
图3显示依据本发明一实施方式，图2所示的方法所涉及的一组电平。
图4显示依据本发明另一实施方式，图2所示的方法所涉及的一组电平。
图5显示依据本发明另一实施方式，图2所示的方法所涉及的一组电平。
图6显示依据本发明另一实施方式，图2所示的方法所涉及的一组电平。
图7显示依据本发明另一实施方式，图2所示的方法所涉及的一组电平。
图8显示依据本发明一实施方式，图2所示的方法所涉及的控制方案。
图9显示依据本发明另一实施方式，图2所示的方法所涉及的控制方案。
图10显示依据本发明另一实施方式，图2所示的方法所涉及的控制方案。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来指称特定的组件。本领域技术人员应可理解，电子设备制造商可能会用不同的名词来称呼同样的组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及后续的权利要求当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。在通篇说明书及后续的权利要求当中所提及的“包括”也是开放式的用语，故应解释成“包括但不限定于”。另外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或透过其他装置或连接手段间接地电气连接至第二装置。
请参考图1，图1为依据本发明第一实施方式的执行电子装置中存储器界面校准的装置100的示意图。装置100可以包含电子装置的至少一部分(例如一部分或者全部)。举例而言，装置100包含上述电子装置的一部分，更明确地说，装置100能够是电子装置中的至少一硬件电路(例如至少一集成电路)。另一范例中，装置100能够是上述电子装置的全部。又一范例中，装置100能够包含一个包含上述电子装置的系统(例如，包含电子装置的音频/视频系统)。电子装置的范例包括，但不限定于，移动电话(例如，多功能移动电话)、掌上电脑(Personal Digital Assistant，PDA)、以及个人计算机(例如膝上型计算机)。
如图1所示，装置100包含存储器控制器110以及存储器120。其中，存储器控制器110耦接于存储器120。依据此实施方式，存储器120用于储存用于电子装置的信息，以及存储器控制器110用于向电子装置提供关于存储器120的存储器访问服务。更明确地说，存储器控制器110包含至少一命令端(例如，一个或者多个命令端)、例如命令端COM1，至少一数据端(例如，一个或者多个数据端)、例如数据端DAT1，至少一时钟端(例如，一个或者多个时钟端)、例如时钟端CK1，以及至少一命令有效控制端(例如，一个或者多个命令有效控制端)、例如命令有效控制端COMV1。上述命令端、数据端、时钟端、以及命令有效控制端用于将存储器控制器110耦接于存储器120。存储器120包含相应的命令端COM2、相应的数据端DAT2、相应的时钟端CK2、以及相应的命令有效控制端COMV2。举例而言，命令端COM1通过命令线COMMAND耦接于命令端COM2、数据端DAT1通过数据线DATA耦接于命令端数据端DAT2、时钟端CK1通过时钟线CK耦接于时钟端CK2、以及命令有效控制端COMV1通过命令有效控制线COMMAND_VALID耦接于命令有效控制端COMV2。这仅用于说明的目的，而并非对本发明的限制。举例而言，可以改变至少一部分(例如一部分或者全部)存储器控制器110的端口。另一范例中，可以改变至少一部分(例如一部分或者全部)存储器控制器110的端口和至少一部分(例如一部分或者全部)存储器120的端口。一些范例中，存储器控制器110与存储器120之间的连接可以改变。
为使本领域技术人员更好地理解本发明，图1进一步显示了存储器控制器110以及存储器120的一些实施细节。举例而言，存储器控制器110还包含多个存储器输入输出(Input/Output，I/O)模块111-1、111-2、111-3、以及111-4，多个存储器输入输出模块111-1、111-2、111-3、以及111-4可被视为存储器控制器110的存储器界面电路，并且分别对应数据端DAT1、命令端COM1、时钟端CK1、以及命令有效控制端COMV1。为简便，每一存储器输入输出模块111-1、111-2、111-3、以及111-4也可被称为“存储器IO”。此外，存储器120包含至少一驱动器、例如驱动器121，以及还包含多个终端模块122-1、122-2、122-3、以及122-4，上述终端模块能够意指存储器120的终端。终端模块122-1、122-2、122-3、以及122-4分别对应于数据端DAT2、命令端COM2、时钟端CK2、以及命令有效控制端COMV2。特别地，存储器120可以选择性地使能驱动器121以及终端模块122-1其中之一。举例而言，在存储器120的数据端DAT2用于向存储器120中输入数据的情形下，存储器120可以使能终端模块122-1并且禁能驱动器121。另一范例中，在存储器120的数据端DAT2用于从存储器120输出数据的情形下，存储器120可以使能驱动器121并且禁能终端模块122-1。这仅用于说明的目的，而并非对本发明的限制。此外，终端模块122-1、122-2、122-3、以及122-4还分别耦接于节点VTT1、VTT2、VTT3、以及VTT4。
以存储器输入输出模块111-1为例，存储器输入输出模块111-1包含控制单元(例如检测及控制电路112)，并且还包含参考电压产生器114(为简便，图1中标示为“VREFGEN”)、以及比较器116(为简便，图1中标示为“CMP”)。此外，存储器输入输出模块111-1还包含多个阻抗组件。存储器输入输出模块111-1可以包含多个阻抗组件组，其中每一阻抗组件组包含至少一阻抗组件(例如一个或多个阻抗组件)。举例而言，多个阻抗组件组包含第一阻抗组件组PU[N:1]、第二阻抗组件组PD[M:1]、以及第三阻抗组件组ODT[N:1]。其中，本实施方式中的第一阻抗组件组PU[N:1]以及第三阻抗组件组ODT[N:1]都可以包含N个阻抗组件(例如，标号N表示大于1的正整数)，并且本实施方式中的第二阻抗组件组PD[M:1]包含M个阻抗组件(例如，标号M表示大于1的正整数)。
特别地，在从上述控制单元(例如检测及控制电路112)输出的多个控制信号组中相应一个控制信号组的控制下，多个阻抗组件组中的每一阻抗组件组用于调整耦接于数字端(可以是本实施方式中的数据端DAT1)以及存储器控制器110的预定节点之间的阻抗组件的数目(上述多个阻抗组件组中的每一阻抗组件组中的阻抗组件的数目)。举例而言，在第一控制信号组PU_EN[N:1](例如N个使能控制信号)的控制下，第一阻抗组件组PU[N:1]用于调整耦接于数字端(例如数据端DAT1)以及预定节点(例如存储器控制器110的电压驱动源节点VDD)之间的阻抗组件的数目(第一阻抗组件组PU[N:1]中的阻抗组件的数目)。另一范例中，在第二控制信号组PD_EN[M:1](例如M个使能控制信号)的控制下，第二阻抗组件组PD[M:1]用于调整耦接于数字端(例如数据端DAT1)以及预定节点(例如存储器控制器110的接地节点GND)之间的阻抗组件的数目(第二阻抗组件组PD[M:1]中的阻抗组件的数目)。又一范例中，在第三控制信号组ODT_EN[N:1](例如N个使能控制信号)的控制下，第三阻抗组件组ODT[N:1]用于调整耦接于数字端(例如数据端DAT1)以及预定节点(例如存储器控制器110的另一节点VTT)之间的阻抗组件的数目(第三阻抗组件组ODT[N:1]中的阻抗组件的数目)。这仅用于说明的目的，而并非对本发明的限制。举例而言，可以改变分别对应于多个阻抗组件组的多个预定节点中的至少一个预定节点(例如一个或多个预定节点)。另一范例中，可以改变多个阻抗组件组中阻抗组件组的数目。一些范例中，可以改变多个阻抗组件组的至少一个阻抗组件组(例如一个或多个阻抗组件组)中每一个阻抗组件组的阻抗组件数目。
此外，上述控制单元(例如检测及控制电路112)执行对上述存储器控制器110的数字端(例如，一些范例中的数据端DAT1，或者另一些范例中存储器控制器110的其他端口)上信号(即通过此数字端的信号)的检测，来产生多个检测结果，以执行关于存储器控制器110的此数字端的存储器界面校准。举例而言，基于多个检测结果中的至少一个检测结果(例如一个或多个检测结果)，上述控制单元(例如检测及控制电路112)产生多个控制信号，其可以包含上述多个控制信号组，例如第一控制信号组PU_EN[N:1](例如N个使能控制信号)、第二控制信号组PD_EN[M:1](例如M个使能控制信号)、以及第三控制信号组ODT_EN[N:1](例如N个使能控制信号)。由此，当需要时，上述控制单元(例如检测及控制电路112)可以动态地改变此数字端以及任一预定节点之间的阻抗，以提高电子装置内部组件的灵活性并且保证电子装置的性能。举例而言，基于存储器控制器110(特别地，上述控制单元(例如检测及控制电路112))所执行的校准，能够降低存储器控制器110以及存储器120之间传输的比特错误率。
实际操作中，在上述控制单元(例如检测及控制电路112)的控制下，参考电压产生器114用于产生参考电压VREF，以待输入比较器116的参考电压输入端。此外，比较器116用于将从比较器116的目标输入端输入的至少一目标输入(例如一个或多个目标输入)与参考电压VREF比较，以产生比较结果信号INC，其中比较结果信号INC携带至少一比较结果(例如一个或多个比较结果)。举例而言，在参考电压产生器114和比较器116的帮助下，上述控制单元(例如检测及控制电路112)可以执行对上述存储器控制器110的数字端(例如，一些范例中的数据端DAT1，或者另一些范例中存储器控制器110的其他端口)上信号(即通过此数字端的信号)的检测，来产生上述多个检测结果，以执行关于存储器控制器110的此数字端的存储器界面校准。这仅用于说明的目的，而并非对本发明的限制。依据本实施方式的一些变化实施方式，能够将参考电压产生器114和比较器116的至少一部分(例如，一部分或全部)整合进控制单元(例如检测及控制电路112)。依据本实施方式的一些变化实施方式，能够省略参考电压产生器114和比较器116的至少一部分(例如，一部分或全部)，其中在这些变化实施方式中，控制单元(例如检测及控制电路112)可以不使用上述参考电压产生器114和比较器116的至少一部分(例如，一部分或全部)来操作。
请注意，依据此实施方式，上述控制单元(例如检测及控制电路112)依据上述至少一比较结果来产生上述至少一检测结果。这仅用于说明的目的，而并非对本发明的限制。依据本发明的一些实施方式，例如图1所示实施方式的一些变化实施方式，上述控制单元(例如检测及控制电路112)可以简单地使用上述至少一比较结果来作为上述至少一检测结果。因此，在这些图1所示实施方式的变化实施方式中，上述至少一比较结果可以作为上述至少一检测结果的范例。
此外，为使本领域技术人员更好地理解本发明，图1进一步显示了存储器输入输出模块111-1的一些实施细节，其中关于存储器输入输出模块111-1的相关描述如上所述。这仅用于说明的目的，而并非对本发明的限制。举例而言，关于存储器输入输出模块111-1的实施细节，以及关于存储器输入输出模块111-1的相关描述可以被应用于分别对应于数据端DAT1、命令端COM1、时钟端CK1、以及命令有效控制端COMV1的存储器输入输出模块111-1、111-2、111-3、以及111-4中任何其他的存储器输入输出模块上。在此，对其他存储器输入输出模块，例如存储器输入输出模块111-2、111-3、以及111-4的描述不再重复赘述。
此外，图1所示实施方式的架构能够被描述为使用多个阻抗组件，其如上所述包含多个阻抗组件组，来操作。这仅用于说明的目的，而并非对本发明的限制。依据本实施方式的一些变化实施方式，多个阻抗组件可以分别使用多个电流源来代替，其中多个电流源可以包含多个电流源组。此外，举例而言，响应此变化实施方式的架构改变，图1所示的每一阻抗组件的标号“Z”可以由另一标号，例如“Is”来代替。
图2显示依据本发明一实施方式，在电子装置(例如上述电子装置)中执行存储器界面校准的方法200的流程图。图2的方法200能够被应用于图1所示的电子装置100上，并且可以应用于其存储器控制器110(特别的，控制单元，例如检测及控制电路112)上。方法200描述如下。
步骤210中，存储器控制器110(例如控制单元(例如检测及控制电路112))动态地控制存储器控制器110的数字端上的信号(例如，上述图1所示实施方式中数字端上的信号)，以在多个电平(例如多个候选电平)之间切换，其中数字端耦接于电子装置的存储器。举例而言，多个电平的电平数目大于2。这仅用于说明的目的，而并非对本发明的限制。另一范例中，多个电平的电平数目大于或等于2。
步骤220中，基于检测步骤210中所述的信号所得到的至少一检测结果，例如上述图1所示实施方式的至少一检测结果(例如，一个或多个检测结果)，存储器控制器110(例如控制单元(例如检测及控制电路112))将信号的逻辑状态校准为与多个电平中的一个电平对应。举例而言，基于上述从检测信号所得到的至少一检测结果，存储器控制器110(例如控制单元(例如检测及控制电路112))将信号的此逻辑状态校准为与多个电平中的一个电平对应，并且将信号的另一逻辑状态校准为与多个电平中的另一电平对应。这仅用于说明的目的，而并非对本发明的限制。另一范例中，存储器控制器110(例如控制单元(例如检测及控制电路112))仅执行对信号的一个逻辑状态的校准，例如步骤210所述的此逻辑状态。
依据此实施方式，存储器控制器110(例如控制单元(例如检测及控制电路112))在存储器控制器的多个配置之间动态切换，以动态控制步骤210所述的信号，来在多个电平之间切换。特别地，存储器控制器110动态改变对应于电子装置中多个阻抗组件的一个阻抗组件组中的至少一阻抗组件的至少一控制信号，来在存储器控制器110的多个配置之间动态切换。其中，阻抗组件组例如为图1所示的上述实施方式中，多个阻抗组件的任一个阻抗组件组。举例而言，存储器控制器110使用对应于阻抗组件组中阻抗组件的控制信号，来选择性地使能数字端和存储器控制器110的一个节点(例如上述预定节点，例如图1所示实施方式中电压驱动源节点VDD、接地节点GND、以及其他节点VTT其中之一)之间的传导路径，其中此数字端和节点之间的传导路径经过此阻抗组件组中的此阻抗组件。这仅用于说明的目的，而并非对本发明的限制。依据本实施方式的一些变化实施方式，存储器控制器110还动态改变对应于多个阻抗组件的另一个阻抗组件组中的至少一阻抗组件的至少一控制信号，来在存储器控制器110的多个配置之间动态切换。特别地，存储器控制器110使用对应于此阻抗组件组中阻抗组件的控制信号(例如，控制信号对应于图2所示实施方式中所述的相同阻抗组件)，来选择性地使能数字端(即图2所示实施方式中所述的相同数字端)和存储器控制器110的一个节点(例如图2所示实施方式中所述的相同节点，并且特别地，以上述预定节点为例，例如图1所示实施方式中电压驱动源节点VDD、接地节点GND、以及其他节点VTT其中之一)之间的传导路径，其中此数字端和此节点之间的传导路径经过阻抗组件组中的此阻抗组件。此外，存储器控制器110还可以使用这些变化实施方式中，对应于另一个阻抗组件组中的阻抗组件的控制信号，来选择性地使能数字端(即图2所示实施方式中所述的相同数字端)和存储器控制器110的另一节点(例如上述预定节点的另一范例，例如图1所示实施方式中电压驱动源节点VDD、接地节点GND、以及其他节点VTT其中之另一节点)之间的传导路径，其中此数字端和此另一节点之间的传导路径经过此另一阻抗组件组中的此阻抗组件。
本实施方式中，图2所示的方法200能够使用多个阻抗组件来描述，如上所述，多个阻抗组件包含多个阻抗组件组。这仅用于说明的目的，而并非对本发明的限制。如上所述，依据本实施方式的一些变化实施方式，多个阻抗组件可以分别使用多个电流源来代替，其中多个电流源可以包含多个电流源组。
特别地，依据本实施方式的多个变化实施方式中的第一组变化实施方式，存储器控制器110动态改变对应于电子装置中多个电流源的一个电流源组(例如上述多个电流源中的任一电流源组)中的至少一电流源的至少一控制信号，来在存储器控制器110的多个配置之间动态切换。举例而言，存储器控制器110使用对应于电流源组中电流源的控制信号，来选择性地使能数字端和存储器控制器110的一个节点(例如上述预定节点，例如上述图1所示实施方式的分别使用多个电流源来代替多个阻抗组件的变化实施方式中，电压驱动源节点VDD、接地节点GND、以及其他节点VTT其中之一)之间的传导路径，其中此数字端和节点之间的传导路径经过此电流源组中的此电流源。这仅用于说明的目的，而并非对本发明的限制。依据本实施方式的多个变化实施方式中的第二组变化实施方式，存储器控制器110还可以动态改变对应于多个电流源的另一个电流源组中至少一电流源的至少一控制信号，来在存储器控制器110的多个配置之间动态切换。特别地，存储器控制器110使用对应于此电流源组中电流源的控制信号(例如，控制信号对应于此实施方式的多个变化实施方式中第一组变化实施方式中所述的相同电流源)，来选择性地使能数字端(即此实施方式的多个变化实施方式中第一组变化实施方式中所述的相同数字端)和存储器控制器110的一个节点(例如此实施方式的多个变化实施方式中第一组变化实施方式中所述的相同节点，并且特别地，以上述预定节点为例，例如上述图1所示实施方式的分别使用多个电流源来代替多个阻抗组件的变化实施方式中，电压驱动源节点VDD、接地节点GND、以及其他节点VTT其中之一)之间的传导路径，其中此数字端和此节点之间的传导路径经过电流源组中的此电流源。此外，存储器控制器110还可以使用第二组变化实施方式中，对应于另一个电流源组中的电流源的控制信号，来选择性地使能数字端(即此实施方式的多个变化实施方式中第一组变化实施方式中所述的相同数字端)和存储器控制器110的另一节点(例如上述预定节点的另一范例，例如上述图1所示实施方式的分别使用多个电流源来代替多个阻抗组件的变化实施方式中，电压驱动源节点VDD、接地节点GND、以及其他节点VTT其中之另一节点)之间的传导路径，其中此数字端和此另一节点之间的传导路径经过此另一电流源组中的此电流源。
依据图2所示的实施方式，上述至少一检测结果包含占空比(duty cycle)检测结果。此外，在存储器控制器110(例如上述控制单元(例如检测及控制电路112))的控制下，在对关于占空比检测结果的状况满意的情形下，信号的逻辑状态被校准为与图2所示多个电平中的一个电平对应。特别地，在存储器控制器110(例如上述控制单元(例如检测及控制电路112))的控制下，当占空比检测结果指示步骤210中所述信号的占空比等于预定百分比时，此信号的此逻辑状态被校准为与步骤210所示多个电平中的该电平对应。举例而言，预定百分比等于50％。这仅用于说明的目的，而并非对本发明的限制。依据本实施方式的一些变化实施方式，当上述占空比检测结果指示步骤210中所述信号的占空比落入一个包含上述预定百分比的预定间隔的范围时，此信号的此逻辑状态被校准为与步骤210所示多个电平中的该电平对应。
依据本实施方式的一些变化实施方式，上述至少一检测结果包含共模电平(common mode level)检测结果。此外，在存储器控制器110(例如上述控制单元(例如检测及控制电路112))的控制下，当共模电平检测结果指示步骤210中所述信号的共模电平等于预定电平时，此信号的此逻辑状态被校准为与步骤210所示多个电平中的该电平对应。
依据本发明的一些实施方式，例如图2所示实施方式及其变化实施方式，步骤210所述的数字端可以是存储器控制器110的数据端，例如图1所示实施方式中所述至少一数据端中的任一数据端。为使本领域技术人员更好地理解本发明，在一个或多个实施方式中，以数据端DAT1来作为此数据端的范例进行说明。特别地，存储器控制器110(例如控制单元(例如检测及控制电路112))通过存储器控制器110的命令端(例如图1所示实施方式中所述至少一命令端中的任一命令端)发送至少一命令至存储器120，以使得步骤210中所述的信号从存储器120输出，其中步骤210中将信号从多个电平中的一个电平到多个电平中的另一电平的切换由存储器控制器110控制。为使本领域技术人员更好地理解本发明，在一个或多个实施方式中，以命令端COM1来作为此命令端的范例进行说明。举例而言，存储器控制器110(例如控制单元(例如检测及控制电路112))使用上述至少一命令来指示存储器120控制步骤210中所述的信号，以使所述信号具有在逻辑值0和逻辑值1之间轮流切换的数据模式。其中，逻辑值0和逻辑值1可以作为步骤210中所述信号可能具有的逻辑状态的范例。这仅用于说明的目的，而并非对本发明的限制。另一范例中，存储器控制器110(例如控制单元(例如检测及控制电路112))使用上述至少一命令来指示存储器120控制步骤210中所述的信号，以具有单一逻辑值(例如，上述逻辑值0和逻辑值1中的任一个)的数据模式，而不是在不同逻辑值(例如，上述逻辑值0和逻辑值1)之间轮流切换的数据模式。
依据本发明的一些实施方式，例如图2所示实施方式及其变化实施方式，存储器控制器110包含多个命令端(例如图1所示实施方式中所述一个或多个命令端)、多个数据端(例如图1所示实施方式中所述一个或多个数据端)、以及至少一时钟端(例如图1所示实施方式中所述至少一时钟端)，上述命令端、数据端以及时钟端用于将存储器控制器110耦接于存储器120。举例而言，步骤210中所述的数字端可以是多个命令端中的一个命令端。另一范例中，步骤210中所述的数字端可以是多个数据端中的一个数据端。这仅用于说明的目的，而并非对本发明的限制。
依据本发明的一些实施方式，例如图2所示实施方式及其变化实施方式，存储器控制器110(例如控制单元(例如检测及控制电路112))检测步骤210中所述信号的共模电平，并且还依据此共模电平决定切片电平(slicing level)，其中切片电平能够被用于分析步骤210中所述信号，以决定此信号的至少一逻辑状态。这仅用于说明的目的，而并非对本发明的限制。
图3显示依据本发明一实施方式，图2所示的方法200所涉及的一组电平{L0(0),L1(1),L1(2),L1(3)}，其中此组电平{L0(0),L1(1),L1(2),L1(3)}可以作为步骤210中所述多个电平的范例。举例而言，如图3所示，此组电平{L0(0),L1(1),L1(2),L1(3)}中的电平L1(1)、L1(2)、L1(3)看上去像一段楼梯的形状。这仅用于说明的目的，而并非对本发明的限制。举例而言，在本实施方式的一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有均匀分布(uniform distribution)，而在本实施方式的另一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有非均匀分布(non-uniformdistribution)。
图4显示依据本发明另一实施方式，图2所示的方法200所涉及的一组电平{L0(1),L0(2),L0(3),L1(0)}，其中此组电平{L0(1),L0(2),L0(3),L1(0)}可以作为步骤210中所述多个电平的范例。举例而言，如图4所示，此组电平{L0(1),L0(2),L0(3),L1(0)}中的电平L0(2)、L0(2)、L0(3)看上去像一段楼梯的形状。这仅用于说明的目的，而并非对本发明的限制。举例而言，在本实施方式的一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有均匀分布，而在本实施方式的另一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有非均匀分布。
图5显示依据本发明另一实施方式，图2所示的方法200所涉及的一组电平{L0(11),L0(12),L0(13),L1(11),L1(12),L1(13)}，其中此组电平{L0(11),L0(12),L0(13),L1(11),L1(12),L1(13)}可以作为步骤210中所述多个电平的范例。举例而言，如图5所示，此组电平{L0(11),L0(12),L0(13),L1(11),L1(12),L1(13)}中的电平L0(11)、L0(12)、L0(13)看上去像一段楼梯的形状。另一范例中，此组电平{L0(11),L0(12),L0(13),L1(11),L1(12),L1(13)}中的电平L1(11)、L1(12)、L1(13)看上去像一段楼梯的形状。这仅用于说明的目的，而并非对本发明的限制。举例而言，在本实施方式的一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有均匀分布，而在本实施方式的另一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有非均匀分布。
图6显示依据本发明另一实施方式，图2所示的方法200所涉及的一组电平{L0(21),L0(22),L0(23),L1(21),L1(22),L1(23)}，其中此组电平{L0(21),L0(22),L0(23),L1(21),L1(22),L1(23)}可以作为步骤210中所述多个电平的范例。举例而言，如图6所示，此组电平{L0(21),L0(22),L0(23),L1(21),L1(22),L1(23)}中的电平L0(21)、L0(22)、L0(23)看上去像一段楼梯的形状。另一范例中，此组电平{L0(21),L0(22),L0(23),L1(21),L1(22),L1(23)}中的电平L1(21)、L1(22)、L1(23)看上去像一段楼梯的形状。这仅用于说明的目的，而并非对本发明的限制。举例而言，在本实施方式的一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有均匀分布，而在本实施方式的另一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有非均匀分布。
图7显示依据本发明另一实施方式，图2所示的方法200所涉及的一组电平{L0(31),L0(32),L0(33),L1(31),L1(33)}，其中此组电平{L0(31),L0(32),L0(33),L1(31),L1(33)}可以作为步骤210中所述多个电平的范例。举例而言，如图7所示，此组电平{L0(31),L0(32),L0(33),L1(31),L1(33)}中的电平L0(31)、L0(32)、L0(33)看上去像不同阶梯之间的连接。另一范例中，此组电平{L0(31),L0(32),L0(33),L1(31),L1(33)}中的电平L1(31)、L1(33)看上去像一部分阶梯。这仅用于说明的目的，而并非对本发明的限制。举例而言，在本实施方式的一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有均匀分布，而在本实施方式的另一些变化实施方式中，多个电平的至少一部分(例如，一部分或全部)具有非均匀分布。
图8显示依据本发明一实施方式，图2所示的方法200所涉及的控制方案。控制单元312可以作为图1所示实施方式中所述控制单元的范例。举例而言，控制单元312能够通过修改图1所示的检测及控制电路112来实施。响应架构上的改变，上述存储器控制器由新数字310来编号，并且上述装置由新数字100-1来编号。
如图8所示，存储器控制器310包含上述控制单元312，并且还包含图1所示实施方式中描述的上述参考电压产生器114(为简便，图8中标示为“VREFGEN”)、以及比较器116(为简便，图8中标示为“CMP”)。除控制单元312、参考电压产生器114、以及比较器116之外，存储器控制器310还包含滤波器318和一组开关319。依据本实施方式，控制单元312决定待输入比较器116参考电压输入端的参考电压VREF的幅值，并且控制参考电压产生器114来产生具有控制单元312所决定幅值的参考电压VREF。此外，控制单元312产生一个控制信号组SW_EN[N:1](例如，两个使能控制信号，例如两个开关控制信号，如图8所示，控制信号组SW_EN[N:1]为SW_EN[2:1])，来选择性地使能数据端DAT1与比较器116目标输入端之间的两个路径其中之一。由此，控制单元312可以选择性地使用滤波器318来对通过数据端DAT1的信号执行滤波操作。举例而言，在控制单元312使能两个路径中较下面路径的情形下，控制单元312使用滤波器318来对通过数据端DAT1的信号执行滤波操作，以取得(或决定)步骤210中所述信号的上述共模电平。另一范例中，在控制单元312使能两个路径中较上面路径的情形下，控制单元312使用比较器116来将步骤210中所述信号与参考电压VREF比较。由此，本实施方式中，在存储器控制器310(例如控制电路312)的控制下，当共模电平检测结果指示步骤210中所述信号的共模电平等于上述预定电平时，此信号的此逻辑状态被校准为与步骤210所示多个电平中的该电平对应。对本实施方式的相似描述不再重复赘述。
图9显示依据本发明另一实施方式，图2所示的方法200所涉及的控制方案。控制单元412可以作为图1所示实施方式中所述控制单元的范例。举例而言，控制单元412能够通过修改图1所示的检测及控制电路112来实施。响应架构上的改变，上述存储器控制器由新数字410来编号，并且上述装置由新数字100-2来编号。此外，本实施方式中的存储器120耦接于设置在存储器120之外的至少一外部端口模块(例如，一个或多个外部端口模块)，例如图9所示外部端口模块REXT。举例而言，外部端口模块REXT可以是外部阻抗元件，例如设置在存储器120之外的电阻。
如图9所示，存储器控制器410包含上述控制单元412，并且还包含图1所示实施方式中描述的上述比较器116(为简便，图9中标示为“CMP”)、上述第一阻抗组件组PU[N:1]以及上述第二阻抗组件组PD[M:1]。此外，控制单元412使用比较器116来将步骤210中所述信号与参考电压VREF比较。举例而言，参考电压VREF可以是幅值等于固定值的参考电压，而不是幅值可调的参考电压。这仅用于说明的目的，而并非对本发明的限制。另一范例中，参考电压VREF是可调的。依据本实施方式，上述控制单元，例如控制单元412依据上述至少一比较结果来产生上述至少一检测结果，而不是简单地使用上述至少一比较结果来作为上述至少一检测结果。对本实施方式的相似描述不再重复赘述。
请注意，图9所示实施方式中的参考电压VREF可以是上述幅值等于固定值的参考电压。这仅用于说明的目的，而并非对本发明的限制。依据本发明一些实施方式，例如图9所示实施方式的一些变化实施方式，在存储器控制器410包含上述参考电压产生器114的情形下，控制单元412决定待输入比较器116参考电压输入端的参考电压VREF的幅值，并且控制参考电压产生器114来产生具有控制单元412所决定幅值的参考电压VREF。对本实施方式的相似描述不再重复赘述。
此外，图9所示实施方式的架构能够被描述为使用多个阻抗组件，其如上所述包含多个阻抗组件组，来操作。这仅用于说明的目的，而并非对本发明的限制。依据本实施方式的一些变化实施方式，多个阻抗组件可以分别使用多个电流源来代替。举例而言，响应此变化实施方式的架构改变，图9所示的每一阻抗组件的标号“Z”可以由另一标号，例如“Is”来代替。为简洁，对本实施方式的相似描述不再重复赘述。
图10显示依据本发明另一实施方式，图2所示的方法200所涉及的控制方案。控制单元512可以作为图1所示实施方式中所述控制单元的范例。举例而言，控制单元512能够通过修改图1所示的检测及控制电路112来实施。响应架构上的改变，上述存储器控制器由新数字510来编号，并且上述装置由新数字100-3来编号。此外，本实施方式中的存储器120耦接于设置在存储器120之外的至少一外部端口模块(例如，一个或多个外部端口模块)，例如图10所示外部端口模块REXT。举例而言，外部端口模块REXT可以是外部阻抗元件，例如设置在存储器120之外的电阻。
如图10所示，存储器控制器510包含上述控制单元512，并且还包含图1所示实施方式中描述的上述比较器116(为简便，图10中标示为“CMP”)、上述第一阻抗组件组PU[N:1]以及上述第二阻抗组件组PD[M:1]。此外，控制单元512使用比较器116来将步骤210中所述信号与参考电压VREF比较。举例而言，参考电压VREF可以是幅值等于固定值的参考电压，而不是幅值可调的参考电压。这仅用于说明的目的，而并非对本发明的限制。另一范例中，参考电压VREF是可调的。依据本实施方式，上述控制单元，例如控制单元512依据上述至少一比较结果来产生上述至少一检测结果，而不是简单地使用上述至少一比较结果来作为上述至少一检测结果。此外，以命令端COM1来作为数字端的范例。请注意，只要执行不受阻碍，在上述任一实施方式中对方法200的相关描述，例如将数据端DAT1作为数字端的范例的描述，能够应用于图10所示的架构上，其中数据端DAT1代替命令端COM1。对本实施方式的相似描述不再重复赘述。
请注意，图10所示实施方式的架构能够被描述为使用多个阻抗组件，其如上所述包含多个阻抗组件组，来操作。这仅用于说明的目的，而并非对本发明的限制。依据本实施方式的一些变化实施方式，多个阻抗组件可以分别使用多个电流源来代替。举例而言，响应此变化实施方式的架构改变，图10所示的每一阻抗组件的标号“Z”可以由另一标号，例如“Is”来代替。为简洁，对本实施方式的相似描述不再重复赘述。
虽然本发明已以较佳实施方式揭露如上，然而必须了解其并非用以限定本发明。相反，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围应当以权利要求书所界定的保护范围为准。

Claims (18)

1.一种执行电子装置中存储器界面校准的方法，该方法应用于该电子装置的存储器控制器中，该方法包含有：
控制该存储器控制器的数字端上的信号以在多个电平之间切换，其中该数字端耦接于该电子装置的存储器；以及
通过检测该信号，将该信号的逻辑状态校准为与该多个电平中的一个电平对应；
其中，该控制该存储器控制器的该数字端上的该信号以在该多个电平之间切换的步骤进一步包含有：
改变对应于该电子装置中多个阻抗组件的阻抗组件组中的至少一阻抗组件的至少一控制信号，来在该存储器控制器的多个配置之间动态切换；
或者，改变对应于该电子装置中多个电流源的电流源组中的至少一电流源的至少一控制信号，来在该存储器控制器的该多个配置之间切换；
该改变对应于该电子装置中多个阻抗组件的阻抗组件组中的至少一阻抗组件的至少一控制信号，来在该存储器控制器的多个配置之间动态切换的步骤进一步包含有：
使用对应于该阻抗组件组中的阻抗组件的控制信号，来选择性地使能该数字端和该存储器控制器的节点之间的传导路径，其中该数字端和该节点之间的该传导路径经过该阻抗组件组中的阻抗组件；
该改变对应于该电子装置中多个电流源的电流源组中的至少一电流源的至少一控制信号，来在该存储器控制器的该多个配置之间切换的步骤进一步包含有：
使用对应于该电流源组中电流源的控制信号，来选择性地使能该数字端和该存储器控制器的节点之间的传导路径，其中该数字端和该节点之间的该传导路径经过该电流源组中的电流源。
2.根据权利要求1所述执行电子装置中存储器界面校准的方法，其特征在于，该控制该存储器控制器的该数字端上的该信号以在该多个电平之间切换的步骤进一步包含有：
改变对应于该多个阻抗组件的另一阻抗组件组中的至少一阻抗组件的至少一控制信号，来在该存储器控制器的该多个配置之间动态切换。
3.根据权利要求2所述执行电子装置中存储器界面校准的方法，其特征在于，该改变对应于该多个阻抗组件的另一阻抗组件组中的至少一阻抗组件的至少一控制信号，来在该存储器控制器的该多个配置之间动态切换的步骤进一步包含有：
使用对应于该另一阻抗组件组中的阻抗组件的控制信号，来选择性地使能该数字端和该存储器控制器的另一节点之间的传导路径，其中该数字端和该另一节点之间的该传导路径经过该另一阻抗组件组中的阻抗组件。
4.根据权利要求1所述执行电子装置中存储器界面校准的方法，其特征在于，该控制该存储器控制器的该数字端上的该信号以在该多个电平之间切换的步骤进一步包含有：
改变对应于该多个电流源的另一电流源组中的至少一电流源的至少一控制信号，来在该存储器控制器的该多个配置之间切换。
5.根据权利要求4所述执行电子装置中存储器界面校准的方法，其特征在于，该改变对应于该多个电流源的另一电流源组中的至少一电流源的至少一控制信号，来在该存储器控制器的该多个配置之间切换的步骤进一步包含有：
使用对应于该另一电流源组中的电流源的控制信号，来选择性地使能该数字端和该存储器控制器的另一节点之间的传导路径，其中该数字端和该另一节点之间的该传导路径经过该另一电流源组中的电流源。
6.根据权利要求1所述执行电子装置中存储器界面校准的方法，其特征在于，该将该信号的逻辑状态校准为与该多个电平中的一个电平对应的步骤进一步包含有：
基于检测该信号所得到的至少一检测结果，将该信号的逻辑状态校准为与该多个电平中的一个电平对应，并且将该信号的另一逻辑状态校准为与该多个电平中的另一个电平对应。
7.根据权利要求1所述执行电子装置中存储器界面校准的方法，其特征在于，该数字端是该存储器控制器的数据端，并且该方法更包含：
通过该存储器控制器的命令端发送至少一命令至该存储器，以使得该信号从该存储器输出；
其中由该存储器控制器控制，将该信号从该多个电平中的一个电平切换到该多个电平中的另一电平。
8.根据权利要求7所述执行电子装置中存储器界面校准的方法，其特征在于，该发送至少一命令至该存储器，以使得该信号从该存储器输出的步骤还包含：
使用该至少一命令来指示该存储器控制该信号，以使该信号具有在逻辑值0和逻辑值1之间轮流切换的数据模式。
9.根据权利要求7所述执行电子装置中存储器界面校准的方法，其特征在于，该发送至少一命令至该存储器，以使得该信号从该存储器输出的步骤还包含：
使用该至少一命令来指示该存储器控制该信号，以使该信号具有单一逻辑值的数据模式，而不是在不同逻辑值之间轮流切换的数据模式。
10.根据权利要求1所述执行电子装置中存储器界面校准的方法，其特征在于，该将该信号的逻辑状态校准为与该多个电平中的一个电平对应的步骤进一步包含有：
基于检测该信号所得到的至少一检测结果，将该信号的逻辑状态校准为与该多个电平中的该电平对应；
其中该至少一检测结果包含占空比检测结果；并且在对关于该占空比检测结果的状况满意的情形下，该信号的逻辑状态被校准为与该多个电平中的该电平对应。
11.根据权利要求10所述执行电子装置中存储器界面校准的方法，其特征在于，当该信号的该占空比检测结果指示该信号的占空比等于预定百分比时，该信号的逻辑状态被校准为与该多个电平中的该电平对应。
12.根据权利要求10所述执行电子装置中存储器界面校准的方法，其特征在于，当该信号的该占空比检测结果指示该信号的占空比落入包含预定百分比的预定间隔范围时，该信号的逻辑状态被校准为与该多个电平中的该电平对应。
13.根据权利要求1所述执行电子装置中存储器界面校准的方法，其特征在于，该将该信号的逻辑状态校准为与该多个电平中的一个电平对应的步骤进一步包含有：
基于检测该信号所得到的至少一检测结果，将该信号的逻辑状态校准为与该多个电平中的该电平对应；
其中该至少一检测结果包含共模电平检测结果。
14.根据权利要求13所述执行电子装置中存储器界面校准的方法，其特征在于，当该共模电平检测结果指示该信号的共模电平等于预定电平时，该信号的逻辑状态被校准为与该多个电平中的该电平对应。
15.根据权利要求1所述执行电子装置中存储器界面校准的方法，其特征在于，该存储器控制器包含多个命令端、多个数据端、以及至少一时钟端，用于将该存储器控制器耦接于该存储器，并且该数字端是该多个命令端的端口或者该多个数据端的端口。
16.根据权利要求1所述执行电子装置中存储器界面校准的方法，其特征在于，该方法还包含：
检测该信号的共模电平；以及
依据该共模电平决定切片电平，其中该切片电平是用于分析该信号，以决定该信号的至少一逻辑状态。
17.一种用于执行电子装置中存储器界面校准的装置，该装置包含有：
存储器，用于储存用于该电子装置的信息；以及
存储器控制器，耦接于该存储器，用于向该电子装置提供关于该存储器的存储器访问服务，其中该存储器控制器控制该存储器控制器的数字端上的信号以在多个电平之间切换，其中该数字端耦接于该电子装置的该存储器；
其中通过检测该信号，该存储器控制器将该信号的逻辑状态校准为与该多个电平中的一个电平对应；
其中，该存储器控制器在控制该存储器控制器的该数字端上的该信号以在该多个电平之间切换时，进一步用于改变对应于该电子装置中多个阻抗组件的阻抗组件组中的至少一阻抗组件的至少一控制信号，来在该存储器控制器的多个配置之间动态切换；或者，改变对应于该电子装置中多个电流源的电流源组中的至少一电流源的至少一控制信号，来在该存储器控制器的该多个配置之间切换；
执行该改变对应于该电子装置中多个阻抗组件的阻抗组件组中的至少一阻抗组件的至少一控制信号，来在该存储器控制器的多个配置之间动态切换时，该存储器控制器进一步使用对应于该阻抗组件组中的阻抗组件的控制信号，来选择性地使能该数字端和该存储器控制器的节点之间的传导路径，其中该数字端和该节点之间的该传导路径经过该阻抗组件组中的阻抗组件；
执行该改变对应于该电子装置中多个电流源的电流源组中的至少一电流源的至少一控制信号，来在该存储器控制器的该多个配置之间切换时，该存储器控制器进一步使用对应于该电流源组中电流源的控制信号，来选择性地使能该数字端和该存储器控制器的节点之间的传导路径，其中该数字端和该节点之间的该传导路径经过该电流源组中的电流源。
18.一种存储器控制器，用于执行电子装置中存储器界面校准的装置，该存储器控制器包含有：
数字端，其中该数字端用于将该存储器控制器耦接于该电子装置的存储器；以及
控制单元，耦接于该数字端，用于控制该存储器控制器的数字端上的信号以在多个电平之间切换；
其中通过检测该信号，该控制单元将该信号的逻辑状态校准为与该多个电平中的一个电平对应；
其中，该控制单元在控制该存储器控制器的数字端上的信号以在多个电平之间切换时，进一步用于改变对应于该电子装置中多个阻抗组件的阻抗组件组中的至少一阻抗组件的至少一控制信号，来在该存储器控制器的多个配置之间动态切换；或者，改变对应于该电子装置中多个电流源的电流源组中的至少一电流源的至少一控制信号，来在该存储器控制器的该多个配置之间切换；
执行该改变对应于该电子装置中多个阻抗组件的阻抗组件组中的至少一阻抗组件的至少一控制信号，来在该存储器控制器的多个配置之间动态切换时，该控制单元进一步使用对应于该阻抗组件组中的阻抗组件的控制信号，来选择性地使能该数字端和该存储器控制器的节点之间的传导路径，其中该数字端和该节点之间的该传导路径经过该阻抗组件组中的阻抗组件；
执行该改变对应于该电子装置中多个电流源的电流源组中的至少一电流源的至少一控制信号，来在该存储器控制器的该多个配置之间切换时，该控制单元进一步使用对应于该电流源组中电流源的控制信号，来选择性地使能该数字端和该存储器控制器的节点之间的传导路径，其中该数字端和该节点之间的该传导路径经过该电流源组中的电流源。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871518B2 (en) * 2016-02-02 2018-01-16 Mediatek Inc. Memory interface circuit capable of controlling driving ability and associated control method
US11901013B2 (en) 2020-12-03 2024-02-13 Seagate Technology Llc Optimization of reference voltages in a non-volatile memory (NVM)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101350216A (zh) * 2007-06-28 2009-01-21 英特尔公司 用于存储设备的降低信号电平支持

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6643787B1 (en) * 1999-10-19 2003-11-04 Rambus Inc. Bus system optimization
US7386410B2 (en) * 2005-09-27 2008-06-10 Ati Technologies Inc. Closed loop controlled reference voltage calibration circuit and method
US7420386B2 (en) * 2006-04-06 2008-09-02 Altera Corporation Techniques for providing flexible on-chip termination control on integrated circuits
DE102007010284A1 (de) * 2007-03-02 2008-09-04 Qimonda Ag Schnittstellenvorrichtung, Schaltungsmodul, Schaltungssystem, Vorrichtung für eine Datenkommunikation und Verfahren zum Kalibrieren eines Schaltungsmoduls
WO2010011534A1 (en) * 2008-07-23 2010-01-28 Rambus Inc. Reconfigurable memory controller
US8102724B2 (en) * 2009-01-29 2012-01-24 International Business Machines Corporation Setting controller VREF in a memory controller and memory device interface in a communication bus
WO2012064638A2 (en) * 2010-11-09 2012-05-18 Rambus Inc. Memory access during memory calibration
US9368164B2 (en) * 2012-11-26 2016-06-14 Rambus Inc. Data independent periodic calibration using per-pin VREF correction technique for single-ended signaling
US8913438B2 (en) * 2013-02-20 2014-12-16 Seagate Technology Llc Adaptive architecture in a channel detector for NAND flash channels

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101350216A (zh) * 2007-06-28 2009-01-21 英特尔公司 用于存储设备的降低信号电平支持

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