CN101350216A - 用于存储设备的降低信号电平支持 - Google Patents

用于存储设备的降低信号电平支持 Download PDF

Info

Publication number
CN101350216A
CN101350216A CNA2008101293926A CN200810129392A CN101350216A CN 101350216 A CN101350216 A CN 101350216A CN A2008101293926 A CNA2008101293926 A CN A2008101293926A CN 200810129392 A CN200810129392 A CN 200810129392A CN 101350216 A CN101350216 A CN 101350216A
Authority
CN
China
Prior art keywords
reference voltage
memory device
signal
drive signal
controlled reference
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101293926A
Other languages
English (en)
Other versions
CN101350216B (zh
Inventor
J·祖姆科厄
J·昌德勒
J·史密斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN101350216A publication Critical patent/CN101350216A/zh
Application granted granted Critical
Publication of CN101350216B publication Critical patent/CN101350216B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)

Abstract

本发明的实施例一般涉及用于存储设备的降低信号电平支持的系统、方法和装置。在某些实施例中，主机包括一个或多个附加电触点以向存储设备提供可控基准电压。主机还可包括驱动电路，以将驱动信号提供给存储设备。在某些实施例中，驱动信号基本上关于可控基准电压对称。

Description

用于存储设备的降低信号电平支持
技术领域
本发明的实施例一般涉及集成电路领域，尤其涉及用于存储设备的降低信号电平支持的系统、方法和装置。
背景技术
诸如双数据率(例如，DDR、DDR2和DDR3等)接口之类的相对高速的接口可包括使用基准电压(VREF)的接收器。将输入数字信号与VREF进行比较以确定输入信号是逻辑0还是逻辑1。VREF的电压电平用作断路点(或切换点)。电压电平高于断路点的输入信号是逻辑电平1，而电压电平低于断路点的输入信号是逻辑电平0。
提供VREF的调节器通常还向存储设备(例如，动态随机存取存储设备或DRAM)提供电压。VREF通常被固定为DRAM电压的一半。这种配置前提是DRAM和主机具有使用类似工作电压的进程。例如，如果DRAM和主机基于使用1.5V工作电压的进程，则驱动信号可能以750mV的VREF为中心(或多或少)。
然而，在某些情况下，提供输入信号的主机可基于采用比DRAM低的工作电压的进程。例如，DRAM可使用标准的DRAM电压(例如，1.5V)，但主机可能基于采用较低工作电压(例如，1.1V)的低功率进程。在这种情况下，接口主机侧的信号电平可能不会被接口DRAM侧上的接收器支持。
附图简述
本发明的实施例在诸附图的各个图中作为例子而不是限制示出，其中相同的附图标记指示相似的元件。
图1是示出根据本发明的实施例实现的计算系统的所选方面的高级框图。
图2是示出根据本发明的实施例的具有共享VREF电触点的计算系统的所选方面的高级框图。
图3是示出根据本发明的实施例的命令/地址输入/输出(I/O)信号体系结构的所选方面的电路图。
图4是示出根据本发明的实施例的数据I/O信号体系结构的所选方面的电路图。
图5是示出根据本发明的实施例的校准降低的信号电平存储器接口的方法的所选方面的流程图。
图6是示出根据本发明的实施例的电子系统的所选方面的框图。
图7是示出根据本发明的可选实施例的电子系统的所选方面的框图。
具体实施方式
本发明的实施例一般涉及实现用于存储设备的降低信号电平支持的系统、方法和装置。在某些实施例中，主机(例如，存储器控制器、处理器等)包括至少一个附加电触点(例如，管脚、焊盘等)，以向存储设备(或多个设备)提供可控的VREF。VREF是变化的，以使存储设备处的信号捕捉最优化。主机侧驱动电路可提供基本上关于VREF对称的驱动信号。在某些实施例中，可控VREF的使用和相关联可控驱动信号支持DDR(例如，DDR3)接口在比常规系统中使用的信号电平降低的信号电平下操作。对降低的信号电平的支持使得接口能与基于使用比存储设备所使用电压低的电压的进程的主机一起使用。
图1是示出根据本发明的实施例实现的计算系统的所选方面的高级框图。在所示的实施例中，系统100包括主机110(例如，存储器控制器)以及存储设备120(例如，DRAM)。在可选的实施例中，系统100可包括更多的元件、更少的元件和/或不同的元件。
主机110控制往返存储设备120的数据传输。在某些实施例中，主机110是计算系统的芯片组的一部分(例如，北桥的一部分)。在可选的实施例中，主机110被集成到与一个或多个处理器相同的管芯上。主机110包括驱动器112和校准电路114。驱动器112A与命令/地址(CA)互连132耦合，而驱动器112B与DQ互连138耦合。可以理解，主机110可包括几乎任何数量的驱动器112。
在某些实施例中，驱动器112中的至少一部分包括基准电压(VREF)生成电路116。VREF生成电路116将可控的VREF提供给存储设备120。存储设备120将VREF用作一个或多个相关联的驱动器112的驱动信号的基准。例如，接收器122A可将由VREF生成电路116A提供的VREF用作来自驱动器(或多个驱动器)112A的驱动信号的基准。
在某些实施例中，主机110包括一个或多个附加电触点136。该电触点136提供将VREF耦合至适当的互连的触点。术语“电触点”广泛地指适用于将电信号传递到互连(例如，管脚、焊盘、焊球等)的集成电路外部可用触点。电触点136被称为“附加”电触点是因为常规的主机不包括将VREF提供给存储设备的电触点。
在某些实施例中，主机110可包括两个或多个电触点136，以将两个或多个VREF提供给存储设备120。关于VREF的设置可彼此独立，以支持针对不同VREF的不同优化点。例如，系统100包括电触点136A和136B。触点136A经由命令/地址互连132A耦合CA_VREF 134。类似地，触点136B经由DQ互连138A耦合DQ_VREF 140。
在可选的实施例中，主机110可包括单个电触点136以将VREF提供给存储设备120。参考图2所示的系统200，例如，电触点136C将VREF提供给CA互连132B和DQ互连138B。在又一个可选实施例中，主机110可使用两个以上的电触点136。
在某些实施例中，驱动器112关于相关联的VREF对称地驱动信号。例如，驱动器112A关于CA_VREF 134对称地驱动信号。类似地，驱动器112B关于DQ_VREF 140对称地驱动信号。如以下参考图5进一步讨论的，校准过程可用于校准驱动器112，使得驱动信号关于VREF对称。校准过程可使用校准电路114来校准驱动器112。校准电路114可设置驱动器112的上拉和下拉值以确定驱动信号的特性。
在常规系统中，上拉和下拉值基本相等。然而，与常规系统不同，校准电路114可将上拉值设置成强于下拉值。其原因是，在某些实施例中，主机110基于使用比存储设备120低的电压的进程。在该实施例中，可将VREF设置成其略低于DRAM工作电压的一半，且略高于主机工作电压的一半。以下将参考图3和4进一步讨论这种情况的一个例子。
存储设备120至少部分地为系统100提供系统主存储器。在某些实施例中，存储设备120是DDR DRAM(例如，DDR3 DRAM)。存储设备120尤其包括用于从主机110接收信号的接收器122。存储设备120可以是存储模块上的多个存储设备之一。或者，存储设备120可被附连到用于计算系统100的主系统电路板(未示出)。
命令/地址(CA)路线(lane)132提供了多个路线，用于将命令和地址发送到存储设备120。DQ路线138提供双向读/写数据互连(或数据总线)。在可选的实施例中，DQ路线138可以是单向的。为了便于描述，将系统100示为具有M C/A路线和N DQ路线。可以理解，值M和N取决于特定计算系统的实现细节。
图3是示出根据本发明的实施例的命令/地址输入/输出(I/O)信号体系结构的所选方面的电路图。系统300包括经由CA互连306耦合在一起的CA驱动器302和DRAM CA接收器304。为了便于描述，仅示出单个驱动器302。此外，仅示出CA互连306的一部分。可以理解，主机(例如，主机110)可具有几乎任何数量的CA驱动器302。另外，CA互连306可包括几乎任何数量的比特路线、信号线、电触点等。在可选的实施例中，系统300可包括更多的元件、更少的元件和/或不同的元件。
在常规的系统中，用于DRAM接收器的VREF一般由提供接收器工作电压的同一调节器来提供，且一般被设置成该接收器工作电压的一半(或者，在所示的例子中为750mV)。在其它的常规系统中，电阻器-驱动器网络(例如，在存储器模块上)可提供接收器工作电压。在常规系统中，CA驱动器一般在与DRAM接收器基本相同的工作电压下工作。在常规的系统中，驱动信号一般以工作电压的一半为中心，它基本等于接收器工作电压的一半。
与常规的系统不同，在某些实施例中，驱动器302的工作电压小于接收器304的工作电压。例如，在所示的实施例中，驱动器302的工作电压是1.1V，而接收器304的工作电压是1.5V。在某些实施例中，系统300包括使接口适于CA互连306的机制，以支持由驱动器302使用的较低的工作电压。
具体地，主机110B提供可控制的CA_VREF 308。CA_VREF 308可被设置成CA驱动器302的工作电压的百分比(例如，1.1V的百分比)。在某些实施例中，CA-VREF 308可被设置成接近DRAM 120B的正常工作点的值，然而仍为驱动信号310提供足够的电压余量。例如，CA_VREF 308可被设置成高于驱动器302的工作电压的一半且低于接收器304的工作电压的一半的值。在所示的实施例中，例如，CA-VREF 308可被设置成(大约)600mV。
主机110B包括VREF生成电路312以生成CA_VREF 308。在所示的实施例中，VREF生成电路312包括分压器网络(例如，可变电阻器314和316)。在可选的实施例中，VREF生成电路312可不同地实现。
在某些实施例中，在例如通过电路114(图1所示)的校准过程中，可变电阻器314和316的值可被设置。在可选的实施例中，实验数据可用于确定电阻器314和316的适当值。
在某些实施例中，驱动器302关于CA_VREF 308对称地驱动驱动信号310。术语“对称”指的是驱动信号310具有在CA_VREF 308之上和之下的基本相等的振幅(例如，+/-10％)。在某些实施例中，校准电路114(图1所示)校准CA驱动器302使得驱动信号310关于CA_VREF 308对称。例如，校准电路114可将CA驱动器302的上拉值设置成大于下拉值。
在某些实施例中，校准电路114可包括串联晶体管(例如，与CA驱动器302的N和P晶体管串联)，该晶体管具有可改变的电压，以调节校准设置。在可选的实施例中，校准电路114可基于包括不同数量的上拉支路与下拉支路的数字实现，这些支路可被选择地激活以控制驱动信号310的特性。
图4是示出根据本发明的实施例的数据I/O信号体系结构的所选方面的电路图。系统400包括经由DQ互连406耦合在一起的DQ驱动器402和DRAMDQ驱动器/接收器404。为了便于描述，仅示出了单个驱动器402。此外，仅示出了DQ互连406的一部分。可以理解，主机(例如，主机110)可具有几乎任何数量的DQ驱动器402。另外，DQ互连406可包括几乎任何数量的比特路线、信号线、电触点等。在可选的实施例中，系统400可包括更多的元件、更少的元件和/或不同的元件。
与常规的系统不同，在某些实施例中，驱动器402的工作电压小于驱动器/接收器404的工作电压。例如，在所示的实施例中，驱动器402的工作电压是1.1V，而驱动器/接收器404的工作电压是1.5V。在某些实施例中，系统400包括使接口适合于DQ互连406的机制，以支持由驱动器402使用的较低的工作电压。
具体地，主机110C提供可控制的DQ_VREF 408。DQ_VREF 408可被设置成DQ驱动器402的工作电压的百分比(例如，1.1V的百分比)。在某些实施例中，DQ-VREF 408可被设置成接近DRAM 120C的正常工作点的值，然而仍为驱动信号410提供足够的电压余量。例如，DQ_VREF 408可被设置成高于驱动器402的工作电压的一半且低于驱动器/接收器404的工作电压的一半的值。在所示的实施例中，例如，DQ-VREF 408可被设置成(大约)600mV。
主机110C包括VREF生成电路412以生成DQ_VREF 408。在所示的实施例中，VREF生成电路412包括分压器网络(例如，可变电阻器414和416)。在可选的实施例中，VREF生成电路412可不同地实现。
在某些实施例中，在例如通过校准电路114(图1所示)的校准过程中，可变电阻器414和416的值可被设置。在可选的实施例中，实验数据可用于确定电阻器414和416的适当值。
在某些实施例中，驱动器402关于DQ_VREF 408对称地驱动驱动信号410。术语“对称”指的是驱动信号410具有在DQ_VREF 408之上和之下的基本相等的振幅(例如，+/-10％)。在某些实施例中，校准电路114(图1所示)校准DQ驱动器402使得驱动信号410关于DQ_VREF 408对称。例如，校准电路114可将DQ驱动器402的上拉值设置成大于下拉值。
在某些实施例中，校准电路114可包括串联晶体管(例如，与DQ驱动器402的N和P晶体管串联)，该晶体管具有可改变的电压，以调节校准设置。在可选的实施例中，校准电路114可基于包括不同数量的上拉支路与下拉支路的数字实现，这些支路可被选择地激活以控制驱动信号410的特性。
图3和4示出其中主机包括分离的电触点以向DRAM提供CA_VREF和DQ_VREF的实施例。在某些可选的实施例中，主机可具有单个附加的电触点以向DRAM提供单个VREF。在这种实施例中，DRAM中的CA接收器和DQ接收器可使用相同的VREF。
图5是示出根据本发明的实施例的校准降低的信号电平存储器接口的方法的所选方面的流程图。参考步骤框502，主机(例如，主机110)向存储设备(例如，存储设备120)提供目标可控VREF。目标可控VREF可以是略高于驱动器的工作电压的一半且略低于接收器的工作电压的一半的VREF。
参考步骤框504，校准电路(例如，图1所示的校准电路114)将驱动信号校准为基本上关于目标VREF对称。在某些实施例中，驱动器可通过例如调节与驱动器的N和P晶体管串联的晶体管的电压来校准。在某些可选的实施例中，驱动器可通过选择性地激活驱动器中不同数量的上拉支路与下拉支路来校准。在又一个可选实施例中，可将不同的机制用于校准驱动信号。
参考步骤框506，将驱动信号调谐，以改进其信号特性。调谐驱动信号可包括将测试模式发送到存储设备并从存储设备接收测试模式以确定测试模式中是否发生误差。如果误差发生，则可调节驱动信号以提高数据捕捉的可能性。可重复该进程，直到实现信号质量目标，如508所示。
参考步骤框510，在驱动信号被调谐之后，驱动器可操作。在某些实施例中，进程500可周期性地执行，以校正电压和温度变化。在某些可选的实施例中，进程500可响应于某些事件——诸如系统初始化而执行。
图6是示出根据本发明的实施例的电子系统的所选方面的框图。电子系统600包括处理器610、存储器控制器620、存储器630、输入/输出(I/O)控制器640、射频(RF)电路650以及天线660。在操作中，系统600利用天线660发送和接收信号，且这些信号由图6所示的各个元件处理。天线660可以是定向天线或全向天线。正如本文所使用的，术语全向天线指的是任何在至少一个平面中具有基本一致的图案的天线。例如，在某些实施例中，天线660可以是诸如偶极天线或四分之一波长天线之类的全向天线。同样，例如，在某些实施例中，天线660可以是诸如抛物面天线、贴片天线或八木天线之类的定向天线。在某些实施例中，天线660可包括多个物理天线。
射频电路650与天线660和I/O控制器640通信。在某些实施例中，RF电路650包括对应于通信协议的物理接口(PHY)。例如，RF电路650可包括调制器、解调器、混频器、频率合成器、低噪声放大器、功率放大器等。在某些实施例中，RF电路650可包括外差接收机，而在其它实施例中，RF电路650可包括直接变换接收器。例如，在具有多个天线660的实施例中，每一个天线可被耦合到相应的接收器。在操作中，RF电路650从天线660接收通信信号，并将模拟或数字信号提供给I/O控制器640。此外，I/O控制器640可将信号提供给RF电路650，该电路对这些信号进行运算然后将它们发送到天线660。
处理器610可以是任何类型的处理设备。例如，处理器610可以是微处理器、微控制器等。此外，处理器610可包括任何数量的处理核，或可包括任何数量的独立处理器。
存储器控制器620在处理器610和图6所示的其它元件之间提供通信路径。在某些实施例中，存储器控制器620是也提供其它功能的集线器设备的一部分。如图6所示，存储器控制器620被耦合到处理器610、I/O控制器640和存储器630。在某些实施例中，存储器控制器620(和/或图7所示的存储器控制器720)包括附加电触点624(和/或724)，以向存储器630提供可控的VREF。存储器控制器620(和/或存储器控制器720)可向存储器630提供一个或多个关于VREF对称的驱动信号。
存储器630可包括多个存储设备。这些存储设备可基于任何类型的存储技术。例如，存储器630可以是随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、诸如闪存之类的非易失性存储器或任何其它类型的存储器。
存储器630可表示单个存储设备或一个或多个模块上的若干存储设备。存储器控制器620通过互连622向存储器630提供数据，并响应于读取请求从存储器630接收数据。可将命令和/或地址通过互连622或通过不同的互连(未示出)提供给存储器630。存储器控制器620可从处理器610或其它的源接收将存储在存储器630中的数据。存储器控制器620可将其从存储器630接收的数据提供给处理器610或另一目的地。互连622可以是双向互连或单向互连。互连622可包括多个并行导体。信号可是差分或单端的。在某些实施例中，互连622利用转发、多相时钟方案操作。
存储器控制器620还被耦合到I/O控制器640，并在处理器610和I/O控制器640之间提供通信路径。I/O控制器640包括用于与诸如串行端口、并行端口、通用串行总线(USB)端口等的I/O电路通信的电路。如图6所示，I/O控制器640提供至RF电路650的通信路径。
图7是示出根据本发明的可选实施例的电子系统的所选方面的框图。电子系统700包括存储器730、I/O控制器740、RF电路750以及天线760，这些都是以上参考图7描述的。电子系统700还包括处理器710和存储器控制器720。如图7所示，存储器控制器720可以与处理器710在同一管芯上。如以上参考处理器710(图5)所述，处理器710可以是任何类型的处理器。由图6和7表示的示例系统包括台式计算机、膝上型计算机、服务器、蜂窝电话、个人数字助理、数字家庭系统等。
本发明的实施例还可被提供作为用于存储机器可执行指令的机器可读介质。机器可读介质可包括，但不限于闪存、光盘、紧致盘只读存储器(CD-ROM)、数字通用/视频盘(DVD)ROM、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁或光卡、传播介质或适用于存储电子指令的其它类型的机器可读介质。例如，本发明的实施例可作为可经由嵌入在载波或其它传播介质中的数据信号通过通信链路(例如，调制解调器或网络连接)从远程计算机(例如，服务器)传输到请求计算机(例如，客户机)的计算机程序下载。
在以上的描述中，某些术语用于描述本发明的实施例。例如，术语“逻辑”表示用于执行一个或多个功能的硬件、固件、软件(或其任意组合)。例如，“硬件”的例子包括但不限于集成电路、有限状态机甚至是组合逻辑。集成电路可采用诸如微处理器之类的处理器、专用集成电路、数字信号处理器、微处控制器等形式。
应意识到，在本说明书中对“一个实施例”或“实施例”的引用表示结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中。因此，强调并应意识到，在本说明书的各个部分中对“实施例”或“一个实施例”的两次或更多次的引用未必全指同一实施例。此外，特定特征、结构或特性可适当地结合在本发明的一个或多个实施例中。
类似地，应意识到在本发明的实施例的以上描述中，为了使公开流畅以帮助理解各发明方面中的一个或多个，各特征有时被组合在单个实施例、附图或其描述中。然而，本公开方法不应被解释为反映本发明所要求保护的主题需要的特征比各权利要求中所述的特征多。相反，如以下的权利要求所反映的，发明方面少于单个以上公开实施例的全部特征。因此，具体实施方式之后的权利要求明确地结合在该具体说明书中。

Claims (25)

1.一种集成电路，包括：
第一电触点，用于将驱动信号提供给存储设备；
与所述第一电触点耦合的驱动电路，用于生成用于所述存储设备的所述驱动信号；
第二电触点，用于将可控基准电压提供给所述存储设备；以及
与所述第二电触点耦合的基准电压生成电路，用于生成所述可控基准电压，其中所述可控基准电压至少部分地基于驱动器工作电压。
2.如权利要求1所述的集成电路，其特征在于，所述驱动器工作电压小于存储设备工作电压。
3.如权利要求1所述的集成电路，其特征在于，所述驱动信号基本上关于所述可控基准电压对称。
4.如权利要求1所述的集成电路，其特征在于，所述驱动信号至少部分地基于终端电压。
5.如权利要求1所述的集成电路，其特征在于，所述驱动信号是命令/地址信号，且所述可控基准电压为所述命令/地址信号提供基准电压。
6.如权利要求1所述的集成电路，其特征在于，所述驱动信号是数据信号，且所述可控基准电压为所述数据信号提供基准电压。
7.如权利要求1所述的集成电路，其特征在于，还包括：
第三电触点，用于将第二驱动信号提供给所述存储设备；
与所述第三电触点耦合的第二驱动电路，用于生成用于所述存储设备的所述第二驱动信号；
第四电触点，用于将第二可控基准电压提供给所述存储设备；以及
与所述第四电触点耦合的第二基准电压生成电路，用于生成所述第二可控基准电压，其中所述第二可控基准电压至少部分地基于驱动器工作电压。
8.如权利要求7所述的集成电路，其特征在于，
所述驱动信号是命令/地址信号，且所述可控基准电压为所述命令/地址信号提供基准电压；以及另外
所述第二驱动信号是数据信号，且所述第二可控基准电压为所述数据信号提供基准电压。
9.如权利要求8所述的集成电路，其特征在于，
用于所述驱动电路和所述第二驱动电路的驱动器工作电压小于存储设备工作电压。
10.如权利要求9所述的集成电路，其特征在于，
所述命令/地址信号基本上关于所述可控基准电压对称；此外
所述数据信号基本上关于所述第二可控基准电压对称。
11.如权利要求1所述的集成电路，其特征在于，所述基准电压生成电路包括将所述可控基准电压设置成驱动器工作电压的百分比的分压器电路。
12.一种方法，包括：
从主机上的第一电触点为存储设备提供目标可控基准电压，其中所述目标可控基准电压至少部分地基于驱动器工作电压；以及
将驱动信号校准成基本上关于所述目标可控基准电压对称。
13.如权利要求12所述的方法，其特征在于，还包括：
经由所述驱动信号将测试模式发送到所述存储设备；
响应于发送测试模式到所述存储设备，从所述存储设备接收所接收的测试模式；以及
至少部分地基于所接收的测试模式调节所述驱动信号。
14.如权利要求12所述的方法，其特征在于，所述主机包括存储器控制器，且所述存储设备包括动态随机存取存储设备(DRAM)。
15.一种系统，包括：
存储设备；以及
经由存储器互连与所述存储设备耦合的主机，所述主机包括
第一电触点，用于将驱动信号提供给所述存储设备；
与所述第一电触点耦合的驱动电路，用于生成用于所述存储设备的所述驱动信号；
第二电触点，用于将可控基准电压提供给所述存储设备；以及
与所述第二电触点耦合的基准电压生成电路，用于生成所述可控基准电压，其中所述可控基准电压至少部分地基于驱动器工作电压。
16.如权利要求15所述的系统，其特征在于，所述驱动器工作电压小于存储设备工作电压。
17.如权利要求15所述的系统，其特征在于，所述驱动信号基本上关于所述可控基准电压对称。
18.如权利要求15所述的系统，其特征在于，所述驱动信号至少部分地基于终端电压。
19.如权利要求15所述的系统，其特征在于，所述驱动信号是命令/地址信号，且所述可控基准电压为所述命令/地址信号提供基准电压。
20.如权利要求15所述的系统，其特征在于，所述驱动信号是数据信号，且所述可控基准电压为所述数据信号提供基准电压。
21.如权利要求15所述的系统，其特征在于，所述主机包括
第三电触点，用于将第二驱动信号提供给所述存储设备；
与所述第三电触点耦合的第二驱动电路，用于生成用于所述存储设备的所述第二驱动信号；
第四电触点，用于将第二可控基准电压提供给所述存储设备；以及
与所述第四电触点耦合的第二基准电压生成电路，用于生成所述第二可控基准电压，其中所述第二可控基准电压至少部分地基于驱动器工作电压。
22.如权利要求21所述的系统，其特征在于，
所述驱动信号是命令/地址信号，且所述可控基准电压为所述命令/地址信号提供基准电压；以及另外
所述第二驱动信号是数据信号，且所述第二可控基准电压为所述数据信号提供基准电压。
23.如权利要求22所述的系统，其特征在于，
用于所述驱动电路和所述第二驱动电路的驱动器工作电压小于存储设备工作电压。
24.如权利要求23所述的系统，其特征在于，
所述命令/地址信号基本上关于所述可控基准电压对称；此外
所述数据信号基本上关于所述第二可控基准电压对称。
25.如权利要求15所述的系统，其特征在于，所述基准电压生成电路包括将所述可控基准电压设置成驱动器工作电压的百分比的分压器电路。
CN2008101293926A 2007-06-28 2008-06-30 用于存储设备的降低信号电平支持的方法、系统和装置 Expired - Fee Related CN101350216B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/769,870 US7729168B2 (en) 2007-06-28 2007-06-28 Reduced signal level support for memory devices
US11/769,870 2007-06-28

Publications (2)

Publication Number Publication Date
CN101350216A true CN101350216A (zh) 2009-01-21
CN101350216B CN101350216B (zh) 2013-04-10

Family

ID=39766114

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101293926A Expired - Fee Related CN101350216B (zh) 2007-06-28 2008-06-30 用于存储设备的降低信号电平支持的方法、系统和装置

Country Status (5)

Country Link
US (1) US7729168B2 (zh)
EP (1) EP2009553B1 (zh)
KR (1) KR100983397B1 (zh)
CN (1) CN101350216B (zh)
TW (1) TWI378452B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104715786A (zh) * 2013-12-16 2015-06-17 联发科技股份有限公司 执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器
CN105468125A (zh) * 2015-11-24 2016-04-06 畅索软件科技（上海）有限公司 在手持设备上驱动外置存储介质的方法及装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011025557A1 (en) * 2009-08-31 2011-03-03 Rambus Inc. Forwarding signal supply voltage in data transmission system
US8582374B2 (en) * 2009-12-15 2013-11-12 Intel Corporation Method and apparatus for dynamically adjusting voltage reference to optimize an I/O system
US8638622B2 (en) * 2011-07-06 2014-01-28 Arm Limited Apparatus and method for receiving a differential data strobe signal
KR102044478B1 (ko) * 2013-04-22 2019-11-13 삼성전자주식회사 드라이버 및 이를 포함하는 메모리 컨트롤러
US20160162214A1 (en) * 2014-12-08 2016-06-09 James A McCall Adjustable low swing memory interface
US10263579B2 (en) 2016-10-28 2019-04-16 Hewlett Packard Enterprise Development Lp Differential amplifier
US11735280B2 (en) * 2021-08-13 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and operating method of the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080175054A1 (en) * 2006-12-28 2008-07-24 Spansion Llc Methods and systems for memory devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2888898B2 (ja) * 1990-02-23 1999-05-10 株式会社日立製作所 半導体集積回路
US6529422B1 (en) * 2001-08-30 2003-03-04 Micron Technology, Inc. Input stage apparatus and method having a variable reference voltage
US6922077B2 (en) 2003-06-27 2005-07-26 Intel Corporation Hybrid compensated buffer design
US7016249B2 (en) * 2003-06-30 2006-03-21 Intel Corporation Reference voltage generator
US7095245B2 (en) 2003-11-14 2006-08-22 Intel Corporation Internal voltage reference for memory interface
US7222224B2 (en) * 2004-05-21 2007-05-22 Rambus Inc. System and method for improving performance in computer memory systems supporting multiple memory access latencies
US7038954B2 (en) * 2004-08-30 2006-05-02 Micron Technology, Inc. Apparatus with equalizing voltage generation circuit and methods of use
US7440340B2 (en) * 2004-10-19 2008-10-21 Samsung Electronics Co., Ltd. Output buffer of a semiconductor memory device
US7057397B1 (en) * 2005-03-03 2006-06-06 Lattice Semiconductor Corporation Output impedance measurement techniques

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080175054A1 (en) * 2006-12-28 2008-07-24 Spansion Llc Methods and systems for memory devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104715786A (zh) * 2013-12-16 2015-06-17 联发科技股份有限公司 执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器
US9824728B2 (en) 2013-12-16 2017-11-21 Mediatek Inc. Method for performing memory interface calibration in an electronic device, and associated apparatus and associated memory controller
CN104715786B (zh) * 2013-12-16 2018-05-22 联发科技股份有限公司 执行电子装置中存储器界面校准的方法、相关装置以及相关存储器控制器
CN105468125A (zh) * 2015-11-24 2016-04-06 畅索软件科技（上海）有限公司 在手持设备上驱动外置存储介质的方法及装置
CN105468125B (zh) * 2015-11-24 2018-11-20 畅索软件科技（上海）有限公司 在手持设备上驱动外置存储介质的方法及装置

Also Published As

Publication number Publication date
US20090003112A1 (en) 2009-01-01
KR20090004591A (ko) 2009-01-12
TW200907970A (en) 2009-02-16
EP2009553B1 (en) 2013-08-21
CN101350216B (zh) 2013-04-10
TWI378452B (en) 2012-12-01
US7729168B2 (en) 2010-06-01
KR100983397B1 (ko) 2010-09-20
EP2009553A1 (en) 2008-12-31

Similar Documents

Publication Publication Date Title
CN101350216B (zh) 用于存储设备的降低信号电平支持的方法、系统和装置
CN110097906B (zh) 调节占空比的存储器装置和具有存储器装置的存储器系统
US7236894B2 (en) Circuits, systems and methods for dynamic reference voltage calibration
KR100992256B1 (ko) 동일한 메모리 타입을 사용하여 에러 체크 모드 및 비에러 체크 모드를 지원하기 위한 시스템, 방법 및 장치
US9299440B2 (en) Methods and apparatuses including a variable termination impedance ratio
CN107436731B (zh) 存储器模块、存储器控制器及相应的控制方法
US8041865B2 (en) Bus termination system and method
JP5300732B2 (ja) 高速シリアルバッファを有するメモリシステム
US8487650B2 (en) Methods and circuits for calibrating multi-modal termination schemes
CN117497021A (zh) 在ddr5 dram中调整到锁存路径的指令延迟
CN112204664A (zh) 用于设置用于改进时钟工作循环的工作循环调整器的设备及方法
KR20160138627A (ko) 반도체 메모리 장치, 이를 위한 임피던스 조절 회로 및 방법
US20220076716A1 (en) Memory device for generating pulse amplitude modulation-based dq signal and memory system including the same
US10956349B2 (en) Support for multiple widths of DRAM in double data rate controllers or data buffers
US20130257491A1 (en) Driver with resistance calibration capability
US20090080266A1 (en) Double data rate (ddr) low power idle mode through reference offset
WO2021231120A1 (en) System and memory with configurable error-correction code (ecc) data protection and related methods
US9571098B2 (en) Signal receiving circuits including termination resistance having adjustable resistance value, operating methods thereof, and storage devices therewith
KR20190093102A (ko) 듀티 사이클을 조절하는 메모리 장치 및 이를 포함하는 메모리 시스템
US20170092338A1 (en) Semiconductor memory apparatus, and method for training reference voltage
US20080115039A1 (en) Destination indication to aid in posted write buffer loading
US11210241B1 (en) High-level output voltage training for non-volatile memory
CN112863562B (zh) 存储器决策反馈均衡器
KR101570180B1 (ko) 신호 충실도를 향상시킨 반도체 메모리 모듈 및 반도체 메모리 시스템

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20130410

Termination date: 20210630

CF01 Termination of patent right due to non-payment of annual fee