CN103064013B - 一种基于故障模型的集成电路测试方法 - Google Patents
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Abstract
本发明公开了一种基于故障模型的集成电路测试方法。该测试方法中,首先建立若干故障模型,故障模型包括乘积项阵列和输出阵列;针对故障模型分别提供与故障模型相匹配的测试向量,对待测集成电路器件进行相应的测试;最后,通过各项测试结果进行相应的故障诊断,从而获知待测集成电路器件是否正常。本发明克服了现有技术中引入外加电路占用器件本身电路资源以及对器件某一个节点控制和检验难以实现的不足,故障覆盖率达到100%,简洁高效;提高了测试效率,减少了测试时间和测试成本。
Description
技术领域
本发明涉及一种集成电路测试方法,尤其涉及一种通过建立故障模型覆盖各类型故障,进而优化设计测试向量的集成电路测试方法,属于集成电路测试技术领域。
背景技术
复杂可编程逻辑器件(CPLD)是当前主流的开发数字集成电路的原型设计芯片,具有集成度高、设计开发周期短、灵活性高、易于编程和验证、保密性强等优点,广泛应用于通信、网络、图像处理、汽车、仪器仪表、航天、军事等领域。可编程器件的出现使得新产品的开发周期大大缩短,开发成本得到节省。可编程器件被广泛应用到各个领域,对其准确性和可靠性的要求也变得越来越高。所以,可编程器件的故障检测和诊断方法的研究就显得尤为重要。
目前,典型的CPLD如Xilinx 9500系列和ALTERA公司的MAX7000系列,其中XC9500系列CPLD的宏单元数多达288个,可用门数达6400个,管脚到管脚的时延最快达3.5n s,系统时钟可达到200MHz。MAX7000系列的MAX7512AE可提供10000个可用门、512个宏单元,最大I/O管脚212个,管脚到管脚的时延7.5n s,可以采用从144到256个管脚的各种封装方式。如此高的集成度在给设计开发者带来应用便利的同时,也对器件的可靠性提出了更高的要求。
目前,CPLD使用者大多采用电子设计自动化(EDA)开发商提供的编程器进行编程后使用,然而对于CPLD的测试来说,如果每次测试过程中先使用编程器编程然后再使用自动测试设备(ATE)进行测试,将会非常繁琐费时。这对于大批量的生产测试而言显然是不现实的。因此,人们急需便捷、高效的测试手段来满足CPLD的批量测试的需求。
以MAX7000系列可编程器件为例,现有技术中对此类器件的故障检测手段大多包括增加外围电路,建立可测性结构,并施加相应的测试向量等。虽然这样的测试手段在理论上是可行的,但对于MAX7000系列可编程器件而言,其实际操作和控制很困难。例如在MAX7000系列可编程器件中,包含32~256个逻辑宏单元,每16个逻辑宏单元组成一个逻辑阵列块(Logic Array Block,LAB)。与GAL相似,每个逻辑宏单元含有一个可编程的与阵列和固定的或阵列,以及一个可配置寄存器。这些器件中的与阵列、或阵列是逻辑宏单元中的重要组成部分。但在现有测试技术上,还不可能去控制与阵列、或阵列中的一个节点。如果要对某一个节点加载外围电路实现对该节点的控制和检测,在硬件或是软件上都是很难实现的。另外,这些可测性的实现大都需要引入外围电路作为可测性控制。但是,引入外围电路会破坏可编程器件本身的结构,占用可编程器件的资源,并且附加而成的电路势必会影响可编程器件原有的时间特性而产生多余的延时。对于应用型集成电路测试而言,不方便介入可编程器件内部改变其结构。
发明人在《电子测试》2010年第1期上发表的论文《CPLD测试方法研究》中,在详细研究CPLD内部结构的基础上,基于“分治法”的基本思路对CPLD的测试理论和方法做了探索性研究,并且重点讨论了CPLD内部模块的故障模型建立和对应的测试向量优化。另外,在专利号为ZL 200910241575.1的中国发明专利中,公开了一种微处理器可靠性评测方法及其系统,方法包括:步骤1,确定待分析的间歇故障所属的故障类型,确定故障模型的关键参数;步骤2,根据确定的故障类型,从微处理器中选择硬件结构;步骤3,在微处理器中运行测试程序,根据关键参数运用故障模型进行故障模拟,确定测试程序执行过程中硬件结构包含的体系结构正确执行位或关键时间区域;步骤4,根据确定的体系结构正确执行位或关键时间区域,判断发生在硬件结构中的间歇故障是否影响程序执行结果;步骤5,根据判断结果计算测试程序执行过程中,待分析的硬件结构中的间歇故障脆弱因子,对微处理器进行可靠性评测。该技术方案能够评测微处理器中不同结构发生的间歇故障引起程序执行出错的概率。
发明内容
本发明所要解决的技术问题在于提供一种基于故障模型的集成电路测试方法。该方法通过建立故障模型覆盖各类型故障,进而优化设计测试向量,提高了测试效率。
为实现上述的发明目的,本发明采用下述的技术方案:
一种基于故障模型的集成电路测试方法,针对待测集成电路器件的技术特点,建立若干故障模型,所述故障模型包括乘积项阵列和输出阵列,其特征在于包括如下步骤:
针对所述故障模型分别提供与所述故障模型相匹配的测试向量,对待测集成电路器件进行相应的测试;最后,通过各项测试结果进行相应的故障诊断,从而获知待测集成电路器件是否正常,其中所述若干故障模型中有两个是互补的模型。
其中较优地,所述故障模型包括乘积项阵列故障测试模型,所述乘积项阵列故障测试模型包括乘积项阵列对角线节点为1非对角线节点为0的故障模型以及乘积项阵列对角线节点为0非对角线节点为1的故障模型。
其中较优地,所述乘积项阵列故障测试模型在乘积项阵列对角线节点为1非对角线节点为0的故障模型的情况下,所述输出阵列对角线为1。
其中较优地,所述乘积项阵列故障测试模型在乘积项阵列对角线节点为0非对角线节点为1的故障模型的情况下,所述输出阵列对角线为0。
其中较优地,所述测试向量包括与所述乘积项阵列相同的定位向量以及全0或全1定位向量。
其中较优地,当施加所述测试向量的时候,如果所述乘积项中的一项乘积项在施加与其相同的定位向量时,与该乘积项对应的输出为1;在施加与其不同的定位向量时,与该乘积项对应的输出为0;则判断该乘积项未发生固定故障;
当施加所述测试向量的时候,如果所述乘积项中的一项在施加与其相同的定位向量时,与所述乘积项中的一项对应的输出为0;在施加全0或全1的定位向量之一时,与所述乘积项中的一项对应的输出为1;则判断该乘积项发生固定故障。
其中较优地,所述测试向量是双1或双0步进的定位向量,
当施加所述双0或双1步进的定位向量的时候,发生以下情况之一则可以判断该乘积项发生桥接故障:
如果所述乘积项中的一项乘积项在施加与某一双0或双1步进的定位向量时,与该乘积项对应的输出为1;在施加其他双0或双1步进的定位向量时,与该乘积项对应的输出为0;或者
如果所述乘积项中的一项乘积项在施加与某一双0或双1步进的定位向量时,与该乘积项对应的输出为0;在施加其他双0或双1步进的定位向量时,与该乘积项对应的输出为1。
其中较优地,所述故障模型还包括输出阵列故障测试模型,所述阵列故障模型包括输出阵列全为1或者输出阵列全为0的模型;
所述测试向量与所述乘积项阵列相同。
本发明所提供的集成电路测试方法克服了现有技术中引入外加电路占用器件本身电路资源以及对器件某一个节点控制和检验难以实现的不足。通过精心设计的故障模型,使故障覆盖率达到100%,简洁高效;相应的测试向量经过优化设计,提高了测试效率,减少了测试时间和测试成本。
附图说明
图1为本发明所提供的集成电路测试方法的整体框架示意图;
图2为乘积项阵列对角线节点常1故障模型的结构示意图;
图3为乘积项阵列对角线节点常0故障模型的结构示意图;
图4为输出阵列常1故障模型的结构示意图;
图5为输出阵列常0故障模型的结构示意图。
具体实施方式
为了克服现有的集成电路测试方法中引入外加电路占用可编程器件本身电路资源以及对可编程器件中某一个节点的控制和检验难以实现的不足,本发明提供一种新型的集成电路测试方法,以建立适当的故障模型为技术核心。该集成电路测试方法不仅能建立针对器件特点的测试模型,而且可以通过施加相应的测试向量实现故障诊断。
图1为本发明所提供的集成电路测试方法的整体框架示意图。在该集成电路测试方法中,首先针对待测集成电路器件的技术特点,通过不同的配置向量分别设计若干个故障模型。这些故障模型尽可能覆盖该集成电路器件所有可能的故障类型。然后,针对这些故障模型分别提供经过优化设计的测试向量,由待测集成电路器件进行相应的测试工作。最后,通过各项测试结果进行相应的故障诊断,从而获知该集成电路器件是否正常。
下面以可编程器件为例对本发明所提供的集成电路测试方法进行详细的说明。可应用于包括MAX7000系列的多种可编程器件的测试。
参照图l所示,首先通过配置向量I①配置成故障模型I⑨。故障模型I⑨经过施加测试向量I⑤形成故障判断I通过配置向量II②配置成故障模型II⑩。故障模型II⑩经过施加测试向量II⑥形成故障判断II通过配置向量III③配置成故障模型III故障模型III经过施加测试向量III⑦形成故障判断III通过配置向量IV④配置成故障模型IV故障模型IV经过施加测试向量IV⑧形成故障判断IV
如图2所示,本发明实施例中的可编程器件可以是MAX7000系列或其他可编程器件。为了提高本发明故障模型的通用性,根据对可编程集成电路内部结构的研究,多个乘积项对应一个输出。乘积项和输出之间的对应关系保持在2∶l,既保证模型依照集成电路通用结构建立,又能保证此比例下模型乘积项得到高覆盖率的测试。同时,为了避免过小的故障模型使得配置次数增加,造成测试时间延长降低测试效率,因此采用8乘积项4输出的故障模型比较合适。
本发明实施例中的可编程器件具有8个输入N0到N7,4个输出M0到M3,8个乘积项P0到P7。1表示配置正有效;0表示配置负有效。
左侧乘积项模块(乘积项阵列)逻辑关系是:
P0=N0&~N1&~N2&~N3&~N4&~N5&~N6&~N7
Pl=~N0&N1&~N2&~N3&~N4&~N5&~N6&~N7
P2=~N0&~N1&N2&~N3&~N4&~N5&~N6&~N7
P3=~N0&~N1&~N2&N3&~N4&~N5&~N6&~N7
P4=~N0&~N1&~N2&~N3&N4&~N5&~N6&~N7
P5=~N0&~N1&~N2&~N3&~N4&N5&~N6&~N7
P6=~N0&~N1&~N2&~N3&~N4&~N5&N6&~N7
P7=~N0&~N1&~N2&~N3&~N4&~N5&~N6&N7
右侧为输出阵列。
图2所示乘积项阵列对角线节点为1的故障模型,用于测试乘积项中除对角线节点常1故障之外的任一节点固定故障,以及任两节点桥接故障。即,用于测试除对角线节点之外的其他节点的固定故障(常0或常1),也可用于测试对角线节点常0的固定故障;还可以用于测试乘积项某两节点短路的桥接故障。
换言之,当施加测试向量的时候,如果乘积项中的一项乘积项在施加与其相同的定位向量时,与该乘积项对应的输出为1;在施加与其不同的定位向量时,与该乘积项对应的输出为0;则判断该乘积项未发生固定故障;当施加测试向量的时候,如果乘积项中的一项在施加与其相同的定位向量时,与乘积项中的一项对应的输出为0;在施加全0或全1的定位向量之一时,与乘积项中的一项对应的输出为1;则判断该乘积项发生固定故障。
具体而言,第一故障模型乘积项阵列中的对角线节点为1,其余节点为0,输出阵列与乘积项阵列一一对应。
与乘积项阵列对角线节点常0的故障模型相匹配的是,固定故障测试向量。固定故障测试向量是第一向量为全0,其余向量为对角线为1非对角线为0的测试向量,包括多个定位向量(本发明实施例中为9个定位向量):
0000 0000
1000 0000
0100 0000
0010 0000
0001 0000
0000 1000
0000 0100
0000 0010
0000 0001
测试固定故障时,在施加全0向量(全0定位向量)的情况下,如果某乘积项为全0,则该乘积项对应的输出为1;如果某乘积项不全为0,则该乘积项对应的输出为0。在施加对角线为1非对角线为0的测试向量的情况下,由于某乘积项的对角线节点为1非对角线节点为0,因此在施加与该乘积项相同的定位向量时,该乘积项对应的输出为1;在施加与该乘积项不相同的定位向量时,与该乘积项对应的输出为0。在施加对角线为1非对角线为0的测试向量的情况下,如果某乘积项节点发生固定故障,不再是对角线节点为1非对角线节点为0,则与该乘积项对应的输出为0。因此,固定故障的测试结果有以下三种:
第一种情况:在施加全0定位向量时,输出为0;在施加与该乘积项相同的定位向量时,输出为1,在施加与该乘积项不相同的定位向量时,输出为0,则该乘积项节点没有发生固定故障。
第二种情况:在施加全0定位向量时,输出为1;在施加与该乘积项相同的定位向量时,输出为1,在施加与该乘积项不相同的定位向量时,输出为0,则该乘积项对角线节点发生固定故障,常0故障。
第三种情况:输出为不同于第一种和第二种的其他情况,则需要进一步测试。
以下以P3乘积项为例进行说明,P3乘积项的对角线节点为1,P3乘积项为00010000。正常情况下,在施加与P3乘积项相同的定位向量00010000以后,P3乘积项对应的输出M3必为1。施加全为0的测试向量后,P3乘积项对应的输出M3为0。在施加与P3乘积项不同的定位向量,例如10000000以后,P3乘积项对应的输出M3必为0。当P3乘积项的对角线节点发生固定故障,常0时,P3乘积项变为00000000。这种情况下,在施加与原P3乘积项相同的定位向量00010000以后,P3乘积项对应的输出M3必为0。施加全为0的定位向量后,P3乘积项对应的输出M3为1。在施加与P3乘积项不同的定位向量,例如10000000以后,P3乘积项对应的输出M3必为0。因此,根据测试结果就知道P3乘积项的对角线节点发生了常0故障。
简言之,当P3乘积项的对角线节点常0故障时,导致P3乘积项不为00010000时,在与原P3乘积项相同的测试向量00010000施加以后,P3乘积项对应的输出M3必为0;施加全为0的测试向量以后,P3乘积项对应的输出M3必为1。由此可以检测出P3乘积项上的常0故障。
如果当P3乘积项的非对角线节点发生常1故障,导致P3乘积项不为00010000,例如为10010000,那么在与原P3乘积项相同的测试向量00010000施加以后,P3乘积项对应的输出M3必为0;施加全为0的测试向量以后,P3乘积项对应的输出M3必为0。由此可以检测出P3乘积项上的非对角线常1故障。
由此可见,图2所示乘积项阵列对角线节点为1的故障模型用于测试乘积项阵列对角线常0的故障以及两节点桥接且为1的故障。而且,也可以用于测试乘积项任一节点常0或常1的故障。
图3是乘积项阵列对角线节点常0故障模型示意图。与图2相同,乘积项和输出之间的对应关系保持在2:1。该模型的乘积项阵列对角线节点为0,其余节点为1;与上面4个乘积项对应的输出阵列的上半部也是对角线节点为0其余节点为1的阵列;与下面4个乘积项对应的输出阵列的下半部也是对角线节点为0其余节点为1的阵列。这样,施加测试向量后得到的结果由输出阵列中M0到M3唯一对应。
测试向量是与故障模型相匹配的。与图3中的乘积项阵列对角线节点常0故障模型匹配的测试向量,有用于测试固定故障的固定故障测试向量和用于测试桥接故障的桥接故障测试向量。
固定故障测试向量与乘积项阵列对角线节点常0故障模型相匹配,是第一向量为全1,其余向量为对角线为0非对角线为1的向量。可见,测试向量是与乘积项阵列节点一样的向量,再加上全为1的向量,如下所示:
1111 1111
0111 1111
1011 1111
1101 1111
1110 1111
1111 0111
1111 1011
1111 1101
1111 1110
测试固定故障时,在施加全1向量的情况下,如果某乘积项为全1,则该乘积项对应的输出为1;如果某乘积项不全为1,则该乘积项对应的输出为0。在施加对角线为0非对角线为1的测试向量的情况下,如果某乘积项的对角线节点为0非对角线节点为1,则在施加相同测试向量时,该乘积项对应的输出为1;在施加与该乘积项不相同的对角线为0非对角线为1的测试向量时,与该乘积项对应的输出为0。在施加对角线为0非对角线为1的测试向量的情况下,如果某乘积项节点发生固定故障,不再是对角线节点为0非对角线节点为1,则与该乘积项对应的输出为0。因此,固定故障的测试结果有以下三种:
第一种情况:在施加全1测试向量时,输出为0;在施加与该乘积项相同的对角线为0非对角线为1的测试向量时,输出为1,在施加与该乘积项不相同的对角线为0非对角线为1的测试向量,输出为0,则该乘积项节点没有发生固定故障。
第二种情况:在施加全1测试向量时,输出为1;在施加与该乘积项相同的对角线为0非对角线为1的测试向量时,输出为0,在施加与该乘积项不相同的对角线为0非对角线为1的测试向量,输出为0,则该乘积项对角线节点发生固定故障,常1故障。
第三种情况:输出为不同于第一种和第二种的其他情况,则需要进一步测试。
以下以P3乘积项为例进行说明,P3乘积项的对角线节点为0,P3乘积项为11101111。正常情况下,在施加与P3乘积项相同的定位向量11101111以后,P3乘积项对应的输出M3必为1;施加全为1的定位向量后,P3乘积项对应的输出M3为0;在施加与P3乘积项不同的定位向量,例如11011111以后,P3乘积项对应的输出M3必为0。当P3乘积项的对角线节点发生固定故障,常1时,P3乘积项变为11111111。这种情况下,在施加与原P3乘积项相同的定位向量11101111以后,P3乘积项对应的输出M3必为0。施加全为1的定位向量后,P3乘积项对应的输出M3为1。在施加与P3乘积项不同的定位向量,例如11011111以后,P3乘积项对应的输出M3必为0。因此,根据测试结果就知道P3乘积项的对角线节点发生了常1故障。
简言之,当P3乘积项的对角线节点发生常1故障,导致P3乘积项不为11101111时,在与原P3乘积项相同的定位向量11101111施加以后,P3乘积项对应的输出M3必为0;施加全为1的定位向量以后,P3乘积项对应的输出M3必为1。由此可以检测出P3乘积项上的对角线常1故障。
图3所示故障模型也可以用于测试非对角线常0故障。当P3乘积项的非对角线节点发生常0故障,导致P3乘积项不为11101111,例如为01011111时,在与原P3乘积项相同的定位向量11101111施加以后,P3乘积项对应的输出M3必为0;施加全为1的定位向量以后,P3乘积项对应的输出M3必为0;施加与原P3乘积项不同的定位向量01011111时,P3乘积项对应的输出M3必为1,由此可以检测出P3乘积项上的非对角线常0故障。
上面说明了固定故障的测试,下面基于图3讲桥接故障的测试。
桥接故障的测试使用的桥接故障测试向量是与乘积项匹配的,每一向量有两个位为0,其余为1(双0步进向量)。
0011 1111
0101 1111
0110 1111
0111 0111
0111 1011
0111 1101
0111 1110
1001 1111
1010 1111
1111 1100
在测试桥接故障时,如果某乘积项的两个节点为0,在施加桥接故障测试向量以后,桥接故障测试向量中的某一向量(定位向量)与该乘积项相同,则与该乘积项对应的输出为1;桥接故障测试向量中的其他向量与该乘积项不同,施加到该乘积项时,该乘积项对应的输出为0。根据输出就可以找出是哪一乘积项发生了桥接故障,再根据对应的定位向量,确定该乘积项中的哪两个节点发生了短路。
换言之,测试向量是双1或双0步进的定位向量,当施加所述双0或双1步进的定位向量的时候,发生以下情况之一则可以判断该乘积项发生桥接故障:如果乘积项中的一项乘积项在施加与某一双0或双1步进的定位向量时,与该乘积项对应的输出为1;在施加其他双0或双1步进的定位向量时,与该乘积项对应的输出为0;或者如果乘积项中的一项乘积项在施加与某一双0或双1步进的定位向量时,与该乘积项对应的输出为0;在施加其他双0或双1步进的定位向量时,与该乘积项对应的输出为1。
以P3乘积项为例进行说明。P3乘积项原本是11101111,假设其第一节点和第四节点短路,发生桥接故障,成为01101111。依次施加桥接故障测试向量中的每一个向量,在施加到第三个向量01101111(定位向量)时,乘积项P3对应的输出M3为1。施加其他向量时,M3为0。分析测试结果,根据M3为1可以确定是P3出现桥接故障,再根据定位向量01101111,可以确定是第一位和第四位为0,发生了桥接为0的故障。
图3所示故障模型与图2所示故障模型具有互补关系。即,图3所示乘积项阵列对角线节点为0的故障模型用于测试乘积项阵列对角线节点常1故障以及两节点桥接且为0的故障。而且,也可以用于测试乘积项任一节点常0或常1的故障。
下面结合图4和图5来说明对输出模块的故障测试。
图4所示输出阵列全1的故障模型用于测试输出模块常0故障;图5所示输出阵列全0故障模块用于测试输出模块常1故障。因为图4和图5是针对4输出阵列的测试。所以可以缩减输入项为4输入。使得模型尽量简化,又能满足测试的需要。即:对于测试输出阵列,输入与输出比例1:1即可。当然,图2和图3中的8输入的乘积项与输出为2:1的故障模型也可以用于输出阵列的测试,只是不够简化而已。
这两个故障模型的乘积项节点相同,每个乘积项各不相同且对应唯一的输出。
与乘积项阵列相同,测试向量为
1000
0100
1100
0010
1010
0110
1110
0001
由于测试向与乘积项阵列相同,所以施加测试向量后,只有在构成测试向量的定位向量之一与该乘积项相同时,施加这样的定位向量使该乘积项对应的四个输出全为1。定位向量与该乘积项不同时,四个输出不全为1。如果某乘积项对应的四个输出中有一个为常0时,即使施加与该乘积项相同的定位向量,该乘积项对应的四个输出也有一个为0,那么就可以判断这个输出发生了常0故障。
例如,P0乘积项对应的四个输出节点中有一个为常0,即无法写入1,无法打开,那么施加测试向量后,P0对应的四个输出中发生常0故障的输出为0(假设M2为0)。由此可判断出P0乘积项对应的四个输出中发生常0故障的那个输出M2。假设施加定位向量0100时M2为0,据此分析测试结果,根据定位向量0100判断是P1乘积项对应的输出发生故障;再根据M2为0可以确定发生常0故障的位置:是P1乘积项对应的第三个输出发生常0故障。
同理,对图5所示故障模型施加与乘积项阵列相同的测试向量1000,0100,1100,0010,1010,0110,1110,0001时,可以判断输出模块的常1故障。
例如,如果P 0乘积项对应的四个输出中有一个为常1,即无法写入0,无法关闭,那么施加测试向量后,P0对应的四个输出中发生常1故障的输出为1(假设M2为1)。由此可判断出P0乘积项对应的四个输出中发生常1故障的那个输出M2。
本发明所提供的故障模型能够覆盖MAX7000系列等多种可编程器件的结构,完成全故障覆盖率的高效测试。同时,对应的测试向量进行了一定的优化,在实际应用中能大幅度提高测试效率,降低测试成本。
上面对本发明所提供的基于故障模型的集成电路测试方法进行了详细的说明。对于本领域普通技术人员来说,在此基础上所做的任何变化,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以权利要求书的保护范围为准。
Claims (10)
1.一种基于故障模型的集成电路测试方法,针对待测集成电路器件的技术特点,建立若干故障模型,其特征在于包括如下步骤:
针对所述故障模型分别提供与所述故障模型相匹配的测试向量,对待测集成电路器件进行相应的测试;最后,通过各项测试结果进行相应的故障诊断,从而获知待测集成电路器件是否正常,
其中所述故障模型包括乘积项阵列故障测试模型和输出阵列故障测试模型:所述乘积项阵列故障测试模型为互补的模型,所述输出阵列故障测试模型为输出阵列全为1或者输出阵列全为0的模型。
2.如权利要求1所述的集成电路测试方法,其特征在于:
所述乘积项阵列故障测试模型包括乘积项阵列对角线节点为1、非对角线节点为0的故障模型以及乘积项阵列对角线节点为0、非对角线节点为1的故障模型。
3.如权利要求2所述的集成电路测试方法,其特征在于:
所述乘积项和所述输出之间的对应关系保持在2:1。
4.如权利要求3所述的集成电路测试方法,其特征在于:
所述乘积项阵列故障测试模型在乘积项阵列对角线节点为1、非对角线节点为0的故障模型的情况下,所述输出阵列对角线为1。
5.如权利要求3所述的集成电路测试方法,其特征在于:
所述乘积项阵列故障测试模型在乘积项阵列对角线节点为0、非对角线节点为1的故障模型的情况下,所述输出阵列对角线为0。
6.如权利要求1所述的集成电路测试方法,其特征在于:
所述测试向量包括与所述乘积项阵列相同的定位向量以及全0或全1定位向量。
7.如权利要求6所述的集成电路测试方法,其特征在于:
当施加所述测试向量的时候,如果所述乘积项中的一项乘积项在施加与其相同的定位向量时,与该乘积项对应的输出为1;在施加与其不同的定位向量时,与该乘积项对应的输出为0;则判断该乘积项未发生固定故障;
当施加所述测试向量的时候,如果所述乘积项中的一项在施加与其相同的定位向量时,与所述乘积项中的一项对应的输出为0;在施加全0或全1的定位向量之一时,与所述乘积项中的一项对应的输出为1;则判断该乘积项发生固定故障。
8.如权利要求1所述的集成电路测试方法,其特征在于:
所述测试向量是双1或双0步进的定位向量,
当施加所述双0或双1步进的定位向量的时候,发生以下情况之一则可以判断该乘积项发生桥接故障:
如果所述乘积项中的一项乘积项在施加与某一双0或双1步进的定位向量时,与该乘积项对应的输出为1;在施加其他双0或双1步进的定位向量时,与该乘积项对应的输出为0;或者
如果所述乘积项中的一项乘积项在施加与某一双0或双1步进的定位向量时,与该乘积项对应的输出为0;在施加其他双0或双1步进的定位向量时,与该乘积项对应的输出为1。
9.如权利要求1所述的集成电路测试方法,其特征在于:
所述输出阵列故障测试模型的测试向量与所述乘积项阵列相同。
10.如权利要求9所述的集成电路测试方法,其特征在于:
所述乘积项和所述输出之间的对应关系保持在1:1。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210555231.XA CN103064013B (zh) | 2012-12-19 | 2012-12-19 | 一种基于故障模型的集成电路测试方法 |
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---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
CN103064013A CN103064013A (zh) | 2013-04-24 |
CN103064013B true CN103064013B (zh) | 2014-12-31 |
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ID=48106719
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
CN (1) | CN103064013B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106130786B (zh) * | 2016-07-26 | 2019-05-07 | 腾讯科技(深圳)有限公司 | 一种网络故障的检测方法及装置 |
CN110308380A (zh) * | 2019-05-29 | 2019-10-08 | 深圳市紫光同创电子有限公司 | 一种fpga电路测试方法和装置 |
US11733295B2 (en) * | 2021-09-13 | 2023-08-22 | International Business Machines Corporation | Methods and systems for identifying flaws and bugs in integrated circuits, for example, microprocessors |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6385750B1 (en) * | 1999-09-01 | 2002-05-07 | Synopsys, Inc. | Method and system for controlling test data volume in deterministic test pattern generation |
DE10041137A1 (de) * | 2000-08-21 | 2002-03-21 | Philips Corp Intellectual Pty | Anordnung zum Testen von integrierten Schaltkreisen |
JP3833984B2 (ja) * | 2002-10-28 | 2006-10-18 | 株式会社東芝 | テストベクタの生成装置、テストベクタの生成方法、半導体集積回路の故障解析装置、およびテストベクタを生成するためのプログラム |
CN101719087B (zh) * | 2009-11-26 | 2011-12-07 | 中国科学院计算技术研究所 | 微处理器可靠性评测方法及其系统 |
CN102466776B (zh) * | 2010-11-19 | 2013-07-10 | 北京自动测试技术研究所 | 面向复杂可编程逻辑器件的批量测试方法 |
-
2012
- 2012-12-19 CN CN201210555231.XA patent/CN103064013B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN103064013A (zh) | 2013-04-24 |
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C06 | Publication | ||
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