CN110308380A - 一种fpga电路测试方法和装置 - Google Patents

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Abstract

本发明实施例提供的一种FPGA电路测试方法和装置，提取待测电路模型；将待测电路配置为至少一个测试电路；根据确定的故障模型，确定输入激励的序列；确定各配置的测试电路的覆盖情况。从而根据待测电路模型确定了测试电路并基于故障模型输入激励，得到故障覆盖情况，成功的实现了对FPGA电路的测试，提升了测试效率。

Description

一种FPGA电路测试方法和装置
技术领域
本发明实施例涉及但不限于集成电路设计领域，具体而言，涉及但不限于一种FPGA(Field-Programmable Gate Array，现场可编程门阵列)电路测试方法和装置。
背景技术
FPGA与CPU(中央处理器)、存储器、DSP(数字信号处理器)并称为四大通用集成电路芯片。国内相比于对CPU、存储器和DSP的研究而言，对FPGA的研究还仅仅处于起步阶段。随着国内半导体产业链的不断成熟，芯片设计能力的不断加强，国内已经有厂商能实现自主设计FPGA，并实现商业化。然而高居不下的生产测试成本大大制约了市场竞争力。相比于FPGA的设计技术，FPGA量产后用于筛选良品，减少测试时间，统计故障覆盖率的测试方法更是一片空白。
发明内容
本发明实施例提供的一种FPGA电路测试方法和装置，主要解决的技术问题是相关技术中缺乏对于FPGA的测试手段，测试过程繁琐的问题。
为解决上述技术问题，本发明实施例提供一种FPGA电路测试方法，包括：
提取待测电路模型；
将所述待测电路配置为至少一个测试电路；
根据确定的fault model故障模型，确定输入激励的序列；
确定各配置的测试电路的覆盖情况。
可选的，所述提取待测电路模型之后，还包括：
确定所述待测电路中，待测试的引脚、配置点和路径中的至少一种信息。
可选的，所述将所述待测电路配置为至少一个测试电路包括：
使用交叉配置设计，配置所述测试电路。
可选的，所述使用交叉配置设计，配置所述测试电路包括：
配置两个测试电路，分别为config_0和config_1，且config_0配置中LUT5A和LUT5B的查找表初始值INITA和INITB，与config_1配置中的INITA和INITB相反。
可选的，所述根据确定的fault model故障模型，确定输入激励的序列中，所述故障模型包括单固定故障模型。
可选的，所述单固定故障模型包括：将电平固定为1，或者固定为0。
本发明实施例还提供一种FPGA电路测试装置，包括：
模型提取模块，用于提取待测电路模型；
测试配置模块，用于将所述待测电路配置为至少一个测试电路；
模型确定模块，用于根据确定的fault model故障模型，确定输入激励的序列；
测试输出模块，用于确定各配置的测试电路的覆盖情况。
可选的，所述模型提取模块还用于：确定所述待测电路中，待测试的引脚、配置点和路径中的至少一种信息。
可选的，所述将所述待测电路配置为至少一个测试电路包括：
使用交叉配置设计，配置所述测试电路。
可选的，所述故障模型包括单固定故障模型。
本发明的有益效果是：
根据本发明实施例提供的一种FPGA电路测试方法和装置，提取待测电路模型；将待测电路配置为至少一个测试电路；根据确定的故障模型，确定输入激励的序列；确定各配置的测试电路的覆盖情况。从而根据待测电路模型确定了测试电路并基于故障模型输入激励，得到故障覆盖情况，成功的实现了对FPGA电路的测试，提升了测试效率。
本发明其他特征和相应的有益效果在说明书的后面部分进行阐述说明，且应当理解，至少部分有益效果从本发明说明书中的记载变的显而易见。
附图说明
图1为本发明实施例一提供的FPGA电路测试方法流程图；
图2为本发明实施例一提供的FPGA中的CLB模块部分电路结构示意图；
图3为本发明实施例一提供的待测电路示意图；
图4为本发明实施例一提供的固定电平为0(stuck-at-0)的示意图；
图5为本发明实施例二提供的FPGA电路测试装置组成示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面通过具体实施方式结合附图对本发明实施例作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
实施例一：
本实施例提供了一种FPGA电路测试方法，请参考图1，该方法包括：
S101、提取待测电路模型；
S102、将待测电路配置为至少一个测试电路；
S103、根据确定的fault model故障模型，确定输入激励的序列；
S104、确定各配置的测试电路的覆盖情况。
本发明实施例提出的测试FPGA电路的方法，特别是测试FPGA中的CLB电路，不同于传统的电路功能测试，是针对电路底层的结构进行测试，通过极少数的配置电路，覆盖电路的所有结构，通过灵活的激励，测试电路在生产制造过程中是否引入制造缺陷和工艺偏差。相比于传统的功能测试，本发明实施例提出的方法配置数量更少，测试目标更加明确，测试的fault可视可调，在芯片出现故障时，能够快速定位出现故障的节点和类型，对芯片的失效分析和芯片的工艺监控起到关键性的作用。由于在传统测试的基础上减少了测试配置的数量，因此能够大幅度提高芯片测试的效率，极大程度的节约测试成本。
在一些实施例中，提取待测电路模型之后，还可以包括：
确定待测电路中，待测试的引脚、配置点和路径中的至少一种信息。图2为FPGA的CLB模块部分基础的电路结构，其中包含两个LUT5(5输入查找表)模块，LUT5A和LUT5B，LUT5A的输入为A0～A4，LUT5B的输入为B0～B4，LUT5A和LUT5B的两个输出Z0和Z1分别连接到MUX2的I0和I1端，MUX2的选择端SEL连接到输入端口M。MUX2的输出直接到输出管脚Y0或者通过配置寄存器Q0MUX经过FF0(触发器)后由Q0进行输出。该测试的电路还包括信号通过寄存器直接输出的模式，输入信号从端口AD和BD进入到配置选择器ABMUX，再经过FF1输出到Y1管脚。表1为列出的测试引脚，配置点和相关路径信息。
表1
Test items SA0 SA1
A0
A1
A2
A3
A4
AD
B0
B1
B2
B3
B4
BD
M
Y0
Y1
Q0
INITA[31：0]
INITB[31：0]
在一些实施例中，将待测电路配置为至少一个测试电路可以包括：
使用交叉配置设计，配置测试电路。使用交叉配置设计可以在一定程度上减少测试电路的数量，用更少的测试电路、测试次数就能得到更多更完备的测试结果。
在一些实施例中，使用交叉配置设计，配置测试电路可以包括：
配置两个测试电路，分别为config_0和config_1，且config_0配置中LUT5A和LUT5B的查找表初始值INITA和INITB，与config_1配置中的INITA和INITB相反。如图3所示，待测电路被分为2个测试电路config_0和config_1。Config_0的两个LUT5经过MUX2选择后过FF0直接输出，同时ABMUX配置选择器选择AD端过触发器FF1后进行输出。Config_1的两个LUT5经过MUX2选择后直接从Y0端进行输出，同时ABMUX配置选择器选择BD端过触发器FF1后进行输出。与此同时config_0配置中LUT5A和LUT5B的查找表初始值INITA和INITB，和config_1配置中的INITA和INITB相反，以达到INITA[31:0]和INITB[31:0]的初始值能够覆盖0配置和1配置。
在一些实施例中，根据确定的fault model故障模型，确定输入激励的序列中，故障模型可以包括单固定故障模型。单固定故障(Single-stuck-at)模型，该故障的定义为假设所有的故障都可以表示为门级电路的某个引脚被短路到Vdd或Vss。具体可以包括：将电平固定为1，或者固定为0，从而电路的响应与输入无关。该模型能覆盖绝大部分生产制造过程中引起的缺陷。
图4为stuck-at-0模型的示意图。A和B两个端口经过与门后从C端口进行输出，因为在制造过程中引入了缺陷，导致B端口与地短路，因而引发stuck-at-0的故障。表2为图4模型的故障激发表，该表说明了，在某些情况下电路的故障可能会出现被隐藏的现象。
表2
A B(正常/实际) C(正常/实际) Fault active
0 0/0 0/0 否
0 1/0 0/0 否
1 0/0 0/0 否
1 1/0 1/0 是
从表2中可以看出，当A＝0，B＝1(实际B对地短路为0)时，C＝A&B＝0，不论B是否出现stuck-at-0，最终的C输出恒为0，因此达不到故障检测的目的。而在A＝1，B＝1(实际对地短路为0)时，C＝A&B＝1为理论输出，但实际因为B对地短路，C的输出为0，因此能够成功激发该故障。表3为LUT2的真值表，表4为INIT等于4’b0101时的查找表，表5为INIT等于4’b0110时的查找表。可以看出当输入端口I1发生stuck-at-0故障时，同样出现了故障隐藏的现象。当INIT为4’b0110时，故障隐藏的现象消失，成功触发了该故障。
表3
I1 I0 OUT
0 0 INIT[0]＝0
0 1 INIT[1]＝1
1 0 INIT[2]＝0
1 1 INIT[3]＝1
表4
表5
I1 I0 OUT(预期值/实际值) 故障激发
0/0 0 INIT[0]＝0/INIT[0]＝0 否
0/0 1 INIT[1]＝1/INIT[1]＝1 否
1/0 0 INIT[2]＝1/INIT[0]＝0 是
1/0 1 INIT[3]＝0/INIT[1]＝1 是
表6为将LUT扩展到8输入后，避免故障隐藏现象需要达到的条件。因此config_0中的INITA＝32’h6996_9669，INITB＝32’h9669_6996,config_1中的INITA＝32’h9669_6996，INITB＝32’h6996_9669，同时，LUT5A和LUT5B的输入端A0～A4，B0～B4，使用计数器的某一位进行翻转即可。例如一个7bit位宽的计数器cnt[6:0]，令A0＝B0＝cnt[0]，A1＝B1＝cnt[1]，A2＝B2＝cnt[2]，A3＝B3＝cnt[3]，A4＝B4＝cnt[4]，AD＝BD＝cnt[5]，M＝cnt[6]即可达到所有的配置点和所有的电路通路都经过翻转的目的。
表6
fault输入端 激发条件
I0 INIT[0]！＝INIT[1]
I1 INIT[1:0]！＝INIT[3:2]
I2 INIT[3:0]！＝INIT[7:4]
I3 INIT[15:8]！＝INIT[7:0]
I4 INIT[31:16]！＝INIT[15:0]
I5 INIT[63:32]！＝INIT[31:0]
I6 INIT[127:64]！＝INIT[63:0]
I7 INIT[255:128]！＝INIT[127:0]
继续参考表7，表7中列出了对覆盖目标的实现情况，说明了各个故障信息在config_0和config_1中的覆盖情况；可以看出，所有的目标故障均在config_0和config_1中完成覆盖，因此目标故障覆盖率达到了100％。
表7
Test items SA0 SA1
A0 0、1 0、1
A1 0、1 0、1
A2 0、1 0、1
A3 0、1 0、1
A4 0、1 0、1
AD 0 0
B0 1 1
B1 0、1 0、1
B2 0、1 0、1
B3 0、1 0、1
B4 0、1 0、1
BD 1 1
M 0、1 0、1
Y0 0 0
Y1 0、1 0、1
Q0 1 1
INITA[31：0] 0、1 0、1
INITB[31：0] 0、1 0、1
本实施例提供的一种FPGA电路测试方法，提取待测电路模型；将待测电路配置为至少一个测试电路；根据确定的故障模型，确定输入激励的序列；确定各配置的测试电路的覆盖情况。从而根据待测电路模型确定了测试电路并基于故障模型输入激励，得到故障覆盖情况，成功的实现了对FPGA电路的测试，提升了测试效率。
实施例二：
本实施例提供了一种FPGA电路测试装置，请参考图5，该装置包括：
模型提取模块51，用于提取待测电路模型；
测试配置模块52，用于将所述待测电路配置为至少一个测试电路；
模型确定模块53，用于根据确定的fault model故障模型，确定输入激励的序列；
测试输出模块54，用于确定各配置的测试电路的覆盖情况。
本发明实施例提出的测试FPGA电路的装置，特别是测试FPGA中的CLB电路，不同于传统的电路功能测试，是针对电路底层的结构进行测试，通过极少数的配置电路，覆盖电路的所有结构，通过灵活的激励，测试电路在生产制造过程中是否引入制造缺陷和工艺偏差。相比于传统的功能测试，本发明实施例提出的方法配置数量更少，测试目标更加明确，测试的fault可视可调，在芯片出现故障时，能够快速定位出现故障的节点和类型，对芯片的失效分析和芯片的工艺监控起到关键性的作用。由于在传统测试的基础上减少了测试配置的数量，因此能够大幅度提高芯片测试的效率，极大程度的节约测试成本。
在一些实施例中，模型提取模块51，还可以用于：
确定待测电路中，待测试的引脚、配置点和路径中的至少一种信息。图2为FPGA的CLB模块部分基础的电路结构，其中包含两个LUT5(5输入查找表)模块，LUT5A和LUT5B，LUT5A的输入为A0～A4，LUT5B的输入为B0～B4，LUT5A和LUT5B的两个输出Z0和Z1分别连接到MUX2的I0和I1端，MUX2的选择端SEL连接到输入端口M。MUX2的输出直接到输出管脚Y0或者通过配置寄存器Q0MUX经过FF0(触发器)后由Q0进行输出。该测试的电路还包括信号通过寄存器直接输出的模式，输入信号从端口AD和BD进入到配置选择器ABMUX，再经过FF1输出到Y1管脚。表1为列出的测试引脚，配置点和相关路径信息。
在一些实施例中，将待测电路配置为至少一个测试电路可以包括：
使用交叉配置设计，配置测试电路。使用交叉配置设计可以在一定程度上减少测试电路的数量，用更少的测试电路、测试次数就能得到更多更完备的测试结果。
在一些实施例中，使用交叉配置设计，配置测试电路可以包括：
配置两个测试电路，分别为config_0和config_1，且config_0配置中LUT5A和LUT5B的查找表初始值INITA和INITB，与config_1配置中的INITA和INITB相反。如图3所示，待测电路被分为2个测试电路config_0和config_1。Config_0的两个LUT5经过MUX2选择后过FF0直接输出，同时ABMUX配置选择器选择AD端过触发器FF1后进行输出。Config_1的两个LUT5经过MUX2选择后直接从Y0端进行输出，同时ABMUX配置选择器选择BD端过触发器FF1后进行输出。与此同时config_0配置中LUT5A和LUT5B的查找表初始值INITA和INITB，和config_1配置中的INITA和INITB相反，以达到INITA[31:0]和INITB[31:0]的初始值能够覆盖0配置和1配置。
在一些实施例中，根据确定的fault model故障模型，确定输入激励的序列中，故障模型可以包括单固定故障模型。单固定故障(Single-stuck-at)模型，该故障的定义为假设所有的故障都可以表示为门级电路的某个引脚被短路到Vdd或Vss。具体可以包括：将电平固定为1，或者固定为0，从而电路的响应与输入无关。该模型能覆盖绝大部分生产制造过程中引起的缺陷。
本实施例提供的一种FPGA电路测试装置，提取待测电路模型；将待测电路配置为至少一个测试电路；根据确定的故障模型，确定输入激励的序列；确定各配置的测试电路的覆盖情况。从而根据待测电路模型确定了测试电路并基于故障模型输入激励，得到故障覆盖情况，成功的实现了对FPGA电路的测试，提升了测试效率。
本实施例还提供了一种计算机可读存储介质，该计算机可读存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、计算机程序模块或其他数据)的任何方法或技术中实施的易失性或非易失性、可移除或不可移除的介质。计算机可读存储介质包括但不限于RAM(Random Access Memory，随机存取存储器)，ROM(Read-Only Memory，只读存储器)，EEPROM(Electrically Erasable Programmable read only memory，带电可擦可编程只读存储器)、闪存或其他存储器技术、CD-ROM(Compact Disc Read-Only Memory，光盘只读存储器)，数字多功能盘(DVD)或其他光盘存储、磁盒、磁带、磁盘存储或其他磁存储系统、或者可以用于存储期望的信息并且可以被计算机访问的任何其他的介质。
本实施例中的计算机可读存储介质可用于存储一个或者多个计算机程序，其存储的一个或者多个计算机程序可被处理器执行，以实现上述各实施例中的智能设备管理方法的至少一个步骤。
本实施例还提供了一种计算机程序(或称计算机软件)，该计算机程序可以分布在计算机可读介质上，由可计算系统来执行，以实现上述各实施例中的智能设备管理方法的至少一个步骤。
本实施例还提供了一种计算机程序产品，包括计算机可读系统，该计算机可读系统上存储有如上所示的计算机程序。本实施例中该计算机可读系统可包括如上所示的计算机可读存储介质。
可见，本领域的技术人员应该明白，上文中所公开方法中的全部或某些步骤、系统、系统中的功能模块/单元可以被实施为软件(可以用计算系统可执行的计算机程序代码来实现)、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。
此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、计算机程序模块或者诸如载波或其他传输机制之类的调制数据信号中的其他数据，并且可包括任何信息递送介质。所以，本发明不限制于任何特定的硬件和软件结合。
以上内容是结合具体的实施方式对本发明实施例所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种FPGA电路测试方法，包括：
提取待测电路模型；
将所述待测电路配置为至少一个测试电路；
根据确定的fault model故障模型，确定输入激励的序列；
确定各配置的测试电路的覆盖情况。
2.如权利要求1所述的FPGA电路测试方法，其特征在于，所述提取待测电路模型之后，还包括：
确定所述待测电路中，待测试的引脚、配置点和路径中的至少一种信息。
3.如权利要求1所述的FPGA电路测试方法，其特征在于，所述将所述待测电路配置为至少一个测试电路包括：
使用交叉配置设计，配置所述测试电路。
4.如权利要求3所述的FPGA电路测试方法，其特征在于，所述使用交叉配置设计，配置所述测试电路包括：
配置两个测试电路，分别为config_0和config_1，且config_0配置中LUT5A和LUT5B的查找表初始值INITA和INITB，与config_1配置中的INITA和INITB相反。
5.如权利要求1-4任一项所述的FPGA电路测试方法，其特征在于，所述根据确定的fault model故障模型，确定输入激励的序列中，所述故障模型包括单固定故障模型。
6.如权利要求5所述的FPGA电路测试方法，其特征在于，所述单固定故障模型包括：将电平固定为1，或者固定为0。
7.一种FPGA电路测试装置，其特征在于，包括：
模型提取模块，用于提取待测电路模型；
测试配置模块，用于将所述待测电路配置为至少一个测试电路；
模型确定模块，用于根据确定的fault model故障模型，确定输入激励的序列；
测试输出模块，用于确定各配置的测试电路的覆盖情况。
8.如权利要求7所述的FPGA电路测试装置，其特征在于，所述模型提取模块还用于：确定所述待测电路中，待测试的引脚、配置点和路径中的至少一种信息。
9.如权利要求7所述的FPGA电路测试装置，其特征在于，所述将所述待测电路配置为至少一个测试电路包括：
使用交叉配置设计，配置所述测试电路。
10.如权利要求7-9任一项所述的FPGA电路测试装置，其特征在于，所述故障模型包括单固定故障模型。
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