TWI498910B - 記憶體電路裝置 - Google Patents

Description

記憶體電路裝置

本發明係關於用以將資料寫入至記憶體裝置之記憶體電路。尤其，關於可防止錯誤寫入之記憶體電路。

首先，比較使用於類比量之修整的熔絲和記憶體元件。

處理類比量之IC中，為了調整其類比量，以執行修整為多。在該修整之方法中，存在數種類。以下舉出3個為代表說明。

(1)雷射熔絲法：對熔絲照射雷射而予以熔斷之方法

(2)電性熔絲法：使大電流流入熔絲而予以熔斷之方法

(3)記憶體法：使資訊記憶於EPPOM般之記憶體元件之方法

熔絲廣義而言可以說為可一次編程之記憶體的一種。但是，通常不將熔絲稱為記憶體，故在此不視為記憶體。EPROM廣泛使用藉由使用FN隧道電流或熱載體將載體注入至浮置閘極而使電晶體之Vth變化者。

雖然修整存在各種，但為了容易明白，使用第2圖予以說明。在第2圖中所示之電路係被稱為電壓檢測器，依 據電源電壓高於或低於某值，輸出反轉者。用途係廣泛被使用於電源電壓之監視。

針對動作概略說明。在電源VDD和地線VSS之間配置電阻體7，以VSS為基準，將電源VDD之電位予以電位分割。當以比較電路比較該被電位分割之電位和參照電位時，依據較參照電位高或低，輸出位準反轉。以放大器整形此而予以輸出。

以多少伏特反轉係可以藉由依據電阻的分割比改變。再者，在實際之製品中，由於製造偏差，參照電位之值也出現偏差。可以藉由調整電阻之分割比消除其偏差。依此，若可以將分割比調整成任意值時，則可以所期待之電壓取得輸出之反轉的電壓檢測器。

並行排列熔絲8和電阻體7，藉由熔斷熔絲之電阻體當作電阻動作，不熔斷熔絲之電阻體為了藉由熔絲造成短路而不當作電阻動作，來實現分割比之調整。一般將此稱為修整。修整之說明使用電壓檢測器之理由係因為可以最簡單說明修整，並不限定於該電路。

雷射熔絲法係藉由對所期待之熔絲照射雷射，熔斷熔絲，依此執行所期待之修整。該方式之優點係不需要用以選擇要切斷哪一條熔絲之電路及外部端子。修整若為封裝狀態，因無法對熔絲照射雷射，故於在將晶片組裝於封裝之前執行。

該方式之課題，係指在封裝狀態下無法修整之情形。類比量係在封裝工程及安裝於基板之時之上升回銲工程中 變動。依此，修整係在回銲工程後實施為佳，但是在封裝狀態中因無法照射雷射，故無法執行此。因此，較最終所需之特性的規格範圍，預料其變動量而採用更窄範圍之規格範圍之情形為多。因此，產生產生良率下降，因追加用以成為高精度之電路而增大晶片面積等之問題。再者，有即使對於製品購買者本身必須執行修整之製品也無法適用之課題。

接著，針對電性熔絲法予以說明。電性熔絲法係藉由使所期待之熔絲流通大電流並使其發熱，藉由其熱，熔斷所期待之熔絲，依此執行所期待之修整。該因為電性修整故可執行在封裝狀態下之修整，可以迴避上述課題。

該方式因必須使用以電性溶斷熔絲之大電流流入熔絲，故在各熔絲設置外部端子之情形為多。外部端子被稱為焊墊，通常持有100um×100um左右之大小。因此，較雷射熔絲法，需要非常大之面積。

再者，為了執行在封裝狀態下之修整，必須將焊墊連接於封裝腳，故封裝之腳數變得相當多。專利文獻1揭示有解決該多數量的焊墊之手段。該方法之情形，因將所需之焊墊數量減少至兩個，故可以取得大幅度刪減面積之效果。

但是，由於需要串列資料變換成並列資料之串並列變換電路，需要兩個用以將資訊輸入至串並列變換電路，且需要流通大電流之電晶體，故比起雷射熔絲法時，則又有面積大之課題。

接著，針對記憶體法予以說明。記憶體法係使用記憶體元件以取代熔絲，如第3圖所示般，一般所使用之方法，係如藉由與電阻體7並聯配置電晶體10，以記憶體單元9控制該電晶體之閘極電位，依此電晶體呈斷開(OFF)之時，電阻體當作電阻動作，於電晶體呈接通(ON)之時，藉由ON電晶體而造成短路，來執行修整。

因即使如EPROM般之非揮發性之記憶體單元切斷電源，亦保持記憶資訊，故適合用於如此之修整。

記憶體單元9成為第4圖所示之構成。該係使用由Nch之浮置閘極構造之電晶體所構成之記憶體元件12。一般藉由對浮置閘極注入電子而執行。因當電子被注入至浮置閘極時，難以形成Nch之通道，故增加Vth。第5圖表示該記憶體元件12之控制閘極電壓VCG-汲極電流之關係。如此一來，利用由於寫入Vth變大之情形，記憶資訊。

修整因係藉由對記憶體元件之寫入而被執行，故需要用以選擇記憶體單元之電路及外部端子。

雖然記憶體法之情形也有於封裝工程後可以修整之優點，但需要用以選擇執行修整之記憶體元件之串並列變換電路、輸入用以選擇之訊號的焊墊，則和電性熔絲法之專利文獻1相同。不同的係因不需要大電流，故僅有用以流通大電流之電晶體之部分，則可以縮小面積。但是，該僅在與電性熔絲法相比時才可縮小，若與雷射熔絲法相比時還是有面積大之情形，該些之記憶體元件於實用上需要防止錯誤寫入功能，有需要如此之電路的課題。

專利文獻2雖然揭示有嘗試解決該些課題之手法，但是與雷射熔絲法相比有需要至少兩個焊墊之問題，由於需要有在雷射熔絲法中不需要的電路，故無法避免增大晶片之面積。

[先行技術文獻] [專利文獻]

[專利文獻1]日本特開平6-37254號公報

[專利文獻2]日本特開2003-110029號公報

如上述般，在以往之技術中，因可以執行在封裝狀態下之修整，故比起雷射熔絲法需要額外的焊墊及電路(在此，將此稱為附加焊墊、附加電路)。因此，有晶片尺寸變大之課題。本發明係為了解決該課題而研究出，其目的在於刪減為了能夠執行在封裝狀態下之修整所需要的附加焊墊，和附加電路之簡化，依此使晶片尺寸小型化。

為了解決上述課題，本發明之記憶體電路裝置採用以下所述之手段。

行列狀配置記憶體單元A，藉由選擇行和列，選擇所期待之記憶體單元而寫入資訊，該記憶體電路裝置之特徵 為：在各列具備用以記憶各列之記憶體單元A之寫入完成或未完成之資訊的記憶體單元B，並具備利用記憶體單元B之記憶資訊執行列之選擇的電路，於對某列之記憶體單元A之寫入完成之後，對用以記憶該列之寫入資訊之記憶體單元B執行寫入完成資訊之寫入，利用藉由該寫入該記憶體單元B之記憶資訊產生變化之情形，該列從選擇狀態變成非選擇狀態，下一列係藉由從非選擇狀態變成選擇狀態而成為能夠對下一列進行寫入，藉由重複本動作，來依序選擇執行寫入之列。

在上述記憶體電路裝置中，又具備有利用記憶體單元B之錯誤寫入防止功能。

在上述記憶體電路裝置中，鄰接之列的記憶體單元B被配置在不同行。

上述記憶體電路裝置中，記憶體單元B所記憶的資訊之變化，和列選擇訊號之變化之間，持有延遲時間。

在上述記憶體電路裝置中，行解碼器係由類比/數位變換電路所構成。

在上述記憶體電路裝置中，來自類比/數位變換電路所構成之行解碼器之輸出的字元線具備有上拉或下拉功能。

在上述記憶體電路裝置中，具備阻斷流入類比/數位變換電路之電流的功能。

在上述記憶體電路裝置中，具備將來自記憶體單元之資訊讀出至閂鎖電路而保持資訊之功能，和阻斷流入記憶 體單元之電流的功能。

在上述記憶體電路裝置中，在行列配置之記憶體單元A之第1列之前具備記憶體單元C，藉由上述記憶體單元C之記憶資訊，控制可否對第1列之記憶體單元A寫入。

在上述記憶體電路裝置中，作為記憶資訊之元件係使用可電性熔斷之熔絲。

在需要參照電位之半導體晶片中，具備上述記憶體電路裝置，使上述半導體晶片之參照電位，和上述記憶體電路之類比/數位變換電路之參照電位通用化。

若藉由上述說明之本發明時，則可以實現附加焊墊之刪減、附加電路之簡化，使晶片尺寸可以小型化。

[實施例1]

依照第1圖，針對5行×4列=20位元之修整記憶體單元電路之情形予以說明。第1圖為藉由本發明之實施例1之修整記憶體電路圖。

在第1圖之電路圖中，由Pch電晶體1和記憶體主要部2所構成之記體單元配置成行列狀。記憶體單元係如第4圖所示般，由記憶體單元12和Pch電晶體1和負荷電阻11所構成。首先，針對記憶體元件12予以說明。記憶體元件12為具有浮置閘極構造之N型MOS電晶體，藉由 在浮置閘極蓄積電子，記憶資訊。朝浮置閘極注入電子係利用FN隧道電流或熱載體而執行。將此稱為寫入。再者，蓄積於浮置閘極之電子藉由照射紫外線，可以從浮置閘極脫離，將此稱為消去。

在浮置閘極具備有藉由電容結合，控制浮置閘極之控制閘極。第5圖為該控制閘極之電壓和汲極電流之關係的曲線圖。在寫入狀態下，因電子被蓄積於浮置閘極，故通道難以反轉。即是，Vth(臨界值)較消去狀態變大。以上，在使用具有浮置閘極構造之N型之MOS電晶體之記憶體元件中，為一般性之動作。

第4圖為由持有上述浮置閘極構造之記憶體單元所構成之記憶體單元之電路圖。在記憶體元件之汲極和BL(位元線)間，配置Pch電晶體1，藉由該Pch電晶體之ON/OFF控制寫入。在記憶體元件之汲極和電源線VDD之間設置負荷電阻11。該電阻係設為記憶體元件之寫入/消去時之源極/汲極間電阻之中間程度。如此一來，記憶元件輸出在寫入狀態下為1(Hi)，在消去狀態中為0(Lo)。

第4圖記載之虛線框相當於記載於第1圖所示之本發明實施例1之修整記憶體電路圖之記憶體主要部2。第1圖所記載之Pch電晶體1和第4圖所記載之Pch電晶體1為相同。

以上，雖然針對記憶體單元之構成予以敘述，但該為一例。本發明之主旨係關於選擇電路，即使記憶體單之構 成如任一者皆可。

在第1圖中，延伸於橫方向之配線為用以選擇各行，稱為字元線(WL：Word Line)，針對各行將第1行稱為WL1，將第2行稱為WL2。延伸於縱方向之配線為用以選擇各列，稱為位元線(BL：Bit Line)，針對各列將第1列稱為BLA，將第2列稱為BLB。將供給用選擇各行之訊號的電路稱為行解碼器。自行解碼器延伸有行數5+1=6條之字元線。

連接於WL1~5之記憶體單元稱為修整用記憶體單元3。將連接於WL6之記憶體單元A6、B6、C6、D6稱為BL控制用記憶體單元4。

在第1圖中，雖然省略修整記憶資訊之取出，但是若將第4圖之記憶體單元之輸出輸入至第3圖之電晶體10之閘極時，則可以當作電阻分割之修整使用。

接著，針對動作予以說明。首先，對晶片照射紫外線，使所有記憶體元件成為消去狀態。所有記憶體元件為消去狀態時，由於來自BL控制用記憶體單元之輸出為0，故各位元線之位準成為BLA=1、BLB=0、BLC=0、BLD=0。此時，當輸入以字元線選擇行之訊號時，僅有A列之該行之PMOS電晶體呈接通(ON)，而對該記憶體元件執行寫入。例如，在A列，欲僅寫入於2行、3行時，當作(WL1、WL2、WL3、WL4、WL5)=(1、0、0、1、1)對A2、A3執行寫入。或是分成(1、0、1、1、1)和(1、1、0、1、1)之兩次而對A2、A3執行寫入。

當A列之寫入結束時，接著以WL6=0對A6執行寫入。如此一來，成為BLA=0、BLB=1、BLC=0、BLD=0而切換成僅B列可寫入之狀態。

在此，與A列之情形相同，控制(WL1、WL2、WL3、WL4、WL5)而執行B列之寫入。當B列之寫入結束時，對B6執行寫入。如此一來，這次切換成僅C列能夠寫入之狀態。如此一來，對無線的列數能夠依序選擇。

在該說明中，雖然針對5行×4列=20位元之時予以敘述，但是行和列中之任一者皆並不限定其數量。在該說明中，行和列為便宜者，即使交換行和列，本質上為相同。在該說明中所述之配置為電路性，與晶片上之記憶體元件之配置無關係。本發明之主旨在每列設置記憶該列之寫入完成或還未完成之資訊的BL控制用記憶體單元，係指利用該BL控制用記憶體單元之資訊而依序選擇列。使用第1圖所示之NOR電路5、反相器電路6之電路為實現該功能之1列，本發明並不限定於第1圖所示之電路。

在第6圖之以往例中，需要選擇用之串並列變換電路。在該以往例中，雖然使用電性熔斷之熔絲，但是其選擇方法即使在使用記憶體元件之時，基本上仍相同。串並列變換電路以由第7圖所示之D型正反器(DFF)所構成之情形為多。該也被稱為D型閂鎖器。基本上DFF在一列需要一個。如第7圖所示般，DFF係由4個NAND14和一個反相器6所構成。即是，通常由電晶體18個所構成。當與在一列18個電晶體比較時，可知本發明之列選擇方 式係所需之電晶體數量少，成為被簡化之電路。

[實施例2]

在第1圖之修整記憶體電路中，如在實施例1所述般，邊順序選擇列，邊執行寫入，當完成對所期待之全部元件的寫入時，執行對最終列之BL控制用記憶體元件寫入寫入完成資訊。之後，因完全無法選擇列，故不可能寫入。

在使用記憶體元件之修整電路中，為了防止修整後引起無意圖之寫入，一般持有錯誤寫入防止功能。即使在專利文獻2中，也具備有錯誤寫入防止功能。

在本發明中，可以使用用以順序選擇列之BL控制用記憶體元件，使各列設為禁止寫入狀態。因，在最終列，完成順序選擇列，故在列選擇之目的，不需要BL控制用記憶體元件。但是，即使在最終列，也具備BL控制用記憶體元件，藉由對該元件執行寫入，若將最終列設為禁止寫入狀態時，則可禁止對所有元件寫入。如此一來，可取得錯誤寫入防止功能。

[實施例3]

依照第8圖，針對4行×4列=16位元之修整記憶體單元電路之情形予以說明。自行解碼器延伸有行數4+2=6條之字元線。連接於WL1~4之記憶體單元為修整用記憶體單元，連接於WL5、6之記憶體單元A6、B5、C6、D5成 為BL控制用記憶體單元。與表示實施例1之第1圖不同的係BL控制用記憶體單元並非同一行，為橫跨兩行，再者鄰列之BL控制用記憶體單元在另行，即是被交互配置。

如第8圖般，說明於跨越兩行交互配置BL控制用記憶體單元之時所取得之效果。如第1圖之實施例1所示般，當將BL控制用記憶體單元配置在同一行(WL6)之時，與結束對A6寫入時同時，開始對B6寫入，與結束對B6寫入時同時，開始對C6寫入。因此，與結束對A6寫入之時同時，必須將WL6之訊號降至0。不能過早或過晚。控制如此之時序雖可行但有困難。故設為跨越兩行的交互配置。

於設為跨越兩行之交互配置時，於結束對A列之修整記憶體單元之寫入後，對A6執行寫入，即使於結束對A6之寫入後繼續對A6施加寫入電壓，亦不會對其他單元執行寫入。如上述般，不會對B列之BL控制用記憶體單元執行寫入。依此，可取得輕鬆調整寫入之時序，產生安定性寫入之效果。

在此的兩行並無意義，鄰列之BL控制用電路位於別行具有意義。在此，因將鄰列之BL控制電路設為別行，故最少使用兩行，但是即使比兩行多亦可。

[實施例4]

當對A列之修整記憶體單元結束寫入時，接著以 WL6=0對A6執行寫入。如此一來，成為BLA=0、BLB=1、BLC=0、BLD=0而切換A列成為寫入禁止狀態，B列成為寫入可能狀態。C列以後則在寫入禁止狀態之原樣下不變化。在這動作雖然無問題，但是當此時A6之輸出切換之同時，A列之位元線成為非選擇狀態時，則有可能產生對A6之寫入深度並不充分之問題。

在此，在自BL控制用記憶體單元之輸出和位元線之訊號切換之時序之間，持有幾許的延遲。延遲時間為用以對BL控制用記憶體單元執行充分深度之寫入所需之寫入時間程度即可。該延遲若使用電阻等則可以簡單實現。

如此一來，雖然對BL控制用記憶體單元執行充分深度之寫入，但成為能夠更穩定性。因此，亦可以降低寫入不良或資料錯亂。

[實施例5]

針對行解碼器之構成予以說明。因列選擇電路如上述般可以予以簡化，故行解碼器雖然在以往例中亦可以縮小晶片面積，但藉由組合以下所示之方法，可以取得更大之效果。

第9圖為表示其行解碼器之構成。將輸入選擇行之資訊之外部端子設為Data端子。該電路係藉由Data端子之電位，控制各WL之訊號，將一般稱為類比/數位變換電路之電路利用於行解碼器。

在Data端子和VSS間配置電阻而比較適當被分割之 電位和參照電位，控制訊號。針對當之分割於後予以敘述。如此一來，將類比量設為輸入訊號之優點係在於可藉由端子一個選擇任意一個。

當藉由數位訊號使成為相同之情形時，則需要至少兩個外部端子。例如，即使在將例如時脈訊號般之串列資料變換成並列資料之時，因該串列資料只不過一個一個順序選擇所有的訊號，故為了選擇任意之一個，需要至少一個的外部端子。如此一來，藉由輸入訊號使用類比量，可以刪減外部端子。

但是，一般也具有缺點。於上述之數位訊號2端子之時，並不限定於可以選擇之數量，對此於類比訊號1端子之時，由於從類比變換至數位之分解能，被限制可以選擇之數量。當為了增加可以選擇之位元數而提高分解能時，類比/數位變換電路之規模增大等，使得無法取得面積縮小之優點，若無優點，比起數位，因類比在處理上則需注意，故還無法被實用化。

但是，本發明之時，僅WL之選擇使用類比訊號，BL選擇並不限制類比訊號。因此，在本發明中，僅附加類比訊號1端子，即使提高其類比/數位變換電路之分解能，對於可以選擇之數量並無限制。如此一來，藉由適用上述列選擇方法之修整記憶體電路，和第9圖之行解碼器電路之組合，首先取得即使不執行位元數之限制或高分解能化，亦可以將選擇所需之外部端子刪減成一個之效果。

接著，第10圖表示Data端子之電位和字元線WL1~6 之訊號之關係的例。在此，參照電位設為1.0V。參照電位雖然依據製造工程而具有偏差程度，但是其範圍為±0.1V。依此，設定Data端子~VSS間之電阻化，使對比較電路之輸入在1.15V、0.85V切換。在此，電阻比係藉由電阻比=(各行~Vss間之電阻)/(全電阻)而求出。

若將電阻比設為行1：0.869、行2：0.642、行3：0.475，行4：0.351、行5：0.259、行6：0.192時，輸入至Data端子之電壓在第10圖之左列欄之時，取得第10圖之右列欄所示之NAND電路輸出，即是WL訊號。

以下，針對實際之動作，舉例予以說明。例如Data=0.98V以下之時，NAND電路之輸出(1行、2行、…、6行)=(111111)

Data=1.32V之時，NAND電路之輸出(1行、2行、…、6行)=(011111)

Data=1.79V之時，NAND電路之輸出(1行、2行、…、6行)=(101111)如此藉由Data端子之電壓，可以選擇出任意之一行。

該電阻比之設定因參照電位之偏差、分割電阻之偏差、寫入修整資料之裝置之精度、要求速度而改變，故配合此予以設定。再者，行數也配合此予以變更。

此方式之時，因利用電阻，故輸出之切換慢。因此， 在Data之切換途中，具有選擇無意圖之行的危險性。在此，當將WL先上拉至VDD即可。在本例中，於選擇時因WL成為0，故雖然上拉至VDD，但選擇時成為1之電路方式之時，則下拉至VSS。

在此，舉出之電路為以類比/數位變換電路構成行解碼器之時的一例，解碼器電路並不限定於該方式。再者，類比/數位變換電路之方式也不限定於該方式。

藉由上述構成，取得比起先行技術簡化將附加焊墊刪減成一個之修整電路、選擇電路的由修整電路、任意之位元數之記憶體元件所構成之修整電路。

[實施例6]

在實施例5所使用之類比/數位變換電路不流通電流時不發揮功能，但該功能為必須時僅在寫入動作時。依此，在流通電流之路徑設置開關，設成僅於需要時，流通電流，依此可以抑制消耗電流。開關可以電晶體。

第4圖所示之記憶體單元有持續流通電流之情形。例如當記憶體元件12呈接通(ON)時，藉由其接通(ON)電阻和負荷電阻11所決定之電流在電源間穩定性流通。為了抑制該電流，可以使用將來自記憶體單元之輸出資料保存於閂鎖等之消耗電流極低之電路，保存之後，阻斷流入記憶體單元之電流的方法。閂鎖電路保存資訊之期間的消耗電流，因為構成閂鎖之電晶體之Off時之洩漏電流程度，故極小。

第4圖所示之記憶體單元雖然從VDD拉伸電流，但也有並非VDD而係連接於另外設置之電源線，藉由降低其電源線之電位，抑制消耗電流之方法。該方法亦可以適用於類比/數位變換電路。

[實施例7]

在第1圖、第8圖所示之本發明之修整記憶體電路中，於A列前追加BL控制用記憶體單元，當不對該記憶體單元執行寫入時，則不成為BLA選擇狀態，當執行寫入時，BLA則成為選擇狀態。依此，於對A列前之BL控制用記憶體單元執行寫入以前，則禁止對記憶體電路全體執行寫入。

在修整記憶體電路中，即使在修整資訊之寫入以前，有可能引起因外亂原因而引起之錯誤寫入。藉由本方式，取得防止該錯誤寫入之功能。

針對在前實施例中所述之電流路徑之阻斷方法中，配置成當在電流路徑之途中設置電晶體，對配置在A列前之BL控制用記憶體單元執行寫入時，電晶體呈接通(ON)而流通電流，當結束對記憶體單元之最終列執行寫入時，電晶體則截止(OFF)動作成阻斷電流路徑。該係抑制寫入以外之消耗電流的一個方法。

在第1圖、第8圖所示之本發明之修整記憶體電路中，記憶A列之寫入完成之BL控制用記憶體單元係直接控制A列和B列。依此，即使如上述實施例般不配置在A 列，在B列配置記憶A列之寫入完成之BL控制用記憶體單元，電路規模幾乎以略同等被控制住。如此一來，當不對A列執行上述寫入時，使A列以後可以執行寫入之BL控制用記憶體單元，在B列配置記憶A列之修整用記憶體單元之寫入完成之BL控制用記憶體單元，以後之列亦可以同樣控制。

[實施例8]

在至此之實施例中，雖然針對使用第4圖、第5圖所示之浮置閘極構造之非揮發性之記憶體單元之時予以敘述，但是本發明係關於寫入法和錯誤寫入防止法，並不限定於記憶體元件之方式。在以往例之說明中，即使在將不稱為記憶體元件之電性可熔斷之熔絲當作記憶體元件使用之時，亦可取得本發明之效果。

再者，本發明亦可以使用非揮發性之記憶體元件，例如可以僅記憶SRAM般之電源呈接通(ON)時之資訊的記憶體元件。但是，此時，於每次開啟電源時，則必須執行資訊之寫入。

[實施例9]

至此之實施例，係針對適用於修整記憶體電路之情形而予以敘述。但是，本發明係關於寫入法和錯誤寫入防止法，完全無必須將其用途限定於修整用途。本發明亦可以適用修整用途以外之記憶體電路。

但是，在本發明中，即使寫入、讀出中之任一者皆不可能完成隨機存取。因此，用途被限定。至此所述之修整作為其用途為最有效之例。

[實施例10]

第2圖、第3圖之電壓檢測器和使用第9圖之類比/數位變換的行解碼器中之任一者皆需要參照電位。藉由生成該參照電位之電路通用化，則可以縮小面積。

1‧‧‧Pch電晶體

2‧‧‧記憶體單元

3‧‧‧修整用記憶體單元

4‧‧‧BL控制用記憶體單元

5‧‧‧NOR電路

6‧‧‧反相器電路

7‧‧‧電阻體

8‧‧‧熔絲

9‧‧‧記憶體單元

10‧‧‧Nch電晶體

11‧‧‧負荷電阻

12‧‧‧記憶體元件

13‧‧‧比較電路

14‧‧‧NAND電路

15‧‧‧定電流源

第1圖為本發明實施例1之修整記憶體電路圖。

第2圖為使用熔絲之電壓檢測器之概略圖。

第3圖為使用記憶體元件之電壓檢測器之概略圖。

第4圖為由持有浮置閘極構造之記憶體單元所構成之記憶體單元之電路圖。

第5圖表示持有浮置閘極構造之記憶體元件之控制閘極電壓VCG-汲極電流ID之關係圖。

第6圖為以往技術中之記憶體電路圖。

第7圖為D型之正反(也有稱為D型閂鎖器之情形)之電路圖。

第8圖為本發明實施例3之修整記憶體電路圖。

第9圖為使用類比/數位變換之行解碼器之電路圖。

第10圖表示第9圖之Data端子輸入電壓-輸出位準之關係表。

1‧‧‧Pch電晶體

2‧‧‧記憶體單元

3‧‧‧修整用記憶體單元

4‧‧‧BL控制用記憶體單元

5‧‧‧NOR電路

6‧‧‧反相器電路

Claims (11)

1. 一種記憶體電路裝置，行列狀配置記憶體單元A，藉由選擇行和列，選擇所期待之記憶體單元A而寫入資訊，該記憶體電路裝置之特徵為具備：為了記憶構成各列之上述記憶體單元A之寫入完成或未完成之寫入資訊被設置在上述各列的記憶體單元B；和利用上述記憶體單元B之上述寫入資訊而進行列之選擇的電路，於對被選擇之第1列之上述記憶體單元A進行之寫入完成之後，對上述第1列所具有的上述記憶體單元B進行表示寫入完成之寫入資訊之寫入時，將上述電路由於該寫入而產生之上述記憶體單元B之輸出電壓的變化直接傳達至上述第1列及成為下一列的第2列，依此因上述第1列從選擇狀態變成非選擇狀態，上述第2列從非選擇狀態變成選擇狀態，故成為能夠對上述第2列進行寫入，藉由重複本動作，來依序選擇執行寫入之列。
2. 如申請專利範圍第1項所記載之記憶體電路裝置，其中又具備有利用上述記憶體單元B之錯誤寫入防止功能。
3. 如申請專利範圍第1項所記載之記憶體電路裝置，其中上述記憶體單元B被配置成跨越鄰接之列的不同行。
4. 如申請專利範圍第1項所記載之記憶體電路裝置， 其中上述記憶體單元B所記憶的寫入資訊之變化，和列選擇訊號之變化之間，持有延遲時間。
5. 如申請專利範圍第1項所記載之記憶體電路裝置，其中又具有由類比/數位變換電路所構成之行解碼器。
6. 如申請專利範圍第5項所記載之記憶體電路裝置，其中作為來自由上述類比/數位變換電路所構成之行解碼器之輸出的字元線又具備有上拉或下拉功能。
7. 如申請專利範圍第5項所記載之記憶體電路裝置，其中又具備阻斷流入上述類比/數位變換電路之電流的功能。
8. 如申請專利範圍第1項所記載之記憶體電路裝置，其中又具備將來自上述記憶體單元A及上述記憶體單元B之資訊讀出至閂鎖電路而保持資訊之功能，和阻斷流入上述記憶體單元A及上述記憶體單元B之電流的功能。
9. 如申請專利範圍第1項所記載之記憶體電路裝置，其中在行列配置之上述記憶體單元A之第1列之前又具備記憶體單元C，藉由上述記憶體單元C之記憶資訊，控制可否對上述第1列之上述記憶體單元A進行寫入。
10. 如申請專利範圍第1項所記載之記憶體電路裝置，其中作為記憶資訊之元件係使用可電性熔斷之熔絲。
11. 如申請專利範圍第5項所記載之記憶體電路裝置，其中被設置在具有參照電位之半導體晶片上，使上述半導體晶片之參照電位和上述類比/數位變換電路之參照電位通用化。