JPS63263828A

JPS63263828A - 半導体集積回路

Info

Publication number: JPS63263828A
Application number: JP9809887A
Authority: JP
Inventors: Masatoshi Kimura; 雅俊木村; Harufusa Kondo; 晴房近藤
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-04-21
Filing date: 1987-04-21
Publication date: 1988-10-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明け、従来の並列比較型Ａ／Ｄコンバータにメモ
リ部を設けることによって、関数データを出力する機能
を持つようにした半導体集積回路に関するものである。

〔従来の技術〕

第３図は、従来の並列比較型Ａ／Ｄコンバータの構成図
である。ここでは、簡単のため２ビツトのものを取り上
けた。図中の（１）は基準電圧を入力する基準電圧端子
、（２）はアナログ入力電圧を入力するアナログ入力端
子、（３）は基準電圧を分圧するためのラダー抵抗、（
４）は、その分圧値とアナログ入力電圧を比較する比較
器、（５）はデジタル値を出力する出力端子、α４）は
比較器の出力を１が、１つだけの出力に変換するプリエ
ンコード回路、（６）はそのプリエンコード回路の出力
を２進数に変換するエンコード回路である。

第４図は、アナログ入力データに対する関数値をメモリ
を用いて求める従来の例である。ここで（６）はエンコ
ード回路、（至）はエンフード回路出力の２進数を符号
化するデフード回路、（７）はメモリの内容を入力する
ためのメモリ内容入力端子、（８）はメモリのブロック
を選択するためのメモリ選択信号入力端子、（９）はメ
モリ選択部、αＯは関数データを入力しておくメモリ部
であり第２図のようにスタティックＲＡＭセルα２がア
レイ状に構成されている。（ｉｌｌけメモリブロックを
選択し、その内容を出力するメモリ出力部である。頭は
メモリの内容を出力する関数データ出力端子である。

次に本発明において用いている並列比較型Ａ／Ｄコンバ
ータの動作について説明する。まず、基準電圧端子（１
）に基準電圧を入力すると、ラダー抵抗（３）によって
、各ノードに分圧される。次に、アナログ入力端子（２
）にアナログ電圧を入力すると、それら２つの入力電圧
が比較器（４）に入力される。この比較器は、２つの入
力電圧の大きさを比較する回路で、この例では、アナロ
グ入力電圧が基準電圧の分圧値よりも大きい時に１を出
力する。例として、アナログ入力電圧がラダー抵抗（Ｒ
２）　ｌ　（Ｒ３）間のノードの分圧値よ、りも大きく
、抵抗（Ｒ３）　。

（Ｒ４）間のノードの分圧値よりも小さい時を説明する
。その時の比較器（４）の出力は、第２表のように１が
２つ出力され、１０進数の２を意味するデータが出力さ
れる。その後、比較器（４）の出力は、エンコード回路
（６）に入力されて、第２表のように２を表わす２進数
にコード化されて出力端子（５）に出力される。次に第
４図は並列比較型Ａ／Ｄフンパータとメモリを用いて、
アナログ入力に対する関数値を求める従来の例である。

そして、メモリ出力部αＤによって、各ブロックの出力
をメモリ選択信号入力端子（８）からの入力で、決定し
てやり目的の関数データのみを関数データ出力端子頭に
出力してやる。ここで（９）はメモリ内容を入力する時
に、メモリブロックを指定してやるメモリ選択部である
。

〔発明が解決しようとする問題点〕

従来の例では、Ａ／Ｄコンバータ内部のエンフード回路
（６）でアナログ信号を２進数に変換した後に、再びデ
コード回路（至）により符号化してメモリのワード線を
選択していた。しかし、これらのエンフード・デコード
過程は省略することができ、従来では、これらの回路が
存在するために速度が遅い９面積が大きくなるなどの問
題点があった。

この発明は、上記の問題点を鑑みなされたもので並列比
較型Ａ／Ｄコンバータのプリエンコード回路出力を直接
、メモリのワード線として用いるように構成することに
よって、エンコード回路（６）・デコード回路［相］を
省略し高集積・高速化を可能とする半導体装置を得るこ
とを目的とする。

〔問題点を解決するための手段〕

この発明に係る半導体集積回路は、並列比較型Ａ／Ｄフ
ンパータのプリエンコード回路出力（１４ａ）〜（１４
（Ｌ）を、直接、メモリのワード線入力とし従来、組み
込まれていたエンコード回路（６）、デコード回路帥を
省略したものである。

〔作用〕

この発明におけるメモリ部（１Ｇは、Ａ／Ｄフンバータ
のプリエンコード回路出力（Ｘ４ａ）〜（１４（１）と
メモリ出力部αυによってそのアドレスが指定されるの
で、従来のように、エンコード回路（６）、デコード回
路（至）を必要とせずに、アナログ入力値に対する関数
値をメモリ部ＧＯから出力することができるＯ〔発明の実施例〕以下、この発明の一実施例を図について説明する。第１
図において、（７）はメモリの内容を入力するためのメ
モリ内容入力端子、Ｃ８）はメモリのブロックを選択す
るためのメモリ選択信号入力端子、（９）はメモリ選択
部、（１０けメモリ部であり、第２図のように、スタテ
ィックＲＡＭセルυでアレイ状に構成されている。卸は
メモリブロックをメモリ造択信号入力端子（８）からの
信号で決定してその関数データを出力するメモリ出力部
である。

比較器（４ａ）〜（４ｄ）までの動作は、従来例゛と同
じである。例として、メモリ内に、７−ｘ３の関数デー
タが入力されている時全説明する。従来例の動作と同様
に、比較器（４）の出力が１０進数の２を表わすデータ
である時、比較器（４）の出力（４ａ）〜（４ｄ）は第
１表（Ａ）のようになり、その後、プリエンコード回路
（２）に入力され、その出力として第１表（Ｂ）が得ら
れる。そして、この出力をメモリのワード線として、各
アドレスにあらかじめ入力されていた関数データを関数
データ出力端子西から出力する。この例では、関数デー
タ出力端子（１５ａ）〜（１５ｈ）に２３である日を表
わす８ビツトの２進数が第１表（０）のように出力され
る。

なお、上記実施例ではメモリＧＯにスタティックＲＡＭ
を設けたものを示したが、この代わりにどのようなメモ
リを用いてもよく、そのメモリブロック数も任意の数に
することができ、その関数データも、アナログ入力に対
するあらゆる関数データで任意のビット数のものとす、
ることかできる。

また、出力端子を他に設けて、同時に異った関数データ
を出力することも可能である０また、この例では、Ａ／Ｄフンバータに並列比較型のも
のを用いているが、これに限定されるわけではないＣ〔発明の効果〕以上のように、この発明によれは、従来の並列比較型Ａ
／Ｄコンバータのプリエンコード回路出力（１４ａ）〜
（１４４）全、直接、メモリ部αＧのワード線入力とす
ることによって、エンコード回路（６）及びデコード回
路ωを省略することができるので、より高速化・高集積
化が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例による回路ｒｆＩ戊図、第
２図（＆）はメモリ部の内部構成図、同１４　（ｂ）　
Ｃ１メモリセルの構成を示す図、第３図は従来の並列比
較型Ａ／Ｄコンバータの回路構成図、第４図けＡ／Ｄコ
ンバータとメモリを組み合わせて、アナログデータに対
する関数データを求めるための従来の例、第１表は本実
施例、動作時の各ノード値表、第２表は従来の並列比較
ｍＡ／Ｄコンバータの動作時の各ノード値表である◇ また図中の（１）は基準電圧端子、（２）はアナログ入
力端子、（３）はラダー抵抗、（４）は比較器、（５）
は出力端子、（６）はエンコード回路、（７）はメモリ
内容入力端子、（８）はメモリ選択信号入力端子、（９
）はメモリ選択部、αＯはメモリ部、αυはメモリ出力
部、０２はメモリセル、Ｃ４［はプリエンコード回路、
＠は関数データ出力端子、■はデコード回路である。なお、図中、同一符号は同一または相当部分を示す。第２図（ａｌ（ｂ）！７１Ｊ：電源電圧喝ト手続補正書（方式）％式％ゴする者代表者志岐守哉埋入（連絡先０３（２１３）３＝＄２１特許部）−６、補正
命令の日付（発送日）昭和６２年６月３０日６、補正の対象（１）図面の簡単な説明の欄（２）図　面７、補正の内容（１）明細θの第８頁第９行〜第１１行の「第１表は本
実施例、ｉａ作時の各ノード値表、第２表は従来の並列
比較型Ａ／Ｄコンバータの動作時の各ノード値表である
。」よ「第５（ａ）〜第５（Ｃ）図は本実施例の動作時
の各ノード値を示す図、第６　（ａ）　（ｂ）図は従来
の並列比較型Ａ／Ｄコンバータの動作時の各ノード値を
示す図である。」に訂正する。（２）第１表を第５　（ａ）　、第５　（ｂ）、第５（
Ｃ）図に、第２表を第６（ａ）、第６（ｂ）図に別紙の
通り訂正する。８、　添付書類の目録図面（第５　（ａ）　、第５　（ｂ）　、第５　（ｃ）
　、第６　（ａ）　、第６　（ｂ）　）１通以　　上第Ｓ口出か端子＝８名す口ｒヒＵ出力＝２エンゴーＦ゛回了４出ｎ＝２２、発明の名称半導体集積回路３、補正をする者代表者　志　岐　守　哉１　補正の対象（１）明細書の特許請求の範囲１発明の詳細な説明およ
び図面の簡単な説明の欄。（２）図面ａ　補正の内容Ｉｌｌ明細書をつぎのとおり訂正する。明細書をつき゛のとおり訂正する。（２）明細書の特許請求の範囲を別紙のとおり訂正する
。（３）図面中箱１図を別紙のとおり訂正する。（４）図面中鎖２図（ｂ）を別紙のとおり訂正する。（５）図面中鎖４図を別紙のとおり訂正する。７、　添付書類の目録（１）訂正後の特許請求範囲を記載した書面−１通（２）訂正図面（第１図）　　　　　　１通（３）訂正
図面（第２図（ｂ）　）　　　　　　１通（４）訂正図
面（第４図）　　　　　　１通以上特許請求の範囲（１）基準電圧を分圧するためのラダー抵抗と、その分
圧値とアナログ入力電圧の大きさを比較する比較器と、
比較器出力を”１”が一つのデータに変換するプリエン
コード回路と適当な関数値を入力しておくメモリ部と、
メモリブロックを指定するためのメモリ選択部と、その
メモリブロックを選択し、その関数データを出力するメ
モリ出力部からなる半導体集積回路。（２）プリエンコード回路からの出力をワード線入力と
して、あるアナログ入力端子電圧に対する関数値を出力
できるよう構成したことを特徴とする特許請求の範囲第
１項記載の半導体集積回路。第２図Ｉｂ）／３：τ唐電Ｌ；ＩＪチ

Claims

【特許請求の範囲】

（１）基準電圧を分圧するためのラダー抵抗と、その分
圧値とアナログ入力電圧の大きさを比較する比較器と、
比較器出力を１が１つのデータに変換するプリエンコー
ド回路と適当な関数値を入力しておくメモリ部と、メモ
リブロックを指定するためのメモリ選択部と、そのメモ
リブロックを選択し、その関数データを出力するメモリ
出力部からなる半導体集積回路。
（２）プリエンコード回路からの出力をワード線入力と
して、あるアナログ入力端子電圧に対する関数値を出力
できるよう構成したことを特徴とする特許請求の範囲第
１項記載の半導体集積回路。