WO2007086570A1 - 歪補償回路 - Google Patents

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WO2007086570A1
WO2007086570A1 PCT/JP2007/051423 JP2007051423W WO2007086570A1 WO 2007086570 A1 WO2007086570 A1 WO 2007086570A1 JP 2007051423 W JP2007051423 W JP 2007051423W WO 2007086570 A1 WO2007086570 A1 WO 2007086570A1
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distortion
input signal
level
component
signal level
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PCT/JP2007/051423
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Inventor
Hiroshi Ogawa
Original Assignee
Ai Electronics Ltd.
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    • H03F2201/32Indexing scheme relating to modifications of amplifiers to reduce non-linear distortion
    • H03F2201/3233Adaptive predistortion using lookup table, e.g. memory, RAM, ROM, LUT, to generate the predistortion

Definitions

  • the present invention relates to a distortion compensation circuit suitable for use in compensating for nonlinear distortion generated in a high-frequency power amplifier.
  • Non-Patent Document 1 a predistortion type distortion compensation circuit has been proposed.
  • the nonlinear distortion of the high-frequency amplifier circuit includes an AM-AM characteristic in which the nonlinear characteristic appears as an amplitude distortion, and an AM-PM characteristic in which the nonlinear characteristic appears as a phase distortion.
  • a distortion having the opposite characteristic can be added in advance before the high-frequency amplifier circuit.
  • the conventional predistortion type distortion compensation circuit shown in FIG. 33 includes a circuit system for removing amplitude distortion of AM-AM characteristics and a circuit system for removing phase distortion of AM-PM characteristics. Prepare and cancel the nonlinear distortion.
  • the input signal from the input terminal 400 is supplied to the input signal detection circuit 401 and also to the delay circuit 402.
  • the output signal of the delay circuit 402 is supplied to the high frequency amplifier circuit 410 via the phase modulation circuit 403 and the amplitude modulation circuit 404.
  • the envelope output signal from the input signal detection circuit 401 is digitized by the AZD converter 405 and supplied to the look-up tables 406a and 406b.
  • the look-up table 406a stores phase distortion component data for canceling the phase distortion based on the AM-PM characteristics!
  • the look-up table 406b stores amplitude distortion component data for canceling the amplitude distortion based on the AM-AM characteristic of the high-frequency amplifier circuit 110.
  • phase distortion data read from the look-up table 406 a is converted into an analog value by the DZA converter 407 a and supplied to the phase modulation circuit 403.
  • the phase of the input signal is modulated by the phase modulation circuit 403 so as to cancel the AM-PM characteristic of the high-frequency amplifier circuit 410.
  • the amplitude distortion data read from the lookup table 406b is converted into an analog value by the DZA converter 407b and supplied to the amplitude modulation circuit 404.
  • the amplitude modulation circuit 404 modulates the amplitude of the input signal so as to cancel the AM-AM characteristic of the high frequency amplification circuit 410.
  • the output signal of the high-frequency amplifier circuit 410 is output from the output terminal 412 and supplied to the output signal detection circuit 411.
  • the output signal of the output signal detection circuit 411 is supplied to the comparator 408.
  • Comparator 408 compares the detected value of the input signal with the detected value of the output signal. Based on the comparison output of the comparator 408, the lookup table 406b is updated.
  • phase distortion component data and amplitude distortion component data are accumulated in the look-up tables 400a and 406b, and the output signal of the input signal detection circuit 401 is converted into an AZD converter. It is binarized at 405 and sent to the look-up tables 406a and 406b, and the outputs of the look-up tables 406a and 406b are converted to analog values by the DZA converters 407a and 407b, and the phase modulation circuit 403 and the amplitude modulation circuit 404 ⁇ are converted. I will give it to you.
  • the output signal from the input signal detection circuit 401 is denoised by the AZD converter 405 and sent to the norec-up tape nores 406a and 406b, and the outputs of the norec-up tape nores 406a and 406b are
  • the configuration in which the D / A converters 407a and 407b convert to analog values processing is performed in synchronization with the internal clock of the digital circuit. Therefore, the AZD converter 405 power and the DZA converters 407a and 407b are delayed by several clocks. Occurs. For this reason, the delay difference between the RF signal route and the digital distortion generating circuit becomes large, and the characteristics deteriorate.
  • the delay circuit 402 is inserted in the RF signal route in order to match the delay of the RF signal route and the digital distortion generating circuit. Since the delay circuit 402 requires a delay amount of several clocks, a SAW (Surface Acoustic Wave) device length and a delay line are added.
  • SAW Surface Acoustic Wave
  • the sampling clock frequency of the digital distortion generating circuit is set to at least about four times the signal bandwidth, and it is necessary to increase the clock frequency to ensure a wide bandwidth.
  • a problem occurs in the operation of the delay circuit 402 when the clock frequency is increased. For this reason, it is difficult to secure a circuit having a sufficient bandwidth.
  • satellite communication and the like require a bandwidth of about 36 MHz to 100 MHz, so a speed of about 144 Msps to 400 Msps is required.
  • the detection signal is quantized by the AZD converter 405 with a voltage width at equal intervals. For this reason, if the dynamic range of the compensation circuit is increased and a CZN ratio of a certain level or more is secured over the entire range, the quantization step voltage width is fixed at the point where the strictest specification is provided. Therefore, near the saturation point or at a point with a large back-off, the quantization noise can be suppressed more than necessary, and the AZD converter is required to have more bits than necessary. Further, in such a predistortion type distortion compensation circuit, the delay difference between the RF signal route and the distortion generation circuit greatly affects the performance. Therefore, with a fixed delay circuit such as the delay circuit 402, it is difficult to remove the delay difference between the RF signal route and the distortion generation circuit. It is necessary to adjust the delay difference between the RF signal route and the distortion generation circuit. .
  • the distortion characteristics required for the distortion compensation circuit change due to the temperature change and aging of the compensated high-frequency power amplifier and the distortion compensation circuit itself. For this reason, it is necessary to rewrite the strain component data corresponding to temperature changes and changes with time.
  • an object of the present invention is to provide a distortion compensation circuit capable of operating in a wide band and an ultra-high frequency.
  • an object of the present invention is to provide a distortion compensation circuit that can be reduced in size, weight, and cost.
  • Another object of the present invention is to provide a distortion compensation circuit capable of ensuring a wide dynamic range.
  • Another object of the present invention is to provide a distortion compensation circuit that can easily adjust a delay difference between an RF signal route and a distortion generation circuit.
  • Another object of the present invention is to provide a distortion compensation circuit that can automatically correct the system to an optimum transfer characteristic.
  • the present invention provides a distortion for canceling nonlinear distortion of a high-frequency amplifier according to an RF route through which an input high-frequency signal is transmitted and an input signal level of the input high-frequency signal.
  • a predistortion type distortion compensation circuit comprising: distortion generating means for generating a component; and modulating means for canceling nonlinear distortion of a high-frequency amplifier with respect to a high-frequency input signal by a distortion component from the distortion generating means.
  • the generation means compares an input signal level with a plurality of reference voltages, and based on the comparison result, a level comparator that generates a row selection signal for selecting one of the rows of the memory matrix, and a storage element Two-dimensionally arranged, distortion component data corresponding to the input signal level is stored for each row, and when a row selection signal is supplied based on the level comparator power, row selection is performed.
  • Distortion component data corresponding to the input signal level at once to the memory element power row of the selected row by issue of It is characterized by comprising a memory matrix to be read and DZA conversion means for converting distortion component data read from the memory matrix by a row selection signal into an analog signal.
  • the RF route includes a band-pass filter for band-limiting the input signal
  • the distortion generating means includes a detection means for detecting an input signal level of the input signal, and an input signal level detected by the detection means.
  • the first digital distortion generating means for generating the distortion component by the even-order polynomial and the orthogonal component based on the input signal level detected by the detecting means.
  • a second digital distortion generating means for generating a distortion component by an even-order polynomial, and the modulating means includes a branching means for branching the input signal into an in-phase signal component and a quadrature signal component, and the same input signal.
  • a first amplitude modulation means for multiplying the phase signal component by a distortion component of an even-order polynomial for the in-phase component from the first digital distortion generating means, a quadrature signal component of the input signal, and a second digital signal Orthogonal synthesis from strain generating means
  • Second amplitude modulation means for multiplying the distortion component by an even-order polynomial with respect to, and in-phase synthesis means for synthesizing the output of the first modulation means and the output of the second modulation means.
  • the RF route includes a band-pass filter for band-limiting the input signal
  • the distortion generating means includes a detection means for detecting an input signal level of the input signal, and an input signal level detected by the detection means.
  • the third digital distortion generating means for generating the phase distortion component and the fourth digital distortion generating means for generating the amplitude distortion component based on the input signal level detected by the detection means.
  • the modulation means includes a phase modulation means for modulating the input signal and the phase distortion component of the third digital distortion generation means force, and an amplitude for modulating the input signal and the amplitude distortion component of the fourth digital distortion generation means force. And modulation means.
  • the distortion generating means further includes a delay adjusting means for adjusting the delay time of the distortion component data read out from the memory matrix force and outputting the same to the AZD converting means.
  • the bandpass filter for the RF route is a delay unit for matching the delay amount of the RF route with the delay amount generated by the distortion generating unit.
  • the plurality of reference voltages in the level comparator are set such that the quantization step width is constant.
  • the plurality of reference voltages in the level comparator are set such that the product of the quantization step width and the input signal level is constant.
  • the plurality of reference voltages in the level comparator are set such that a ratio between a quantization step width and an input signal level is constant.
  • the plurality of reference voltages in the level comparator are set such that the product of the quantization step width and the square of the input signal level is constant.
  • the plurality of reference voltages in the level comparator have a setting in which a quantization step width is constant, a setting in which a product of the quantization step width and the input signal level is constant, and a quantization step width and an input It is characterized by combining a setting with a constant ratio with the signal level and a setting with a constant product of the quantization step width and the square of the input signal level according to the input signal level.
  • the plurality of reference voltages in the level comparator are set so that a ratio between the quantization step width and the input signal level is constant in a region where the input signal level is larger than a predetermined value. In an area smaller than the predetermined value, the product of the quantization step width and the input signal level is set to be constant.
  • the plurality of reference voltages in the level comparator are set so that a ratio between the quantization step width and the input signal level is constant in a region where the input signal level is larger than a predetermined value. In a region smaller than a predetermined value, the product of the quantization step width and the square of the input signal level is set to be constant.
  • the plurality of reference voltages in the level comparator are divided into a voltage whose input signal level does not exceed the saturation point of the high-frequency amplifier! /, A voltage in the range and a voltage in the range beyond the saturation point of the high-frequency amplifier.
  • Each row in the memory matrix is divided into a range region where the input signal level does not exceed the saturation point of the high frequency amplifier and a region where the input signal level exceeds the saturation point of the high frequency amplifier. Is stored for each row of distortion component data memory matrix corresponding to the input signal level, and the output signal level is set in the range where the input signal level exceeds the saturation point of the high frequency amplifier.
  • Limiter data power to be constant S Stored in each row of the memory matrix.
  • the plurality of reference voltages in the level comparator are set such that the input signal level is larger than the saturation point, and the ratio between the quantization step width and the input signal level r is constant in the region. To do.
  • the automatic correction means for updating the distortion component data based on the output signal of the high frequency amplifier, and the automatic correction means shares the input signal with the detection means for detecting the input signal level.
  • a quadrature dividing means for dividing the phase signal component into a quadrature signal component; a first multiplying means for multiplying the in-phase component of the input signal and the output signal of the high-frequency amplifier; the output signal of the high-frequency amplifier and the input signal;
  • calculating the correction value by comparing the calculated total transfer characteristic with a preset transfer characteristic, and the memory based on the correction value obtained by the calculation means. Control to update distortion component data of each row of matrix Characterized by comprising stages and power.
  • the distortion generating means for generating a distortion component for canceling the nonlinear distortion of the high-frequency amplifier according to the RF route through which the input high-frequency signal is transmitted and the input signal level of the input high-frequency signal
  • a predistortion type distortion compensation circuit that cancels nonlinear distortion of the high-frequency amplifier with respect to the high-frequency input signal by a distortion component from the distortion generation means.
  • a level comparator that compares a level with a plurality of reference voltages and generates a row selection signal for selecting any one row of the memory matrix based on the comparison result, and a storage element are two-dimensionally arranged, and an input signal
  • the distortion component data corresponding to the level is stored for each row, and when the row selection signal is supplied from the level comparator, the row selection signal of the row selected by the row selection signal is stored.
  • a memory matrix from which the distortion component data corresponding to the input signal level is read out in batches from the memory element, and a DZA conversion means for converting the distortion component data from which the memory matrix force is also read out by the row selection signal into an analog signal. Is made up of.
  • the distortion generation means can perform waveform conversion and obtain distortion components in near real time of one clock or less.
  • the delay time caused by the digital distortion generator and the delay time caused by the RF route can be obtained.
  • the time difference problem can be improved.
  • good characteristics can be obtained over a wide band by high-speed sampling.
  • the configuration is simplified, and the size, weight, and cost can be reduced.
  • the clock frequency can be increased to achieve a wide band.
  • the distortion generating means includes a detecting means for detecting the input signal level of the input signal, and an even-order polynomial for the in-phase component based on the input signal level detected by the detecting means.
  • First digital distortion generating means for generating a distortion component due to, and second digital distortion generating means for generating a distortion component by an even-order polynomial for the orthogonal component based on the input signal level detected by the detection means.
  • the modulation means includes a branching means for branching the input signal into an in-phase signal component and a quadrature signal component, an in-phase signal component of the input signal, and an even-order component for the in-phase component from the first digital distortion generating means.
  • a second amplitude modulating means for is to include an in-phase combining means for combining adding the outputs of the second modulating means of the first modulating means.
  • the distortion generating means detects the input signal level of the input signal, and generates the phase distortion component based on the input signal level detected by the detecting means.
  • a fourth digital distortion generating means for generating an amplitude distortion component based on the input signal level detected by the detecting means.
  • the modulating means includes the input signal and the third digital distortion generating means.
  • Phase modulation means for modulating the phase distortion component of the digital distortion generation means force and amplitude modulation means for modulating the input signal and the amplitude distortion component of the fourth digital distortion generation means force are included.
  • the distortion generating means further includes a delay adjusting means for adjusting the delay time of the distortion component data from which the memory matrix force is also read and outputting it to the AZD converting means. Yes. In this way, by adjusting the delay time finely, the cross modulation is more effectively performed. Can be suppressed.
  • the bandpass filter for the RF route is configured as a delay unit for matching the delay amount of the RF route with the delay amount generated by the distortion generation unit. Therefore, it is possible to adjust the time difference between the delay time caused by the digital distortion generator and the delay time caused by the RF route without providing a special delay circuit.
  • the plurality of reference voltages in the level comparator are set so that the quantization step width is constant.
  • the plurality of reference voltages in the level comparator are set so that the product of the quantization step width and the input signal level is constant.
  • the plurality of reference voltages in the level comparator are set so that the ratio between the quantum step width and the input signal level is constant.
  • the multiple reference voltages in the level comparator should be set so that the product of the quantization step width and the square of the input signal level is constant.
  • the number of quantization steps can be reduced, and a necessary and sufficient quantization noise ratio can be ensured within the range of the number of manufacturable logic circuits.
  • the necessary dynamic range can be ensured.
  • it can have a limiter function and can be applied to amplifiers of various signals such as amplifiers mounted on communication satellites.
  • the number of circuit elements can be reduced, relatively large elements can be used, and a high-speed digital circuit can be configured.
  • the plurality of reference voltages in the level comparator are set such that the quantization step width is constant, and the product of the quantization step width and the input signal level is constant. Combine the setting where the ratio between the quantization step width and the input signal level is constant and the setting where the product of the quantization step width and the square of the input signal level is constant, depending on the input signal level. I am doing so. As a result, the reference voltage can be further optimized and the number of quantization steps can be reduced.
  • the plurality of reference voltages in the level comparator are such that the ratio of the quantization step width to the input signal level is constant in the region where the input signal level is greater than a predetermined value! / In a region where the input signal level is smaller than a predetermined value, the product of the quantization step width and the input signal level is set to be constant.
  • the reference voltage can be optimized and the number of quantization steps can be reduced.
  • the plurality of reference voltages in the level comparator are such that the ratio of the quantization step width to the input signal level is constant in the region where the input signal level is greater than a predetermined value! / In the region where the input signal level is smaller than the predetermined value, set the product of the quantization step width and the square of the input signal level to be constant.
  • the reference voltage can be further optimized, and the number of quantization steps can be reduced.
  • the plurality of reference voltages in the level comparator are such that the input signal level does not exceed the saturation point of the high-frequency amplifier! /, The voltage in the range and the voltage in the range beyond the saturation point of the high-frequency amplifier.
  • Each row in the memory matrix is divided into a region where the input signal level does not exceed the saturation point of the high-frequency amplifier and a region where the input signal level does not exceed the saturation point of the high-frequency amplifier.
  • the distortion component data force S corresponding to the input signal level is stored for each row of the memory matrix in the region not exceeding the point, and the output signal is stored in the region where the input signal level exceeds the saturation point of the high-frequency amplifier.
  • Limiter data that keeps the level constant is stored for each row of the matrix. As a result, it can also have a limiter function and can be applied to amplifiers of various signals such as amplifiers mounted on communication satellites.
  • the plurality of reference voltages in the level comparator are such that the ratio of the quantum step width ⁇ !: to the input signal level r is constant in the region where the input signal level is larger than the saturation point. Set it to As a result, a rapid increase in the number of quantization steps can be suppressed even if the limiter input region exceeds the saturation point.
  • the automatic correction means for updating the distortion component data based on the output signal of the high-frequency amplifier is provided. The automatic correction means detects the input signal level and the input signal.
  • a quadrature dividing means for dividing the in-phase signal component and the quadrature signal component; a first multiplying means for multiplying the output signal of the high-frequency amplifier by the in-phase component of the input signal; and the output signal of the high-frequency amplifier and the input signal.
  • the distortion generation means uses the second multiplication means for multiplying the quadrature component, the output signal of the detection means and the output signals of the first and second multiplication means, the distortion generation means and the high frequency
  • a calculation means for calculating a correction value by calculating a total transfer characteristic of a signal path such as a wave amplifier, comparing the obtained total transfer characteristic with a preset transfer characteristic, and a correction obtained by the calculation means Based on the value! /,
  • the control unit updates the distortion component data of each row of the memory matrix.
  • the distortion component data conversion table can be rewritten during operation, and the distortion component data conversion table can be rewritten in units of sampling data. It can cope with continuous changes such as temperature changes and changes over time, and can maintain the optimum characteristics for suppressing intermodulation without stopping operation.
  • FIG. 1 is a block diagram showing an overall configuration of a first embodiment of the present invention.
  • FIG. 2 is a waveform diagram used for explaining the operation of the first embodiment of the present invention.
  • FIG. 3 is a waveform diagram used for explaining the operation of the first embodiment of the present invention.
  • FIG. 4 is a waveform diagram used for explaining the operation of the first embodiment of the present invention.
  • FIG. 5 is a waveform diagram used for explaining the operation of the first embodiment of the present invention.
  • FIG. 6 is a waveform chart used for explaining the operation of the first embodiment of the present invention.
  • FIG. 7 is a waveform chart used for explaining the operation of the first embodiment of the present invention.
  • FIG. 8 is a waveform chart used for explaining the operation of the first embodiment of the present invention.
  • FIG. 9 is a waveform diagram used for explaining the operation of the first embodiment of the present invention.
  • FIG. 10 is a block diagram used for explaining the digital delay generation circuit according to the first embodiment of the present invention.
  • FIG. 11 is a block diagram of an example of a digital delay generation circuit according to the first embodiment of the present invention.
  • FIG. 12 is a block diagram of a basic configuration of a digital delay generation circuit according to the first embodiment of the present invention.
  • FIG. 13 is an explanatory diagram showing an example of a table in the digital delay generation circuit according to the first embodiment of the present invention.
  • FIG. 14 is a block diagram of an example of a table in a digital delay generation circuit having a limiter function.
  • FIG. 15 is an explanatory diagram of an example of a table in a digital delay generation circuit having a limiter function.
  • FIG. 16 is a block diagram used for explaining quantization distortion in a digital delay generation circuit.
  • FIG. 19 is an explanatory diagram of a combination of quantization steps.
  • FIG. 20 is a graph used for explaining a quantization step.
  • FIG. 21 is a block diagram used for explaining a specific configuration of a digital delay generation circuit.
  • FIG. 22 is a block diagram of a first specific configuration of a level comparator in the digital delay generation circuit.
  • FIG. 23 is a block diagram of a second specific configuration of the level comparator in the digital delay generation circuit.
  • FIG. 24 is a block diagram of a first specific configuration of a memory matrix in the digital delay generation circuit.
  • FIG. 25 is a connection diagram of memory elements in the first specific configuration of the memory matrix in the digital delay generation circuit.
  • FIG. 26 is a timing chart used to describe a first specific configuration of the memory matrix in the digital delay generation circuit.
  • FIG. 27 is a block diagram of a second specific configuration of the memory matrix in the digital delay generation circuit.
  • FIG. 28 is a connection diagram of memory elements in a second specific configuration of the memory matrix in the digital delay generation circuit.
  • FIG. 29 is a timing chart used to describe a second specific configuration of the memory matrix in the digital delay generation circuit.
  • FIG. 30 is a connection diagram of an example of a specific configuration of the AZD converter in the digital delay generation circuit.
  • FIG. 32 is a block diagram showing an overall configuration of a second embodiment of the present invention.
  • FIG. 33 is a block diagram of an example of a conventional predistortion type high-frequency amplifier circuit.
  • FIG. 1 shows the configuration of a predistortion “digital” linearizer 1 according to a first embodiment of the present invention.
  • the RF route 2 includes a branch circuit 12, a bandpass filter 13, and a branch circuit 14.
  • the input signal from the input terminal 11 is branched into two paths by the branch circuit 12.
  • the main signal branched by the branch circuit 12 is supplied to the branch circuit 14 via the bandpass filter 13.
  • the band filter 13 secures the band of the input signal.
  • this input signal is branched into signals of two paths.
  • the quadrature modulator 3 includes a 90-degree hybrid 15, amplitude modulators 16a and 16b, and an in-phase synthesizer 17.
  • the amplitude modulators 16a and 16b are multipliers.
  • the in-phase synthesizer 17 is an adder.
  • the main signal branched by the branch circuit 14 is supplied to the 90-degree hybrid 15.
  • the 90-degree hybrid 15 splits the input signal into an in-phase signal component that is in phase with the input signal and a quadrature signal component that has a 90-degree phase difference from the input signal.
  • the in-phase signal component is supplied to the amplitude modulator 16a, and the quadrature signal component is supplied to the amplitude modulator 16b.
  • the digital distortion generator 4 includes a linear detection circuit 18, digital distortion generation circuits 19a and 19b, a clock generation circuit 20, a delay adjustment circuit 21, low-pass filters 22a and 22b, and bias circuits 23a and 23b. Consists of.
  • the signal branched by the branch circuit 12 is supplied to the linear detection circuit 18.
  • the linear detection circuit 18 detects the envelope level of the input signal by linear detection.
  • the square level of the force envelope provided with the straight line detection circuit 18 may be detected.
  • the detected value of the envelope level obtained by the linear detection circuit 18 is supplied to the digital distortion generation circuits 19a and 19b.
  • the digital distortion generating circuits 19a and 19b receive distortion component data by an even-order polynomial that gives the in-phase signal distortion using the envelope level of the input signal as a variable and the envelope level of the input signal.
  • Lookup tables each storing distortion component data by an even-order polynomial that gives orthogonal signal distortion as a variable are provided.
  • the digital distortion generating circuit 19a and 19b When the detected value of the envelope of the input signal detected by the linear detection circuit 18 is supplied to the digital distortion generating circuits 19a and 19b, the digital distortion generating circuit 19a and 19b according to the detected value of the envelope of the input signal From 19b, distortion component data by an even-order polynomial giving in-phase signal distortion and distortion component data by an even-order polynomial giving quadrature signal distortion are output.
  • the DC component of the distortion waveform can be generated by the bias circuits 23a and 23b.
  • the distortion waveform is a combination of the DC components from the bias circuits 23a and 23b and the signals of the digital distortion generation circuits 19a and 19b.
  • the outputs of the digital distortion generating circuits 19a and 19b are supplied to the amplitude modulators 16a and 16b via low-pass filters 22a and 22b, respectively.
  • the outputs of the noise circuits 23a and 23b are supplied to the amplitude modulators 16a and 16b, respectively.
  • the low-pass filters 22a and 22b are Nyquist filters for removing aliasing of the sampling signal.
  • the bandpass filter 13 of the above-mentioned RF route 2 secures an input band, and a delay corresponding to the sum of delays generated by the lowpass filters 22a and 22b and the digital distortion generating circuits 19a and 19b.
  • the clock generated by the clock generation circuit 20 is supplied to the digital distortion generation circuits 19a and 19b.
  • the in-phase signal component of the input signal is multiplied by the distortion component by the even-order polynomial that gives the in-phase signal distortion.
  • the amplitude modulator 16b The orthogonal signal component having the difference is multiplied by the distortion component by the even-order polynomial that gives the orthogonal signal distortion.
  • the output signals of the amplitude modulator 16 a and the amplitude modulator 16 b are supplied to the in-phase synthesizer 17.
  • In-phase synthesizer 17 adds the output signal of amplitude modulator 16a and the output signal of amplitude modulator 16b.
  • the output signal of the in-phase synthesizer 17 is supplied to a high frequency amplifier 24 which is a compensated circuit.
  • the high frequency amplifier 24 amplifies the power of the input signal.
  • a traveling wave tube amplifier (TWTA) or a transistor amplifier is used as the high frequency amplifier 24.
  • the high-frequency amplifier 24 has a force having a nonlinear distortion characteristic.
  • the multiplication value of the in-phase signal component and the distortion component by the even-order polynomial that gives the in-phase signal distortion to the input signal Then, an orthogonal signal and a multiplication value of a distortion component by an even-order polynomial that gives orthogonal signal distortion are added.
  • a distortion component that cancels the nonlinear distortion is modulated with respect to the input signal before the high-frequency amplifier 24, and an output signal having a linear characteristic can be obtained.
  • the input signal is transmitted by the 90-degree hybrid 15 as shown in FIG. 3 (A) and FIG. As shown in B), it is branched into an in-phase component and a quadrature component. Further, this input signal is supplied to the linear detection circuit 18, and the envelope level of the input signal is detected by the linear detection circuit 18 as shown in FIG. The output signal of this linear detection circuit 18 is sent to digital distortion generation circuits 19a and 19b.
  • the digital distortion generation circuit 19a outputs a distortion component by an even-order polynomial that gives in-phase signal distortion according to the detected value of the envelope level of the input signal shown in FIG.
  • the generation circuit 19b outputs a distortion component by an even-order polynomial that gives orthogonal signal distortion in accordance with the detected value of the envelope level of the input signal shown in FIG.
  • the amplitude multiplier 16a multiplies the output signal of the digital distortion generator circuit 19a by the in-phase component of the input signal
  • the amplitude multiplier 16b multiplies the output signal of the digital distortion generator circuit 19b by the quadrature component of the input signal.
  • the AM-AM transfer characteristic of the high-frequency amplifier 24 is as shown in FIG. 4, and the AM-PM characteristic is as shown in FIG.
  • in-phase distortion components and quadrature distortion components are output from the digital distortion generating circuits 19a and 19b as indicated by characteristics A1 and A2 in FIG.
  • the amplitude modulators 16a and 16b as shown by the characteristics B1 and B2 in FIG. 7, modulated outputs of in-phase signal components and quadrature signal components are obtained.
  • the predistortion 'digital' linearizer 1 has an AM-AM characteristic that cancels the AM-AM transfer characteristic of the high-frequency amplifier 24 as shown in FIG.
  • an AM-PM characteristic that cancels the AM-PM transfer characteristic of the high-frequency amplifier 24 is obtained.
  • the automatic correction circuit 5 includes a branch circuit 27, multipliers 28a and 28b, a delay circuit 29, a 90-degree hybrid 30, a linear detection circuit 31, an AZD converter 32a, 32b and 32c, an arithmetic circuit 33, and a control circuit 34. Composed.
  • the automatic correction circuit 5 detects the envelope level of the input signal, obtains the composite characteristic of the pre-distortion 'digital' linearizer 1 and the high-frequency amplifier 24, detects a deviation from the linear characteristic determined in advance, It corrects rewriting of data in the digital distortion generator circuit.
  • the output signal of the high frequency amplifier 24 is branched by the branch circuit 25, outputted from the output terminal 26, and supplied to the branch circuit 27 of the automatic correction circuit 5.
  • the output signal of the high frequency amplifier 24 is branched into two and supplied to the multipliers 28a and 28b.
  • the input signal branched by the branch circuit 14 of the RF route 2 is supplied to the 90 ° hybrid 30 via the delay circuit 29 and also supplied to the linear detection circuit 31.
  • the linear detection circuit 31 detects the envelope level of the input signal.
  • the output signal of the linear detection circuit 31 is digitalized via the A / D converter 32c and supplied to the arithmetic circuit 33.
  • the 90-degree hybrid 30 branches the high-frequency input signal into an in-phase signal component and a quadrature signal component.
  • the in-phase signal component is supplied to the multiplier 28a
  • the quadrature signal component is supplied to the multiplier 28b
  • the output of the high frequency amplifier 24 in each multiplier 28a and 28b can be obtained using the high-frequency input signal as a reference.
  • the output signals of the multipliers 28a and 28b are digitized via the AZD converters 32a and 32b, respectively, and supplied to the arithmetic circuit 33.
  • the arithmetic circuit 33 uses the output signals of the linear detection circuit 31 and the multipliers 28a and 28b to determine the overall transfer characteristics of the predistortion 'digital' linearizer 1 and the high-frequency amplifier 24, and The preset transfer characteristics are compared to determine the correction value, and the input / output characteristics in the table of the current digital distortion generating circuits 19a and 19b are corrected to determine the input / output characteristics. Based on the data determined by the arithmetic circuit 33, the data of the tables of the digital distortion generating circuits 19a and 19b are set through the control circuit 34.
  • the arithmetic circuit 33 measures the transfer characteristics again, confirms that the convergence to the preset transfer characteristics is necessary, determines the correction value again, and sets the input / output characteristics in the tables of the digital distortion generator circuits 19a and 19b. Add the correction to, determine the input / output characteristics, and repeat this until it converges.
  • the tables of the digital distortion generating circuits 19a and 19b can be rewritten sequentially as described above. As a result, it is possible to cope with continuous changes such as temperature changes and changes with time.
  • the even-order polynomial that gives the common-mode signal distortion according to the detected value of the envelope level of the input signal by the digital distortion generating circuits 19a and 19b Outputs distortion component data by an even-order polynomial that gives quadrature signal distortion, and gives the in-phase signal component and the in-phase signal distortion by the amplitude modulators 16a and 16b. And the multiplication value of the quadrature signal component and the distortion component by an even-order polynomial that gives the quadrature signal distortion, and the in-phase synthesizer 17 adds them.
  • a distortion component that cancels the nonlinear distortion is modulated with respect to the input signal before the high-frequency amplifier 24, and an output signal having a linear characteristic can be obtained. This will be explained below.
  • non-linear distortion due to the non-linear transfer characteristic of the element occurs.
  • this non-linear characteristic outputs a baseband component, fundamental wave component, and double and triple harmonic components.
  • the linearizer compensates for the nonlinear characteristics of the fundamental wave. Therefore, pay attention only to the transfer function of the fundamental wave component of such a nonlinear circuit, and obtain this.
  • An input signal x near the angular frequency wo is generally
  • the output signal z can be approximated by the sum of the polynomial of the in-phase signal component x of the input signal expressed by equation (1) and the polynomial of the quadrature signal component y expressed by equation (2).
  • the input / output characteristics are standardized at the saturation output point to simplify the following discussion.
  • the fundamental wave component is not transmitted by the even-order term.
  • a fundamental wave component is always generated from odd-order terms. From this, it can be seen that if we focus only on the fundamental wave component, the polynomial is only from odd-order terms. Therefore, the transfer function of the fundamental wave component is generally
  • the coefficient part of the in-phase signal component x and the coefficient part of the quadrature signal component y become a real part and an imaginary part, respectively, of a general complex transfer function.
  • the characteristic of the nonlinear high-frequency circuit is that the in-phase signal component r (t) ′ sin (wo ⁇ t + ⁇ (t)) is added to the envelope signal r of the input signal. Multiplying an even-order polynomial that gives in-phase signal distortion with (t) as a variable,
  • the predistortion 'digital' linearizer 1 of the embodiment of the present invention is an embodiment of this.
  • the inverse function of the odd-order polynomial R (r) is also an odd-order polynomial, the coefficient of each term of the inverse function can be obtained from the coefficient of each term of R (r), and the coefficient force of the low-order term can also be obtained sequentially.
  • the transfer characteristics of TWTA are already given in a table or graph, and the reverse transfer characteristics can be easily determined by simply changing the input and output values.
  • R one 1 (- (sin (6 » (R- 1 ( Ri)) / r can compensate for non-linear characteristics by storing the data determined by.
  • the input terminal 11 is connected to
  • An input signal is input.
  • the 90-degree hybrid 15 allows the input signal to be in-phase signal component X
  • the in-phase signal component x of the input signal is supplied to the amplitude modulator 16a, and the quadrature signal component y is supplied to the amplitude modulator 16b.
  • the linear detection circuit 18 detects the envelope level of the input signal by linear detection. In other words, in the case of linear detection, the square root of the square sum of the amplitude value of the cos component (a (t)) and the amplitude value of the sin component (b (t))
  • the envelope level of the input signal is obtained.
  • the coefficient part of the in-phase signal component and the coefficient part of the quadrature signal component of the transfer function are functions of the envelope r (t), and are unique functions of even-order polynomials with the detection output as a variable. Therefore, the digital distortion generating circuits 19a and 19b can be realized by a look-up table using the envelope level r (t) of the input signal as an input.
  • Digital distortion generating circuits 19a and 19b are each given distortion component data and orthogonal signal distortion by an even-order polynomial that gives in-phase signal distortion for canceling nonlinear distortion of high-frequency amplifier 24. Lookup with accumulated distortion component data by even degree polynomial A table is provided.
  • the digital distortion generation circuits 19a and 19b output the in-phase signal according to the envelope level.
  • the distortion component by the even-order polynomial that gives distortion and the distortion component by the even-order polynomial that gives the orthogonal signal distortion are output and supplied to the amplitude modulator 16a and the amplitude modulator 16b.
  • the DC component of the distortion waveform can be generated by the bias circuits 23a and 23b.
  • the amplitude modulator 16a multiplies the in-phase signal component of the input signal by the distortion component based on the even-order polynomial that gives the in-phase signal distortion. Further, the amplitude modulator 16b multiplies the orthogonal signal component of the input signal by the distortion component of the even-order polynomial for the orthogonal component. In-phase synthesizer 17 adds the output signal of amplitude modulator 16a and the output signal of amplitude modulator 16b.
  • the automatic correction circuit 5 detects the envelope level of the input signal using the output of the linear detection circuit 31 and the output of the high-frequency amplifier, and predistorts 'digital' linearizer 1 and the high-frequency amplifier.
  • the composite characteristics with 24 are obtained, the deviation from the predetermined linear characteristics is detected, and the look-up tables of the digital distortion generating circuits 19a and 19b are rewritten.
  • the envelope level of the input signal before predistortion is detected from the output of the linear detection circuit 31.
  • the output signal of the high frequency amplifier 24 is branched by the branch circuit 25 and supplied to the multipliers 28 a and 28 b via the branch circuit 27.
  • the baseband output of multiplier 28a is [0111] [Equation 12] (a (t) .c (t) + b (t)-d (t))-cos (of +-(b (t) .c (t)-a (t) .d (t)) sin (The baseband output of multiplier 28b is
  • an AM-AM characteristic By comparing the sum of squares of the output of the multiplier 28a and the output of the multiplier 28b with the output of the linear detection circuit 31, an AM-AM characteristic can be obtained.
  • the delay circuit 29 provides a delay corresponding to the delay amount of the path from the branch circuit 14 to the quadrature modulator 3 and the high frequency amplifier 24.
  • the digital distortion generation circuits 19a and 19b respectively have a lookup in which distortion component data by an even-order polynomial giving in-phase signal distortion and distortion component data by an even-order polynomial giving quadrature signal distortion are stored.
  • a table is provided.
  • such a look-up table is normally provided with an A / D converter 301 that converts an input signal into a binary digital value and an output of the A / D converter 301 as an address, as shown in FIG.
  • a memory 302 that outputs distortion component data corresponding to this, and a DZA converter 303 that converts the output of the memory 302 into an analog value are also configured.
  • several clocks are required until the memory 302 is accessed and the distortion component waveform is output after the input signal is converted to a binary digital value.
  • the digital distortion generating circuits 19a and 19b include a memory matrix 51, a level comparator 52, and a DZA comparator 53. And so on.
  • distortion data can be read directly from the lookup table without using the AZD converter 301 that converts the input analog value to binary, and the waveform of the distortion component can be obtained in near real time within one clock. Can do.
  • the digital distortion generating circuits 19a and 19b are configured similarly.
  • memory elements are two-dimensionally arranged in the memory matrix 51.
  • distortion component data is stored for each row.
  • the level comparator 52 includes a plurality of comparators 55-1, 55-2, 55-3,..., 55-n, and a gate circuit 56.
  • Comparators 55—1, 55—2, 55—3, “ ⁇ 55—n are the detected values of the envelope level of the input signal and each reference voltage e, e, e,
  • the gate circuit 56 has the output power of the generators 55 1, 55 2, 55 3, ...
  • a row selection signal for selecting one row of the memory matrix 51 is output in accordance with the envelope level of the input signal.
  • the detected value of the envelope level of the input signal from the linear detection circuit 18 in Fig. 1 is supplied to the input terminal 50.
  • the detected value of the envelope level of this input signal is supplied from the input terminal 50 to each comparator 55—1, 55—2, 55—3, etc. of the level comparator 52, and the comparators 55—1, 55—2, 55 —3, ..., the detected value of the envelope of the input signal is compared with the reference voltages e, e, e, ... and the force S, respectively.
  • a gate selection signal for selecting one of the rows of the memory matrix 51 is generated from the gate circuit 56 in accordance with the outputs of the comparators 55-1, 55-2, 55-3,.
  • FIG. 13 is an example of a norec-up tape nore.
  • the distortion component data when the envelope level of the input signal is e or less is D1
  • the distortion component data when the envelope level of the input signal is e to e is D2.
  • the envelope level of the input signal is
  • the distortion component data for e to e is D3, and the same applies to the envelope level of the input signal.
  • the distortion component data when the force is above is Dn + 1.
  • the distortion component data D1 is stored in the row L1 of the memory matrix 51
  • the distortion component data D2 is stored in the row L2 of the memory matrix 51
  • the distortion component data D3 is stored in the row L3 of 51
  • the distortion component data Dn + 1 is stored in the row Ln + 1 of the memory matrix 51 in the same manner.
  • the detected value of the envelope level of the input signal is supplied from the input terminal 50 to the comparators 55-1, 55-2, 55-3,... Of the level comparator 52.
  • the gate circuit 56 outputs a selection signal SEL1 for selecting the row L1.
  • the distortion component data D1 is collectively read from the row L1 of the memory matrix 51.
  • Selection signal SEL2 for selecting 2 is output.
  • the distortion component data D2 is collectively read from the row L2 of the memory matrix 51.
  • a selection signal SE3 for selecting 3 is output.
  • the distortion component data D3 is collectively read from the row L3 of the memory matrix 51.
  • the gate circuit 56 outputs a selection signal for selecting one row of the memory matrix 51 in accordance with the detected value of the envelope level of the input signal.
  • the distortion component data is read from the memory matrix 51 at once.
  • the distortion component data read from the memory matrix 51 is supplied to the DZA converter 53, and the distortion component data is converted into an analog signal by the DZA converter 53 and output from the output terminal 58.
  • the digital distortion generating circuits 19a and 19b are thus composed of the memory matrix 51, the level comparator 52, and the DZA converter 53. With such a configuration, distortion components can be generated almost in real time within one clock. In such a configuration, the digital distortion generating circuits 19a and 19b can be provided with a limiter function in addition to the generation of distortion components.
  • FIG. 14 shows the digital distortion generating circuits 19a and 19b waiting for the limiter function.
  • the level comparator 52 includes comparators 55—1 to 55—n and comparators 55—n + l to 55—. m is provided, and the memory matrix 51 is provided with rows Ll to Ln and rows 1 ⁇ + 1 to 1 ⁇ ! 1 + 1.
  • the reference voltages e to e are set for the comparators 55-1 to 55-n, and the reference voltage e is set to the comparators 55 n + l to 55 m.
  • ⁇ E is set.
  • the reference voltages e to e are input m n + 1 m exceeding the saturation region of the high-frequency amplifier 24.
  • FIG. 15 shows a look-up table when the digital distortion generating circuits 19a and 19b have a limiter function. As shown in FIG. 15, the lookup table is divided into a table for distortion component data and a table for limiter data.
  • the reference voltages e to e are tables for distortion component data, and indicate the envelope level of the input signal.
  • the distortion component data when the detected value is ⁇ or less is Dl
  • the distortion component data when the detected value of the envelope level line of the input signal is e to e is D2
  • the detected value of the envelope level of the input signal is e
  • the distortion component data at ⁇ e is D3, and in the same manner, the detected value of the envelope of the input signal
  • the distortion component data for force ⁇ ⁇ e or more is Dn + 1.
  • the reference voltages e to e are tables for limiter data, and are used to detect the envelope level of the input signal.
  • the distortion component data when the output value is e to e is LMD1, and n + l n + 2 of the envelope level of the input signal
  • LMD2 is the distortion component data when the detected value is e to e, and the envelope level of the input signal
  • the distortion component data when the detected value of e is e to e is LMD3.
  • LMDm is the distortion component data when the detected value of the envelope of the number is greater than or equal to e!
  • the distortion component data D1 is stored in the row L1 of the memory matrix 51
  • the distortion component data D2 is stored in the row L2 of the memory matrix 51
  • the row L3 of the memory matrix 51 is stored.
  • the distortion component data D3 is stored
  • the distortion component data Dn + 1 is stored in the row Ln + 1 of the memory matrix 51 in the same manner.
  • the limiter data LD1 is stored in the row Ln + 2 of the memory matrix 51
  • the limiter data LMD2 is stored in the row Ln + 3 of the memory matrix 51
  • the limiter data LMD + 4 is stored in the row Ln + 4 of the memory matrix 51.
  • limiter data LM Dm is stored in row Lm + 1 of memory matrix 51.
  • the reference voltage is reduced to the reference voltage with respect to the envelope level of the input signal exceeding the saturation region of the high-frequency amplifier 24.
  • the range is expanded.
  • the memory matrix 51 is divided into rows Ll to Ln + 1 that constitute a look-up table for distortion component data and rows Ln + 2 to Lm that constitute a look-up table for limiter data.
  • the limiter data can be generated for the input signal level exceeding the saturation region, and the output signal level can be made constant.
  • the limiter data makes the output signal level constant.
  • limiter data that gives an amount of attenuation proportional to the envelope level r of the input signal to inputs above the saturation input point is given to the amplitude modulators 16a and 16b, so that the output of the linearizer is kept constant.
  • the ratio of the attenuation of the amplitude modulators 16a and 16b is the attenuation at the saturation point.
  • limiter data LMDl to LMDm are set.
  • the number of steps can be greatly reduced by setting the reference voltage so that ArlmaxZr is constant.
  • the memory matrix 51 in which the storage elements are two-dimensionally arranged, and the comparison result between the signal level and the plurality of reference voltages are used.
  • the delay time caused by the digital distortion generator 4 and the delay caused by the RF route 2 are necessary in order to secure sufficient bandwidth and obtain good characteristics.
  • the time difference td from time becomes important.
  • the mechanism of intermodulation suppression can be considered as a result of cancellation of the intermodulation component generated by the predistortion 'digital' linearizer 1 and the intermodulation component generated by the high-frequency amplifier 24. Therefore, the phase difference between these two intermodulation components is important.
  • the absolute value generated by the digital distortion generator 4 is used. Delay time caused by the digital distortion generator 4 and R The difference td from the delay time caused by F route 2 is made small.
  • the digital distortion generating circuits 19a and 19b are configured by the memory matrix 51, the level comparator 52, and the D / A converter 53 as shown in FIG. Yes.
  • the AZD converter that converts the input value to binary data is not used, and each component of the distortion component data memory matrix 51 corresponding to the detected value of the envelope level of the input signal is also read in a batch. It is. For this reason, the waveform of the distortion component can be obtained almost in real time within one clock, and the delay time caused by the digital distortion generation circuits 19a and 19b is reduced.
  • a band-pass filter 13 having a delay amount equivalent to is provided so that the delay time caused by the digital distortion generator 4 and the delay time caused by the RF route 2 are matched.
  • the band-pass filter 13 is a filter for securing a band, and the delay amount of the band-pass filter 13 is set to a delay amount substantially equivalent to the low-pass filters 22a and 22b that are Nyquist filters.
  • the bandpass filter 13 is basically the same as the low-pass filters 22a and 22b and may be used after frequency conversion.
  • measures such as increasing the number of filter stages or reducing the bandwidth can be taken to equalize the delay time of the digital distortion generating circuit. Therefore, it is not necessary to use a special element such as a SAW filter, and the size and weight can be reduced, and the high frequency characteristics can be improved.
  • the digital distortion generator circuits 19a and 19b use the second harmonic component obtained by squaring the envelope signal of the input signal. Need to be generated. This bandwidth is equal to the bandwidth of high-frequency signals. If oversampling is performed to prevent aliasing due to aliasing, a sampling clock that is at least four times the bandwidth of the high-frequency signal is required. For example, sampling at 500Msps makes it possible to realize a linearizer with a bandwidth of 125MHz.
  • waveform conversion is performed almost in real time, the configuration is simple. Therefore, it is possible to reduce the size, weight, and cost.
  • the clock frequency can be increased to achieve a wide band.
  • the level comparator 52 As described above, in the predistortion 'digital' linearizer 1 of the first embodiment of the present invention, as the digital distortion generating circuits 19a and 19b, a memory matrix 51 in which storage elements are two-dimensionally arranged, and a signal Based on the comparison result between the level and the plurality of reference voltages, the level comparator 52 generates a row selection signal for selecting one of the rows of the memory matrix 51, and the distortion component data read from the memory matrix 51 is an analog signal.
  • the one having a DZ A converter 53 that converts to in the digital distortion generation circuits 19a and 19b, the detected value of the envelope level is quantized by the level comparator 52, the distortion component data is read from the memory matrix 51, and converted to an analog value by the DZA converter 53. A quantization error due to the comparator 52 and the D / A converter 53 occurs. Here, this quantization error will be considered.
  • the predistortion 'digital' linearizer 1 directly crosses the signal from the RF route 2 and the signal via the digital distortion generator 4 as shown in FIG. It can be expressed as a configuration modulated by the modulator 3. From this, the transfer function of the digital distortion generator 4 is
  • the quantization error due to the level comparator 52 and the DZ A converter 53 is Arl, ⁇ 2.
  • Arl is generated because the digital distortion generator 4 determines that the signal level should be r by the digital distortion generator 4 because of the quantization by the level comparator 52. Further, since the DZA converter 53 cannot obtain a discrete value, a quantization error accompanying the error Ar2 occurs.
  • the quantization step width is considered as Arlmax and ⁇ max with respect to level r.
  • the quantization step width of the DZA converter 53 is assumed to be Ar2max and 1 ⁇ r2max.
  • the quantization error versus envelope level ratio at the output is obtained by dividing both sides of equation (16) by the envelope level r of the input signal.
  • ⁇ y / r (2 ⁇ al ⁇ c3-r + cl (6 ⁇ a3 ⁇ cl ⁇ c3 + (4 ⁇ al ⁇ c5 / cl)) (r 3 ) +) ⁇ ⁇ lmax- (Arl / ⁇ rlmax) + (al 'cl + 3' a3 '(cl 3 )' (r 3 ) +)-Ar2max- (Ar 2 / Ar2max)
  • the envelope level r of the input signal is probabilistically uniformly distributed within a certain minute range.
  • Arl / rlmax and Ar2 / r2max are uniformly distributed and within this range at (-1, +1).
  • the envelope level to quantization noise ratio Ay / r at the output is determined by the quantization step widths rlmax and r2max.
  • the set voltage of the level comparator 52 will be considered.
  • the set voltage of the level comparator 52 determines the quantization step. Specifically, the set voltage of the level comparator 52 is set to each comparator 55-1, 55-2, 55-3,. Reference voltages e, e, e,.
  • the level comparator 52 compares the envelope level of the input signal with a plurality of reference voltages e, e, e,... As shown in FIG. In this case, the envelope level of the input signal is
  • the quantization step width Arlmax is as shown in FIG.
  • the quantization step width Ar2max is constant.
  • the input of the DZA converter 53 is binarized, and the quantization step width Ar2max can be made sufficiently smaller than the quantization step width Arlmax. Even in this case, the size of the memory matrix increases rapidly. There is nothing. For example, even if the step width is halved, only one memory matrix column is added. In the following discussion, the quantum step width Ar2max is ignored.
  • the reference voltage of the level comparator 52 is assumed to be set as follows:
  • the relationship between the envelope level r and the quantization step width is the same even when this is replaced with a square detection circuit or with another detection circuit. If this condition is satisfied, the number of steps can be optimized in the same manner as in the case of using the linear detection circuit.
  • the product ⁇ ⁇ Arl max of the envelope level of the input signal and the quantization step width is constant, and the input signal
  • the ratio of the envelope level to the quantization step width Arlmax / r is constant, the product of the square of the input signal envelope level and the quantum step width r2 ⁇ Arlmax is constant so that the A / D converter
  • the reference voltage e z in the case of the square detection circuit is relative to the reference voltage e in the case of the linear detection circuit obtained above.
  • the quantization error versus envelope level ratio Ay / r at the output is proportional to the product r ⁇ Arlmax of the envelope level of the input signal and the quantization step width.
  • Quantization step width Arlmax is constant, i.e.
  • ⁇ rlmax k (k is a fixed value)
  • the quantization error versus envelope level ratio Ay / r at the output is proportional to the envelope level r of the input signal.
  • the quantization step width Arlmax is constant.
  • k is obtained from equation (18) when a quantization error to signal level ratio at a certain input level r is given.
  • e the minimum value of the minimum value e and the maximum value e including this input level r
  • N0 (e -e) / (2k) (20)
  • the quantization error-to-envelope level ratio Ay / r in the output is always constant regardless of the envelope level r of the input signal.
  • each reference voltage of the level comparator 52 is as follows.
  • k can be obtained from equation (21). This step is within the range of the minimum value e and maximum value e including this input level r.
  • the ratio (Arlmax / r) between the envelope level r of the input signal and the quantization step width Arlmax is constant, that is,
  • ⁇ y / r (2 ⁇ al ⁇ c3 ⁇ r 2 + cl (6 ⁇ a3 ⁇ cl ⁇ c3 + (4 ⁇ al ⁇ c5 / cl)) (r 4 ) +) ⁇ k ⁇ (Arl / Arlmax
  • the ratio of the quantization error to the envelope level at the output is proportional to the square of the detected value r of the envelope level.
  • Each reference voltage of the level comparator 52 is as follows.
  • k is obtained from equation (27) when a quantization error to signal level ratio at a certain input level r is given. Within the range of the minimum value e and the maximum value e including this input level r
  • N (loge -log e) / log ((l + k) / (l-k)) (31)
  • the second term and below can be neglected as a small amount of r 2 or more, and the quantization error Ay at the output is constant regardless of r.
  • each reference voltage of the level comparator 52 is as follows.
  • k can be obtained from equation (19). This step is within the range of the minimum value e and maximum value e including this input level r.
  • N2 (e 3 -e 3 ) / (6k) (38)
  • the set voltage of the level comparator 52 in the predistortion “digital” linearizer 1 will be further considered.
  • the quantization error versus envelope level ratio at the output is proportional to the envelope level r of the input signal.
  • the third-order intermodulation-to-signal ratio is proportional to the square of the envelope level r of the input signal (see equation (8)). Therefore, the quantization error versus third-order intermodulation ratio is inversely proportional to the detected value r of the envelope level of the input signal, and decreases as the saturation point is approached.
  • the quantization step width Arlmax can be increased and the number of quantization steps can be reduced. It is a reasonable idea to keep the quantization error versus the third-order intermodulation ratio constant, that is, improvement of third-order intermodulation is difficult from 20 dB to 30 dB or more.
  • Ratio of envelope level of input signal and quantum step width Arlmax / r is constant. As described above, the ratio of quantization error to envelope level at the output is 2 of envelope level r. It will be proportional to the power. This means that when the envelope level of the input signal is reduced by 10 dB, the ratio of quantization error to envelope level at the output is improved by 20 dB, which is consistent with the signal-to-third-order intermodulation relationship. In other words, when the input value and the output value are expressed in a decibel logarithmic graph, the relationship between the change in the quantization error in the output with respect to the envelope level of the input signal and the envelope level of the input signal This means that third-order intermodulation changes with the same slope. Therefore, if the ratio lmax / r between the envelope level of the input signal and the quantization step width is made constant, the quantization error to the third order intermodulation ratio can be kept constant.
  • the output quantization noise has the same frequency component as the third order intermodulation. Therefore, the quantization noise at the output is always masked by third-order intermodulation.
  • the quantization error to third-order intermodulation ratio is kept constant, and the envelope level of the input signal is less than the predetermined value rx, the envelope level of the input signal and the quantization step width
  • the product r 'Arlmax is set to be constant and the ratio of quantization error to envelope level is constant, or the envelope level of the input signal is a predetermined value r X as shown in Fig. 19 (B).
  • the product r 2 -Arlmax of the square of the envelope level of the input signal and the quantization step width is set to be constant, and the quantization error is constant.
  • FIG. 20 it is assumed that an input value and an output value are represented by a decibel logarithmic logarithmic graph.
  • P1 shows the input / output characteristics after compensation
  • P2 shows the third order intermodulation characteristics before compensation
  • P3 shows the third order intermodulation after compensation
  • P4 shows the optimized quantization error.
  • P5 indicates the quantization error when the quantization step width is constant.
  • the third-order intermodulation before compensation has a slope of 3 as indicated by characteristic P2.
  • the quantization error is proportional to the square of the envelope level, so that the characteristic of slope 2 is obtained as shown by characteristic P5.
  • the characteristic of third-order intermodulation is slope 3 and the quantization error characteristic is slope 2, so when the quantization step width is constant, theoretically the cross modulation near the saturation point.
  • the third-order intermodulation to quantization noise ratio increases with increasing input. This indicates that the step width is reduced more than necessary and the number of quantization steps is increased near the saturation point.
  • the quantization error is proportional to the cube of the envelope level r and changes in slope 3. Therefore, the slope of the third-order cross modulation characteristic is the same, and the third-order cross modulation to quantization noise ratio can be kept constant.
  • the quantization step width Arlmax is also reduced, the limit is lost, and the number of steps becomes infinite.
  • the envelope level of the input signal and the quantization level are
  • the ratio Arlmax / r to the step width is set to be constant and the quantization noise is sufficiently low
  • the product r 'Arlmax of the envelope level of the input signal and the quantum step width is less than the predetermined value rx Set to be constant.
  • the slope is 1, that is, the output signal-to-quantization noise ratio is constant below the predetermined value rx, and when the predetermined value rx is exceeded, the characteristic becomes slope 3, and the optimal quantization error Characteristics are obtained.
  • the system design and circuit design are made in consideration of external noise such as thermal noise. Even if only quantization noise is extremely suppressed, system effects are expected. Can not ,. Actually, external noise such as thermal noise is constant on the receiving side regardless of the transmission output from the amplifier. Therefore, there is no need to suppress the quantization noise contained in the transmission signal when the transmission output is below a certain level! In this case, if the ratio r 2 * Arlmax between the square of the envelope level of the input signal and the quantization step width is constant at a predetermined value rx or less, the quantization noise can be made constant regardless of the envelope level. This can further reduce the number of quantization steps. In the region where noise associated with signals other than third-order intermodulation or external noise such as thermal noise is dominant, the number of quantization steps can be reduced by the method described above.
  • the set quantization error to envelope level ratio increases by 2 dB / dB, which is the ratio of the envelope level of the input signal to the quantum step width Arlmax / It is obtained by setting the reference voltage of the level comparator 52 so that r is constant. Also, in the region below IBOlOdB, the set ratio of quantization error to envelope level is constant, which means that the product r 'Arlmax of the envelope level of the input signal and the quantum step width is constant. Obtained by setting.
  • r 0.316 (OBO; -10dB)
  • Ay 0.00017783 (-75dB)
  • the number of steps is obtained from Eqs. (25) and (31), and 55.6 and 24.2 are obtained, respectively.
  • the total number of steps required for the comparator is about 80 steps.
  • the quantization step width is set so that the ratio Arlmax / r of the input signal envelope level to the quantization step width is constant until the quantization error to envelope level ratio of the input signal reaches 65 dB. If the input signal quantization error to envelope level ratio is 65 dB or less, quantization is performed so that the product r 'Arlmax of the input signal envelope level r and the maximum quantization error Arlmax is constant.
  • the step width is set, the total number of steps is about 80 steps. In this case, the minimum quantization step el excluding zero is equivalent to the signal input minus 24 dB, and below this, digitization is not performed.
  • the quantization step width Arlmax is constant, the quantization error to envelope level ratio is 65 dB at the point of IBOlOdB. 6
  • the quantization step width Arlmax is constant, as described above, the ratio of quantization error to envelope level changes at IdB / dB with respect to the change in input level, and the region where the third-order intermodulation is dominant.
  • the steps are set more finely than the above example, and it is optimized.
  • the quantization step width the number of quantization steps can be greatly reduced, and within the range of the number of logic circuits that can be manufactured, the necessary and sufficient quantization is possible.
  • a dynamic range of 20 dB to 30 dB can be easily obtained while ensuring a noise ratio.
  • the size of the element can be increased, so that it can have good radiation resistance.
  • the digital distortion generating circuits 19a and 19b are configured by the memory matrix 51, the level comparator 52, the DZA comparator 53, and the force.
  • the lookup table by expanding the lookup table, it can be used as a limiter that not only generates distortion data.
  • adding a limiter function increases the input voltage range of the level comparator 52 by a factor of 2-3. If Arlmax is kept constant as before, the number of quantum steps will increase 2 to 3 times, and the number of comparators and memory elements will increase rapidly. Therefore, when the limiter function is provided, it is important to reduce the number of quantization steps.
  • the limiter function can be easily realized by optimizing the quantization step width and reducing the number of quantization steps, thereby enabling various signals such as amplifiers mounted on communication satellites. It can be applied to an amplifier.
  • the memory matrix is based on the comparison result between the detected value of the envelope level and the reference voltage. Since one of the 51 rows is selected, an increase in the number of steps means an increase in the number of rows in the memory matrix 51. Therefore, the number of circuit elements can be reduced by reducing the number of quantization steps. This also means that a relatively large element can be used, and a high-speed digital circuit can be constructed.
  • the digital distortion generation circuits 19a and 19b basically include a memory matrix 51, a level comparator 52, and a DZA converter 53. Furthermore, in a specific example, as shown in FIG. 21, the distortion component data read from the memory matrix 51 is transferred to the DZA controller via the delay adjustment circuit 54. It is sent to Barta 53. The delay adjustment circuit 54 adjusts the time difference td between the delay time generated by the digital distortion generator 4 and the delay time generated by the RF route 2. First, a specific configuration of the level comparator 52 will be described.
  • FIG. 22 shows a first example of the level comparator 52.
  • ladder resistors 153-1, 153-1, 153-3,... are provided between the reference terminal (VREF) input terminal 151 and the ground.
  • the output between the stages of ladder resistors 153-1, 153-2, 153-3,... Is supplied to one of the human power ends of the controllers 154-1, 154-12, 154-13,.
  • the input signal from the input terminal 152 is supplied to the other input terminals of the comparators 154-1, 154-2, 154-2,.
  • Comparators 154-1, 154-2, 154-3, ... compare the input signal with multiple reference voltages from the stages of ladder resistors 153-1, 153-2, 153-3, ...
  • the input signal from the input terminal 152 is supplied to the other input terminals of the comparators 154-1, 154-2, 154-2,.
  • Comparators 154-1, 154-2, 154-3, ... compare the input signal with multiple reference voltages from the stages of ladder resistors 153-1, 153-2, 153-3, ...
  • a strobe signal (STB) is supplied to the comparators 154-1, 154-2, 154-2,.
  • STB strobe signal
  • the output of the lowest comparator 154-1 is inverted and supplied to the two input terminals of the NAND gate 156-1, and is also inverted and supplied to one input terminal of the NAND gate 156-2. Is done.
  • the output of the comparator 154-2 is inverted and supplied to the other input terminal of the NAND gate 156-2, and also supplied to one input terminal of the NAND gate 156-3.
  • the outputs of the comparators 154-3, 154-4,... are inverted and supplied to the other input terminals of the NAND gates 156-3, 156-4,. 4, 156-5, ... are supplied to one input terminal.
  • the output of the highest comparator 154-n-1 is supplied to the two input terminals of the highest NAND gate 156-n.
  • Inverter 157 1, 157 2, 157 3, ... is supplied with a clock.
  • the level of the input value is compared with a plurality of reference voltages set between the stages of resistors 153-1, 153-2, 153-3,.
  • a row selection signal can be generated that selects one of the rows of the memory matrix.
  • FIG. 23 shows a second example of the level comparator 52.
  • comparators 154-1, 154-2,... That can output normal output and inverted output are used.
  • the other configurations are basically the same as those in the first example shown in FIG. 22, and the description thereof is omitted.
  • FIG. 24 shows a first example of the memory matrix 51.
  • a storage element 161 and a switch element 162 are two-dimensionally arranged.
  • the storage elements 161 arranged in the same row are respectively connected to the write selection lines SWL1, SWL2,.
  • the control terminals of the switch elements 162 arranged in the same row are connected to the read selection lines SRL1, SRL2,..., SRLm, respectively.
  • the memory elements 161 arranged in the same column are connected to the data write lines WL-1 and WL-1, WL-2 and WL2, respectively, in the corresponding column.
  • WL connected to n.
  • the output terminals of the switch elements 162 arranged in the same column are respectively connected to the data read lines RL_1, RL_2,..., RL_n of the corresponding column.
  • the storage element 161 includes a flip-flop composed of MOS transistors Q1 to Q4 and MOS transistors Q5 and Q6 functioning as access transistors.
  • the flip-flop composed of MOS transistors Q1 to Q4 is connected to the data write lines WLj and _WLj via the access transistors composed of MOS transistors Q5 and Q6.
  • the gates of the MOS transistors Q5 and Q6 are connected to the write selection line SWLi.
  • the write selection line SWLi is set to H level, the MOS transistors Q5 and Q6 are turned on, and the data sent to the data write lines WL and _WL are transferred. Data is written to the flip-flop composed of MOS transistors Q1 to Q4 via MOS transistors Q5 and Q6.
  • the stored data of MOS transistors Q1 to Q4 is read to data read line RLj via switch element 162.
  • the switch element 162 is a clocked inverter. When read selection line SRLi is set to H level, switch element 162 is activated, and the data stored in flip-flop 71 composed of MOS transistors Q1 to Q4 is inverted via switch element 162 to read data. Read to line RLj.
  • a write signal (Write) is given to the clocked inverters 165-1, 165-2,.
  • the data write lines WL1, WL2,..., WLn are derived from the row data buffer 166, and the inverters 167-1, 167-2,.
  • Data write lines _WL1, _WL2,..., _WLn are derived.
  • Read selection lines SRL1, SRL2,..., SRLm are derived from level comparator 52.
  • Data read lines RL1, RL2,..., RLn are fed to the DZA converter 53 via the delay adjustment circuit 54.
  • an H level read selection signal is sent to one of the read selection lines SRL 1, SRL 2,..., SRLm based on the output from the level comparator 52.
  • the switch element 162 of the selected row becomes active, and data is read from the storage element 161 of the selected row in units of rows.
  • This data is sent to the data readout lines RL1, RL2, ..., RLn via the switch element 162 of the row, and the data readout lines RL1, RL2, ..., RLn force, delay adjustment, etc.
  • the signal is sent to the DZ A converter 53 via the circuit 54.
  • one row of the memory matrix 51 is selected by the row address input to the row address decoder 163. Based on the selected row, an H level write selection signal is sent from the row address decoder 163 to one of the write selection lines SWL1, SWL2,..., SWLm. The data from the row data buffer 166 is transferred to the data write lines WL1 and WL1. The data is sent to the storage element 161 in a desired row via WL1, WL2, and _WL2,..., And data is written to the storage elements 161 arranged in the row.
  • FIG. 26 is a timing chart showing the operation of each part of the memory matrix 51 as described above.
  • the signal for selecting the i-th row is output from the level comparator 52 at the timing of the time point tl as shown in FIG. 26 (A)
  • this signal is transmitted via the read selection line SRLi. It is sent to switch elements 162 arranged in a row.
  • the storage element 161 arranged in the i-th row outputs the column data of the distortion component data as shown in FIG. 26 (B).
  • the string data of the distortion component data is output through the data read lines RL1, RL2,..., RLn, and is sent to the DZA converter 53 through the delay adjustment circuit 54 at the timing shown in FIG. Entered.
  • an analog value of the distortion component is output at a time point t2 delayed by a delay time Td by the delay adjustment circuit 54.
  • the address power of the distortion component data to be updated is determined at the time point ti l as shown in FIG. 26 (E), and the i-th address is determined from the row address decoder 163 as shown in FIG. A selection signal is applied to the row write selection line SWi. Also, as shown in FIG. 26G, the distortion component data to be updated is output to the row data buffer 166.
  • FIG. 27 shows a second example of the memory matrix 51.
  • the storage elements 171 arranged in the same row are connected to the write selection lines SWL-1, SWL-2,..., SWL-m in the corresponding row, respectively. Further, the storage elements 171 arranged in the same row are connected to the read selection lines SRL1, SRL2,..., SRLm, respectively.
  • the storage elements 171 arranged in the same column are connected to the data write lines WL1 and WL in the corresponding column, respectively.
  • 171 is connected to the data read lines RL-1 and RL-1, RL-2, and RL-2,.
  • the memory element 171 also includes a flip-flop composed of MOS transistors Q11 to Q14, write side access transistors Q15 and Q16, and read side access transistors Q17 and Q18. .
  • a flip-flop composed of MOS transistors Q11 to Q14 is connected to data write lines WLj and _WL_j via access transistors composed of MOS transistors Q15 and Q16.
  • the flip-flop composed of the MOS transistors Q11 to Q14 is connected to the data read-out documents RLj and -RLJ through the access transistor composed of the MOS transistors Q17 and Q18.
  • the gates of the MOS transistors Q15 and Q16 are connected to the write selection line SWLi.
  • the gates of the MOS transistors Q17 and Q18 are connected to the read selection line SRLi.
  • a write signal (Write) is given to 165-2,.
  • Read selection lines SRL1 SRL2... SRLm are derived from level comparator 52.
  • Data read lines RL1 RL2... RLn and one RL1 RL2 RLn are provided with a precharge circuit 173.
  • a sense amplifier 172 is provided on the output side of the data read lines RL1 RL2... RLn and one RL1 RL2 RLn.
  • the data read lines RL1 RL2... RLn are led to the DZA converter 53 via the delay adjustment circuit 54.
  • the precharge circuit 173 precharges the data read lines RL1 RL2... RLn and one RL1 RL2 RLn. Based on the output from the level comparator 52, an H level read selection signal is sent to one of the read selection lines SRL1 SRL2... SRLm. By this read selection signal, data is read from the storage element 171 of the selected row in units of rows. This data is sent to the data readout lines RL — 1 and — RL1 RL— 2 and — RL2... RL—n and — RLn, and is delayed from the data readout lines RL— 1 RL— 2. It is sent to the DZA converter 53 through the adjustment circuit 54. The DZA converter 53 converts this data into an analog signal and outputs it.
  • the row of the memory matrix 51 is selected by the row address input to the row address decoder 163. Based on the selected row, an H level write selection signal is sent from the row address decoder 163 to one of the write selection lines SWL1, SWL2,..., SWLm. Then, the data from the row data buffer 166 is sent to the storage element 161 in the desired row via the data write lines WL1 and _WL1 WL2 and _WL2,..., And the data is written to the storage elements 161 arranged in the row. .
  • FIG. 29 is a timing chart showing the operation of each part of such a memory matrix 51. .
  • the precharge circuit 173 precharges the data read lines RL1, one RL1, RL2, one RL2,.
  • the address power of the distortion component data to be updated is determined at the time til as shown in Fig. 29 (F), and from the row address decoder 163, as shown in Fig. 29 (G), the i-th row A selection signal is applied to the write selection line SWi. Also, as shown in FIG. 29H, the distortion component data to be updated is output to the row data buffer 166.
  • the write signal Write is sent to the clocked inverter 165 as shown in FIG. 29 (1).
  • new distortion component data is written to the storage elements 161 arranged in the i-th row.
  • the distortion component is output from the memory matrix 51 in almost real time within one clock.
  • data can be written to the storage element 161 immediately after the data reading is completed.
  • the distortion component data can be rewritten in units of sampling data during operation.
  • DZA converter 53 a flash type D / A converter is used.
  • FIG. 30 is an example of such a DZ A converter 53.
  • the DZA converter 53 is a flash type DZA converter having an R-2R ladder configuration.
  • resistors 181-1, 181-2, 181-3,... Having a resistance value R and a resistor 182 having a resistance value 2R are connected in series between the reference voltage Vref and the ground. Resistance 181— 1, 181— 2, 181-3, and resistance 182 with a resistance value of 2R, at each connection point of resistance 182 with a resistance value of 2R
  • 4-2, 184-3, etc. can be switched by each bit of the input digital data.
  • the non-inverting input terminal of the operational amplifier 185 is grounded.
  • a resistor 186 and a switch circuit 187 are connected between the output terminal and the inverting input terminal of the operational amplifier 185.
  • the resistance value R is the resistance 181-1, 181-2, 18 1 1 3, ..., the resistance value resistance 182, the resistance 183-1 1, 183-1 2, 183, 1, 3, and so on constitute the R-2R ladder force.
  • the switch circuits 184-1, 184-2, 184-3,... are switched by the respective bits of the input digital data, so that the analog value corresponding to the input digital data is output from the output of the operational amplifier 185. A voltage can be obtained.
  • FIG. 31 shows an example of the delay adjustment circuit 54.
  • the delay adjustment circuit 54 includes clocked inverters 191 and 192, storage elements 193 and 194 that hold data for n clocks, and data after the required delay time to the D / A converter 53. Powered with clocked inverters 195 and 196 for output.
  • a delay of a maximum of 2 sampling clocks can be realized in two phases.
  • the data read from the memory matrix 51 is sent to the clocked inverters 191 and 192 through the data read lines RL1, RL2,..., RLn. Since there are two phases here, two clocked inverters 191 and 192 are provided. In the case of n phase, n clocked inverters are provided.
  • the sampling clocks CK1 and CK2 applied to the clocked inverters 191 and 192 are alternately applied, the data are alternately stored in the storage elements 193 and 194 as two-phase data. In the case of n phases, data is sequentially stored in n memories. That These memory elements 193 and 194 hold data for a period of 2 clocks (n clocks) until the next data arrives. During this time, the clocks CK3 and CK4 wait for an arbitrary delay time and output By opening the clocked inverters 195 and 196, data having a required delay time can be output to the DZA converter 53.
  • FIG. 32 shows a predistortion 'digital of the second embodiment of the present invention.
  • the configuration of the linearizer 101 is shown.
  • the input signal is divided into an in-phase signal component and a quadrature signal component, and predistortion processing is performed!
  • the predistortion process is performed separately for the amplitude component and the phase component.
  • the RF route 102 includes a branch circuit 112, a bandpass filter 113, and a branch circuit 114.
  • An input signal from the input terminal 111 is branched into signals of two paths by the branch circuit 112.
  • the main signal branched by the branch circuit 112 is supplied to the branch circuit 114 via the bandpass filter 113.
  • this input signal is branched into signals of two paths.
  • the phase and amplitude adjuster 103 includes a phase modulator 116 and an amplitude modulator 117.
  • the main signal branched by the branch circuit 114 is sent to the high frequency amplifier 124 via the phase modulator 116 and the amplitude modulator 117.
  • the digital distortion generator 104 includes a linear detection circuit 118, digital distortion generation circuits 119a and 119b, a clock generation circuit 120, a delay adjustment circuit 121, low-pass filters 122a and 122b, and bias circuits 123a and 123b.
  • the signal branched by the branch circuit 112 is supplied to the straight line detection circuit 118.
  • the linear detection circuit 118 detects the envelope of the input signal by linear detection or square detection.
  • the detected value of the envelope obtained by the linear detection circuit 118 is sent to the digital distortion generation circuits 119a and 119b. Supplied.
  • the digital distortion generating circuit 119a is provided with a lookup table for amplitude distortion data.
  • amplitude distortion data is output from the digital distortion generation circuit 119a according to the detected value of the envelope.
  • the digital distortion generation circuit 119b is provided with a lookup table for phase distortion data.
  • phase distortion data is output from the digital distortion generation circuit 119b according to the detected value of the envelope.
  • the output of the digital distortion generating circuit 119a is supplied to the amplitude modulator 117 via the low pass filter 122a.
  • the output of the digital distortion generation circuit 119b is supplied to the phase modulator 116 via the low-pass filter 122b.
  • the low-pass filters 122a and 122b are Nyquist filters for removing the aliasing distortion, and the above-described band-pass filter 113 of the RF route 102 secures the input band and the low-pass filter. A delay corresponding to the units 122a and 122b is provided.
  • the clock generated by the clock generation circuit 120 is supplied to the digital distortion generation circuits 119a and 119b.
  • the phase modulator 116 adds a phase distortion that cancels the phase distortion of the high-frequency amplifier 124.
  • the amplitude modulator 117 adds amplitude distortion that cancels the amplitude distortion of the high-frequency amplifier 124.
  • An input signal that has passed through the phase modulator 116 and the amplitude modulator 117 is supplied to the high-frequency amplifier 124.
  • the high frequency amplifier 124 amplifies the power of the input signal.
  • a traveling wave tube amplifier (TWTA) or a transistor amplifier is used as the high frequency amplifier 124.
  • the high frequency amplifier 124 amplifies the power of the input signal.
  • the high-frequency amplifier 124 has a force having a nonlinear distortion characteristic.
  • the phase modulator 116 and the amplitude modulator 117 cause the phase distortion and the amplitude distortion to cancel the phase distortion and the amplitude distortion. Given to the input signal. As a result, an output signal having a linear characteristic can be obtained with respect to the input signal.
  • the automatic correction circuit 105 includes a branch circuit 127, multipliers 128a and 128b, a delay circuit 129, a 90-degree noise 130, a linear detection circuit 131, an AZD converter 132a, 132b, 132c, an arithmetic circuit 133, and a control circuit 134. Composed.
  • the automatic correction circuit 105 detects the instantaneous value of the envelope of the input signal, finds the combined characteristics of the predistortion 'digital' linearizer 101 and the high frequency amplifier 124, and detects the deviation of the predetermined nonlinear characteristic force However, the data of the distortion generating circuit is rewritten and corrected.
  • the digital distortion generating circuits 119a and 119b a memory matrix 51 in which memory elements are two-dimensionally arranged, a signal level, a plurality of reference voltages, Based on the comparison result, select one of the rows of the memory matrix 51.
  • the level comparator 52 that generates the row selection signal, and the distortion component data by the even-order polynomial read from the memory matrix 51 are converted into analog signals.
  • a device having a DZA converter 53 is used.
  • the delay time caused by the digital distortion generator 104 is reduced, and the difference td between the delay time caused by the digital distortion generator 104 and the delay time caused by the RF route 102 is reduced to secure the necessary bandwidth.
  • the details of the digital distortion generating circuits 119a and 119b are basically the same as those in the first embodiment, and the description thereof is omitted.
  • the present invention can be used not only as a transponder for satellite communication or a high-frequency amplifier circuit for a ground station, but also for various high-frequency amplifier circuits such as mobile phones.

Landscapes

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Abstract

【課題】 超高周波、広帯域でも精度が高い非線形歪み補償が行える歪補償回路を提供する。 【解決手段】 高周波増幅器の非線形歪みを補償するための歪成分データを発生する歪発生回路を、メモリマトリクス51と、レベルコンパレータ52と、D/Aコンバータ53とから構成する。メモリマトリクス51には、水平方向の行毎に包絡線レベル値に対応する偶数次多項式による歪成分データが記憶される。レベルコンパレータ52は、包絡線レベルと複数の基準電圧とを比較し、これに基づいて、メモリマトリクス51の行のうちの1つを選択する行選択信号を発生する。D/Aコンバータ53は、読み出された偶数次多項式による歪成分データをアナログ信号に変換する。これにより、ほぼリアルタイムで歪成分の波形を出力することが可能になり、超高周波、広帯域でも精度が高い非線形歪み補償が行える。

Description

明 細 書
歪補償回路
技術分野
[0001] 本発明は、高周波の電力増幅器で発生する非線形歪みを補償するのに用いて好 適な歪補償回路に関する。
背景技術
[0002] 高周波電力増幅回路では、通常、動作点を付加効率の高!、飽和点付近に設定す るため、非線形歪みが多く発生する。このような非線形歪みにより、 3次、 5次等の混 変調が生じ、このような混変調により、帯域内の CZN比 (Carrier to Noise ratio)の劣 化が生じ、 BER(Bit Error Rate)が低下するという問題が生じる。また、帯域制限され た入力信号が 3次、 5次混変調のために帯域外に信号が広がり、隣接チャンネルに 干渉を与えるという問題がある。また、 AM— PM変換による位相雑音のため、位相 変調信号の BERが劣化するという問題がある。
[0003] これらの問題点を解決するために、例えば非特許文献 1に示されるように、プリディ ストーンヨン方式の歪補償回路が提案されて 、る。
[0004] つまり、高周波増幅回路の非線形歪みについては、非線形特性が振幅歪みとなつ て現れる AM—AM特性と、非線形特性が位相歪みとなって現れる AM - PM特性と がある。このような非線形歪みが生じるような場合には、これと逆特性の歪みを、高周 波増幅回路の前段で予め加えれば良いことになる。
[0005] 図 33に示す従来のプリディストーション方式の歪補償回路では、 AM— AM特性の 振幅歪みを除去するための回路系と、 AM— PM特性の位相歪みを除去するための 回路系とを用意して、非線形歪みをキャンセルするようにして 、る。
[0006] 図 33において、入力端子 400からの入力信号は、入力信号検出回路 401に供給 されると共に、遅延回路 402に供給される。遅延回路 402の出力信号は、位相変調 回路 403、振幅変調回路 404を介して、高周波増幅回路 410に供給される。
[0007] また、入力信号検出回路 401からの包絡線出力信号が AZDコンバータ 405でデ イジタル化され、ルックアップテーブル 406a及び 406bに供給される。 [0008] ルックアップテーブル 406aには、 AM— PM特性に基づ!/、て、位相歪みをキャンセ ルするための位相歪成分データが記憶されて 、る。ルックアップテーブル 406bには 、高周波増幅回路 110の AM— AM特性に基づいて、振幅歪みをキャンセルするた めの振幅歪成分データが記憶されている。
[0009] ルックアップテーブル 406aから読み出された位相歪みデータは、 DZAコンバータ 407aでアナログ値に変換され、位相変調回路 403に供給される。位相変調回路 40 3で、高周波増幅回路 410の AM— PM特性をキャンセルするように、入力信号の位 相が変調される。
[0010] ルックアップテーブル 406bから読み出された振幅歪みデータは、 DZAコンバータ 4 07bでアナログ値に変換され、振幅変調回路 404に供給される。振幅変調回路 404 で、高周波増幅回路 410の AM— AM特性をキャンセルするように、入力信号の振 幅が変調される。
[0011] また、高周波増幅回路 410の出力信号は、出力端子 412から出力されると共に、出 力信号検出回路 411に供給される。出力信号検出回路 411の出力信号がコンパレ ータ 408に供給される。コンパレータ 408で、入力信号の検出値と出力信号の検出 値とが比較される。このコンパレータ 408の比較出力に基づいて、ルックアップテープ ル 406bが更新される。
特干文献 1 : S. Kusuno i Power- Amplifier Module With Digital Adaptive Predisto rtion for Cellular Phones" IEEE Transaction on Microwave Theory and Techniques, Vol. 50, No. 12, December 2002
発明の開示
発明が解決しょうとする課題
[0012] 上述の従来のプリディストーション方式の歪補償回路では、ルックアップテーブル 4 06a及び 406bに、位相歪成分データ及び振幅歪成分データを蓄積し、入力信号検 出回路 401の出力信号を AZDコンバータ 405でバイナリ化してルックアップテープ ル 406a及び 406bに送り、ルックアップテーブル 406a及び 406bの出力を、 DZAコ ンバータ 407a及び 407bでアナログ値に変換して、位相変調回路 403及び振幅変 調回路 404〖こ与えるようにして ヽる。 [0013] このように、入力信号検出回路 401からの出力信号を AZDコンバータ 405でノ ィ ナリイ匕してノレックアップテープノレ 406a及び 406bに送り、ノレックアップテープノレ 406a 及び 406bの出力を、 D/ Aコンバータ 407a及び 407bでアナログ値に変換する構 成では、ディジタル回路の内部クロックに同期して処理を行うため、 AZDコンバータ 405力ら DZAコンバータ 407a及び 407bの間〖こ、数クロックの遅れが生じる。このた め、 RF信号ルートとディジタル歪発生回路との間の遅延差が大きくなり、特性が悪化 する。
[0014] そこで、このような構成では、 RF信号ルートとディジタル歪発生回路の遅延を一致 させるために、 RF信号ルート中に、遅延回路 402を挿入している。遅延回路 402とし ては、数クロック分の遅延量が必要なことから、 SAW(Surface Acoustic Wave)デバィ スゃ長 、遅延線路を付加するようにして 、る。
[0015] ところが、 SAWデバイスの場合は上限周波数に限度があり、約 2GHzが限度であ る。また、比帯域も約 5%位が限度である。従って、上述の従来のプリディストーション 回路では、マイクロ波以上で広帯域の使用には問題がある。また、遅延線路の場合、 線路長が長くなり、大型化し、重量が大きくなるという問題が生じる。
[0016] また、ディジタル歪発生回路のサンプリングクロック周波数は、少なくとも信号帯域 幅の 4倍程度に設定され、広帯域を確保するためには、クロック周波数を上げる必要 がある。ところが、上述の従来のプリディストーション回路では、クロック周波数を上げ ると、遅延回路 402の動作に問題が生じる。このため、十分な帯域幅を有する回路を 確保することが難しい。通常、衛星通信などでは 36MHzから 100MHz程度の帯域 幅が要求されるため 144Mspsから 400Msps程度のスピードが要求されることになる
[0017] また、従来では、 AZDコンバータ 405で検出信号を等間隔の電圧幅で量子化して いる。このため、補償回路のダイナミックレンジを大きくし、且つ全レンジにわたって一 定以上の CZN比を確保しょうとすると、量子化ステップ電圧幅は、一番厳しい仕様 を有する点で固定されることになる。このため飽和点付近、あるいはバックオフの大き な点においては、必要以上の低量子化雑音に抑えられることになり、また AZDコン バータに対して、必要以上のビット数を要求することになる。 [0018] 更に、このようなプリディストーション方式の歪補償回路では、 RF信号ルートと歪発 生回路との遅延差が性能を大きく左右する。従って、遅延回路 402のような固定的な 遅延回路では、 RF信号ルートと歪発生回路との遅延差を除去することは難しぐ RF 信号ルートと歪発生回路との遅延差の調整が必要である。
[0019] 更に、被補償高周波電力増幅器や歪補償回路そのものの温度変化や経時変化に より、歪補償回路に要求される歪み特性が変化する。このため、温度変化や経時変 化に対応して、歪成分データを書き換える必要がある。
[0020] 上述の課題を鑑み、本発明の目的は、広帯域、超高周波での動作を可能としての 歪補償回路を提供することにある。
[0021] また、本発明の目的は、小型、軽量且つ低コストを図ることができる歪補償回路を提 供することにある。
[0022] また、本発明の目的は、広くダイナミックレンジを確保できる歪補償回路を提供する ことにある。
[0023] また、本発明の目的は、 RF信号ルートと歪発生回路との遅延差を簡単に調整でき る歪補償回路を提供することにある。
[0024] また、本発明の目的は、最適な伝達特性にシステムを自動的に補正することができ る歪補償回路を提供することにある。
課題を解決するための手段
[0025] 上述の課題を解決するために、本発明は、入力高周波信号が伝送される RFルート と、入力高周波信号の入力信号レベルに応じて、高周波増幅器の非線形歪をキャン セルするための歪成分を発生する歪発生手段と、歪発生手段からの歪成分により高 周波入力信号に対して高周波増幅器の非線形歪をキャンセルする変調手段とから なるようにしたプリディストーション方式の歪補償回路において、歪発生手段は、入力 信号レベルを複数の基準電圧と比較し、この比較結果に基づ 、てメモリマトリクスのう ちの何れか 1つの行を選択する行選択信号を発生するレベルコンパレータと、記憶 素子が二次元配列され、入力信号レベルに対応する歪成分データが各行毎に記憶 され、レベルコンパレータ力ゝら行選択信号が供給されると、行選択信号により選択さ れた行の記憶素子力 行単位に一括で入力信号レベルに相当する歪成分データが 読み出されるメモリマトリクスと、行選択信号によりメモリマトリクスカゝら読み出された歪 成分データをアナログ信号に変換する DZA変換手段とからなることを特徴とする。
[0026] 好ましくは、 RFルートは、入力信号を帯域制限する帯域濾波器を含み、歪発生手 段は、入力信号の入力信号レベルを検出する検波手段と、検波手段で検出された 入力信号レベルに基づ 、て、同相成分にっ 、ての偶数次多項式による歪成分を発 生する第 1のディジタル歪発生手段と、検波手段で検出された入力信号レベルに基 づ 、て、直交成分つ 、ての偶数次多項式による歪成分を発生する第 2のディジタル 歪発生手段とを含み、変調手段は、入力信号を同相信号成分と直交信号成分とに 分岐する分岐手段と、入力信号の同相信号成分と、第 1のディジタル歪発生手段か らの同相成分についての偶数次の多項式による歪成分とを乗算する第 1の振幅変調 手段と、入力信号の直交信号成分と、第 2のディジタル歪発生手段からの直交成分 についての偶数次の多項式による歪成分とを乗算する第 2の振幅変調手段と、第 1 の変調手段の出力と第 2の変調手段の出力とを加算する合成する同相合成手段とを 含むことを特徴とする。
[0027] 好ましくは、 RFルートは、入力信号を帯域制限する帯域濾波器を含み、歪発生手 段は、入力信号の入力信号レベルを検出する検波手段と、検波手段で検出された 入力信号レベルに基づ ヽて、位相歪成分を発生する第 3のディジタル歪発生手段と 、検波手段で検出された入力信号レベルに基づいて、振幅歪成分を発生する第 4の ディジタル歪発生手段とを含み、変調手段は、入力信号と第 3のディジタル歪発生手 段力 の位相歪成分とを変調する位相変調手段と、入力信号と第 4のディジタル歪 発生手段力 の振幅歪成分とを変調する振幅変調手段とを含むことを特徴とする。
[0028] 好ましくは、歪発生手段は、更に、メモリマトリクス力 読み出された歪成分データを 遅延時間を調整して AZD変換手段に出力する遅延調整手段を含むことを特徴とす る。
[0029] 好ましくは、 RFルートの帯域濾波器を、 RFルートの遅延量と、歪発生手段で生じる 遅延量とを合わせるための遅延手段とすることを特徴とする。
[0030] 好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅が 一定となるように設定するようにしたことを特徴とする。 [0031] 好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入 力信号レベルとの積が一定となるように設定したことを特徴とする。
[0032] 好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入 力信号レベルとの比が一定となるように設定したことを特徴とする。
[0033] 好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入 力信号レベルの 2乗との積が一定となるように設定したことを特徴とする。
[0034] 好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅が 一定となる設定と、量子化ステップ幅と入力信号レベルとの積が一定となる設定と、 量子化ステップ幅と入力信号レベルとの比が一定となる設定と、量子化ステップ幅と 入力信号レベルの 2乗との積が一定となる設定とを、入力信号レベルに応じて組み 合わせることを特徴とする。
[0035] 好ましくは、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所 定値より大きい領域では、量子化ステップ幅と入力信号レベルとの比が一定となるよ うに設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅と入力 信号レベルとの積が一定となるように設定することを特徴とする。
[0036] 好ましくは、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所 定値より大きい領域では、量子化ステップ幅と入力信号レベルとの比が一定となるよ うに設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅と入力 信号レベルの 2乗との積が一定となるように設定することを特徴とする。
[0037] 好ましくは、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが高 周波増幅器の飽和点を越えな!/、範囲の電圧と、高周波増幅器の飽和点を越える範 囲の電圧とに分割され、メモリマトリクスにおける各行は、入力信号レベルが高周波 増幅器の飽和点を越えな 、範囲の領域と、高周波増幅器の飽和点を越える範囲の 領域とに分割され、入力信号レベルが高周波増幅器の飽和点を越えない範囲の領 域には、入力信号レベルに対応する歪成分データカ^モリマトリタスの各行毎に記憶 され、入力信号レベルが高周波増幅器の飽和点を越える範囲の領域には、出力信 号レベルを一定とするリミッタデータ力 Sメモリマトリクスの各行毎に記憶されることを特 徴とする。 好ましくは、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが飽 和点より大き 、領域では、量子化ステップ幅 と入力信号レベル rとの比が一定とな るように設定することを特徴とする。
[0038] 更に、好ましくは、高周波増幅器の出力信号に基づいて、歪成分データを更新す る自動補正手段を有し、自動補正手段は、入力信号レベルを検出する検波手段と、 入力信号を同相信号成分と直交信号成分とに分割する直交分割手段と、高周波増 幅器の出力信号と入力信号の同相成分とを乗算する第 1の乗算手段と、高周波増幅 器の出力信号と入力信号の直交成分とを乗算する第 2の乗算手段と、検波手段の出 力信号と第 1及び第 2の乗算手段の出力信号とを用いて、歪発生手段及び高周波増 幅器カゝらなる信号経路の総合伝達特性を求め、求められた総合伝達特性と予め設 定された伝達特性とを比較して補正値を算出する演算手段と、演算手段で求められ た補正値に基づ 、て、メモリマトリクスの各行の歪成分データを更新する制御手段と 力 なることを特徴とする。
発明の効果
[0039] 本発明によれば、入力高周波信号が伝送される RFルートと、入力高周波信号の入 力信号レベルに応じて、高周波増幅器の非線形歪をキャンセルするための歪成分を 発生する歪発生手段と、歪発生手段からの歪成分により高周波入力信号に対して高 周波増幅器の非線形歪をキャンセルする変調手段とからなるようにしたプリディスト一 シヨン方式の歪補償回路において、歪発生手段は、入力信号レベルを複数の基準 電圧と比較し、この比較結果に基づいてメモリマトリクスのうちの何れか 1つの行を選 択する行選択信号を発生するレベルコンパレータと、記憶素子が二次元配列され、 入力信号レベルに対応する歪成分データが各行毎に記憶され、レベルコンパレータ から行選択信号が供給されると、行選択信号により選択された行の記憶素子から行 単位に一括で入力信号レベルに相当する歪成分データが読み出されるメモリマトリク スと、行選択信号によりメモリマトリクス力も読み出された歪成分データをアナログ信 号に変換する DZA変換手段とからなるようにしている。これにより、歪発生手段から は、 1クロック以下のほぼリアルタイムで、波形変換を行い、歪成分を得ることができ、 ディジタル歪発生器によって生じる遅延時間と RFルートによって生じる遅延時間との 時間差の問題が改善できる。これにより、高速サンプリングにより、広帯域にわたって 良好な特性を得ることができる。また、ほぼリアルタイムに波形変換を行うので、構成 が簡単になり、小型、軽量、コストダウンを図ることができる。また、特別な遅延回路を 必要としないので、クロック周波数を上げて、広帯域ィ匕を図ることができる。
[0040] また、本発明によれば、歪発生手段は、入力信号の入力信号レベルを検出する検 波手段と、検波手段で検出された入力信号レベルに基づいて、同相成分について の偶数次多項式による歪成分を発生する第 1のディジタル歪発生手段と、検波手段 で検出された入力信号レベルに基づいて、直交成分ついての偶数次多項式による 歪成分を発生する第 2のディジタル歪発生手段とを含み、変調手段は、入力信号を 同相信号成分と直交信号成分とに分岐する分岐手段と、入力信号の同相信号成分 と、第 1のディジタル歪発生手段からの同相成分についての偶数次の多項式による 歪成分とを乗算する第 1の振幅変調手段と、入力信号の直交信号成分と、第 2のディ ジタル歪発生手段からの直交成分についての偶数次の多項式による歪成分とを乗 算する第 2の振幅変調手段と、第 1の変調手段の出力と第 2の変調手段の出力とを 加算する合成する同相合成手段とを含むようにしている。これにより、入力信号を同 相信号成分と直交信号成分とに分割して、高周波増幅器により生じる非線形歪みを 改善することができる。
[0041] また、本発明によれば、歪発生手段は、入力信号の入力信号レベルを検出する検 波手段と、検波手段で検出された入力信号レベルに基づいて、位相歪成分を発生 する第 3のディジタル歪発生手段と、検波手段で検出された入力信号レベルに基づ いて、振幅歪成分を発生する第 4のディジタル歪発生手段とを含み、変調手段は、入 力信号と第 3のディジタル歪発生手段力 の位相歪成分とを変調する位相変調手段 と、入力信号と第 4のディジタル歪発生手段力 の振幅歪成分とを変調する振幅変 調手段とを含むようにしている。これにより、これにより、入力信号を位相成分と振幅 成分とに分割して、高周波増幅器により生じる非線形歪みを改善することができる。
[0042] また、本発明によれば、歪発生手段は、更に、メモリマトリクス力も読み出された歪成 分データを遅延時間を調整して AZD変換手段に出力する遅延調整手段を含むよう にしている。このように、遅延時間を微細に調整することにより、より効果的に、混変調 の抑制が可能になる。
[0043] また、本発明によれば、 RFルートの帯域濾波器を、 RFルートの遅延量と、歪発生 手段で生じる遅延量とを合わせるための遅延手段とするようにしている。このため、特 別な遅延回路を設けることなぐディジタル歪発生器によって生じる遅延時間と RFル ートによって生じる遅延時間との時間差を調整することができる。
[0044] また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、量子化ス テツプ幅が一定となるように設定するようにしている。また、レベルコンパレータにおけ る複数の基準電圧は、量子化ステップ幅と入力信号レベルとの積が一定となるように 設定するようにしている。また、レベルコンパレータにおける複数の基準電圧は、量子 ィ匕ステップ幅と入力信号レベルとの比が一定となるように設定するようにして 、る。ま た、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入力信号レ ベルの 2乗との積が一定となるように設定するようにして!/、る。
[0045] このように、基準電圧を最適化することで、量子化ステップ数を減らすことが可能に なり、製造可能な論理回路数の範囲内で、且つ必要十分な量子化雑音比を確保し つつ、必要なダイナミックレンジを確保することができる。この結果、リミッタ機能を併 せ持つことができ、通信衛星搭載用の増幅器等の多様な信号の増幅器に適用する ことができる。また、回路の素子数を減らすことができるので、比較的大きな素子を使 用でき、高速なディジタル回路を構成することができる。
[0046] また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、量子化ス テツプ幅が一定となる設定と、量子化ステップ幅と入力信号レベルとの積が一定とな る設定と、量子化ステップ幅と入力信号レベルとの比が一定となる設定と、量子化ス テツプ幅と入力信号レベルの 2乗との積が一定となる設定とを、入力信号レベルに応 じて組み合わせるようにしている。これにより、更に、基準電圧を最適化することがで き、量子化ステップ数を減らすことが可能になる。
[0047] また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、入力信号 レベルが所定値より大き!/、領域では、量子化ステップ幅と入力信号レベルとの比が 一定となるように設定し、入力信号レベルが所定値より小さい領域では、量子化ステ ップ幅と入力信号レベルとの積が一定となるように設定するようにして 、る。これにより 、更に、基準電圧を最適化することができ、量子化ステップ数を減らすことが可能に なる。
[0048] また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、入力信号 レベルが所定値より大き!/、領域では、量子化ステップ幅と入力信号レベルとの比が 一定となるように設定し、入力信号レベルが所定値より小さい領域では、量子化ステ ップ幅と入力信号レベルの 2乗との積が一定となるように設定するようにして!/、る。こ れにより、更に、基準電圧を最適化することができ、量子化ステップ数を減らすことが 可會 になる。
[0049] また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、入力信号 レベルが高周波増幅器の飽和点を越えな!/、範囲の電圧と、高周波増幅器の飽和点 を越える範囲の電圧とに分割され、メモリマトリクスにおける各行は、入力信号レベル が高周波増幅器の飽和点を越えない範囲の領域と高周波増幅器の飽和点を越える 範囲の領域とに分割され、入力信号レベルが高周波増幅器の飽和点を越えない範 囲の領域には、入力信号レベルに対応する歪成分データ力 Sメモリマトリクスの各行毎 に記憶され、入力信号レベルが高周波増幅器の飽和点を越える範囲の領域には、 出力信号レベルを一定にするリミッタデータカ モリマトリクスの各行毎に記憶される ようにしている。これにより、リミッタ機能を併せ持つことができ、通信衛星搭載用の増 幅器等の多様な信号の増幅器に適用することができる。
また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、入力信号 レベルが飽和点より大き 、領域では、量子ィ匕ステップ幅△!:と入力信号レベル rとの比 が一定となるように設定するようにして 、る。これにより飽和点を超える広 、リミッタ入 力領域を併せ持っても、量子化ステップ数の急激な増大を抑えることができる。 また、本発明によれば、高周波増幅器の出力信号に基づいて、歪成分データを更 新する自動補正手段を有し、自動補正手段は、入力信号レベルを検出する検波手 段と、入力信号を同相信号成分と直交信号成分とに分割する直交分割手段と、高周 波増幅器の出力信号と入力信号の同相成分とを乗算する第 1の乗算手段と、高周波 増幅器の出力信号と入力信号の直交成分とを乗算する第 2の乗算手段と、検波手段 の出力信号と第 1及び第 2の乗算手段の出力信号とを用いて、歪発生手段及び高周 波増幅器カゝらなる信号経路の総合伝達特性を求め、求められた総合伝達特性と予 め設定された伝達特性とを比較して補正値を算出する演算手段と、演算手段で求め られた補正値に基づ!/、て、メモリマトリクスの各行の歪成分データを更新する制御手 段とからなるようにしている。これにより、動作中に歪成分データの変換テーブルを書 き換えることができ、且つ、サンプリングデータ単位で歪成分データの変換テーブル を書き換えるため、書き換え時の特性のずれを最小に抑えることができ、温度変化、 経時変化なとの連続的変化に対して対応でき、動作を止めることなぐ混変調の抑制 に最適な特性を維持することができる。
図面の簡単な説明
[図 1]本発明の第 1実施形態の全体構成を示すブロック図である。
[図 2]本発明の第 1実施形態の動作説明に用いる波形図である。
[図 3]本発明の第 1実施形態の動作説明に用いる波形図である。
[図 4]本発明の第 1実施形態の動作説明に用いる波形図である。
[図 5]本発明の第 1実施形態の動作説明に用いる波形図である。
[図 6]本発明の第 1実施形態の動作説明に用いる波形図である。
[図 7]本発明の第 1実施形態の動作説明に用いる波形図である。
[図 8]本発明の第 1実施形態の動作説明に用いる波形図である。
[図 9]本発明の第 1実施形態の動作説明に用いる波形図である。
[図 10]本発明の第 1実施形態におけるディジタル遅延発生回路の説明に用いるプロ ック図である。
[図 11]本発明の第 1実施形態におけるディジタル遅延発生回路の一例のブロック図 である。
[図 12]本発明の第 1実施形態におけるディジタル遅延発生回路の基本構成のブロッ ク図である。
[図 13]本発明の第 1実施形態におけるディジタル遅延発生回路におけるテーブルの 一例の説明図である。
[図 14]リミッタ機能を併せ持つディジタル遅延発生回路におけるテーブルの一例のブ ロック図である。 [図 15]リミッタ機能を併せ持つディジタル遅延発生回路におけるテーブルの一例の 説明図である。
[図 16]ディジタル遅延発生回路における量子化歪みの説明に用いるブロック図であ る。
圆 17]ディジタル遅延発生回路における量子化歪みの説明図である。
圆 18]ディジタル遅延発生回路における量子化歪みの説明図である。
[図 19]量子化ステップの組み合わせの説明図である。
[図 20]量子化ステップの説明に用いるグラフである。
[図 21]ディジタル遅延発生回路の具体構成の説明に用いるブロック図である。
[図 22]ディジタル遅延発生回路におけるレベルコンパレータの第 1の具体構成のブロ ック図である。
[図 23]ディジタル遅延発生回路におけるレベルコンパレータの第 2の具体構成のブロ ック図である。
[図 24]ディジタル遅延発生回路におけるメモリマトリクスの第 1の具体構成のブロック 図である。
[図 25]ディジタル遅延発生回路におけるメモリマトリクスの第 1の具体構成におけるメ モリ素子の接続図である。
[図 26]ディジタル遅延発生回路におけるメモリマトリクスの第 1の具体構成の説明に 用いるタイミングチャートである。
[図 27]ディジタル遅延発生回路におけるメモリマトリクスの第 2の具体構成のブロック 図である。
[図 28]ディジタル遅延発生回路におけるメモリマトリクスの第 2の具体構成におけるメ モリ素子の接続図である。
[図 29]ディジタル遅延発生回路におけるメモリマトリクスの第 2の具体構成の説明に 用いるタイミングチャートである。
[図 30]ディジタル遅延発生回路における AZDコンバータの具体構成の一例の接続 図である。
圆 31]ディジタル遅延発生回路における遅延調整回路の具体構成の一例の接続図 である。
[図 32]本発明の第 2実施形態の全体構成を示すブロック図である。
[図 33]従来のプリディストーション方式の高周波増幅回路の一例のブロック図である 符号の説明
1 プリディストーション 'ディジタル'リニアライザ
2 RFノレート
3 直交変調器
4 ディジタル歪発生器
5 自動補正回路
11 入力端子
12 分岐回路
13 帯域濾波器
14 分岐回路
15 90度ハイブリッド
16a、 16b 振幅変調器
17 同相合成器
18 直線検波回路
19a、 19b ディジタル歪発生回路
20 クロック発生回路
21 遅延調整回路
22a, 22b 低域濾波器
3a, 23b ノィァス回路
4 高周波増幅器
5 分岐回路
6 出力端子
7 分岐回路
8a, 28b 乗算器
9 遅延回路 30 90度ハイブリッド
31 直線検波回路
32a, 32b、 32c A,Dコンバータ
33 演算回路
34 制御回路
51 メモリマトリクス
52 レべノレコンノ レータ
53 DZ Aコンバータ
54 遅延調整回路
56 ゲート回路
発明を実施するための最良の形態
[0052] 第 1実施形態.
以下、本発明の実施形態について図面を参照しながら説明する。図 1は、本発明 の第 1実施形態のプリディストーション 'ディジタル'リニアライザ 1の構成を示すもので ある。
[0053] 図 1において、 RFルート 2は、分岐回路 12、帯域濾波器 13、分岐回路 14とにより 構成される。入力端子 11からの入力信号は、分岐回路 12で 2つの経路の信号に分 岐される。分岐回路 12で分岐された主信号は、帯域濾波器 13を介して、分岐回路 1 4に供給される。帯域濾波器 13は、入力信号の帯域を確保するものである。分岐回 路 14で、この入力信号が 2つの経路の信号に分岐される。
[0054] 直交変調器 3は、 90度ハイブリッド 15、振幅変調器 16a、 16b、同相合成器 17によ り構成される。振幅変調器 16a、 16bは乗算器である。同相合成器 17は加算器であ る。分岐回路 14で分岐された主信号は、 90度ハイブリッド 15に供給される。 90度ハ イブリツド 15により、入力信号は、入力信号と同相の同相信号成分と、入力信号と 90 度の位相差を持つ直交信号成分とに分岐される。同相信号成分は振幅変調器 16a に供給され、直交信号成分は振幅変調器 16bに供給される。
[0055] ディジタル歪発生器 4は、直線検波回路 18、ディジタル歪発生回路 19a、 19b、クロ ック発生回路 20、遅延調整回路 21、低域濾波器 22a、 22b、バイアス回路 23a、 23b により構成される。
[0056] 分岐回路 12で分岐された信号は、直線検波回路 18に供給される。直線検波回路 18は、直線検波により、入力信号の包絡線レベルを検出する。なお、ここでは直線 検波回路 18を設けている力 包絡線の自乗レベルを検出するようにしても良い。直 線検波回路 18で得られた包絡線レベルの検出値は、ディジタル歪発生回路 19a及 び 19bに供給される。
[0057] ディジタル歪発生回路 19a及び 19bには、後に詳述するように、入力信号の包絡線 レベルを変数とし同相信号歪を与える偶数次多項式による歪成分データ及び入力 信号の包絡線レベルを変数とし直交信号歪を与える偶数次多項式による歪成分デ ータが蓄積されたルックアップテーブルがそれぞれ設けられて 、る。直線検波回路 1 8で検出された入力信号の包絡線の検出値がディジタル歪発生回路 19a及び 19bに 供給されると、この入力信号の包絡線の検出値に応じて、ディジタル歪発生回路 19a 及び 19bからは、同相信号歪を与える偶数次多項式による歪成分データ及び直交 信号歪を与える偶数次多項式による歪成分データがそれぞれ出力される。
[0058] なお、歪波形の直流成分は、バイアス回路 23a、 23bで発生させることができる。歪 波形は、バイアス回路 23a、 23bからの直流成分とディジタル歪発生回路 19a、 19b 力 の信号とを組み合わせた波形となる。
[0059] ディジタル歪発生回路 19a及び 19bの出力が低域濾波器 22a及び 22bをそれぞれ 介して、振幅変調器 16a及び 16bにそれぞれ供給される。また、ノィァス回路 23a及 び 23bの出力が振幅変調器 16a及び 16bにそれぞれ供給される。
[0060] なお、低域濾波器 22a及び 22bは、サンプリング信号のエリアシングを除去するた めのナイキストフィルタである。また、前述の RFルート 2の帯域濾波器 13は、入力帯 域を確保すると共に、この低域濾波器 22a及び 22bとディジタル歪発生回路 19a、 1 9bで発生する遅延の和に相当する遅延を与えるものである。
[0061] クロック発生回路 20で発生されたクロックは、ディジタル歪発生回路 19a、 19b〖こ供 給される。
[0062] 振幅変調器 16aで、入力信号の同相信号成分と、同相信号歪を与える偶数次多項 式による歪成分とが乗算される。また、振幅変調器 16bで、入力信号と 90度の位相 差を持つ直交信号成分と、直交信号歪を与える偶数次多項式による歪成分とが乗算 される。
[0063] 振幅変調器 16a及び振幅変調器 16bの出力信号は、同相合成器 17に供給される 。同相合成器 17で、振幅変調器 16aの出力信号と振幅変調器 16bの出力信号とが 加算される。これにより、入力信号に対して、同相信号成分と同相信号歪を与える偶 数次多項式による歪成分との乗算値と、直交信号成分と直交信号歪を与える偶数次 多項式による歪成分との乗算値との和が求められる。
[0064] 同相合成器 17の出力信号が被補償回路である高周波増幅器 24に供給される。高 周波増幅器 24は、入力信号を電力増幅するものであり、高周波増幅器 24としては、 例えば、進行波管増幅器(TWTA : Traveling Wave Tube Amplifier)やトランジスタ増 幅器が用いられる。
[0065] 高周波増幅器 24は非線形歪み特性を有している力 上述のように、入力信号に対 して、同相信号成分と同相信号歪を与える偶数次多項式による歪成分との乗算値と 、直交信号と直交信号歪を与える偶数次多項式による歪成分との乗算値とが加算さ れる。これにより、非線形歪みをキャンセルするような歪成分が高周波増幅器 24の前 段で入力信号に対して変調され、リニアな特性の出力信号を得ることができる。
[0066] 即ち、入力端子 11に、図 2 (A)に示すような波形の高周波入力信号が入力されると 、この入力信号は、 90度ハイブリッド 15により、図 3 (A)及び図 3 (B)に示すように、 同相成分と、直交成分とに分岐される。また、この入力信号が直線検波回路 18に供 給され、直線検波回路 18で、図 2 (B)に示すように、入力信号の包絡線レベルが検 波される。この直線検波回路 18の出力信号がディジタル歪発生回路 19a及び 19bに 送られる。ディジタル歪発生回路 19aからは、図 2 (B)に示す入力信号の包絡線レべ ルの検出値に応じて、同相信号歪を与える偶数次多項式による歪成分が出力され、 また、ディジタル歪発生回路 19bからは、図 2 (B)に示す入力信号の包絡線レベルの 検出値に応じて、直交信号歪を与える偶数次多項式による歪成分が出力される。振 幅乗算器 16aで、ディジタル歪発生回路 19aの出力信号と入力信号の同相成分とが 乗算され、振幅乗算器 16bで、ディジタル歪発生回路 19bの出力信号と入力信号の 直交成分とが乗算され、同相合成器 17でこれらが加算される。これにより、図 2 (C) に示すような波形の出力信号が得られる。これにより、高周波増幅器 24の非線形歪 をキャンセルすることができる。
[0067] 例えば、高周波増幅器 24の AM— AM伝達特性は図 4に示すようになっており、そ の AM— PM特性は図 5に示すようになつている。この場合、ディジタル歪発生回路 1 9a及び 19bからは、図 6で特性 A1及び A2で示すように、同相歪成分及び直交歪成 分が出力される。振幅変調器 16a及び 16bからは、図 7で特性 B1及び B2で示すよう に、同相信号成分及び直交信号成分の変調出力が得られる。これらの和におより、 プリディストーション 'ディジタル'リニアライザ 1からは、図 8に示すように、高周波増幅 器 24の AM— AM伝達特性をキャンセルするような AM— AM特性が得られ、また、 図 9に示すように、高周波増幅器 24の AM— PM伝達特性をキャンセルするような A M— PM特性が得られる。
[0068] 自動補正回路 5は、分岐回路 27、乗算器 28a、 28b、遅延回路 29、 90度ハイブリツ ド 30、直線検波回路 31、 AZDコンバータ 32a、 32b、 32c、演算回路 33、制御回路 34により構成される。自動補正回路 5は、入力信号の包絡線レベルを検出し、プリデ イストーシヨン'ディジタル'リニアライザ 1と高周波増幅器 24との合成特性を求め、予 め決められて 、た線形特性からのずれを検出し、ディジタル歪発生回路のデータの 書き換えを補正するものである。
[0069] 高周波増幅器 24の出力信号は、分岐回路 25で分岐され、出力端子 26から出力さ れると共に、自動補正回路 5の分岐回路 27に供給される。分岐回路 27で、高周波増 幅器 24の出力信号が 2つに分岐され、乗算器 28a及び 28bに供給される。
[0070] また、 RFルート 2の分岐回路 14で分岐された入力信号が遅延回路 29を介して、 9 0度ハイブリッド 30に供給されると共に、直線検波回路 31に供給される。
[0071] 直線検波回路 31により、入力信号の包絡線レベルが検出される。この直線検波回 路 31の出力信号が A/Dコンバータ 32cを介してディジタルィ匕され、演算回路 33に 供給される。
[0072] また、 90度ハイブリッド 30により、高周波入力信号が同相信号成分と直交信号成 分とに分岐される。同相信号成分が乗算器 28aに供給され、直交信号成分が乗算器 28bに供給され、それぞれの乗算器 28a及び 28bにおいて高周波増幅器 24の出力 との積をとることにより、高周波入力信号をリファレンスとして、出力信号の同相成分 の包絡線レベルと、直交成分の包絡線レベルとが得られる。乗算器 28a及び 28bの 出力信号は、 AZDコンバータ 32a及び 32bをそれぞれ介してディジタルィ匕され、演 算回路 33に供給される。
[0073] 演算回路 33は、直線検波回路 31、乗算器 28a及び 28bの出力信号を用いて、プリ ディストーション 'ディジタル'リニアライザ 1と高周波増幅器 24の総合の伝達特性を 求め、求められた伝達特性と予め設定された伝達特性を比較し、補正値を決定し、 現在のディジタル歪発生回路 19a及び 19bのテーブルにある入出力特性に補正を 加え、入出力特性を決定する。演算回路 33で決定されたデータに基づいて、制御回 路 34を通して、ディジタル歪発生回路 19a及び 19bのテーブルのデータが設定され る。演算回路 33は、再度伝達特性の測定を行い、予め設定した伝達特性に収束し たカゝ確認し必要なら、再び補正値を決定し、ディジタル歪発生回路 19a及び 19bの テーブルにある入出力特性に補正を加え、入出力特性を決定し、収束するまでこれ を繰り返す。本発明の第 1実施形態においては、このように、ディジタル歪発生回路 1 9a及び 19bのテーブルを逐次書き換えることができる。これにより、温度変化、経時 変化などの連続的変化に対応することができる。
[0074] 上述のように、本発明の第 1実施形態では、ディジタル歪発生回路 19a及び 19bに より、入力信号の包絡線レベルの検出値に応じて、同相信号歪を与える偶数次多項 式による歪成分データ及び直交信号歪を与える偶数次多項式による歪成分データ を出力させ、振幅変調器 16a及び 16bにより、同相信号成分と同相信号歪を与える 偶数次多項式による歪成分との乗算値と、直交信号成分と直交信号歪を与える偶数 次多項式による歪成分との乗算値とを求め、同相合成器 17でこれらを加算するよう にしている。これにより、非線形歪みをキャンセルするような歪成分が高周波増幅器 2 4の前段で入力信号に対して変調され、リニア特性の出力信号を得ることができる。こ のことについて以下に説明する。
[0075] 先ず、高周波増幅器 24では素子の非線形伝達特性による非線形歪みが発生する 。一般に、この非線形特性により、ベースバンド成分、基本波成分、 2倍 · 3倍の高調 波成分等が出力される。し力しながら、リニアライザは基本波の非線形特性を補償す ることにあるので、このような非線形回路の基本波成分の伝達関数にのみ着目し、こ れを求める。
[0076] 角周波数 woの近傍の入力信号 x、は一般的に
X = a(t) · cos (wo't) + b(t) · sin、wo-t)
と表される。
[0077] 非線形回路に入力信号を印加すると、回路の AM— PM伝達特性により直交信号 成分が発生する。入力信号 Xに直交する直交信号成分 yは
y = - a(t) · sin (wo · t) + t) · cos (wo -t) (2)
で表される。
[0078] 出力信号 zは、(1)式で示される入力信号の同相信号成分 xの多項式と、(2)式で 示される直交信号成分 yの多項式との和で近似できると考えられる。
[0079] 更に、入出力特性を飽和出力点で規格ィ匕し、以後の考察を簡単化する。先ず、 sin 関数或いは cos関数及びこれ等の線形和の偶数乗からは基本波近傍の成分は生成 されないので、偶数次の項によって基本波成分は伝達されない。また、奇数次の項 からは必ず基本波成分が生成される。このことから、基本波成分のみに着目すれば、 多項式は奇数次の項からのみとなることがわかる。従って、基本波成分の伝達関数 は、出力信号を zとすると、一般に、
z = cl ·χ + ο3·χ + ο5·χ + ο7·χ + ο9·χ'+
+ dl-y + d3-y3 + d5-y5 + d7-y7 + d9-y9 +
(3)
となることがわかる。
[0080] 上式に、同相信号成分 X及び直交信号成分 y
X = a(t) · cos (wo · t) + b(t) · sin、wo · t)
y =— a(t) · sin (wo · t) + b(t) · cos (wo · t)
をそれぞれ代入し、更に基本波成分のみ抽出し整理すると
z = ((cl + (3/4)-c3-( a2+b2) + (5/8)-c5-( a 2+ b2f+ (35/64) -c7-( a 2
+ b2)3+ (63/128)-c9-(a2+b2A )·χ
+ ((dl + (3/4)-d3-( a 2+ b2) + (5/8)-d5-( a 2+ b2†+ (35/64) -d7-( a 2 + b') + (63/128)-d9-(a'+b')+ )-y
(4)
となる。
[0081] 即ち、同相信号成分 xの係数部分、直交信号成分 yの係数部分が一般の複素伝達 関数のそれぞれ実数部、虚数部となる。
[0082] ここで、同相信号成分 Xを極座標系に変換すると
X = a(t) · cos (wo · t) + b(t) · sin (wo -t) = r{t) · sin、wo · t + φ (t))
(5)
ここで、
r(t) = SQRT((a(t))2+(b(t))2)
tan( φ (t》 = a(t) I b(t)となる。
[0083] また、直交信号成分 yを極座標系に変換すると
y = r(t)-sin (wo-t + (t) + π /2) = r(t)-cos (wo-t + φ (t))
(6)
となる。
従って
[0084] [数 1] z = c, ノ ひ) + . c5. (り+ ^^ ノ^ + ^- -;^り+…ト^! 。."^ひ))) + 、 4 o 64 iZo ) -r(t) + ~-d3. + . r5(i) +—■ . 7ひ) + .r9(i) + .(cos(w0 ·ί + )》
4 θ4 I ノ
(7) となり、非線形回路の伝達関数は、入力信号の包絡線成分の多項式によって決定さ れることが明ら力となった。
[0085] 上の(7)式を更に変形すると
[0086] [数 2] z = +
Figure imgf000023_0001
63 、
d d (り + ■d5 -r (t) + d7, τ6(ί) + -cos
128 9 fi i + W)))
(8) となる。
[0087] 即ち、上の(8)式より、非線形の高周波回路の特性は、同相信号成分 r(t)' sin (wo- t + φ (t))に、入力信号の包絡線信号 r(t)を変数とする同相信号歪を与える偶数次多 項式を掛け合わせたものと、
[0088] [数 3]
Figure imgf000023_0002
直交信号成分 r(t)'C0S(W0't + φ (t))に、入力信号の包絡線信号 r(t)を変数とする直 交信号歪を与える偶数次多項式を掛け合わせたもの
[数 4]
■d. -d9 8 (り + .··| ). cos 。. り))
Figure imgf000023_0003
との和として書き表すことができる。
[0090] 以上のことから、(8)式に示す式を実現する回路を用意すると、任意の歪を有する 非線形回路を実現でき、高周波増幅器の歪みをキャンセルすることができる。本発明 の実施形態のプリディストーション 'ディジタル 'リニアライザ 1は、これを具現化したも のである。
[0091] 高周波増幅器の入力を r(t)'sin(w0't+ φ (t))とすると、出力 zは非線形回路の一般式
(8)式を書き換えて、
[0092] [数 5] z = Rr (r(t)) · sin(i»0 · t + φ(ί)) + R, (r(t)) - cos(«。 · t + φ(ί))
= ?(r( )-sin -i + ^( + W))) となる。
[0093] ここで
[0094] [数 6]
Figure imgf000024_0001
6»(r( ) = arctan(R, (r(t)) I R, (r(t))) である。 Θ (r(t》は、非線形回路による、位相歪を表している。また、 Rr(r)、 Ri(r)は、 rの 奇数次多項式 (奇関数)である。リニアライザの伝達特性は、高周波増幅器 24の伝 達特性の逆関数であり、入力を r(t) 'sin(W0't+ φ (t))とすると、リニアライザの出力 zlは
[0095] [数 7] zl = R-' (r(t)) · sin(«0 · t + ψ{ί)― Θ(Κ - (r(t)))) となり、これを高周波増幅器の入力とすると、出力 zは
[0096] [数 8] z = R(R-1 (r( )) - sin(«0 · t + φ{ί)― e{R~x (r ))) + ( )))
= r(t) · sin(i»0 - 1 + φ(ί)) となり、リニアライザによって非線形特性が補償されることがわかる。
奇数次多項式 R (r)の逆関数も奇数次多項式であり、 R (r)の各項の係数より逆関 数の各項の係数が求められ低次の項の係数力も順次求めることができる。し力しなが ら、実際には TWTAの伝達特性はすでにテーブル或 ヽはグラフで与えられており、 入出力の数値を入れ替えるだけで容易に逆伝達特性は決定される。
[0097] なお、直交変調器の場合はリニアライザの式を変形して
[0098] [数 9] zl = R-' (r(t)) · sin(«0 · t + (ί) - (r(t))))
= R— 1 (r( ) · (cos(6>(R— 1 (r(t)))) · sin(i»0 · t + {ί))― sin((9(i?"' (r (り))) . cos(c 0 · t + φ(ί))) 従って、同相成分のディジタル歪発生回路 19aには、
[0099] [数 10]
Figure imgf000025_0001
で決定されるデータを、直交成分のディジタル歪発生回路 19bには
[0100] [数 11]
R一1 ( - (sin(6»(R— 1 (り))/ r で決定されるデータを記憶させることにより非線形特性を補償することができる。
[0101] 即ち、本発明の第 1実施形態では、入力端子 11に、
X = a(t) · cos (wo · t) + b(t) · sin、wo · t)
なる入力信号が入力される。
[0102] 90度ハイブリッド 15により、入力信号は、同相信号成分 X
X = a(tj · cos (wo · t) + t · sin、wo · t) = r(t) · sin (wo · t + φ (t))
と、直交信号成分 y
y = - a(t) · sin (wo · t) + t) · sin、wo · t) = r(t) · cos、wo · t + φ (t》
とに分岐される。入力信号の同相信号成分 xは振幅変調器 16aに供給され、直交信 号成分 yは振幅変調器 16bに供給される。
[0103] 直線検波回路 18で、直線検波により、入力信号の包絡線レベルが検出される。即 ち、直線検波の場合には、 cos成分の振幅値 (a(t))と、 sin成分の振幅値 (b(t))との自乗 和の平方根
r(t)=SQRT((a(t))2 + (b(t))2)
により、入力信号の包絡線レベルが得られる。また、自乗検波の場合には、 r(t)2=(a(t))2 + (b(t))2により、入力信号の包絡線の自乗レベルが得られる。
[0104] 伝達関数の同相信号成分の係数部分及び直交信号成分の係数部分は、包絡線 r( t)の関数であり、検波出力を変数とする偶数次多項式の一意関数である。よって、デ イジタル歪発生回路 19a及び 19bは、入力信号の包絡線レベル r(t)を入力とするルツ クアップテーブルにより実現することができる。
[0105] ディジタル歪発生回路 19a及び 19bには、ぞれぞれ、高周波増幅器 24の非線形歪 みをキャンセルするための同相信号歪を与える偶数次多項式による歪成分データ及 び直交信号歪を与える偶数次多項式による歪成分データが蓄積されたルックアップ テーブルが設けられて ヽる。直線検波回路 18で検出された包絡線の検出値がディ ジタル歪発生回路 19a及び 19bに供給されると、この包絡線レベルに応じて、デイジ タル歪発生回路 19a及び 19bからは、同相信号歪を与える偶数次多項式による歪成 分及び直交信号歪を与える偶数次多項式による歪成分が出力され、これが振幅変 調器 16a及び振幅変調器 16bに供給される。なお、歪波形の直流成分は、バイアス 回路 23a、 23bで発生させることができる。
[0106] 振幅変調器 16aで、入力信号の同相信号成分と、同相信号歪を与える偶数次多項 式による歪成分とが乗算される。また、振幅変調器 16bで、入力信号の直交信号成 分と、直交成分についての偶数次多項式による歪成分とが乗算される。同相合成器 17で、振幅変調器 16aの出力信号と振幅変調器 16bの出力信号とが加算される。
[0107] これにより、(8)式に示したように、入力信号の同相成分と同相信号成分について の偶数次多項式による歪成分との乗算値と、入力信号の直交成分と直交信号成分 についての偶数次多項式による歪成分との乗算値との和が求められる。
[0108] 図 1において、自動補正回路 5では、直線検波回路 31の出力と、高周波増幅器の 出力とを用いて、入力信号の包絡線レベルを検出し、プリディストーション 'ディジタル 'リニアライザ 1と高周波増幅器 24との合成特性を求め、予め決められていた線形特 性からのずれを検出し、ディジタル歪発生回路 19a及び 19bのルックアップテーブル の書き換えを行っている。
[0109] つまり、直線検波回路 31の出力から、プリディストーション前の入力信号の包絡線 レベルが検出される。ここで、入力信号を
a(t) · sin (wo · t) + b(t) · cos (wo · t)
とし、高周波増幅器 24の出力信号を
c(t) · sin (wo -t + Θ )+d(t) · cos (wo -t+ Θ )
とする。
[0110] 高周波増幅器 24の出力信号は、分岐回路 25で分岐され、分岐回路 27を介して、 乗算器 28a及び 28bに供給される。この場合、乗算器 28aのベースバンド出力は [0111] [数 12] (a(t) . c(t) + b(t)- d(t)) - cos (の + - (b(t) . c(t) - a(t) . d(t)) · sin (の となる。また、乗算器 28bのベースバンド出力は
[0112] [数 13] 丄 (b(t) ' c(t) -α( · d{t)) . cos (め—丄(a( ) · c(t) + b(t)- d{t))■ sin (の となる。
[0113] 乗算器 28aの出力と、乗算器 28bの出力をそれぞれ 2乗して和をとると、
[0114] [数 14]
^(a2(t) + b2(t))-(c2(t) + d2(t)) となる。
[0115] 一方、直線検波回路 31の出力は
[0116] [数 15]
であるから、前式とより AM— AM特性
[0117] [数 16]
{(c2(t) + d2)l{a2{t) + b2{t)) を得る。
[0118] 乗算器 28aの出力と乗算器 28bの出力との自乗和と、直線検波回路 31の出力との 比較を行うことにより、 AM— AM特性を得ることができる。
[0119] また、 AM— PM特性については、乗算器 28aの出力と乗算器 28bの出力との比を 一定にする必要がある。実際には、
c2+d2=k(a2+b2)
c/d = Const により、係数 cと dとを決定するようにしている。
[0120] なお、遅延回路 29は、分岐回路 14から、直交変調器 3、高周波増幅器 24に至る 経路の遅延量に相当する遅延を与えるものである。
[0121] 次に、本発明の第 1実施形態におけるディジタル歪発生回路 19a、 19bについて説 明する。
[0122] ディジタル歪発生回路 19a及び 19bには、ぞれぞれ、同相信号歪を与える偶数次 多項式による歪成分データ及び直交信号歪みを与える偶数次多項式による歪成分 データが蓄積されたルックアップテーブルが設けられている。
[0123] このようなルックアップテーブルは、従来では、通常、図 10に示すように、入力信号 をバイナリのディジタル値に変換する A/Dコンバータ 301と、 A/Dコンバータ 301 の出力をアドレスとしてこれに対応する歪成分データを出力するメモリ 302と、メモリ 3 02の出力をアナログ値に変換する DZAコンバータ 303と力も構成されている。この 場合、入力信号をバイナリのディジタル値に変換してからメモリ 302をアクセスして歪 成分の波形を出力させるまでに、数クロックの時間が必要になる。
[0124] これに対して、本発明の第 1実施の形態では、図 11に示すように、ディジタル歪発 生回路 19a及び 19bを、メモリマトリクス 51と、レベルコンパレータ 52と、 DZAコンパ ータ 53とから構成するようにしている。この例では、入力アナログ値をバイナリに変換 する AZDコンバータ 301を用いることなぐルックアップテーブルから直接歪データ を読み出せるようにしており、 1クロック以内のほぼリアルタイムで、歪成分の波形を得 ることができる。なお、ディジタル歪発生回路 19a及び 19bは同様に構成される。
[0125] このような構成のディジタル歪発生回路 19a及び 19bの概要について、図 12を参 照しながら説明する。
[0126] 図 12において、メモリマトリクス 51には、記憶素子が二次元配列されている。このメ モリマトリクス 51には、各行毎に、歪成分データが記憶されている。
[0127] レベルコンパレータ 52は、複数のコンパレータ 55— 1、 55—2、 55—3、 ···、 55— nと 、ゲート回路 56とを含んでいる。コンパレータ 55— 1、 55—2、 55—3、 "·55— nは、 入力信号の包絡線レベルの検出値と、ステップ的に変化する各基準電圧 e、 e、 e、
1 2 3
…と it較する。ゲート回路 56は、コンノ レータ 55 1、 55 2、 55 3、…の出力力 ら、入力信号の包絡線レベルに対応して、メモリマトリクス 51の 1つの行を選択する行 選択信号を出力する。
[0128] 図 1における直線検波回路 18からの入力信号の包絡線レベルの検出値は、入力 端子 50に供給される。この入力信号の包絡線レベルの検出値は、入力端子 50から レベルコンパレータ 52の各コンパレータ 55— 1、 55—2、 55—3、…に供給され、コ ンパレータ 55— 1、 55—2、 55—3、…で、入力信号の包絡線の検出値と基準電圧 e 、 e、 e、…と力 Sそれぞれ比較される。コンパレータ 55 1、 55 2、 55 3、…の出
1 2 3 ― ― ―
力がゲート回路 56に供給される。ゲート回路 56からは、コンパレータ 55— 1、 55—2 、 55—3、…の出力に応じて、メモリマトリクス 51の行の 1つを選択する行選択信号が 発生される。
[0129] レベルコンパレータ 52からの行選択信号力メモリマトリクス 51に供給されると、メモリ マトリクス 51のうち、選択された 1つの行のデータが読み出され、このデータが DZA コンバータ 53に送られる。メモリマトリクス 51から読み出されたデータは、 DZAコン バータ 53で、アナログ信号に変換され、出力端子 58から出力される。
[0130] 図 13は、ノレックアップテープノレの一例である。図 13に示すノレックアップテープノレで は、入力信号の包絡線レベルが e以下のときの歪成分データを D1とし、入力信号の 包絡線レベルが e〜eのときの歪成分データを D2とし、入力信号の包絡線レベルが
1 2
e〜eのときの歪成分データを D3とし、以下同様にして、入力信号の包絡線レベル
2 3
力 以上のときの歪成分データを Dn+ 1としている。
[0131] この場合、図 12に示すように、メモリマトリクス 51の行 L1には、歪成分データ D1が 記憶され、メモリマトリクス 51の行 L2には、歪成分データ D2が記憶され、メモリマトリ タス 51の行 L3には、歪成分データ D3が記憶され、以下同様にして、メモリマトリクス 51の行 Ln+ 1には、歪成分データ Dn+ 1が記憶される。
[0132] レベルコンパレータ 52のコンパレータ 55— 1、 55—2、 55—3、…には、入力端子 5 0から、入力信号の包絡線レベルの検出値が供給される。この入力信号の包絡線レ ベルの検出値が e以下の時には、ゲート回路 56からは、行 L1を選択する選択信号 SEL1が出力される。これにより、メモリマトリクス 51の行 L1から、歪成分データ D1が 一括で読み出される。 [0133] 入力信号の包絡線レベルの検出値が e〜eの時には、ゲート回路 56からは、行 L
1 2
2を選択する選択信号 SEL2が出力される。これにより、メモリマトリクス 51の行 L2か ら、歪成分データ D2がー括で読み出される。
[0134] 入力信号の包絡線レベルの検出値が e〜eの時には、ゲート回路 56からは、行 L
2 3
3を選択する選択信号 SE3が出力される。これにより、メモリマトリクス 51の行 L3から 、歪成分データ D3がー括で読み出される。
[0135] 以下同様にして、入力信号の包絡線レベルの検出値に応じて、ゲート回路 56から は、メモリマトリクス 51のうちの 1つの行を選択する選択信号が出力され、この選択信 号により、メモリマトリクス 51から、歪成分データが一括で読み出される。
[0136] このメモリマトリクス 51から読み出された歪成分データは、 DZAコンバータ 53に供 給され、 DZAコンバータ 53で歪成分データがアナログ信号に変換され、出力端子 5 8から出力される。本発明の実施形態では、このように、ディジタル歪発生回路 19a及 び 19bを、メモリマトリクス 51と、レベルコンパレータ 52と、 DZAコンバータ 53とから 構成するようにしている。このような構成では、 1クロック以内のほぼリアルタイムで歪 成分を発生することができる。また、このような構成では、歪成分の発生ばかりでなぐ ディジタル歪発生回路 19a及び 19bにリミッタ機能を持たせることができる。
[0137] 図 14は、ディジタル歪発生回路 19a及び 19bにリミッタ機能を待たせるようにしたも のである。ディジタル歪発生回路 19a及び 19bにリミッタ機能を持たせるようにした場 合、図 14に示すように、レベルコンパレータ 52には、コンパレータ 55— 1〜55— n及 びコンパレータ 55— n+ l〜55— mが設けられ、メモリマトリクス 51には、行 Ll〜Ln 、及び行1^+ 1〜1^!1+ 1が設けられる。そして、コンパレータ 55— 1〜55— nには、 基準電圧 e 〜eが設定され、コンパレータ 55 n+ l〜55 mには、基準電圧 e
1 n 一 一 n+1
〜e が設定される。基準電圧 e 〜e は、高周波増幅器 24の飽和領域を越える入 m n+1 m
力電圧に相当する。
[0138] 図 15は、ディジタル歪発生回路 19a及び 19bにリミッタ機能を持たせた場合のルツ クアップテーブルを示すものである。図 15に示すように、ルックアップテーブルは、歪 成分データのためのテーブルと、リミッタデータのためのテーブルとに分割される。
[0139] 基準電圧 e〜e は歪成分データ用のテーブルで、入力信号の包絡線レベルの 検出値が Θι以下のときの歪成分データを Dlとし、入力信号の包絡レベル線の検出 値が e〜eのときの歪成分データを D2とし、入力信号の包絡線レベルの検出値が e
1 2 2
〜eのときの歪成分データを D3とし、以下同様にして、入力信号の包絡線の検出値
3
力^〜e 以上のときの歪成分データを Dn+ 1としている。
n n+1
[0140] 基準電圧 e 〜e はリミッタデータ用のテーブルで、入力信号の包絡線レベルの検
n+l m
出値が e 〜e のときの歪成分データを LMD1とし、入力信号の包絡線レベルの n+l n+2
検出値が e 〜e のときの歪成分データを LMD2とし、入力信号の包絡線レベル
n+2 n+3
の検出値が e 〜e のときの歪成分データを LMD3とし、以下同様にして、入力信
n+3 n+4
号の包絡線の検出値が e以上のときの歪成分データを LMDmとして!/、る。
m
[0141] 図 14に示すように、メモリマトリクス 51の行 L1には、歪成分データ D1が記憶され、 メモリマトリクス 51の行 L2には、歪成分データ D2が記憶され、メモリマトリクス 51の行 L3には、歪成分データ D3が記憶され、以下同様にして、メモリマトリクス 51の行 Ln + 1には、歪成分データ Dn+ 1が記憶されている。更に、メモリマトリクス 51の行 Ln + 2には、リミッタデータ LD1が記憶され、メモリマトリクス 51の行 Ln+ 3には、リミッタ データ LMD2が記憶され、メモリマトリクス 51の行 Ln+4には、リミッタデータ LMD3 が記憶され、以下同様にして、メモリマトリクス 51の行 Lm+ 1には、リミッタデータ LM Dmが記憶されている。
[0142] このように、ディジタル歪発生回路 19a及び 19bにリミッタ機能を備えるようにした場 合には、高周波増幅器 24の飽和領域を越える入力信号の包絡線レベルに対する基 準電圧まで、基準電圧の範囲が拡張される。そして、メモリマトリクス 51は、歪成分デ ータのルックアップテーブルを構成する行 Ll〜Ln+ 1と、リミッタデータのルックアツ プテーブルを構成する行 Ln+ 2〜Lmに分割される。これにより、飽和領域を越える 入力信号レベルに対して、リミッタデータを発生し、出力信号レベルを一定にすること ができる。
ここで、リミッタデータは、出力信号レベルを一定にするものである。即ち、飽和入力 点以上の入力に対して、入力信号の包絡線レベル rに比例した減衰量を与えるリミツ タデータを、振幅変調器 16a、 16bに与えることで、リニアライザの出力を一定に保つ ようにする。このとき振幅変調器 16a、 16bの減衰量の比は、飽和点における減衰量 の比を保つようにすることにより、リミッタ領域における位相を一定に保つことができ、 位相変調信号や周波数変調信号に与える歪を最小にすることができる。
具体的には、高周波増幅器 24の出力信号の同相成分を a、直交成分を bとすると、 (a 2+ b2)又は SQR(a 2+b2)が一定となるようなデータが求められ、このデータに基づい て、リミッタデータ LMDl〜LMDmが設定される。
更に、後に説明するように、基準電圧を ArlmaxZrが一定となるように設定すること により、大幅にステップ数を減らすことができる。
リミッタ領域においては、高周波増幅器 26の入力はほぼ飽和点入力点となるので、 AM— AM伝達特性は極大点となり、入力の変化に対し出力の変化が最小となる。 従って AM— PM変換をどの程度に抑制するかによって ArlmaxZr=kの値を決定 することができる。
[0143] 本発明の第 1実施形態では、このように、ディジタル歪発生回路 19a及び 19bとして 、記憶素子が二次元配列されたメモリマトリクス 51と、信号レベルと複数基準電圧との 比較結果に基づいて、メモリマトリクス 51の行の 1つを選択する行選択信号を発生す るレベルコンパレータ 52と、メモリマトリクス 51から読み出された歪成分データをアナ ログ信号に変換する DZAコンバータ 53とを有するものを用いている。これにより、デ イジタル歪発生器 4によって生じる遅延時間と RFルート 2によって生じる遅延時間と の時間差 tdの問題が改善できる。これにより、広帯域にわたって良好な特性を得るこ とができる。このことについて以下に説明する。
[0144] 図 1に示したプリディストーション ·ディジタル'リニアライザ 1では、十分な帯域幅を 確保し、良好な特性を得るためには、ディジタル歪発生器 4によって生じる遅延時間 と RFルート 2によって生じる遅延時間との時間差 tdが重要になる。
[0145] つまり、混変調抑圧のメカニズムは、プリディストーション 'ディジタル'リニアライザ 1 で生じた混変調成分と高周波増幅器 24で生じた混変調成分が打ち消しあった結果 として考えられる。そこで、これら 2つの混変調成分の位相差が重要となる。
[0146] 本発明では、このディジタル歪発生器 4によって生じる遅延時間と RFルート 2によつ て生じる遅延時間との時間差 tdの重要性に着目し、ディジタル歪発生器 4によって生 じる絶対的な遅延時間を少なくし、ディジタル歪発生器 4によって生じる遅延時間と R Fルート 2によって生じる遅延時間との差 tdを小さくするようにしている。
[0147] つまり、本発明の実施形態では、ディジタル歪発生回路 19a及び 19bは、図 11に 示したように、メモリマトリクス 51と、レベルコンパレータ 52と、 D/ Aコンバータ 53とよ り構成されている。このような構成では、入力値をバイナリデータに変換する AZDコ ンバータが用いられておらず、入力信号の包絡線のレベルの検出値に対応する歪 成分データカ^モリマトリタス 51の各行力も一括して読み出される。このため、 1クロッ ク以内のほぼリアルタイムで、歪成分の波形を得ることができ、ディジタル歪発生回路 19a、 19bによって生じる遅延時間が小さくなる。
[0148] また、 RFルート 2の経路中には、図 1に示したように、ナイキストフィルタの低域濾波 器 22a、 22bの遅延時間と、ディジタル歪発生回路 19a、 19bで生じる遅延時間の和 に相当する遅延量の帯域濾波器 13が設けられ、ディジタル歪発生器 4によって生じ る遅延時間と RFルート 2によって生じる遅延時間とを合わせるようにしている。
[0149] 即ち、帯域濾波器 13は、帯域を確保するための濾波器であり、この帯域濾波器 13 の遅延量を、ナイキストフィルタである低域濾波器 22a、 22bにほぼ相当する遅延量 とすれば、ディジタル歪発生器 4によって生じる遅延時間と RFルート 2によって生じる 遅延時間とを合わせることができる。この帯域濾波器 13は、基本的には、低域濾波 器 22a、 22bと同等のものを、周波数変換して使用すれば良い。また、ディジタル歪 発生回路の遅延時間を等価するためにフィルタの段数を増やしたり、帯域幅を狭く するなどの手段を取ることができる。従って、 SAWフィルタのような特別な素子を用い る必要はなぐ小型軽量ィ匕が図れ、また、高周波特性も改善できる。
[0150] これにより、本発明の実施形態では、高速サンプリングにより、広帯域にわたって良 好な特性を得ることができる。例えば、帯域外を含めた 3次混変調全体を抑圧し特性 を改善しょうとした場合、ディジタル歪発生回路 19a、 19bでは、入力信号の包絡線 信号を 2乗して得られる 2倍波成分を生成する必要がある。これの帯域幅は、高周波 信号の帯域幅と等しい。折り返しによる、エリアシングを防ぐために、オーバーサンプ リングを行うとすると、高周波信号の帯域幅の 4倍程度のサンプリングクロックが少なく とも必要である。例えば 500Mspsのサンプリングにより、帯域幅 125MHzのリニアラ ィザが実現可能になる。また、ほぼリアルタイムに波形変換を行うので、構成が簡単 になり、小型、軽量、コストダウンを図ることができる。また、特別な遅延回路を必要と しないので、クロック周波数を上げて、広帯域ィ匕を図ることができる。
[0151] 上述のように、本発明の第 1実施形態のプリディストーション 'ディジタル'リニアライ ザ 1においては、ディジタル歪発生回路 19a及び 19bとして、記憶素子が二次元配列 されたメモリマトリクス 51と、信号レベルと複数基準電圧との比較結果に基づいて、メ モリマトリクス 51の行の 1つを選択する行選択信号を発生するレベルコンパレータ 52 と、メモリマトリクス 51から読み出された歪成分データをアナログ信号に変換する DZ Aコンバータ 53とを有するものを用いている。この場合、ディジタル歪発生回路 19a 及び 19bでは、包絡線レベルの検出値をレベルコンパレータ 52で量子化し、メモリマ トリタス 51から歪成分データを読み出し、 DZAコンバータ 53でアナログ値に変換し ているので、レベルコンパレータ 52及び D/ Aコンバータ 53による量子化誤差が生 じる。ここで、この量子化誤差について考察する。
[0152] 本発明の第 1実施形態のプリディストーション 'ディジタル'リニアライザ 1は、図 16に 示すように、 RFルート 2からの信号と、ディジタル歪発生器 4を介された信号とを、直 交変調器 3で変調した構成として表すことができる。このことから、ディジタル歪発生 器 4の伝達関数を
g (r) =(c3/cl)-r 2+ (c5/cl)-r4+ (c7/cl)-r 6+· · ·
(9)
とすると、プリディストーション .ディジタノレ .リユアライザ 1の出力 ζは
z = cl -r-(l + g (r)) (10)
として表される。
[0153] ここで、レベルコンパレータ 52と DZ Aコンバータ 53による量子化誤差を Arl、 ΔΓ2 と仮定する。 Arlは、本来、信号レベルは rであるべきところを、レベルコンパレータ 5 2による量子化のため、ディジタル歪発生器 4において、(r+ Arl)と判定したために 生じるものである。更に、 DZAコンバータ 53においても、離散値しカゝとれないため、 誤差 Ar2に伴う量子化誤差が発生する。
[0154] 従って、プリディストーション 'ディジタル 'リニアライザ 1の出力 zは、以下のようにな る。 z + Δζ= cl-r-(l + g (r + ΔΓΙ) + ΔΓ2)
= C1T-(1 + g (r) + dg/dr-Arl + ΔΓ2) (11)
また、誤差のないときの出力は
z = cl-r-d + g (r ))
であるから、出力における量子化誤差 Δζは
Δζ = cl-r-dg/dr-Arl + cl-r-Ar2 (12)
となる。
[0155] 高周波増幅器 24の伝達関数を F(z)とすると、高周波増幅器 24の出力における量 子化誤差は、
Figure imgf000035_0001
となる。
[0156] 高周波器 24の伝達関数 F(z)をべき級数展開すると、
F (z) = al ·ζ + a3'z'+ a5#z + a7#z + a9#z +
(14)
となる。これを微分すると、
dF/dz = al + 3,a3,z 2+ 5 · a5 · z4+ 7 · a7 · z 6+ 9 · a9 · z 8+· · · ·
(15)
となり、 dF/dzが得られる。更に、(10)式を代入すると、
Ay = dF/dz- Δζ = (2-al -c3-r 2+cl(6-a3-cl -c3+(4-al ·Ο5/Ο1))(Γ4) + )·△ rl + (al-cl-r + 3-a3-(cl3)-(r3)+ )·ΔΓ2
(16)
となり、高周波増幅器 24の出力における量子化誤差 Ayが得られる。
[0157] ここで、図 17に示すように、レベル rに対して、量子化ステップ幅を Arlmax、 -ΔΓΙ maxとして考える。同様に、 DZAコンバータ 53の量子化ステップ幅を Ar2max、 一△ r2maxとして考える。
[0158] 出力における量子化誤差対包絡線レベル比は、(16)式の両辺を入力信号の包絡 線レベル rで割って
△y/r = (2 · al · c3-r+cl(6 · a3 · cl · c3+(4 · al · c5/cl))(r3) + )·ΔΓ lmax-(Arl/ △rlmax)+(al ' cl+3 ' a3 ' (cl3) ' (r3) + ) - Ar2max- (Ar 2/Ar2max)
(17)
となる。
[0159] ここで、入力信号の包絡線レベル rはある微小範囲内では確率的に一様に分布し ていると仮定できる。即ち Arl/rlmax、 Ar2/r2maxは、(- 1,+1)において一様分布、 且つ、この範囲内となる。従って、出力における包絡線レベル対量子化雑音比 Ay/r は、量子化ステップ幅 rlmax, r2maxで決定される。
[0160] 以上を基に、レベルコンパレータ 52の設定電圧について、考察する。なお、レベル コンパレータ 52の設定電圧は量子化ステップを決めるもので、このレベルコンパレー タ 52の設定電圧は、具体的には、各コンパレータ 55— 1、 55—2、 55—3、…に設 定される基準電圧 e、 e、 e、…である。
1 2 3
[0161] レベルコンパレータ 52では、図 12に示したように、入力信号の包絡線レベルを、複 数の基準電圧 e、 e、 e、…と比較している。この場合、入力信号の包絡線レベルは
1 2 3
、各基準電圧の中間の値に相当すると考えられる。即ち、包絡線レベルの検出値 r は、図 18に示すように、 r = (e +e ) /2となる。
[0162] また、量子化ステップ幅 Arlmaxは、図 18に示すように、
Arlmax =、e— e ) /2
となる。
[0163] また、 DZAコンバータ 53としては一定の量子化ステップ幅のものを用いるとし、量 子化ステップ幅 Ar2maxを一定とする。 DZAコンバータ 53の入力はバイナリ化され ており、量子化ステップ幅 Ar2maxは、量子化ステップ幅 Arlmaxに比較して十分小 さくとることが可能であり、この場合でもメモリマトリクスのサイズが急激に大きくなること はない。例えばステップ幅を半分にしてもメモリマトリクスのコラムが 1列増えるだけで ある。以下の議論にぉ 、て量子ィ匕ステップ幅 Ar2maxは無視するものとする。
[0164] レベルコンパレータ 52の基準電圧としては、以下のように設定することが想定される
(a)量子ィ匕ステップ幅 Arlmaxが一定となるように設定する。
(b)入力信号の包絡線レベルと量子ィ匕ステップ幅との積 r. Arlmaxが一定となるよう に設定する。
(c)入力信号の包絡線レベルと量子ィ匕ステップ幅との比 Arlmax/rが一定とするよう に設定する。
(d)入力信号の包絡線レベルの 2乗と量子ィ匕ステップ幅との積 r 2 ' Arlmaxが一定と なるように設定する。
以上、直線検波回路 18を用いた場合について論じた力 これを二乗検波回路に置 き換えた場合も、あるいはその他の検波回路に置き換えた場合も、包絡線レベル rと 量子化ステップ幅 が上記関係を満たして 、れば、直線検波回路を用いた場合と 同様にステップ数の最適化が出来る。
なお、 A/Dコンバータ、ルックアップテーブル、 D/Aコンバータからなる従来のひず み発生回路においても、入力信号の包絡線レベルと量子化ステップ幅との積 Γ· Arl maxが一定、入力信号の包絡線レベルと量子化ステップ幅との比 Arlmax/rが一定、 入力信号の包絡線レベルの 2乗と量子ィ匕ステップ幅との積 r2 · Arlmaxが一定となる ように A/Dコンバータの基準電圧をとることによって ADコンバータのビット数を小さく でき、結果的にメモリの容量を大幅に減らすことができる。
[0165] ただし、コンパレータ 52の基準電圧を検波器の特性で変換する必要がある。例え ば二乗検波回路では入力信号の包絡線レベル rと検波回路の出力 r ' の関係は
/ 2
r =r
であるので、二乗検波回路の場合の基準電圧 e z は、上記で求めた直線検波回路 の場合の基準電圧 e に対して
/ 2
e =e
となる。
[0166] 先ず、量子化ステップ幅 Arlmaxを一定とした場合について考察する。(17)式より 、出力における量子化誤差対包絡線レベル比 Ay/rは、入力信号の包絡線レベルと 量子化ステップ幅との積 r · Arlmaxに比例する。
量子化ステップ幅 Arlmaxが一定、即ち
△rlmax=k (kは固定値)
となるように基準電圧を設定した場合、(17)式は △y/r = (2 · al · c3 · r+cl(6 · a3 · cl · c3+(4 · al · c5/cl))(r3) + ) · k · (Arl/Arlmax
(18)
となり、第 2項以下は 3次以上の微小量として無視できるので、出力における量子化 誤差対包絡線レベル比 Ay/rは、入力信号の包絡線レベル rに比例することなる。
[0167] ここで量子化ステップ幅 Arlmaxが一定であるから
△rlmax =(e— e )/2= k
となる。従って、レベルコンパレータ 52の各基準電圧の設定値は、以下のようになる e= 2十 k +e
i 0
(19)
ここで、 kはある入力レベル rに於ける量子化誤差対信号レベル比が与えられたとき (18)式より求められる。この入力レベル rを含む最小値 e 、最大値 e の範囲内で当
low hi
該ステップを適用すると、この範囲内のステップ数 NOは( 19)式より
N0=(e -e )/(2k) (20)
hi low
となる。
[0168] 次に、入力信号の包絡線レベルと量子ィ匕ステップ幅との積 r'Arlmaxが一定となる ように設定した場合にっ 、て考察する。
[0169] 入力信号の包絡線レベルと量子化ステップ幅との積 r.Arlmaxを一定、即ち r'Arl max=k(kは固定値)となるよう基準電圧を設定した場合、(17)式より
Ay/r = (2-al-c3 +cl (6-a3-cl -c3+(4-al ·Ο5/Ο1))(Γ 2) + )-k-( Arl/Arlma x)
(21)
となり、第 2項以下を 2次以上の微小量として無視すると、出力における量子化誤差 対包絡線レベル比 Ay/rは、入力信号の包絡線レベル rによらず常に一定となる。
[0170] このときステップ iの基準電圧は、 r'Arlmax = kとすると、以下のようになる。
r-Arlmax=((e + e )/2) - ((e -e )/2) =k (22)
i i-1 i i-1
よって、漸化式
e2-e 2=4-k (23)
i i-1 を得る。従って、レベルコンパレータ 52の各基準電圧は、以下のようになる。
e= 2 -SQRT(k-i+ e 2) (24)
i 0
ある入力レベル rに於ける量子化誤差対信号レベル比が与えられたとき(21)式より kが求められる。この入力レベル rを含む最小値 e 、最大値 e の範囲内で当該ステツ
low hi
プを適用すると、この範囲内のステップ数 N1は
Figure imgf000039_0001
となる。
[0171] 次に、入力信号の包絡線レベルと量子ィ匕ステップ幅との比 Arlmax/rを一定とした 場合について考察する。 (17)式を更に書き換えると、
△y/r = (2 -al -c3 -r 2+cl(6 · a3 · cl · c3+(4 · al · c5/cl))(r4) + ) · (Arlmax/r) · (
△rl/Arlmax)
(26)
なる式が得られる。
[0172] ここで、入力信号の包絡線レベル rと量子化ステップ幅 Arlmaxとの比(Arlmax/r)を 一定、即ち
△rlmax/r=k (kは固定値)とし、上式に代入すると
△y/r = (2 · al · c3 · r 2+cl(6 · a3 · cl · c3+(4 · al · c5/cl))(r4) + ) · k · (Arl/Arlmax
)
(27)
となり、出力における量子化誤差対包絡線レベル比は、包絡線レベルの検出値 rの 2 乗に比例する。このときステップ iの基準電圧は、 ArlmaxZr= kとすると、以下のよう になる。
Arlmax/r= (e— e )/(e + e )=k (28)
i i-1 i i-1
従って、漸化式
e =(l+k)/(l-k)-e (29)
i i-1
を得る。
レベルコンパレータ 52の各基準電圧は以下のようになる。
e =((l+k)/(l-k)) i-e (30)
0 ここで、 kはある入力レベル rに於ける量子化誤差対信号レベル比が与えられたとき (27)式より求められる。この入力レベル rを含む最小値 e 、最大値 e の範囲内で当
low hi
該ステップを適用すると、この範囲内のステップ数 Nは
N = (loge -log e )/log((l+k)/(l-k)) (31)
ni low
となる。
[0173] 次に、入力信号の包絡線レベルの 2乗と量子化ステップ幅との積 r 2'Arlmaxを一 定となるように設定した場合について考察する。(17)式を変形すると、
Ay=(2-al-c3+cl(6-a3-cl-c3 + (4-al -c5)/cl) r 2 +… ) r Arlmax ( ΔΓΙ/ΔΓΙ max) (32)
となる。
[0174] ここで r 2Arlmax=k —定とおくと
Δγ=(2 · al · c3+cl(6 · a3 · c · c3+(4 · al · c5)/cl) r 2+…) k (Arl/Arlmax)
(33)
となり、第 2項以下は rの 2乗以上の微小量として無視することができ、出力における 量子化誤差 Ayは rによらず一定となる。
このときステップ iの基準電圧は、 r 2-Arlmax = kから、以下のようになる。 r2-Arlmax=((e + e f/A) · ((e - e )/2) =k (34)
i i-1 i i-1
より簡単な漸化式を得るために
(e+ e f/A = (e 2+e-e +e 2)/3 (35)
i i~l i i i~l i-1
なる近似式を用いると
(e 3-e 3)/6 = k (36)
i i-1
なる漸化式を得る。
従って、レベルコンパレータ 52の各基準電圧は、以下のようになる。
[0175] e 3= 6-i-k+e 3 (37)
i 0
ある入力レベル rに於ける量子化誤差対信号レベル比が与えられたとき(19)式より kが求められる。この入力レベル rを含む最小値 e 、最大値 e の範囲内で当該ステツ
low hi
プを適用すると、この範囲内のステップ数 N2は
N2= (e 3-e 3)/(6k) (38)
hi low となる。
[0176] 以上の結果をまとめると、以下のようになる。
(a)量子化ステップ幅 Arlmaxが一定となるように設定した場合:量子化誤差は包絡 線レベル rの 2乗に比例し、量子化誤差対包絡線レベル比は rに比例する。
(b)入力信号の包絡線レベルと量子ィ匕ステップ幅との積 r. Arlmaxが一定となるよう に設定した場合:量子化誤差は包絡線レベル rに比例し、量子化誤差対包絡線レべ ル比は rにかかわらず一定となる。
(c)入力信号の包絡線レベルと量子ィ匕ステップ幅との比 Arlmax/rが一定とするよう に設定した場合:量子化誤差は包絡線レベル rの 3乗に比例し、量子化誤差対包絡 線レベル比は rの 2乗に比例する。
(d)入力信号の包絡線レベルの 2乗と量子ィ匕ステップ幅との積 r 2 ' Arlmaxが一定と なるように設定した場合:量子化誤差が包絡線レベル rによらず一定となる。
[0177] 以上の考察を基に、プリディストーション 'ディジタル'リニアライザ 1におけるレベル コンパレータ 52の設定電圧について、更に考察する。
[0178] 先ず、量子化ステップ Arlmaxを一定とした場合には、上述のように、出力における 量子化誤差対包絡線レベル比は、入力信号の包絡線レベル rに比例することになる 。これに対して、 3次混変調対信号比は、入力信号の包絡線レベル rの 2乗に比例す る((8)式参照)。よって、量子化誤差対 3次混変調比は、入力信号の包絡線レベル の検出値 rに反比例し、飽和点に近づくほど小さくなる。
[0179] 3次混変調の改善が安定的に期待できるのは約 20dB程度であること、飽和点付近 での混変調の改善は不可能であることを考えると、飽和点付近の混変調歪が支配的 である領域では、量子化誤差対 3次混変調比を小さくすることは無意味である。飽和 点付近及びそれ以上の入力にお 、ては、飽和点以下でどのように非線形性を改善 しても、 3次混変調歪は大幅な改善はされない。実際、入出力特性が飽和点以下で 直線で飽和点以上の入力に対して一定の出力を有する理想的な場合でも、 2波 3次 混変調は飽和点にぉ 、て約 lOdBとなる。この値は飽和点以下がどのような特性であ つても殆ど変わらないことは経験的にもシミュレーション的にもわ力つている。
[0180] これに対して、飽和点付近の混変調歪が支配的である領域で、量子化誤差対 3次 混変調比を一定に保つとすれば、量子化ステップ幅 Arlmaxを大きくとることができ、 量子化ステップ数を減らせることができる。量子化誤差対 3次混変調比を一定に保つ t 、うのは、 3次混変調の改善は 20dBから 30dB以上は難し 、と 、うことからも合理的 な考え方である。
[0181] 入力信号の包絡線レベルと量子ィ匕ステップ幅との比 Arlmax/rを一定とした場合、 前述したように、出力における量子化誤差対包絡線レベル比は、包絡線レベル rの 2 乗に比例することになる。これは、入力信号の包絡線レベルが 10dB下がると、出力 における量子化誤差対包絡線レベル比が 20dB改善されることを意味し、信号対 3次 混変調の関係と一致している。即ち、この関係は、デシベル表示の両対数グラフで入 力値と出力値とを表したときに、入力信号の包絡線レベルに対する出力における量 子化誤差の変化と、入力信号の包絡線レベル対する 3次混変調とが同じ傾きで変化 することを意味する。よって、入力信号の包絡線レベルと量子化ステップ幅との比 lmax/rを一定とすれば、量子化誤差対 3次混変調比を一定に保つことができることに なる。
また、
Ay= τ ' (Arlmax/r尸 τ · k · (ΔΓ 1/ Arlmax)
a = 2,al,c3
となるので出力の量子化雑音は、 3次混変調と同様の周波数成分を持つ。従って、 出力における量子化雑音は常に 3次混変調にマスクされることになる。
[0182] プリディストーション 'ディジタル'リニアライザ 1で発生させた 3次混変調歪と、高周 波増幅器 24で発生した 3次混変調が位相的に打ち消しあって抑制されると考えると 、この関数は最適の関係を与えるものと考えられる。よって、飽和点付近の混変調歪 が支配的である領域では、入力信号の包絡線レベルと量子化ステップ幅との比 Arl max/rを一定とすることが最適であると考えられる。
[0183] しかしながら、入力信号の包絡線レベルと量子化ステップ幅との比 Arlmax/rを一 定とすると、入力信号の包絡線レベル rが小さくなると、量子化ステップ幅 Arlmaxも 共に小さくなり際限がなくなり、ステップ数が無限となる。
[0184] そこで、図 19 (A)に示すように、飽和点付近の混変調歪が支配的である領域では 、入力信号の包絡線レベルと量子ィ匕ステップ幅との比 Arlmax/rを一定となるように レべノレ
コンパレータ 52の基準電圧を設定し、量子化誤差対 3次混変調比を一定に保ち、入 力信号の包絡線レベルが所定値 rx以下では、入力信号の包絡線レベルと量子化ス テツプ幅との積 r' Arlmaxが一定となるように設定し、量子化誤差対包絡線レベル比 を一定にする力 又は、図 19 (B)に示すように、入力信号の包絡線レベルが所定値 r X以下では、入力信号の包絡線レベルの 2乗と量子化ステップ幅との積 r 2- Arlmax が一定となるように設定し、量子化誤差を一定とする。
[0185] 即ち、図 20に示すように、デシベル表示の両対数グラフで入力値と出力値とを表し たとする。図 20において、 P1は補償後の入出力特性を示し、 P2は補償前の 3次混 変調特性を示し、 P3は補償後の 3次混変調を示し、 P4は最適化された量子化誤差 を示し、 P5は量子化ステップ幅を一定とした場合の量子化誤差を示す。
補償前の 3次混変調は、特性 P2で示すように、傾き 3の特性となる。これに対して、 量子ィ匕ステップ幅 Arlmaxを一定にすると、量子化誤差は包絡線レベルの 2乗に比 例するので、特性 P5で示すように、傾き 2の特性となる。このように、 3次混変調の特 性が傾き 3で、量子化誤差の特性が傾き 2となることから、量子化ステップ幅を一定と した場合には、飽和点付近の理論的に混変調特性の改善が見込めない領域におい て、 3次混変調対量子化雑音比が入力の増加とともに大きくなる。このことは、飽和点 付近で必要以上にステップ幅を小さくし量子化ステップ数を増大していることを示す
[0186] 混変調歪が支配的である領域では、入力信号の包絡線レベルと量子化ステップ幅 との比
△rlmax/rを一定としたとすると、量子化誤差は包絡線レベル rの 3乗に比例し、傾き 3の変化となる。よって、 3次混変調の特性の傾きと同一となり、 3次混変調対量子化 雑音比を一定に保つことができることになる。し力しながら、この場合、入力信号の包 絡線レベルが小さくなると、量子化ステップ幅 Arlmaxも共に小さくなり、際限がなくな り、ステップ数が無限となる。
[0187] そこで、混変調歪が支配的である領域では、入力信号の包絡線レベルと量子化ス テツプ幅との比 Arlmax/rが一定となるように設定し、量子化雑音が十分小さくなつた 所定値 rx以下では、入力信号の包絡線レベルと量子ィ匕ステップ幅との積 r' Arlmax が一定となるように設定する。この場合、特性 P4で示すように、所定値 rx以下では、 傾きが 1、即ち出力信号対量子化雑音比が一定となり、所定値 rxを越えると、傾き 3 の特性となり、最適な量子化誤差特性が得られる。
[0188] 一般に、無線通信においては、熱雑音などの外部雑音を考慮したうえでシステム設 計、回線設計がされており、量子化雑音のみを極端に抑制しても、システムとしての 効果が期待できな 、。実際に受信側では熱雑音など外部力 の雑音は増幅器から の送信出力によらず一定である。従って送信出力がある一定レベル以下においては 送信信号に含まれる量子化雑音を抑制する必要が無!、。この場合は所定値 rx以下 において、入力信号の包絡線レベルの二乗と量子化ステップ幅との比 r 2*Arlmaxを 一定とすることにより量子化雑音を包絡線レベルによらず一定とすることが出来、これ によりさらに量子化ステップ数を減らすことが出来る。 3次混変調以外の信号に付随 する雑音、或いは熱雑音などの外来雑音が支配的な領域においては、上述の方法 で量子化ステップ数を減らすことができる。
[0189] 上述のように、量子化ステップ幅の設定の仕方を組合せることにより、それぞれのシ ステムに最適な量子化雑音に対する要求を設定することができる。これにより、ステツ プ数を大幅に減らすことができ、回路の簡素化、高速ィ匕が可能となり、コストダウンも 図れる。
[0190] 例えば、飽和点における出力における量子化誤差対包絡線レベル比を 45dB、 I BO (Input Back- off) lOdBの点において 65dB、それ以下の入力レベルに対して は 65dB—定と設定することにより、システムに必要な量子化雑音対信号レベルを 保ちつつ、量子化ステップ数を等差数列コンパレータで構成する場合に比較して大 幅に削減できる。飽和点から IBOlOdBの点までは、非補償の高周波増幅器 24の 3 次混変調特性から、約— 35dB下げた値である。これはリニアライザによる 3次混変調 の改善が 20— 30dBであることを考慮すれば十分な値である。特に、飽和点付近に おける 2波 CZ3IM (キャリア対 3次混変調)が 10数 dB程度であること、混変調の改 善が殆ど不可能な領域であること等を考慮すれば、十分な値である。 [0191] IBOlOdBから、飽和点まで、設定された量子化誤差対包絡線レベル比は 2dB/dB で増加しており、これは入力信号の包絡線レベルと量子ィ匕ステップ幅との比 Arlmax /rを一定となるようにレベルコンパレータ 52の基準電圧を設定することによって得ら れる。また、 IBOlOdB以下の領域では、設定された量子化誤差対包絡線レベル比 は一定であり、これは入力信号の包絡線レベルと量子ィ匕ステップ幅との積 r' Arlmax が一定となるように設定することによって得られる。
高周波増幅器の特性から近似式を求め、更に逆関数を求めることにより
Ay = (2 · al · c3 τ 2+cl(6 · a3 · cl · c3+(4 - al - c5/cl))(r4) + )·△ rl
の各係数を求めることができる。
実際の TWTAで第 1項の係数を求めると 2 'al 'c3 = 0.544となる。この場合 r=0.316 (OBO;- 10dB)、 Ay=0.00017783(- 75dB)より
△rlmax/r=0.01034
r- Arlmax=0.00103
となり、(25)、(31)式よりステップ数が求められ、それぞれ 55.6、 24.2が得られコンパ レータに要求される総ステップ数は約 80ステップとなる。このように、入力信号の量子 化誤差対包絡線レベル比が 65dBとなる所まで、入力信号の包絡線レベルと量子化 ステップ幅との比 Arlmax/rを一定となるように量子化ステップ幅を設定し、入力信号 の量子化誤差対包絡線レベル比が 65dBとなる所以下では、入力信号の包絡線レ ベル rと最大量子化誤差 Arlmaxとの積 r' Arlmaxが一定となるように量子化ステップ 幅を設定した場合、トータルでのステップ数は約 80ステップとなる。この場合、零を除 く最小の量子化ステップ elは、信号入力— 24dB相当となり、これ以下ではディジタ ル化は行われな ヽこと〖こなる。
[0192] これに対して、量子化ステップ幅 Arlmaxを一定とした場合、 IBOlOdBの点で、量 子化誤差対包絡線レベル比が 65dBとなるようにすると、(20)式よりステップ数は 30 6となる。量子化ステップ幅 Arlmaxが一定の場合は前述したように量子化誤差対包 絡線レベル比が入力レベルの変化に対して IdB/dBで変化しており、 3次混変調が支 配的な領域に於いても、 IBOlOdB以下の領域に於いても前述の例よりステップが細 カゝく設定されており最適化されて ヽな ヽためである。 [0193] このように、量子化ステップ幅を最適化することで、量子化ステップ数を大幅に減ら すことが可能になり、製造可能な論理回路数の範囲内で、且つ必要十分な量子化雑 音比を確保しつつ、 20dB〜30dBのダイナミックレンジを容易に得ることができる。ま た、衛星搭載用の機器などでは、素子の大きさを大きくできるので耐放射線特性の 良いものができる。
[0194] 前述したように、本発明の実施形態では、図 11に示したように、ディジタル歪発生 回路 19a及び 19bを、メモリマトリクス 51と、レベルコンパレータ 52と、 DZAコンパ一 タ 53と力も構成するようにしており、このような構成では、図 14に示したように、ルック アップテーブルを拡張することにより、歪成データの発生ばかりでなぐリミッタとして 用いることができる。しかしながら、リミッタ機能を付加することで、レベルコンパレータ 52の入力電圧範囲が 2— 3倍になる。従来のように Arlmaxを一定とするとそのまま 量子ィ匕ステップ数が 2— 3倍になってしまい、コンパレータやメモリの素子数が急激に 増えてしまうことになる。従って、リミッタ機能を持たせるようにした場合には、量子化ス テツプ数を減らすことが重要である。
[0195] 上述のように、量子化ステップ幅を最適化し、量子化ステップ数を減らすことで、リミ ッタ機能を容易に実現でき、これにより、通信衛星搭載用の増幅器等の多様な信号 の増幅器に適用することができる。
[0196] また、本発明の第 1実施形態のおけるディジタル歪発生回路 19a、 19bでは、図 12 に示したように、包絡線レベルの検出値と基準電圧との比較結果に基づいて、メモリ マトリクス 51の行の 1つを選択しているので、ステップ数の増加は、メモリマトリクス 51 の行数の増加を意味することになる。よって、量子化ステップ数を削減することで、回 路の素子数を減らすことができる。また、このことは、比較的大きな素子を使用できる ことを意味し、高速なディジタル回路を構成することができるということにもなる。
[0197] ディジタル歪み発生回路の具体例. 次に、ディジタル歪発生回路 19a、 19bの具 体例について詳細に説明する。図 11に原理構成で示したように、ディジタル歪み発 生回路 19a、 19bは、基本的には、メモリマトリクス 51と、レベルコンパレータ 52と、 D ZAコンバータ 53とから構成される。更に、具体例では、図 21に示すように、メモリマ トリタス 51から読み出された歪成分データを、遅延調整回路 54を介して、 DZAコン バータ 53に送るようにしている。遅延調整回路 54は、ディジタル歪発生器 4によって 生じる遅延時間と RFルート 2によって生じる遅延時間との時間差 tdを調整するもので ある。先ず、レベルコンパレータ 52の具体構成について説明する。
[0198] 図 22は、レベルコンパレータ 52の第 1の例を示すものである。図 22において、基準 電圧 (VREF)の入力端子 151と接地間に、ラダー抵抗 153— 1、 153—2、 153—3 、…が設けられる。ラダー抵抗 153— 1、 153—2、 153—3、…の段間の出力がコン ノ レータ 154一 1、 154一 2、 154一 3、 ···の一方の人力端【こ供給される。
[0199] 入力端子 152からの入力信号がコンパレータ 154— 1、 154—2、 154—3、…の他 方の入力端に供給される。コンパレータ 154— 1、 154—2、 154—3、…で、入力信 号と、ラダー抵抗 153— 1、 153—2、 153—3、…の段間からの複数の基準電圧とが それぞれ比較される。
[0200] コンパレータ 154— 1、 154—2、 154—3、…には、ストローブ信号(STB)が供給さ れる。コンパレータ 154— 1、 154—2、 154—3、…にストローブ信号が供給されると 、コンパレータ 154— 1、 154—2、 154—3、…のそれぞれからの比較出力が現れる
[0201] コンパレータ 154— 1、 154—2、 154—3、…の出力力NANDゲート 156— 1、 15 6一 2、 156一 3、…に供給される。
[0202] 即ち、最下位のコンパレータ 154— 1の出力が NANDゲート 156— 1の 2つの入力 端に反転されて供給されると共に、 NANDゲート 156— 2の一方の入力端に反転さ れて供給される。コンパレータ 154— 2の出力が NANDゲート 156— 2の他方の入力 端に反転されて供給されると共に、 NANDゲート 156— 3の一方の入力端に供給さ れる。以下、各コンパレータ 154— 3、 154—4、…の出力は、それぞれ、 NANDゲ ート 156— 3、 156—4、…の他方の入力端に反転されて供給されると共に、 NAND ゲート 156— 4、 156—5、…の一方の入力端に供給される。そして、最上位の NAN Dゲート 156— nの 2つの入力端には、最上位のコンパレータ 154— n— 1の出力が 供給される。
[0203] NANDゲー卜 156— 1、 156—2、 156—3、…の出力は、インノータ 157— 1、 157
2、 157 3、…にそれぞれ供給される。インバータ 157 1、 157 2、 157 3、 …には、クロックが供給される。
[0204] インバータ 157— 1、 157—2、 157—3、…には、クロックが供給されると、 NAND ゲー 56— 1、 156—2、 156—3、…の出力力インバータ 157— 1、 157—2、 157 —3、…でそれぞれ反転されて出力される。
[0205] このような構成のレベルコンパレータでは、入力値のレベルを、抵抗 153— 1、 153 —2、 153—3、…の段間で設定される複数の基準電圧と比較し、この比較結果に応 じて、メモリマトリクスの行の 1つを選択する行選択信号を発生することができる。
[0206] 図 23は、レベルコンパレータ 52の第 2の例を示すものである。この例は、コンパレ ータ 154— 1、 154—2、…として、正転出力と反転出力とが出力できるものを用いて いる。他の構成については、基本的に、図 22に示した第 1の例と同一であり、その説 明を省略する。
[0207] 次に、メモリマトリクス 51の具体構成について説明する。図 24は、メモリマトリクス 51 の第 1の例を示すものである。
[0208] 図 24において、メモリマトリクス 51には、記憶素子 161及びスィッチ素子 162が二 次元配列される。同一行に並ぶ記憶素子 161は、それぞれ、対応する行の書込選択 線 SWL1、 SWL2、 · ··、 SWLmに接続される。また、同一行に並ぶスィッチ素子 162 の制御端子は、それぞれ、読出選択線 SRL1、 SRL2、 · ··、 SRLmに接続される。
[0209] 同一列に並ぶ記憶素子 161は、それぞれ、対応する列のデータ書込線 WL—1及 び一 WL— 1、 WL— 2及び一 WL— 2、 · ··、 WL— n及び一 WL— nに接続される。ま た、同一列に並ぶスィッチ素子 162の出力端子は、それぞれ、対応する列のデータ 読出線 RL_1、 RL_2、 · ··、 RL_nに接続される。ここで、—は NOTを意味する。
[0210] 記憶素子 161は、図 25に示すように、 MOSトランジスタ Q1〜Q4からなるフリップフ ロップと、アクセストランジスタとして機能する MOSトランジスタ Q5及び Q6で構成され る。 MOSトランジスタ Q1〜Q4からなるフリップフロップは、 MOSトランジスタ Q5及び Q6からなるアクセストランジスタを介して、データ書込線 WLj及び _WLjに接続され ている。 MOSトランジスタ Q5及び Q6のゲートは、書込選択線 SWLiに接続されてい る。このような記憶素子では、書込選択線 SWLiを Hレベルにすると、 MOSトランジス タ Q5及び Q6がオンとなり、データ書込線 WL及び _WL力 送られてきたデータが MOSトランジスタ Q5及び Q6を介して MOSトランジスタ Q1〜Q4からなるフリップフ 口ップに書き込まれる。
[0211] また、 MOSトランジスタ Q1〜Q4の記憶データは、スィッチ素子 162を介して、デー タ読出線 RLjに読み出される。スィッチ素子 162は、クロックドインバータである。読出 選択線 SRLiを Hレベルにすると、スィッチ素子 162が動作状態となり、 MOSトランジ スタ Q1〜Q4からなるフリップフロップ 71に記憶されていたデータは、スィッチ素子 1 62を介して反転されて、データ読出線 RLjに読み出される。
[0212] 図 24において、行アドレスデコーダ 163から、インバータ 164— 1、 164—2、…及 びクロックドインバータ 165— 1、 165—2、…を介して、書込選択線 SWL1、 SWL2、 · ··、 SWLmが導出される。クロックドインバータ 165— 1、 165—2、…には、書き込み 信号 (Write)が与えられる。
[0213] 行データバッファ 166からは、データ書込線 WL1、 WL2、 · ··、 WLnが導出されると 共に、インバータ 167— 1、 167—2、 · ··、 167— nを介して、データ書込線 _WL1、 _WL2、 · ··、 _WLnが導出される。
[0214] 読出選択線 SRL1、 SRL2、 · ··、 SRLmは、レベルコンパレータ 52から導出される。
データ読出線 RL1、 RL2、 · ··、 RLnは、遅延調整回路 54を介して、 DZAコンバータ 53に 力れる。
[0215] 読み出し時には、レベルコンパレータ 52からの出力に基づいて、読出選択線 SRL 1、 SRL2、 · ··、 SRLmのうちの 1つに、 Hレベルの読出選択信号が送られる。この読 出選択信号により、選択された行のスィッチ素子 162がアクティブとなり、選択された 行の記憶素子 161から、行単位でデータの読み出しが行われる。
[0216] このデータは、その行のスィッチ素子 162を介して、データ読出線 RL1、 RL2、 · ··、 RLnに送られ、データ読出線 RL1、 RL2、 · ··、 RLn力ら、遅延調整回路 54を介して 、 DZ Aコンバータ 53に送られる。
[0217] 書き込み時には、行アドレスデコーダ 163に入力された行アドレスにより、メモリマト リクス 51の 1つの行が選択される。選択された行に基づいて、書込選択線 SWL1、 S WL2、 · ··、 SWLmのうちの 1つに、行アドレスデコーダ 163から Hレベルの書込選択 信号が送られる。そして、行データバッファ 166からのデータがデータ書込線 WL1及 び一 WL1、 WL2及び _WL2、…を介して、所望の行の記憶素子 161に送られ、そ の行に並ぶ記憶素子 161にデータが書き込まれる。
[0218] 図 26は、このようなメモリマトリクス 51の各部の動作を示すタイミングチャートである 。レベルコンパレータ 52から、図 26 (A)に示すように、時点 tlのタイミングで、 i番目 の行を選択する信号が出力されると、この信号は、読出選択線 SRLiを介して、潘目 の行に並ぶスィッチ素子 162に送られる。これにより、 i番目の行に並ぶ記憶素子 16 1からは、図 26 (B)に示すように、歪成分データの列データが出力される。この歪成 分データの列データは、データ読出線 RL1、 RL2、 · ··、 RLnを介して出力され、遅延 調整回路 54を介して、図 26 (C)に示すタイミングで、 DZAコンバータ 53に入力され る。 DZAコンバータ 53からからは、図 26 (D)に示すように、遅延調整回路 54による 遅延時間 Tdだけ遅れて、時点 t2で、歪成分のアナログ値が出力される。
[0219] また、更新する歪成分データのアドレス力 図 26 (E)に示すように、時点 ti lで確 定され、行アドレスデコーダ 163から、図 26 (F)に示すように、 i番目の行の書込選択 線 SWiに、選択信号が与えられる。また、図 26 (G)に示すように、行データバッファ 1 66に、更新する歪成分データが出力される。
[0220] 図 26 (B)〖こ示したように、時点 tlで i番目の行に並ぶ記憶素子 161からのデータの 読み出しが完了した後の、時点 tl2で、図 26 (H)に示すように、書き込み信号 Writeがクロックドインバータ 165に送られる。これ〖こより、図 26 (1)に示すよう〖こ、 i番 目の行に並ぶ記憶素子 161に、新たな歪成分データが書き込まれる。このように、メ モリマトリクス 51からは、 1クロック以内のほぼリアルタイムで歪成分を出力させること ができる。また、このメモリマトリクス 51では、スィッチ素子 162をアクティブにしてデー タの読み出しを終了したら、直ちに、記憶素子 161へのデータの書き込みを行うこと ができる。これにより、動作中に、サンプリングデータ単位で、歪成分データの書き換 えを行うことができる。このように、動作中に歪成分データの変換テーブルを書き換え ることができ、且つ、サンプリングデータ単位で歪成分データの変換テーブルを書き 換えるため、書き換え時の特性のずれを最小に抑えることができ、温度変化、経時変 化等の連続的変化に対して対応でき、動作を止めることなぐ混変調の抑制に最適 な特性を維持することができる。 [0221] 次に、メモリマトリクス 51の他の具体構成について説明する。図 27は、メモリマトリク ス 51の第 2の例を示すものである。
[0222] 図 27において、同一行に並ぶ記憶素子 171は、それぞれ、対応する行の書込選 択線 SWL— 1、 SWL— 2、 · ··、 SWL— mに接続される。また、同一行に並ぶ記憶素 子 171は、それぞれ、読出選択線 SRL1、 SRL2、 · ··、 SRLmに接続される。
[0223] 同一列に並ぶ記憶素子 171は、それぞれ、対応する列のデータ書込線 WL1及び
_WL— 1、 WL— 2及び _WL— 2、…に接続される。また、同一列に並ぶ記憶素子
171は、それぞれ、対応する列のデータ読出線 RL— 1及び— RL— 1、 RL— 2及び 一 RL— 2、…に接続される。
[0224] 記憶素子 171は、図 28に示すように、 MOSトランジスタ Q11〜Q14からなるフリツ プフロップと、書き込み側アクセストランジスタ Q15及び Q16と、読み出し側アクセスト ランジスタ Q 17及び Q 18と力も構成される。
[0225] MOSトランジスタ Q11〜Q14からなるフリップフロップは、 MOSトランジスタ Q15及 び Q16からなるアクセストランジスタを介して、データ書込線 WLj及び _WL _jに接 続されている。また、 MOSトランジスタ Q11〜Q14からなるフリップフロップは、 MOS トランジスタ Q17及び Q18からなるアクセストランジスタを介して、データ読出書 RLj 及び— RL Jに接続されている。
[0226] MOSトランジスタ Q15及び Q16のゲートは、書込選択線 SWLiに接続されている。
また、 MOSトランジスタ Q17及び Q18のゲートは、読出選択線 SRLiに接続されてい る。
[0227] このような記憶素子では、書込選択線 SWLiを Hレベルにすると、 MOSトランジスタ Q 15及び Q 16がオンとなり、データ書込線 WL及び _WLから送られてきたデータが MOSトランジスタ Q 15及び Q 16を介して MOSトランジスタ Q 11〜Q 14からなるフリツ プフロップに書き込まれる。
[0228] また、読出選択線 SRLiを Hレベルにすると、 MOSトランジスタ Q17及び Q18がォ ンとなり、 MOSトランジスタ Q11〜Q14の記憶データは、 MOSトランジスタ Q17及び Q18を介して、データ読出線 RLj及び一 RLjに読み出される。
[0229] 図 27において、行アドレスデコーダ 163から、インバータ 164 1、 165 2、…及 びクロックドインバータ 165— 1 165—2、…をそれぞれ介して、書込選択線 SWL1 SWL2 · ·· SWL— mが導出される。クロックドインバータ 165— 1
165—2、…には、書き込み信号 (Write)が与えられる。
[0230] 行データバッファ 166からデータ書込線 WL1 WL2 · ·· WLnが導出されると共 に、インバータ 167— 1 167—2 · ·· 167— nを介して、データ書込線一 WL1 ― WL2 · ·· _WLnが導出される。
[0231] 読出選択線 SRL1 SRL2 · ·· SRLmは、レベルコンパレータ 52から導出される。
[0232] データ読出線 RL1 RL2 · ·· RLn及び一 RL1 RL2 RLnには、プリチ ヤージ回路 173が設けられる。また、データ読出線 RL1 RL2 · ·· RLn及び一 RL1 RL2 RLnの出力側には、センスアンプ 172が設けられる。データ読出線 RL1 RL2 · ·· RLnは、遅延調整回路 54を介して、 DZAコンバータ 53に導かれ る。
[0233] 読み出し時には、プリチャージ回路 173により、データ読出線 RL1 RL2 · ·· RL n及び一 RL1 RL2 RLnがプリチャージされる。レベルコンパレータ 52か らの出力に基づいて、読出選択線 SRL1 SRL2 · ·· SRLmのうちの 1つに、 Hレべ ルの読出選択信号が送られる。この読出選択信号により、選択された行の記憶素子 171から、行単位でデータの読み出しが行われる。このデータは、データ読出線 RL — 1及び— RL1 RL— 2及び— RL2 · ·· RL— n及び— RLnに送られ、データ読出 線 RL— 1 RL— 2 · ·· RL— nから、遅延調整回路 54を介して、 DZAコンバータ 5 3に送られる。 DZAコンバータ 53で、このデータがアナログ信号に変換されて出力さ れる。
[0234] 書き込み時には、行アドレスデコーダ 163に入力された行アドレスにより、メモリマト リクス 51の行が選択される。選択された行に基づいて、書込選択線 SWL1 SWL2 · ·· SWLmのうちの 1つに、行アドレスデコーダ 163から Hレベルの書込選択信号が 送られる。そして、行データバッファ 166からのデータがデータ書込線 WL1及び _W Ll WL2及び _WL2、…を介して、所望の行の記憶素子 161に送られ、その行に 並ぶ記憶素子 161にデータが書き込まれる。
[0235] 図 29は、このようなメモリマトリクス 51の各部の動作を示すタイミングチャートである 。図 29 (B)に示すように、時点 tOで、プリチャージ回路 173で、データ読出線 RL1及 び一 RL1、 RL2及び一 RL2、…がプリチャージされる。
[0236] レベルコンパレータ 52から、図 29 (A)〖こ示すように、時点 tlのタイミングで、 i番目 の行を選択する信号が出力されると、この信号は、読出選択線 SRLiを介して、潘目 の行に並ぶスィッチ素子 162に送られる。これにより、 i番目の行に並ぶ記憶素子 17 1からは、図 29 (C)に示すように、歪成分データの列データが出力される。この歪成 分データの列データは、データ読出線 RL1及び一 RL1、 RL2及び一 RL2、…を介 して出力され、遅延調整回路 54を介して、 DZAコンバータ 53に送られる。 DZAコ ンバータ 53からからは、図 29 (D)に示すように、遅延調整回路 54による遅延時間 T dだけ遅れて、時点 t2で DZAコンバータ 53に入力され、図 29 (E)に示すように、 D ZAコンバータ 53から、歪成分のアナログ値が出力される。
[0237] また、更新する歪成分データのアドレス力 図 29 (F)に示すように、時点 tilで確定 され、行アドレスデコーダ 163から、図 29 (G)に示すように、 i番目の行の書込選択線 SWiに、選択信号が与えられる。また、図 29 (H)に示すように、行データバッファ 16 6に、更新する歪成分データが出力される。
[0238] 図 29 (B)に示したように、読み出しが完了した後の、時点 tl2で、図 29 (1)に示すよ うに、書き込み信号 Writeがクロックドインバータ 165に送られる。これにより、図 29 (J )に示すように、 i番目の行に並ぶ記憶素子 161に、新たな歪成分データが書き込ま れる。このように、メモリマトリクス 51からは、 1クロック以内のほぼリアルタイムで歪成 分が出力される。また、このメモリマトリクス 51では、データの読み出しを終了したら、 直ちに、記憶素子 161へのデータの書き込みを行うことができる。これにより、動作中 に、サンプリングデータ単位で、歪成分データの書き換えを行うことができる。
[0239] 次に、 DZAコンバータ 53の具体例について説明する。 DZ Aコンバータ 53としては 、フラッシュ型の D/Aコンバータが用いられる。
[0240] 図 30は、このような DZ Aコンバータ 53の一例である。この DZAコンバータ 53は、 R— 2Rラダーの構成のフラッシュ型の DZAコンバータである。
[0241] 図 30において、基準電圧 Vrefと接地間に、抵抗値が Rの抵抗 181— 1、 181—2、 181—3、…と、抵抗値が 2Rの抵抗 182が直列に接続される。抵抗 181— 1、 181— 2、 181—3、…及び抵抗値が 2Rの抵抗 182の各接続点に、抵抗値が 2Rの抵抗 18
3— 1、 183—2、 183—3、…の一端に接続される。抵抗 183— 1、 183—2、 183—
3、…の他端力 Sスィッチ回路 184一 1、 184一 2、 184一 3、…に接続される。
[0242] スィッチ回路 184— 1、 184—2、 184—3、…の一方の接点が演算増幅器 185の 反転入力端子に接続される。スィッチ回路 184— 1、 184—2、 184—3、…の他方の 接点が演算増幅器 185の非反転入力端子に接続される。スィッチ回路 184— 1、 18
4— 2、 184—3、…は、それぞれ、入力ディジタルデータの各ビットにより切り替えら れる。
[0243] 演算増幅器 185の非反転入力端子が接地される。演算増幅器 185の出力端子と 反転入力端子との間に、抵抗 186、スィッチ回路 187が接続される。
[0244] このような構成の D/Aコンバータでは、抵抗値が Rの抵抗 181— 1、 181—2、 18 1一 3、…と、抵抗値力 の抵抗 182、抵抗 183一 1、 183一 2、 183一 3、…とにより 、 R— 2Rラダー力構成される。そして、スィッチ回路 184— 1、 184—2、 184—3、… を、それぞれ、入力ディジタルデータの各ビットにより切り替えることで、演算増幅器 1 85の出力からは、入力ディジタルデータに対応するアナログ値の電圧を得ることがで きる。
[0245] 次に、遅延調整回路 54の具体例について説明する。図 31は、遅延調整回路 54の 一例を示すものである。図 31に示すように、遅延調整回路 54は、クロックドインバー タ 191、 192と、 nクロックの間データを保持する記憶素子 193, 194と、必要な遅延 時間後データを D/Aコンバータ 53に出力するクロックドインバータ 195、 196と力ら なる。この実施形態では、 2相で最大 2サンプリングクロックの遅延を実現できる。
[0246] メモリマトリクス 51から読み出されたデータは、データ読出線 RL1、 RL2、 · ··、 RLn を通して、クロックドインバータ 191及び 192に送られる。なお、ここでは 2相であるの で 2つのクロックドインバータ 191及び 192が設けられている力 n相の場合は n個の クロックドインバータが設けられる。
[0247] クロックドインバータ 191及び 192に印加されるサンプリングクロック CK1、 CK2は 交互に加えられるので、 2相のデータとして記憶素子 193及び 194にデータが交互 に蓄えられる。なお、 n相の場合は順次、 n個のメモリにデータが蓄えられる。それぞ れの記憶素子 193及び 194は、次のデータが来るまで、 2クロック (nクロック)の期間 データが保持されるので、この間に、クロック CK3、 CK4により、任意の遅延時間を 待って、出力のクロックドインバータ 195及び 196を開くことにより、必要な遅延時間 を持つデータを DZAコンバータ 53に出力することができる。
[0248] 前述したように、精度の高い歪み補正を行うためには、ディジタル歪発生器 4によつ て生じる遅延時間と RFルート 2によって生じる遅延時間との差 tdを短縮することが重 要である。このように、遅延調整回路 54を設けると、ディジタル歪発生器 4によって生 じる遅延時間と、 RFルート 2によって生じる遅延時間との差 Tdが短縮するように、調 整することができる。
[0249] 第 2実施形態. 図 32は、本発明の第 2実施形態のプリディストーション 'ディジタル
'リニアライザ 101の構成を示すものである。上述の第 1実施形態では、入力信号を 同相信号成分と直交信号成分とに分割して、プリディストーション処理を行って!/、た のに対して、この実施形態では、振幅成分と位相成分とに分けてプリディストーション 処理を行っている。
[0250] 図 32において、 RFルート 102は、分岐回路 112、帯域濾波器 113、分岐回路 114 とにより構成される。入力端子 111からの入力信号は、分岐回路 112で 2つの経路の 信号に分岐される。分岐回路 112で分岐された主信号は、帯域濾波器 113を介して 、分岐回路 114に供給される。分岐回路 114で、この入力信号が 2つの経路の信号 に分岐される。
[0251] 位相及び振幅調整器 103は、位相変調器 116、振幅変調器 117により構成される 。分岐回路 114で分岐された主信号は、位相変調器 116、振幅変調器 117を介して 、高周波増幅器 124に送られる。
[0252] ディジタル歪発生器 104は、直線検波回路 118、ディジタル歪発生回路 119a、 11 9b、クロック発生回路 120、遅延調整回路 121、低域濾波器 122a、 122b,バイアス 回路 123a、 123bにより構成される。
[0253] 分岐回路 112で分岐された信号は、直線検波回路 118に供給される。直線検波回 路 118は、直線検波又は自乗検波により、入力信号の包絡線を検出する。直線検波 回路 118で得られた包絡線の検出値は、ディジタル歪発生回路 119a及び 119bに 供給される。
[0254] ディジタル歪発生回路 119aには、振幅歪みデータについてのルックアップテープ ルが設けられて 、る。直線検波回路 118で検出された包絡線の検出値がディジタル 歪発生回路 119aに供給されると、この包絡線の検出値に応じて、ディジタル歪発生 回路 119aからは、振幅歪みデータが出力される。
[0255] また、ディジタル歪発生回路 119bには、位相歪みデータについてのルックアップテ 一ブルが設けられて ヽる。直線検波回路 118で検出された包絡線の検出値がディジ タル歪発生回路 119bに供給されると、この包絡線の検出値に応じて、ディジタル歪 発生回路 119bからは、位相歪みデータが出力される。
[0256] ディジタル歪発生回路 119aの出力が低域濾波器 122aを介して振幅変調器 117 に供給される。ディジタル歪発生回路 119bの出力が低域濾波器 122bを介して位相 変調器 116に供給される。
[0257] なお、低域濾波器 122a及び 122bは、折り返し歪みを除去するためのナイキストフ ィルタであり、前述の RFルート 102の帯域濾波器 113は、入力帯域を確保すると共 に、この低域濾波器 122a及び 122bに相当する遅延を与えるものである。
[0258] クロック発生回路 120で発生されたクロックは、ディジタル歪発生回路 119a、 119b に供給される。
[0259] 位相変調器 116で、高周波増幅器 124の位相歪みをキャンセルするような位相歪 みが付加される。また、振幅変調器 117で、高周波増幅器 124の振幅歪みをキャン セルするような振幅歪みが付加される。
[0260] 位相変調器 116及び振幅変調器 117を介された入力信号が高周波増幅器 124に 供給される。高周波増幅器 124は、入力信号を電力増幅するものであり、高周波増 幅器 124としては、例えば、進行波管増幅器 (TWTA)やトランジスタ増幅器が用い られる。高周波増幅器 124で、入力信号が電力増幅される。
[0261] 高周波増幅器 124は非線形歪み特性を有している力 上述のように、位相変調器 116及び振幅変調器 117で、この位相歪み及び振幅歪みをキャンセルするような位 相歪み及び振幅歪みが入力信号に対して与えられる。これにより、入力信号に対し てリニア特性の出力信号を得ることができる。 [0262] 自動補正回路 105は、分岐回路 127、乗算器 128a、 128b,遅延回路 129、 90度 ノヽイブリツド 130、直線検波回路 131、 AZDコンバータ 132a、 132b, 132c,演算 回路 133、制御回路 134により構成される。自動補正回路 105は、入力信号の包絡 線の瞬時値を検出し、プリディストーション 'ディジタル'リニアライザ 101と高周波増 幅器 124との合成特性を求め、予め決められていた非線形特性力ものずれを検出し 、歪み発生回路のデータを書き換えて補正するものである。
[0263] 本発明の第 2実施形態においても、ディジタル歪発生回路 119a及び 119bとして、 図 11に示したように、記憶素子が二次元配列されたメモリマトリクス 51と、信号レベル と複数基準電圧との比較結果に基づいて、メモリマトリクス 51の行の 1つを選択する 行選択信号を発生するレベルコンパレータ 52と、メモリマトリクス 51から読み出された 偶数次多項式による歪成分データをアナログ信号に変換する DZAコンバータ 53と を有するようにしたものが用いられる。これにより、ディジタル歪発生器 104によって生 じる遅延時間を少なくし、ディジタル歪発生器 104によって生じる遅延時間と RFルー ト 102によって生じる遅延時間との差 tdを小さくして、必要な帯域を確保し、特性を改 善するようにしている。ディジタル歪発生回路 119a及び 119bの詳細につては、前述 の第 1実施形態と基本的に同一であり、その説明を省略する。
[0264] 本発明は、上述した実施形態に限定されるものではなぐ本発明の要旨を逸脱しな V、範囲内で様々な変形や応用が可能である。
産業上の利用可能性
[0265] 本発明は、衛星通信のトランスボンダや地上局の高周波増幅回路として使用できる 他、携帯電話等、各種の高周波増幅回路に使用可能である。

Claims

請求の範囲
[1] 入力高周波信号が伝送される RFルートと、
前記入力高周波信号の入力信号レベルに応じて、高周波増幅器の非線形歪をキ ヤンセルするための歪成分を発生する歪発生手段と、
前記歪発生手段からの歪成分により前記高周波入力信号に対して前記高周波増 幅器の非線形振幅及び位相歪をキャンセルする変調手段と
力もなるようにしたプリディストーション方式の歪補償回路において、
前記歪発生手段は、入力信号レベルを複数の基準電圧と比較し、この比較結果に 基づいて前記メモリマトリクスのうちの何れか 1つの行を選択する行選択信号を発生 するレベルコンパレータと、
記憶素子が二次元配列され、入力信号レベルに対応する歪成分データが各行毎 に記憶され、前記レベルコンパレータから行選択信号が供給されると、前記行選択 信号により選択された行の前記記憶素子から行単位に一括で前記入力信号レベル に相当する歪成分データが読み出されるメモリマトリクスと、
前記行選択信号により前記メモリマトリクスカゝら読み出された歪成分データをアナ口 グ信号に変換する DZA変換手段と
力 なることを特徴とする歪補償回路。
[2] 前記歪発生手段は、入力信号の入力信号レベルを検出する検波手段と、前記検 波手段で検出された入力信号レベルに基づいて、同相成分についての偶数次多項 式による歪成分を発生する第 1のディジタル歪発生手段と、前記検波手段で検出さ れた入力信号レベルに基づ!/、て、直交成分つ!/、ての偶数次多項式による歪成分を 発生する第 2のディジタル歪発生手段とを含み、
前記変調手段は、入力信号を同相信号成分と直交信号成分とに分岐する分岐手 段と、前記入力信号の同相信号成分と、前記第 1のディジタル歪発生手段からの同 相成分についての偶数次の多項式による歪成分とを乗算する第 1の振幅変調手段と 、前記入力信号の直交信号成分と、前記第 2のディジタル歪発生手段からの直交成 分につ 、ての偶数次の多項式による歪成分とを乗算する第 2の振幅変調手段と、前 記第 1の変調手段の出力と前記第 2の変調手段の出力とを加算する合成する同相合 成手段とを含む
ことを特徴とする請求項 1に記載の歪補償回路。
[3] 前記歪発生手段は、入力信号の入力信号レベルを検出する検波手段と、前記検 波手段で検出された入力信号レベルに基づいて、位相歪成分を発生する第 3のディ ジタル歪発生手段と、前記検波手段で検出された入力信号レベルに基づいて、振幅 歪成分を発生する第 4のディジタル歪発生手段とを含み、
前記変調手段は、前記入力信号と前記第 3のディジタル歪発生手段からの位相歪 成分とを変調する位相変調手段と、前記入力信号と前記第 4のディジタル歪発生手 段からの振幅歪成分とを変調する振幅変調手段とを含む
ことを特徴とする請求項 1に記載の歪補償回路。
[4] 前記歪発生手段は、更に、前記メモリマトリクス力 読み出された歪成分データを遅 延時間を調整して前記 AZD変換手段に出力する遅延調整手段を含むことを特徴と する請求項 1乃至 3のいずれかに記載の歪補償回路。
[5] 前記 RFルートは、入力信号を帯域制限する帯域濾波器を含み、前記帯域濾波器 は、前記 RFルートの遅延量と、前記歪発生手段で生じる遅延量とを合わせるための 遅延手段とすることを特徴とする請求項 2又は 3のいずれかに記載の歪補償回路。
[6] 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベル rに対して量 子化ステップ幅 が一定となるように設定することを特徴とする請求項 1乃至 3のい ずれかに記載の歪補償回路。
[7] 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベル rに対して量 子化ステップ幅 と入力信号レベル rとの積が一定となるように設定したことを特徴と する請求項 1乃至 3のいずれかに記載の歪補償回路。
[8] 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベル rに対して量 子化ステップ幅 と入力信号レベル rとの比が一定となるように設定したことを特徴と する請求項 1乃至 3のいずれかに記載の歪補償回路。
[9] 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベル rに対して量 子化ステップ幅 と入力信号レベル rの 2乗との積が一定となるように設定したことを 特徴とする請求項 1乃至 3のいずれかに記載の歪補償回路。
[10] 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベル rに対して量 子ィ匕ステップ幅 が一定となる設定と、量子ィ匕ステップ幅△!:と入力信号レベル rとの 積が一定となる設定と、量子化ステップ幅 と入力信号レベル rとの比が一定となる 設定と、量子化ステップ幅 と入力信号レベル rの 2乗との積が一定となる設定とを、 入力信号レベルに応じて組み合わせるようにしたことを特徴とする請求項 1乃至 3の いずれかに記載の歪補償回路。
[11] 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所定値よ り大き 、領域では、量子化ステップ幅 と入力信号レベル rとの比が一定となるよう に設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅 と入 力信号レベルと rの積が一定となるように設定することを特徴とする請求項 1乃至 3の いずれかに記載の歪補償回路。
[12] 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所定値よ り大き 、領域では、量子化ステップ幅 と入力信号レベル rとの比が一定となるよう に設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅 と入 力信号レベル rの二乗との積が一定となるように設定することを特徴とする請求項 1乃 至 3の 、ずれかに記載の歪補償回路。
[13] 前記レベルコンパレータにおける複数の基準電圧は、前記入力信号レベルが前記 高周波増幅器の飽和点を越えな 、範囲の電圧と、前記高周波増幅器の飽和点を越 える範囲の電圧とに分割され、
前記メモリマトリクスにおける各行は、前記入力信号レベルが前記高周波増幅器の 飽和点を越えな!/、範囲の領域と、前記高周波増幅器の飽和点を越える範囲の領域 とに分割され、前記入力信号レベルが前記高周波増幅器の飽和点を越えな 、範囲 の領域には、前記入力信号レベルに対応する歪成分データが前記メモリマトリクスの 各行毎に記憶され、前記入力信号レベルが前記高周波増幅器の飽和点を越える範 囲の領域には、出力信号レベルを一定にするリミッタデータが前記メモリマトリクスの 各行毎に記憶される
ことを特徴とする請求項 1に記載の歪補償回路。
[14] 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルが飽和点よ り大き 、領域では、量子化ステップ幅 と入力信号レベル rとの比が一定となるよう に設定することを特徴とする請求項 13に記載の歪補償回路。
[15] 更に、前記高周波増幅器の出力信号に基づいて、前記歪成分データを更新する 自動補正手段を有し、
前記自動補正手段は、
入力信号レベルを検出する検波手段と、
前記入力信号を同相信号成分と直交信号成分とに分割する直交分割手段と、 前記高周波増幅器の出力信号と前記入力信号の同相成分とを乗算する第 1の乗 算手段と、
前記高周波増幅器の出力信号と前記入力信号の直交成分とを乗算する第 2の乗 算手段と、
前記検波手段の出力信号と前記第 1及び第 2の乗算手段の出力信号とを用いて、 前記歪発生手段及び前記高周波増幅器からなる信号経路の総合伝達特性を求め、 求められた総合伝達特性と予め設定された伝達特性を比較して補正値を算出する 演算手段と、
前記演算手段で求められた補正値に基づ 、て、前記メモリマトリクスの各行の歪成 分データを更新する制御手段と
力 なることを特徴とする請求項 1乃至 3のいずれかに記載の歪補償回路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2779459C1 (ru) * 2022-03-02 2022-09-07 ЭлДжи ЭЛЕКТРОНИКС ИНК. Способ и устройство для передачи/приема сигнала в беспроводной системе связи
WO2023014317A1 (en) * 2021-08-06 2023-02-09 Elektra Elektroni̇k Sanayi̇ Ve Ti̇caret Anoni̇m Şi̇rketi̇ A high-speed and high-accuracy calculation method in inverter and power converter applications and a device operating according to said method

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5205182B2 (ja) * 2008-09-09 2013-06-05 株式会社日立国際電気 歪補償増幅装置
JP6641121B2 (ja) * 2015-08-25 2020-02-05 日本放送協会 デジタル信号の送信装置
JP2022112245A (ja) 2021-01-21 2022-08-02 住友電気工業株式会社 コントローラ、歪補償装置、通信機、及び歪補償のために入力信号を調整する方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63263828A (ja) * 1987-04-21 1988-10-31 Mitsubishi Electric Corp 半導体集積回路
JP2004200767A (ja) * 2002-12-16 2004-07-15 Sony Ericsson Mobilecommunications Japan Inc 歪み補償装置及び方法、無線通信装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2746130B2 (ja) * 1994-07-25 1998-04-28 日本電気株式会社 非線形特性発生回路
CN101453218B (zh) * 2002-12-04 2011-07-27 Nxp股份有限公司 快闪型模数转换器及将输入电压vin转换为数字输出的方法
CN2631124Y (zh) * 2003-01-20 2004-08-04 北京依斯康光电技术有限责任公司 宽动态范围预失真电路
JP4505238B2 (ja) * 2004-02-25 2010-07-21 株式会社日立国際電気 歪補償回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63263828A (ja) * 1987-04-21 1988-10-31 Mitsubishi Electric Corp 半導体集積回路
JP2004200767A (ja) * 2002-12-16 2004-07-15 Sony Ericsson Mobilecommunications Japan Inc 歪み補償装置及び方法、無線通信装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KUSUNOKI S. ET AL.: "Keitai Denwa ni Tekiyo shieru Pre-Distortion Koshuha Denryoku Zofukuki no Kaihatsu (Power Amplifier Module with Digital Adaptive Predistortion for Cellular Phone)", IEICE TECHNICAL REPORT. ED, ELECTRONIC DEVICE, vol. 102, no. 556, 9 January 2003 (2003-01-09), pages 65 - 72, XP003017935 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023014317A1 (en) * 2021-08-06 2023-02-09 Elektra Elektroni̇k Sanayi̇ Ve Ti̇caret Anoni̇m Şi̇rketi̇ A high-speed and high-accuracy calculation method in inverter and power converter applications and a device operating according to said method
RU2779459C1 (ru) * 2022-03-02 2022-09-07 ЭлДжи ЭЛЕКТРОНИКС ИНК. Способ и устройство для передачи/приема сигнала в беспроводной системе связи

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