JP5141938B2 - 歪補償回路 - Google Patents

Description

本発明は、高周波の電力増幅器で発生する非線形歪みを補償するのに用いて好適な歪補償回路に関する。

高周波電力増幅回路では、通常、動作点を付加効率の高い飽和点付近に設定するため、非線形歪みが多く発生する。このような非線形歪みにより、３次、５次等の混変調が生じ、このような混変調により、帯域内のＣ／Ｎ比(Carrier to Noise ratio)の劣化が生じ、ＢＥＲ(Bit Error Rate)が低下するという問題が生じる。また、帯域制限された入力信号が３次、５次混変調のために帯域外に信号が広がり、隣接チャンネルに干渉を与えるという問題がある。また、ＡＭ−ＰＭ変換による位相雑音のため、位相変調信号のＢＥＲが劣化するという問題がある。

これらの問題点を解決するために、例えば非特許文献１に示されるように、プリディストーション方式の歪補償回路が提案されている。

つまり、高周波増幅回路の非線形歪みについては、非線形特性が振幅歪みとなって現れるＡＭ−ＡＭ特性と、非線形特性が位相歪みとなって現れるＡＭ−ＰＭ特性とがある。このような非線形歪みが生じるような場合には、これと逆特性の歪みを、高周波増幅回路の前段で予め加えれば良いことになる。

図３３に示す従来のプリディストーション方式の歪補償回路では、ＡＭ−ＡＭ特性の振幅歪みを除去するための回路系と、ＡＭ−ＰＭ特性の位相歪みを除去するための回路系とを用意して、非線形歪みをキャンセルするようにしている。

図３３において、入力端子４００からの入力信号は、入力信号検出回路４０１に供給されると共に、遅延回路４０２に供給される。遅延回路４０２の出力信号は、位相変調回路４０３、振幅変調回路４０４を介して、高周波増幅回路４１０に供給される。

また、入力信号検出回路４０１からの包絡線出力信号がＡ／Ｄコンバータ４０５でディジタル化され、ルックアップテーブル４０６ａ及び４０６ｂに供給される。

ルックアップテーブル４０６ａには、ＡＭ−ＰＭ特性に基づいて、位相歪みをキャンセルするための位相歪成分データが記憶されている。ルックアップテーブル４０６ｂには、高周波増幅回路１１０のＡＭ−ＡＭ特性に基づいて、振幅歪みをキャンセルするための振幅歪成分データが記憶されている。

ルックアップテーブル４０６ａから読み出された位相歪みデータは、Ｄ／Ａコンバータ４０７ａでアナログ値に変換され、位相変調回路４０３に供給される。位相変調回路４０３で、高周波増幅回路４１０のＡＭ−ＰＭ特性をキャンセルするように、入力信号の位相が変調される。

ルックアップテーブル４０６ｂから読み出された振幅歪みデータは、Ｄ／Ａコンバータ４０７ｂでアナログ値に変換され、振幅変調回路４０４に供給される。振幅変調回路４０４で、高周波増幅回路４１０のＡＭ−ＡＭ特性をキャンセルするように、入力信号の振幅が変調される。

また、高周波増幅回路４１０の出力信号は、出力端子４１２から出力されると共に、出力信号検出回路４１１に供給される。出力信号検出回路４１１の出力信号がコンパレータ４０８に供給される。コンパレータ４０８で、入力信号の検出値と出力信号の検出値とが比較される。このコンパレータ４０８の比較出力に基づいて、ルックアップテーブル４０６ｂが更新される。
S. Kusunoki "Power-Amplifier Module With Digital Adaptive Predistortion for Cellular Phones" IEEE Transaction on Microwave Theory and Techniques, Vol. 50, No. 12, December 2002

上述の従来のプリディストーション方式の歪補償回路では、ルックアップテーブル４０６ａ及び４０６ｂに、位相歪成分データ及び振幅歪成分データを蓄積し、入力信号検出回路４０１の出力信号をＡ／Ｄコンバータ４０５でバイナリ化してルックアップテーブル４０６ａ及び４０６ｂに送り、ルックアップテーブル４０６ａ及び４０６ｂの出力を、Ｄ／Ａコンバータ４０７ａ及び４０７ｂでアナログ値に変換して、位相変調回路４０３及び振幅変調回路４０４に与えるようにしている。

このように、入力信号検出回路４０１からの出力信号をＡ／Ｄコンバータ４０５でバイナリ化してルックアップテーブル４０６ａ及び４０６ｂに送り、ルックアップテーブル４０６ａ及び４０６ｂの出力を、Ｄ／Ａコンバータ４０７ａ及び４０７ｂでアナログ値に変換する構成では、ディジタル回路の内部クロックに同期して処理を行うため、Ａ／Ｄコンバータ４０５からＤ／Ａコンバータ４０７ａ及び４０７ｂの間に、数クロックの遅れが生じる。このため、ＲＦ信号ルートとディジタル歪発生回路との間の遅延差が大きくなり、特性が悪化する。

そこで、このような構成では、ＲＦ信号ルートとディジタル歪発生回路の遅延を一致させるために、ＲＦ信号ルート中に、遅延回路４０２を挿入している。遅延回路４０２としては、数クロック分の遅延量が必要なことから、ＳＡＷ(Surface Acoustic Wave)デバイスや長い遅延線路を付加するようにしている。

ところが、ＳＡＷデバイスの場合は上限周波数に限度があり、約２ＧＨｚが限度である。また、比帯域も約５％位が限度である。従って、上述の従来のプリディストーション回路では、マイクロ波以上で広帯域の使用には問題がある。また、遅延線路の場合、線路長が長くなり、大型化し、重量が大きくなるという問題が生じる。

また、ディジタル歪発生回路のサンプリングクロック周波数は、少なくとも信号帯域幅の４倍程度に設定され、広帯域を確保するためには、クロック周波数を上げる必要がある。ところが、上述の従来のプリディストーション回路では、クロック周波数を上げると、遅延回路４０２の動作に問題が生じる。このため、十分な帯域幅を有する回路を確保することが難しい。通常、衛星通信などでは３６ＭＨｚから１００ＭＨｚ程度の帯域幅が要求されるため１４４Ｍｓｐｓから４００Ｍｓｐｓ程度のスピードが要求されることになる。

また、従来では、Ａ／Ｄコンバータ４０５で検出信号を等間隔の電圧幅で量子化している。このため、補償回路のダイナミックレンジを大きくし、且つ全レンジにわたって一定以上のＣ／Ｎ比を確保しようとすると、量子化ステップ電圧幅は、一番厳しい仕様を有する点で固定されることになる。このため飽和点付近、あるいはバックオフの大きな点においては、必要以上の低量子化雑音に抑えられることになり、またＡ／Ｄコンバータに対して、必要以上のビット数を要求することになる。

更に、このようなプリディストーション方式の歪補償回路では、ＲＦ信号ルートと歪発生回路との遅延差が性能を大きく左右する。従って、遅延回路４０２のような固定的な遅延回路では、ＲＦ信号ルートと歪発生回路との遅延差を除去することは難しく、ＲＦ信号ルートと歪発生回路との遅延差の調整が必要である。

更に、被補償高周波電力増幅器や歪補償回路そのものの温度変化や経時変化により、歪補償回路に要求される歪み特性が変化する。このため、温度変化や経時変化に対応して、歪成分データを書き換える必要がある。

上述の課題を鑑み、本発明の目的は、広帯域、超高周波での動作を可能としての歪補償回路を提供することにある。

また、本発明の目的は、小型、軽量且つ低コストを図ることができる歪補償回路を提供することにある。

また、本発明の目的は、広くダイナミックレンジを確保できる歪補償回路を提供することにある。

また、本発明の目的は、ＲＦ信号ルートと歪発生回路との遅延差を簡単に調整できる歪補償回路を提供することにある。

また、本発明の目的は、最適な伝達特性にシステムを自動的に補正することができる歪補償回路を提供することにある。

上述の問題を解決するために、本発明は、入力高周波信号が伝送されるＲＦルートと、前記入力高周波信号の入力信号レベルに応じて、高周波増幅器の非線形歪をキャンセルするための歪成分を発生する歪発生手段と、前記歪発生手段からの歪成分により前記高周波入力信号に対して前記高周波増幅器の非線形振幅及び位相歪をキャンセルする変調手段とからなるようにしたプリディストーション方式の歪補償回路において、前記歪発生手段は、入力信号の入力信号レベルを検出する検波手段と、前記検波手段で検出された入力信号レベルに基づいて、同相成分についての偶数次多項式による歪成分を発生する第１のディジタル発生手段と、前記検波手段で検出された入力信号レベルに基づいて、直交成分についての偶数次多項式による歪成分を発生する第２のディジタル発生手段とを含み、前記変調手段は、入力信号を同相信号成分と直交信号成分とに分岐する手段と、前記入力信号の同相信号成分と前記第１のディジタル発生手段からの同相成分についての偶数次の多項式による歪成分とを乗算する第１の振幅変調手段と、前記入力信号の直交信号成分と前記第２のディジタル発生手段からの同相成分についての偶数次の多項式による歪成分とを乗算する第２の振幅変調手段と、前記第１の変調手段の出力と前記第２の変調手段の出力とを合成する同相合成手段とを含むことを特徴とする歪補償回路。

好ましくは、前記第１及び第２のディジタル歪発生手段は、記憶素子が２次元配列され、入力信号レベルに対応する歪成分データが各行毎に記憶されているメモリマトリクスと、前記行選択信号により前記メモリマトリクスから読み出された歪成分データをアナログ信号に変換するＤ／Ａ変換手段とからなり、前記検波手段は、入力信号レベルを複数の基準電圧と比較し、この比較結果に基づいて前記メモリマトリクスのうちの何れか１つの行を選択する行選択信号を発生するレベルコンパレータであり、前記メモリマトリクスは、前記行選択信号により選択された行の前記記憶素子から行単位に一括で前記入力信号レベルに相当する歪成分データが読み出されることを特徴とする請求項１に記載の歪補償回路。

好ましくは、前記歪発生手段は、更に、前記メモリマトリクスから読み出された歪成分データを遅延時間を調整して前記Ｄ／Ａ変換手段に出力する遅延調整手段を含むことを特徴とする。

好ましくは、ＲＦルートの帯域濾波器を、ＲＦルートの遅延量と、歪発生手段で生じる遅延量とを合わせるための遅延手段とすることを特徴とする。

好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅が一定となるように設定するようにしたことを特徴とする。

好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入力信号レベルとの積が一定となるように設定したことを特徴とする。

好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入力信号レベルとの比が一定となるように設定したことを特徴とする。

好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入力信号レベルの２乗との積が一定となるように設定したことを特徴とする。

好ましくは、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅が一定となる設定と、量子化ステップ幅と入力信号レベルとの積が一定となる設定と、量子化ステップ幅と入力信号レベルとの比が一定となる設定と、量子化ステップ幅と入力信号レベルの２乗との積が一定となる設定とを、入力信号レベルに応じて組み合わせることを特徴とする。

好ましくは、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所定値より大きい領域では、量子化ステップ幅と入力信号レベルとの比が一定となるように設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅と入力信号レベルとの積が一定となるように設定することを特徴とする。

好ましくは、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所定値より大きい領域では、量子化ステップ幅と入力信号レベルとの比が一定となるように設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅と入力信号レベルの２乗との積が一定となるように設定することを特徴とする。

好ましくは、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが高周波増幅器の飽和点を越えない範囲の電圧と、高周波増幅器の飽和点を越える範囲の電圧とに分割され、メモリマトリクスにおける各行は、入力信号レベルが高周波増幅器の飽和点を越えない範囲の領域と、高周波増幅器の飽和点を越える範囲の領域とに分割され、入力信号レベルが高周波増幅器の飽和点を越えない範囲の領域には、入力信号レベルに対応する歪成分データがメモリマトリクスの各行毎に記憶され、入力信号レベルが高周波増幅器の飽和点を越える範囲の領域には、出力信号レベルを一定とするリミッタデータがメモリマトリクスの各行毎に記憶されることを特徴とする。
好ましくは、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが飽和点より大きい領域では、量子化ステップ幅△ｒと入力信号レベルｒとの比が一定となるように設定することを特徴とする。

更に、好ましくは、高周波増幅器の出力信号に基づいて、歪成分データを更新する自動補正手段を有し、自動補正手段は、入力信号レベルを検出する検波手段と、入力信号を同相信号成分と直交信号成分とに分割する直交分割手段と、高周波増幅器の出力信号と入力信号の同相成分とを乗算する第１の乗算手段と、高周波増幅器の出力信号と入力信号の直交成分とを乗算する第２の乗算手段と、検波手段の出力信号と第１及び第２の乗算手段の出力信号とを用いて、歪発生手段及び高周波増幅器からなる信号経路の総合伝達特性を求め、求められた総合伝達特性と予め設定された伝達特性とを比較して補正値を算出する演算手段と、演算手段で求められた補正値に基づいて、メモリマトリクスの各行の歪成分データを更新する制御手段とからなることを特徴とする。

本発明によれば、入力高周波信号が伝送されるＲＦルートと、入力高周波信号の入力信号レベルに応じて、高周波増幅器の非線形歪をキャンセルするための歪成分を発生する歪発生手段と、歪発生手段からの歪成分により高周波入力信号に対して高周波増幅器の非線形歪をキャンセルする変調手段とからなるようにしたプリディストーション方式の歪補償回路において、歪発生手段は、入力信号レベルを複数の基準電圧と比較し、この比較結果に基づいてメモリマトリクスのうちの何れか１つの行を選択する行選択信号を発生するレベルコンパレータと、記憶素子が二次元配列され、入力信号レベルに対応する歪成分データが各行毎に記憶され、レベルコンパレータから行選択信号が供給されると、行選択信号により選択された行の記憶素子から行単位に一括で入力信号レベルに相当する歪成分データが読み出されるメモリマトリクスと、行選択信号によりメモリマトリクスから読み出された歪成分データをアナログ信号に変換するＤ／Ａ変換手段とからなるようにしている。これにより、歪発生手段からは、１クロック以下のほぼリアルタイムで、波形変換を行い、歪成分を得ることができ、ディジタル歪発生器によって生じる遅延時間とＲＦルートによって生じる遅延時間との時間差の問題が改善できる。これにより、高速サンプリングにより、広帯域にわたって良好な特性を得ることができる。また、ほぼリアルタイムに波形変換を行うので、構成が簡単になり、小型、軽量、コストダウンを図ることができる。また、特別な遅延回路を必要としないので、クロック周波数を上げて、広帯域化を図ることができる。

また、本発明によれば、歪発生手段は、入力信号の入力信号レベルを検出する検波手段と、検波手段で検出された入力信号レベルに基づいて、同相成分についての偶数次多項式による歪成分を発生する第１のディジタル歪発生手段と、検波手段で検出された入力信号レベルに基づいて、直交成分ついての偶数次多項式による歪成分を発生する第２のディジタル歪発生手段とを含み、変調手段は、入力信号を同相信号成分と直交信号成分とに分岐する分岐手段と、入力信号の同相信号成分と、第１のディジタル歪発生手段からの同相成分についての偶数次の多項式による歪成分とを乗算する第１の振幅変調手段と、入力信号の直交信号成分と、第２のディジタル歪発生手段からの直交成分についての偶数次の多項式による歪成分とを乗算する第２の振幅変調手段と、第１の変調手段の出力と第２の変調手段の出力とを加算する合成する同相合成手段とを含むようにしている。これにより、入力信号を同相信号成分と直交信号成分とに分割して、高周波増幅器により生じる非線形歪みを改善することができる。

また、本発明によれば、歪発生手段は、入力信号の入力信号レベルを検出する検波手段と、検波手段で検出された入力信号レベルに基づいて、位相歪成分を発生する第３のディジタル歪発生手段と、検波手段で検出された入力信号レベルに基づいて、振幅歪成分を発生する第４のディジタル歪発生手段とを含み、変調手段は、入力信号と第３のディジタル歪発生手段からの位相歪成分とを変調する位相変調手段と、入力信号と第４のディジタル歪発生手段からの振幅歪成分とを変調する振幅変調手段とを含むようにしている。これにより、これにより、入力信号を位相成分と振幅成分とに分割して、高周波増幅器により生じる非線形歪みを改善することができる。

また、本発明によれば、歪発生手段は、更に、メモリマトリクスから読み出された歪成分データを遅延時間を調整してＡ／Ｄ変換手段に出力する遅延調整手段を含むようにしている。このように、遅延時間を微細に調整することにより、より効果的に、混変調の抑制が可能になる。

また、本発明によれば、ＲＦルートの帯域濾波器を、ＲＦルートの遅延量と、歪発生手段で生じる遅延量とを合わせるための遅延手段とするようにしている。このため、特別な遅延回路を設けることなく、ディジタル歪発生器によって生じる遅延時間とＲＦルートによって生じる遅延時間との時間差を調整することができる。

また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅が一定となるように設定するようにしている。また、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入力信号レベルとの積が一定となるように設定するようにしている。また、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入力信号レベルとの比が一定となるように設定するようにしている。また、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅と入力信号レベルの２乗との積が一定となるように設定するようにしている。

このように、基準電圧を最適化することで、量子化ステップ数を減らすことが可能になり、製造可能な論理回路数の範囲内で、且つ必要十分な量子化雑音比を確保しつつ、必要なダイナミックレンジを確保することができる。この結果、リミッタ機能を併せ持つことができ、通信衛星搭載用の増幅器等の多様な信号の増幅器に適用することができる。また、回路の素子数を減らすことができるので、比較的大きな素子を使用でき、高速なディジタル回路を構成することができる。

また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、量子化ステップ幅が一定となる設定と、量子化ステップ幅と入力信号レベルとの積が一定となる設定と、量子化ステップ幅と入力信号レベルとの比が一定となる設定と、量子化ステップ幅と入力信号レベルの２乗との積が一定となる設定とを、入力信号レベルに応じて組み合わせるようにしている。これにより、更に、基準電圧を最適化することができ、量子化ステップ数を減らすことが可能になる。

また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所定値より大きい領域では、量子化ステップ幅と入力信号レベルとの比が一定となるように設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅と入力信号レベルとの積が一定となるように設定するようにしている。これにより、更に、基準電圧を最適化することができ、量子化ステップ数を減らすことが可能になる。

また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所定値より大きい領域では、量子化ステップ幅と入力信号レベルとの比が一定となるように設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅と入力信号レベルの２乗との積が一定となるように設定するようにしている。これにより、更に、基準電圧を最適化することができ、量子化ステップ数を減らすことが可能になる。

また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが高周波増幅器の飽和点を越えない範囲の電圧と、高周波増幅器の飽和点を越える範囲の電圧とに分割され、メモリマトリクスにおける各行は、入力信号レベルが高周波増幅器の飽和点を越えない範囲の領域と高周波増幅器の飽和点を越える範囲の領域とに分割され、入力信号レベルが高周波増幅器の飽和点を越えない範囲の領域には、入力信号レベルに対応する歪成分データがメモリマトリクスの各行毎に記憶され、入力信号レベルが高周波増幅器の飽和点を越える範囲の領域には、出力信号レベルを一定にするリミッタデータがメモリマトリクスの各行毎に記憶されるようにしている。これにより、リミッタ機能を併せ持つことができ、通信衛星搭載用の増幅器等の多様な信号の増幅器に適用することができる。
また、本発明によれば、レベルコンパレータにおける複数の基準電圧は、入力信号レベルが飽和点より大きい領域では、量子化ステップ幅△ｒと入力信号レベルｒとの比が一定となるように設定するようにしている。これにより飽和点を超える広いリミッタ入力領域を併せ持っても、量子化ステップ数の急激な増大を抑えることができる。
また、本発明によれば、高周波増幅器の出力信号に基づいて、歪成分データを更新する自動補正手段を有し、自動補正手段は、入力信号レベルを検出する検波手段と、入力信号を同相信号成分と直交信号成分とに分割する直交分割手段と、高周波増幅器の出力信号と入力信号の同相成分とを乗算する第１の乗算手段と、高周波増幅器の出力信号と入力信号の直交成分とを乗算する第２の乗算手段と、検波手段の出力信号と第１及び第２の乗算手段の出力信号とを用いて、歪発生手段及び高周波増幅器からなる信号経路の総合伝達特性を求め、求められた総合伝達特性と予め設定された伝達特性とを比較して補正値を算出する演算手段と、演算手段で求められた補正値に基づいて、メモリマトリクスの各行の歪成分データを更新する制御手段とからなるようにしている。これにより、動作中に歪成分データの変換テーブルを書き換えることができ、且つ、サンプリングデータ単位で歪成分データの変換テーブルを書き換えるため、書き換え時の特性のずれを最小に抑えることができ、温度変化、経時変化なとの連続的変化に対して対応でき、動作を止めることなく、混変調の抑制に最適な特性を維持することができる。

第１実施形態．
以下、本発明の実施形態について図面を参照しながら説明する。図１は、本発明の第１実施形態のプリディストーション・ディジタル・リニアライザ１の構成を示すものである。

図１において、ＲＦルート２は、分岐回路１２、帯域濾波器１３、分岐回路１４とにより構成される。入力端子１１からの入力信号は、分岐回路１２で２つの経路の信号に分岐される。分岐回路１２で分岐された主信号は、帯域濾波器１３を介して、分岐回路１４に供給される。帯域濾波器１３は、入力信号の帯域を確保するものである。分岐回路１４で、この入力信号が２つの経路の信号に分岐される。

直交変調器３は、９０度ハイブリッド１５、振幅変調器１６ａ、１６ｂ、同相合成器１７により構成される。振幅変調器１６ａ、１６ｂは乗算器である。同相合成器１７は加算器である。分岐回路１４で分岐された主信号は、９０度ハイブリッド１５に供給される。９０度ハイブリッド１５により、入力信号は、入力信号と同相の同相信号成分と、入力信号と９０度の位相差を持つ直交信号成分とに分岐される。同相信号成分は振幅変調器１６ａに供給され、直交信号成分は振幅変調器１６ｂに供給される。

ディジタル歪発生器４は、直線検波回路１８、ディジタル歪発生回路１９ａ、１９ｂ、クロック発生回路２０、遅延調整回路２１、低域濾波器２２ａ、２２ｂ、バイアス回路２３ａ、２３ｂにより構成される。

分岐回路１２で分岐された信号は、直線検波回路１８に供給される。直線検波回路１８は、直線検波により、入力信号の包絡線レベルを検出する。なお、ここでは直線検波回路１８を設けているが、包絡線の自乗レベルを検出するようにしても良い。直線検波回路１８で得られた包絡線レベルの検出値は、ディジタル歪発生回路１９ａ及び１９ｂに供給される。

ディジタル歪発生回路１９ａ及び１９ｂには、後に詳述するように、入力信号の包絡線レベルを変数とし同相信号歪を与える偶数次多項式による歪成分データ及び入力信号の包絡線レベルを変数とし直交信号歪を与える偶数次多項式による歪成分データが蓄積されたルックアップテーブルがそれぞれ設けられている。直線検波回路１８で検出された入力信号の包絡線の検出値がディジタル歪発生回路１９ａ及び１９ｂに供給されると、この入力信号の包絡線の検出値に応じて、ディジタル歪発生回路１９ａ及び１９ｂからは、同相信号歪を与える偶数次多項式による歪成分データ及び直交信号歪を与える偶数次多項式による歪成分データがそれぞれ出力される。

なお、歪波形の直流成分は、バイアス回路２３ａ、２３ｂで発生させることができる。歪波形は、バイアス回路２３ａ、２３ｂからの直流成分とディジタル歪発生回路１９ａ、１９ｂからの信号とを組み合わせた波形となる。

ディジタル歪発生回路１９ａ及び１９ｂの出力が低域濾波器２２ａ及び２２ｂをそれぞれ介して、振幅変調器１６ａ及び１６ｂにそれぞれ供給される。また、バイアス回路２３ａ及び２３ｂの出力が振幅変調器１６ａ及び１６ｂにそれぞれ供給される。

なお、低域濾波器２２ａ及び２２ｂは、サンプリング信号のエリアシングを除去するためのナイキストフィルタである。また、前述のＲＦルート２の帯域濾波器１３は、入力帯域を確保すると共に、この低域濾波器２２ａ及び２２ｂとディジタル歪発生回路１９ａ、１９ｂで発生する遅延の和に相当する遅延を与えるものである。

クロック発生回路２０で発生されたクロックは、ディジタル歪発生回路１９ａ、１９ｂに供給される。

振幅変調器１６ａで、入力信号の同相信号成分と、同相信号歪を与える偶数次多項式による歪成分とが乗算される。また、振幅変調器１６ｂで、入力信号と９０度の位相差を持つ直交信号成分と、直交信号歪を与える偶数次多項式による歪成分とが乗算される。

振幅変調器１６ａ及び振幅変調器１６ｂの出力信号は、同相合成器１７に供給される。同相合成器１７で、振幅変調器１６ａの出力信号と振幅変調器１６ｂの出力信号とが加算される。これにより、入力信号に対して、同相信号成分と同相信号歪を与える偶数次多項式による歪成分との乗算値と、直交信号成分と直交信号歪を与える偶数次多項式による歪成分との乗算値との和が求められる。

同相合成器１７の出力信号が被補償回路である高周波増幅器２４に供給される。高周波増幅器２４は、入力信号を電力増幅するものであり、高周波増幅器２４としては、例えば、進行波管増幅器（ＴＷＴＡ：Traveling Wave Tube Amplifier）やトランジスタ増幅器が用いられる。

高周波増幅器２４は非線形歪み特性を有しているが、上述のように、入力信号に対して、同相信号成分と同相信号歪を与える偶数次多項式による歪成分との乗算値と、直交信号と直交信号歪を与える偶数次多項式による歪成分との乗算値とが加算される。これにより、非線形歪みをキャンセルするような歪成分が高周波増幅器２４の前段で入力信号に対して変調され、リニアな特性の出力信号を得ることができる。

即ち、入力端子１１に、図２（Ａ）に示すような波形の高周波入力信号が入力されると、この入力信号は、９０度ハイブリッド１５により、図３（Ａ）及び図３（Ｂ）に示すように、同相成分と、直交成分とに分岐される。また、この入力信号が直線検波回路１８に供給され、直線検波回路１８で、図２（Ｂ）に示すように、入力信号の包絡線レベルが検波される。この直線検波回路１８の出力信号がディジタル歪発生回路１９ａ及び１９ｂに送られる。ディジタル歪発生回路１９ａからは、図２（Ｂ）に示す入力信号の包絡線レベルの検出値に応じて、同相信号歪を与える偶数次多項式による歪成分が出力され、また、ディジタル歪発生回路１９ｂからは、図２（Ｂ）に示す入力信号の包絡線レベルの検出値に応じて、直交信号歪を与える偶数次多項式による歪成分が出力される。振幅乗算器１６ａで、ディジタル歪発生回路１９ａの出力信号と入力信号の同相成分とが乗算され、振幅乗算器１６ｂで、ディジタル歪発生回路１９ｂの出力信号と入力信号の直交成分とが乗算され、同相合成器１７でこれらが加算される。これにより、図２（Ｃ）に示すような波形の出力信号が得られる。これにより、高周波増幅器２４の非線形歪をキャンセルすることができる。

例えば、高周波増幅器２４のＡＭ−ＡＭ伝達特性は図４に示すようになっており、そのＡＭ−ＰＭ特性は図５に示すようになっている。この場合、ディジタル歪発生回路１９ａ及び１９ｂからは、図６で特性Ａ１及びＡ２で示すように、同相歪成分及び直交歪成分が出力される。振幅変調器１６ａ及び１６ｂからは、図７で特性Ｂ１及びＢ２で示すように、同相信号成分及び直交信号成分の変調出力が得られる。これらの和におより、プリディストーション・ディジタル・リニアライザ１からは、図８に示すように、高周波増幅器２４のＡＭ−ＡＭ伝達特性をキャンセルするようなＡＭ−ＡＭ特性が得られ、また、図９に示すように、高周波増幅器２４のＡＭ−ＰＭ伝達特性をキャンセルするようなＡＭ−ＰＭ特性が得られる。

自動補正回路５は、分岐回路２７、乗算器２８ａ、２８ｂ、遅延回路２９、９０度ハイブリッド３０、直線検波回路３１、Ａ／Ｄコンバータ３２ａ、３２ｂ、３２ｃ、演算回路３３、制御回路３４により構成される。自動補正回路５は、入力信号の包絡線レベルを検出し、プリディストーション・ディジタル・リニアライザ１と高周波増幅器２４との合成特性を求め、予め決められていた線形特性からのずれを検出し、ディジタル歪発生回路のデータの書き換えを補正するものである。

高周波増幅器２４の出力信号は、分岐回路２５で分岐され、出力端子２６から出力されると共に、自動補正回路５の分岐回路２７に供給される。分岐回路２７で、高周波増幅器２４の出力信号が２つに分岐され、乗算器２８ａ及び２８ｂに供給される。

また、ＲＦルート２の分岐回路１４で分岐された入力信号が遅延回路２９を介して、９０度ハイブリッド３０に供給されると共に、直線検波回路３１に供給される。

直線検波回路３１により、入力信号の包絡線レベルが検出される。この直線検波回路３１の出力信号がＡ／Ｄコンバータ３２ｃを介してディジタル化され、演算回路３３に供給される。

また、９０度ハイブリッド３０により、高周波入力信号が同相信号成分と直交信号成分とに分岐される。同相信号成分が乗算器２８ａに供給され、直交信号成分が乗算器２８ｂに供給され、それぞれの乗算器２８ａ及び２８ｂにおいて高周波増幅器２４の出力との積をとることにより、高周波入力信号をリファレンスとして、出力信号の同相成分の包絡線レベルと、直交成分の包絡線レベルとが得られる。乗算器２８ａ及び２８ｂの出力信号は、Ａ／Ｄコンバータ３２ａ及び３２ｂをそれぞれ介してディジタル化され、演算回路３３に供給される。

演算回路３３は、直線検波回路３１、乗算器２８ａ及び２８ｂの出力信号を用いて、プリディストーション・ディジタル・リニアライザ１と高周波増幅器２４の総合の伝達特性を求め、求められた伝達特性と予め設定された伝達特性を比較し、補正値を決定し、現在のディジタル歪発生回路１９ａ及び１９ｂのテーブルにある入出力特性に補正を加え、入出力特性を決定する。演算回路３３で決定されたデータに基づいて、制御回路３４を通して、ディジタル歪発生回路１９ａ及び１９ｂのテーブルのデータが設定される。演算回路３３は、再度伝達特性の測定を行い、予め設定した伝達特性に収束したか確認し必要なら、再び補正値を決定し、ディジタル歪発生回路１９ａ及び１９ｂのテーブルにある入出力特性に補正を加え、入出力特性を決定し、収束するまでこれを繰り返す。本発明の第１実施形態においては、このように、ディジタル歪発生回路１９ａ及び１９ｂのテーブルを逐次書き換えることができる。これにより、温度変化、経時変化などの連続的変化に対応することができる。

上述のように、本発明の第１実施形態では、ディジタル歪発生回路１９ａ及び１９ｂにより、入力信号の包絡線レベルの検出値に応じて、同相信号歪を与える偶数次多項式による歪成分データ及び直交信号歪を与える偶数次多項式による歪成分データを出力させ、振幅変調器１６ａ及び１６ｂにより、同相信号成分と同相信号歪を与える偶数次多項式による歪成分との乗算値と、直交信号成分と直交信号歪を与える偶数次多項式による歪成分との乗算値とを求め、同相合成器１７でこれらを加算するようにしている。これにより、非線形歪みをキャンセルするような歪成分が高周波増幅器２４の前段で入力信号に対して変調され、リニア特性の出力信号を得ることができる。このことについて以下に説明する。

先ず、高周波増幅器２４では素子の非線形伝達特性による非線形歪みが発生する。一般に、この非線形特性により、ベースバンド成分、基本波成分、２倍・３倍の高調波成分等が出力される。しかしながら、リニアライザは基本波の非線形特性を補償することにあるので、このような非線形回路の基本波成分の伝達関数にのみ着目し、これを求める。

角周波数woの近傍の入力信号ｘ、は一般的に
x = a(t)・cos (wo・t) + b(t)・sin (wo・t) （１）
と表される。

非線形回路に入力信号を印加すると、回路のＡＭ−ＰＭ伝達特性により直交信号成分が発生する。入力信号ｘに直交する直交信号成分yは
y = - a(t)・sin (wo・t) + b(t)・cos (wo・t) （２）
で表される。

出力信号ｚは、（１）式で示される入力信号の同相信号成分ｘの多項式と、（２）式で示される直交信号成分ｙの多項式との和で近似できると考えられる。

更に、入出力特性を飽和出力点で規格化し、以後の考察を簡単化する。先ず、sin関数或いはcos関数及びこれ等の線形和の偶数乗からは基本波近傍の成分は生成されないので、偶数次の項によって基本波成分は伝達されない。また、奇数次の項からは必ず基本波成分が生成される。このことから、基本波成分のみに着目すれば、多項式は奇数次の項からのみとなることがわかる。従って、基本波成分の伝達関数は、出力信号をzとすると、一般に、
z = c1・x + c3・x^３ + c5・x^５ + c7・x^７ + c9・x^９ + ・・・・・・
+ d1・y + d3・y３ + d5・y５ + d7・y７ + d9・y９ + ・・・・・・
（３）
となることがわかる。

上式に、同相信号成分ｘ及び直交信号成分ｙ
x = a(t)・cos (wo・t) + b(t)・sin (wo・t)
y = - a(t)・sin (wo・t) + b(t)・cos (wo・t)
をそれぞれ代入し、更に基本波成分のみ抽出し整理すると
z = ((c1 + (3/4)・c3・( a² + b² ) + (5/8)・c5・( a² + b² )² + (35/64)・c7・( a² + b² )^３ + (63/128)・c9・( a² + b² )^４ + ・・・・・・・)・x
+ ((d1 + (3/4)・d3・( a² + b² ) + (5/8)・d5・( a² + b² )² + (35/64)・d7・( a² + b² )^３ + (63/128)・d9・( a² + b² )^４ + ・・・・・・・)・y
（４）
となる。

即ち、同相信号成分xの係数部分、直交信号成分yの係数部分が一般の複素伝達関数のそれぞれ実数部、虚数部となる。

ここで、同相信号成分ｘを極座標系に変換すると
x = a(t)・cos (wo・t) + b(t)・sin (wo・t) = r(t)・sin (wo・t + φ(t))
（５）
ここで、
r(t) = SQRT ((a(t))² + (b(t))²)
tan(φ(t)) = a(t) / b(t)
となる。

また、直交信号成分yを極座標系に変換すると
y = r(t)・sin (wo・t + φ(t) + π/2) = r(t)・cos (wo・t + φ(t))
（６）
となる。
従って

となり、非線形回路の伝達関数は、入力信号の包絡線成分の多項式によって決定されることが明らかとなった。

上の（７）式を更に変形すると

となる。

即ち、上の（８）式より、非線形の高周波回路の特性は、同相信号成分r(t)・sin (wo・t + φ(t))に、入力信号の包絡線信号r(t)を変数とする同相信号歪を与える偶数次多項式を掛け合わせたものと、

直交信号成分r(t)・cos(wo・t + φ(t))に、入力信号の包絡線信号r(t)を変数とする直交信号歪を与える偶数次多項式を掛け合わせたもの

との和として書き表すことができる。

以上のことから、（８）式に示す式を実現する回路を用意すると、任意の歪を有する非線形回路を実現でき、高周波増幅器の歪みをキャンセルすることができる。本発明の実施形態のプリディストーション・ディジタル・リニアライザ１は、これを具現化したものである。

高周波増幅器の入力をr(t)・sin(w0・ｔ+φ(t))とすると、出力ｚは非線形回路の一般式（８）式を書き換えて、

となる。

ここで

である。θ(r(t))は、非線形回路による、位相歪を表している。また、Rr(r)、Ri(r)は、ｒの奇数次多項式（奇関数）である。リニアライザの伝達特性は、高周波増幅器２４の伝達特性の逆関数であり、入力をr(t)・sin(w0・ｔ+φ(t))とすると、リニアライザの出力zlは、

となり、これを高周波増幅器の入力とすると、出力ｚは

となり、リニアライザによって非線形特性が補償されることがわかる。
奇数次多項式Ｒ（ｒ）の逆関数も奇数次多項式であり、Ｒ（ｒ）の各項の係数より逆関数の各項の係数が求められ低次の項の係数から順次求めることができる。しかしながら、実際にはＴＷＴＡの伝達特性はすでにテーブル或いはグラフで与えられており、入出力の数値を入れ替えるだけで容易に逆伝達特性は決定される。

なお、直交変調器の場合はリニアライザの式を変形して

従って、同相成分のディジタル歪発生回路１９ａには、

で決定されるデータを、直交成分のディジタル歪発生回路１９ｂには

で決定されるデータを記憶させることにより非線形特性を補償することができる。

即ち、本発明の第１実施形態では、入力端子１１に、
x = a(t)・cos (wo・t) + b(t)・sin (wo・t)
なる入力信号が入力される。

９０度ハイブリッド１５により、入力信号は、同相信号成分ｘ
x = a(t)・cos (wo・t) + b(t)・sin (wo・t) = r(t)・sin (wo・t + φ(t))
と、直交信号成分ｙ
y = -a(t)・sin (wo・t) + b(t)・sin (wo・t) = r(t)・cos (wo・t + φ(t))
とに分岐される。入力信号の同相信号成分ｘは振幅変調器１６ａに供給され、直交信号成分ｙは振幅変調器１６ｂに供給される。

直線検波回路１８で、直線検波により、入力信号の包絡線レベルが検出される。即ち、直線検波の場合には、cos成分の振幅値(a(t))と、sin成分の振幅値(b(t))との自乗和の平方根
r(t)=SQRT((a(t))² + (b(t))²)
により、入力信号の包絡線レベルが得られる。また、自乗検波の場合には、
r(t)²=(a(t))² + (b(t))²
により、入力信号の包絡線の自乗レベルが得られる。

伝達関数の同相信号成分の係数部分及び直交信号成分の係数部分は、包絡線r(t)の関数であり、検波出力を変数とする偶数次多項式の一意関数である。よって、ディジタル歪発生回路１９ａ及び１９ｂは、入力信号の包絡線レベルr(t)を入力とするルックアップテーブルにより実現することができる。

ディジタル歪発生回路１９ａ及び１９ｂには、ぞれぞれ、高周波増幅器２４の非線形歪みをキャンセルするための同相信号歪を与える偶数次多項式による歪成分データ及び直交信号歪を与える偶数次多項式による歪成分データが蓄積されたルックアップテーブルが設けられている。直線検波回路１８で検出された包絡線の検出値がディジタル歪発生回路１９ａ及び１９ｂに供給されると、この包絡線レベルに応じて、ディジタル歪発生回路１９ａ及び１９ｂからは、同相信号歪を与える偶数次多項式による歪成分及び直交信号歪を与える偶数次多項式による歪成分が出力され、これが振幅変調器１６ａ及び振幅変調器１６ｂに供給される。なお、歪波形の直流成分は、バイアス回路２３ａ、２３ｂで発生させることができる。

振幅変調器１６ａで、入力信号の同相信号成分と、同相信号歪を与える偶数次多項式による歪成分とが乗算される。また、振幅変調器１６ｂで、入力信号の直交信号成分と、直交成分についての偶数次多項式による歪成分とが乗算される。同相合成器１７で、振幅変調器１６ａの出力信号と振幅変調器１６ｂの出力信号とが加算される。

これにより、（８）式に示したように、入力信号の同相成分と同相信号成分についての偶数次多項式による歪成分との乗算値と、入力信号の直交成分と直交信号成分についての偶数次多項式による歪成分との乗算値との和が求められる。

図１において、自動補正回路５では、直線検波回路３１の出力と、高周波増幅器の出力とを用いて、入力信号の包絡線レベルを検出し、プリディストーション・ディジタル・リニアライザ１と高周波増幅器２４との合成特性を求め、予め決められていた線形特性からのずれを検出し、ディジタル歪発生回路１９ａ及び１９ｂのルックアップテーブルの書き換えを行っている。

つまり、直線検波回路３１の出力から、プリディストーション前の入力信号の包絡線レベルが検出される。ここで、入力信号を
a(t)・sin (wo・t) + b(t)・cos (wo・t)
とし、高周波増幅器２４の出力信号を
c(t)・sin (wo・t +θ)+d(t)・cos (wo・t+θ)
とする。

高周波増幅器２４の出力信号は、分岐回路２５で分岐され、分岐回路２７を介して、乗算器２８ａ及び２８ｂに供給される。この場合、乗算器２８aのベースバンド出力は

となる。また、乗算器２８ｂのベースバンド出力は

となる。

乗算器２８ａの出力と、乗算器２８ｂの出力をそれぞれ２乗して和をとると、

となる。

一方、直線検波回路３１の出力は

であるから、前式とよりＡＭ−ＡＭ特性

を得る。

乗算器２８ａの出力と乗算器２８ｂの出力との自乗和と、直線検波回路３１の出力との比較を行うことにより、ＡＭ−ＡＭ特性を得ることができる。

また、ＡＭ−ＰＭ特性については、乗算器２８ａの出力と乗算器２８ｂの出力との比を一定にする必要がある。実際には、
c²+d² = k(a²+b²)
c/d = Const
により、係数ｃとｄとを決定するようにしている。

なお、遅延回路２９は、分岐回路１４から、直交変調器３、高周波増幅器２４に至る経路の遅延量に相当する遅延を与えるものである。

次に、本発明の第１実施形態におけるディジタル歪発生回路１９ａ、１９ｂについて説明する。

ディジタル歪発生回路１９ａ及び１９ｂには、ぞれぞれ、同相信号歪を与える偶数次多項式による歪成分データ及び直交信号歪みを与える偶数次多項式による歪成分データが蓄積されたルックアップテーブルが設けられている。

このようなルックアップテーブルは、従来では、通常、図１０に示すように、入力信号をバイナリのディジタル値に変換するＡ／Ｄコンバータ３０１と、Ａ／Ｄコンバータ３０１の出力をアドレスとしてこれに対応する歪成分データを出力するメモリ３０２と、メモリ３０２の出力をアナログ値に変換するＤ／Ａコンバータ３０３とから構成されている。この場合、入力信号をバイナリのディジタル値に変換してからメモリ３０２をアクセスして歪成分の波形を出力させるまでに、数クロックの時間が必要になる。

これに対して、本発明の第１実施の形態では、図１１に示すように、ディジタル歪発生回路１９ａ及び１９ｂを、メモリマトリクス５１と、レベルコンパレータ５２と、Ｄ／Ａコンバータ５３とから構成するようにしている。この例では、入力アナログ値をバイナリに変換するＡ／Ｄコンバータ３０１を用いることなく、ルックアップテーブルから直接歪データを読み出せるようにしており、１クロック以内のほぼリアルタイムで、歪成分の波形を得ることができる。なお、ディジタル歪発生回路１９ａ及び１９ｂは同様に構成される。

このような構成のディジタル歪発生回路１９ａ及び１９ｂの概要について、図１２を参照しながら説明する。

図１２において、メモリマトリクス５１には、記憶素子が二次元配列されている。このメモリマトリクス５１には、各行毎に、歪成分データが記憶されている。

レベルコンパレータ５２は、複数のコンパレータ５５＿１、５５＿２、５５＿３、…、５５＿ｎと、ゲート回路５６とを含んでいる。コンパレータ５５＿１、５５＿２、５５＿３、…５５＿ｎは、入力信号の包絡線レベルの検出値と、ステップ的に変化する各基準電圧ｅ_１、ｅ_２、ｅ_３、…と比較する。ゲート回路５６は、コンパレータ５５＿１、５５＿２、５５＿３、…の出力から、入力信号の包絡線レベルに対応して、メモリマトリクス５１の１つの行を選択する行選択信号を出力する。

図１における直線検波回路１８からの入力信号の包絡線レベルの検出値は、入力端子５０に供給される。この入力信号の包絡線レベルの検出値は、入力端子５０からレベルコンパレータ５２の各コンパレータ５５＿１、５５＿２、５５＿３、…に供給され、コンパレータ５５＿１、５５＿２、５５＿３、…で、入力信号の包絡線の検出値と基準電圧ｅ_１、ｅ_２、ｅ_３、…とがそれぞれ比較される。コンパレータ５５＿１、５５＿２、５５＿３、…の出力がゲート回路５６に供給される。ゲート回路５６からは、コンパレータ５５＿１、５５＿２、５５＿３、…の出力に応じて、メモリマトリクス５１の行の１つを選択する行選択信号が発生される。

レベルコンパレータ５２からの行選択信号がメモリマトリクス５１に供給されると、メモリマトリクス５１のうち、選択された１つの行のデータが読み出され、このデータがＤ／Ａコンバータ５３に送られる。メモリマトリクス５１から読み出されたデータは、Ｄ／Ａコンバータ５３で、アナログ信号に変換され、出力端子５８から出力される。

図１３は、ルックアップテーブルの一例である。図１３に示すルックアップテーブルでは、入力信号の包絡線レベルがｅ_１以下のときの歪成分データをＤ１とし、入力信号の包絡線レベルがｅ_１〜ｅ_２のときの歪成分データをＤ２とし、入力信号の包絡線レベルがｅ_２〜ｅ_３のときの歪成分データをＤ３とし、以下同様にして、入力信号の包絡線レベルがｅ_ｎ以上のときの歪成分データをＤｎ＋１としている。

この場合、図１２に示すように、メモリマトリクス５１の行Ｌ１には、歪成分データＤ１が記憶され、メモリマトリクス５１の行Ｌ２には、歪成分データＤ２が記憶され、メモリマトリクス５１の行Ｌ３には、歪成分データＤ３が記憶され、以下同様にして、メモリマトリクス５１の行Ｌｎ＋１には、歪成分データＤｎ＋１が記憶される。

レベルコンパレータ５２のコンパレータ５５＿１、５５＿２、５５＿３、…には、入力端子５０から、入力信号の包絡線レベルの検出値が供給される。この入力信号の包絡線レベルの検出値がｅ_１以下の時には、ゲート回路５６からは、行Ｌ１を選択する選択信号ＳＥＬ１が出力される。これにより、メモリマトリクス５１の行Ｌ１から、歪成分データＤ１が一括で読み出される。

入力信号の包絡線レベルの検出値がｅ_１〜ｅ_２の時には、ゲート回路５６からは、行Ｌ２を選択する選択信号ＳＥＬ２が出力される。これにより、メモリマトリクス５１の行Ｌ２から、歪成分データＤ２が一括で読み出される。

入力信号の包絡線レベルの検出値がｅ_２〜ｅ_３の時には、ゲート回路５６からは、行Ｌ３を選択する選択信号ＳＥ３が出力される。これにより、メモリマトリクス５１の行Ｌ３から、歪成分データＤ３が一括で読み出される。

以下同様にして、入力信号の包絡線レベルの検出値に応じて、ゲート回路５６からは、メモリマトリクス５１のうちの１つの行を選択する選択信号が出力され、この選択信号により、メモリマトリクス５１から、歪成分データが一括で読み出される。

このメモリマトリクス５１から読み出された歪成分データは、Ｄ／Ａコンバータ５３に供給され、Ｄ／Ａコンバータ５３で歪成分データがアナログ信号に変換され、出力端子５８から出力される。
本発明の実施形態では、このように、ディジタル歪発生回路１９ａ及び１９ｂを、メモリマトリクス５１と、レベルコンパレータ５２と、Ｄ／Ａコンバータ５３とから構成するようにしている。このような構成では、１クロック以内のほぼリアルタイムで歪成分を発生することができる。
また、このような構成では、歪成分の発生ばかりでなく、ディジタル歪発生回路１９ａ及び１９ｂにリミッタ機能を持たせることができる。

図１４は、ディジタル歪発生回路１９ａ及び１９ｂにリミッタ機能を待たせるようにしたものである。ディジタル歪発生回路１９ａ及び１９ｂにリミッタ機能を持たせるようにした場合、図１４に示すように、レベルコンパレータ５２には、コンパレータ５５＿１〜５５＿ｎ及びコンパレータ５５＿ｎ＋１〜５５＿ｍが設けられ、メモリマトリクス５１には、行Ｌ１〜Ｌｎ、及び行Ｌｎ＋１〜Ｌｍ＋１が設けられる。そして、コンパレータ５５＿１〜５５＿ｎには、基準電圧ｅ₁〜ｅ_nが設定され、コンパレータ５５＿ｎ＋１〜５５＿ｍには、基準電圧ｅ_n+1〜ｅ_mが設定される。基準電圧ｅ_n+1〜ｅ_mは、高周波増幅器２４の飽和領域を越える入力電圧に相当する。

図１５は、ディジタル歪発生回路１９ａ及び１９ｂにリミッタ機能を持たせた場合のルックアップテーブルを示すものである。図１５に示すように、ルックアップテーブルは、歪成分データのためのテーブルと、リミッタデータのためのテーブルとに分割される。

基準電圧ｅ₁〜ｅ_n+1は歪成分データ用のテーブルで、入力信号の包絡線レベルの検出値がｅ_１以下のときの歪成分データをＤ１とし、入力信号の包絡レベル線の検出値がｅ_１〜ｅ_２のときの歪成分データをＤ２とし、入力信号の包絡線レベルの検出値がｅ_２〜ｅ_３のときの歪成分データをＤ３とし、以下同様にして、入力信号の包絡線の検出値がｅ_ｎ〜ｅ_n+1以上のときの歪成分データをＤｎ＋１としている。

基準電圧ｅ_n+1〜ｅ_mはリミッタデータ用のテーブルで、入力信号の包絡線レベルの検出値がｅ_n+1〜ｅ_n+2のときの歪成分データをＬＭＤ１とし、入力信号の包絡線レベルの検出値がｅ_n+2〜ｅ_n+3のときの歪成分データをＬＭＤ２とし、入力信号の包絡線レベルの検出値がｅ_n+3〜ｅ_n+4のときの歪成分データをＬＭＤ３とし、以下同様にして、入力信号の包絡線の検出値がｅm以上のときの歪成分データをＬＭＤｍとしている。

図１４に示すように、メモリマトリクス５１の行Ｌ１には、歪成分データＤ１が記憶され、メモリマトリクス５１の行Ｌ２には、歪成分データＤ２が記憶され、メモリマトリクス５１の行Ｌ３には、歪成分データＤ３が記憶され、以下同様にして、メモリマトリクス５１の行Ｌｎ＋１には、歪成分データＤｎ＋１が記憶されている。更に、メモリマトリクス５１の行Ｌｎ＋２には、リミッタデータＬＤ１が記憶され、メモリマトリクス５１の行Ｌｎ＋３には、リミッタデータＬＭＤ２が記憶され、メモリマトリクス５１の行Ｌｎ＋４には、リミッタデータＬＭＤ３が記憶され、以下同様にして、メモリマトリクス５１の行Ｌｍ＋１には、リミッタデータＬＭＤｍが記憶されている。

このように、ディジタル歪発生回路１９ａ及び１９ｂにリミッタ機能を備えるようにした場合には、高周波増幅器２４の飽和領域を越える入力信号の包絡線レベルに対する基準電圧まで、基準電圧の範囲が拡張される。そして、メモリマトリクス５１は、歪成分データのルックアップテーブルを構成する行Ｌ１〜Ｌｎ＋１と、リミッタデータのルックアップテーブルを構成する行Ｌｎ＋２〜Ｌｍに分割される。これにより、飽和領域を越える入力信号レベルに対して、リミッタデータを発生し、出力信号レベルを一定にすることができる。
ここで、リミッタデータは、出力信号レベルを一定にするものである。即ち、飽和入力点以上の入力に対して、入力信号の包絡線レベルｒに比例した減衰量を与えるリミッタデータを、振幅変調器１６ａ、１６ｂに与えることで、リニアライザの出力を一定に保つようにする。このとき振幅変調器１６ａ、１６ｂの減衰量の比は、飽和点における減衰量の比を保つようにすることにより、リミッタ領域における位相を一定に保つことができ、位相変調信号や周波数変調信号に与える歪を最小にすることができる。
具体的には、高周波増幅器２４の出力信号の同相成分をａ、直交成分をｂとすると、(a²+b²)又はSQR(a²+b²)が一定となるようなデータが求められ、このデータに基づいて、リミッタデータＬＭＤ１〜ＬＭＤｍが設定される。
更に、後に説明するように、基準電圧を△r1max／ｒが一定となるように設定することにより、大幅にステップ数を減らすことができる。
リミッタ領域においては、高周波増幅器２６の入力はほぼ飽和点入力点となるので、ＡＭ−ＡＭ伝達特性は極大点となり、入力の変化に対し出力の変化が最小となる。従ってＡＭ−ＰＭ変換をどの程度に抑制するかによって△r1max／ｒ＝ｋの値を決定することができる。

本発明の第１実施形態では、このように、ディジタル歪発生回路１９ａ及び１９ｂとして、記憶素子が二次元配列されたメモリマトリクス５１と、信号レベルと複数基準電圧との比較結果に基づいて、メモリマトリクス５１の行の１つを選択する行選択信号を発生するレベルコンパレータ５２と、メモリマトリクス５１から読み出された歪成分データをアナログ信号に変換するＤ／Ａコンバータ５３とを有するものを用いている。これにより、ディジタル歪発生器４によって生じる遅延時間とＲＦルート２によって生じる遅延時間との時間差ｔｄの問題が改善できる。これにより、広帯域にわたって良好な特性を得ることができる。このことについて以下に説明する。

図１に示したプリディストーション・ディジタル・リニアライザ１では、十分な帯域幅を確保し、良好な特性を得るためには、ディジタル歪発生器４によって生じる遅延時間とＲＦルート２によって生じる遅延時間との時間差ｔｄが重要になる。

つまり、混変調抑圧のメカニズムは、プリディストーション・ディジタル・リニアライザ１で生じた混変調成分と高周波増幅器２４で生じた混変調成分が打ち消しあった結果として考えられる。そこで、これら２つの混変調成分の位相差が重要となる。

本発明では、このディジタル歪発生器４によって生じる遅延時間とＲＦルート２によって生じる遅延時間との時間差ｔｄの重要性に着目し、ディジタル歪発生器４によって生じる絶対的な遅延時間を少なくし、ディジタル歪発生器４によって生じる遅延時間とＲＦルート２によって生じる遅延時間との差ｔｄを小さくするようにしている。

つまり、本発明の実施形態では、ディジタル歪発生回路１９ａ及び１９ｂは、図１１に示したように、メモリマトリクス５１と、レベルコンパレータ５２と、Ｄ／Ａコンバータ５３とより構成されている。このような構成では、入力値をバイナリデータに変換するＡ／Ｄコンバータが用いられておらず、入力信号の包絡線のレベルの検出値に対応する歪成分データがメモリマトリクス５１の各行から一括して読み出される。このため、１クロック以内のほぼリアルタイムで、歪成分の波形を得ることができ、ディジタル歪発生回路１９ａ、１９ｂによって生じる遅延時間が小さくなる。

また、ＲＦルート２の経路中には、図１に示したように、ナイキストフィルタの低域濾波器２２ａ、２２ｂの遅延時間と、ディジタル歪発生回路１９ａ、１９ｂで生じる遅延時間の和に相当する遅延量の帯域濾波器１３が設けられ、ディジタル歪発生器４によって生じる遅延時間とＲＦルート２によって生じる遅延時間とを合わせるようにしている。

即ち、帯域濾波器１３は、帯域を確保するための濾波器であり、この帯域濾波器１３の遅延量を、ナイキストフィルタである低域濾波器２２ａ、２２ｂにほぼ相当する遅延量とすれば、ディジタル歪発生器４によって生じる遅延時間とＲＦルート２によって生じる遅延時間とを合わせることができる。この帯域濾波器１３は、基本的には、低域濾波器２２ａ、２２ｂと同等のものを、周波数変換して使用すれば良い。また、ディジタル歪発生回路の遅延時間を等価するためにフィルタの段数を増やしたり、帯域幅を狭くするなどの手段を取ることができる。従って、ＳＡＷフィルタのような特別な素子を用いる必要はなく、小型軽量化が図れ、また、高周波特性も改善できる。

これにより、本発明の実施形態では、高速サンプリングにより、広帯域にわたって良好な特性を得ることができる。例えば、帯域外を含めた３次混変調全体を抑圧し特性を改善しようとした場合、ディジタル歪発生回路１９ａ、１９ｂでは、入力信号の包絡線信号を２乗して得られる２倍波成分を生成する必要がある。これの帯域幅は、高周波信号の帯域幅と等しい。折り返しによる、エリアシングを防ぐために、オーバーサンプリングを行うとすると、高周波信号の帯域幅の４倍程度のサンプリングクロックが少なくとも必要である。例えば５００Ｍｓｐｓのサンプリングにより、帯域幅１２５ＭＨｚのリニアライザが実現可能になる。また、ほぼリアルタイムに波形変換を行うので、構成が簡単になり、小型、軽量、コストダウンを図ることができる。また、特別な遅延回路を必要としないので、クロック周波数を上げて、広帯域化を図ることができる。

上述のように、本発明の第１実施形態のプリディストーション・ディジタル・リニアライザ１においては、ディジタル歪発生回路１９ａ及び１９ｂとして、記憶素子が二次元配列されたメモリマトリクス５１と、信号レベルと複数基準電圧との比較結果に基づいて、メモリマトリクス５１の行の１つを選択する行選択信号を発生するレベルコンパレータ５２と、メモリマトリクス５１から読み出された歪成分データをアナログ信号に変換するＤ／Ａコンバータ５３とを有するものを用いている。この場合、ディジタル歪発生回路１９ａ及び１９ｂでは、包絡線レベルの検出値をレベルコンパレータ５２で量子化し、メモリマトリクス５１から歪成分データを読み出し、Ｄ／Ａコンバータ５３でアナログ値に変換しているので、レベルコンパレータ５２及びＤ／Ａコンバータ５３による量子化誤差が生じる。ここで、この量子化誤差について考察する。

本発明の第１実施形態のプリディストーション・ディジタル・リニアライザ１は、図１６に示すように、ＲＦルート２からの信号と、ディジタル歪発生器４を介された信号とを、直交変調器３で変調した構成として表すことができる。このことから、ディジタル歪発生器４の伝達関数を
g (r) = (c3/c1)・r² + (c5/c1)・r^４ + (c7/c1)・r⁶ + ・・・
（９）
とすると、プリディストーション・ディジタル・リニアライザ１の出力zは
z = c1・r・(1 + g (r)) （１０）
として表される。

ここで、レベルコンパレータ５２とＤ／Ａコンバータ５３による量子化誤差を△r1、△r2と仮定する。△r1は、本来、信号レベルはｒであるべきところを、レベルコンパレータ５２による量子化のため、ディジタル歪発生器４において、（ｒ＋△r1）と判定したために生じるものである。更に、Ｄ／Ａコンバータ５３においても、離散値しかとれないため、誤差△r2に伴う量子化誤差が発生する。

従って、プリディストーション・ディジタル・リニアライザ１の出力zは、以下のようになる。
z + △ｚ= c1・r・(1 + g (r + △r1) + △r2)
= c1・r・(1 + g (r) + dg/dr ・△r1 + △r2) （１１）
また、誤差のないときの出力は
z = c1・r・(1 + g (r ))
であるから、出力における量子化誤差△zは
△z = c1・r・dg/dr・△r1 + c1・r・△r2 （１２）
となる。

高周波増幅器２４の伝達関数をF(z)とすると、高周波増幅器２４の出力における量子化誤差は、
△y = dF/dz・△z （１３）
となる。

高周波器２４の伝達関数F(z)をべき級数展開すると、
F (z) = a1・z + a3・z^３ + a5・z^５ + a7・z^７ + a9・z^９ + ・・・・・・ （１４）
となる。これを微分すると、
dF/dz = a1 + 3・a3・z² + 5・a5・z^４ + 7・a7・z⁶ + 9・a9・z⁸ + ・・・・
（１５）
となり、dF/dzが得られる。更に、（１０）式を代入すると、
△y = dF/dz・△z
= (2・a1・c3・r² +c1(6・a3・c1・c3+(4・a1・c5/c1))(r^４) +・・・・・・ ) ・△r1 + (a1・c1・r + 3・a3・(c1^３)・(r^３) +・・・・・・ ) ・△r2
（１６）
となり、高周波増幅器２４の出力における量子化誤差△yが得られる。

ここで、図１７に示すように、レベルｒ_ｉに対して、量子化ステップ幅を△r1max、−△r1maxとして考える。同様に、Ｄ／Ａコンバータ５３の量子化ステップ幅を△r2max、-△r2maxとして考える。

出力における量子化誤差対包絡線レベル比は、（１６）式の両辺を入力信号の包絡線レベルrで割って
△y/r = (2・a1・c3・r+c1(6・a3・c1・c3+(4・a1・c5/c1))(r^３) +・・・・・・ )・△r1max・(△r1/△r1max)+(a1・c1+3・a3・(c1^３)・(r^３) +・・・・・・ )・△r2max・(△r2/△r2max)
（１７）
となる。

ここで、入力信号の包絡線レベルｒはある微小範囲内では確率的に一様に分布していると仮定できる。即ち△r1/r1max、△r2/r2maxは、（-1,+1)において一様分布、且つ、この範囲内となる。従って、出力における包絡線レベル対量子化雑音比△y/rは、量子化ステップ幅r1max，r2maxで決定される。

以上を基に、レベルコンパレータ５２の設定電圧について、考察する。なお、レベルコンパレータ５２の設定電圧は量子化ステップを決めるもので、このレベルコンパレータ５２の設定電圧は、具体的には、各コンパレータ５５＿１、５５＿２、５５＿３、…に設定される基準電圧ｅ_１、ｅ_２、ｅ_３、…である。

レベルコンパレータ５２では、図１２に示したように、入力信号の包絡線レベルを、複数の基準電圧ｅ_１、ｅ_２、ｅ_３、…と比較している。この場合、入力信号の包絡線レベルは、各基準電圧の中間の値に相当すると考えられる。即ち、包絡線レベルの検出値ｒ_ｉは、図１８に示すように、
ｒ_ｉ=（ｅ_i＋ｅ_ｉ−１）／２
となる。

また、量子化ステップ幅△r1maxは、図１８に示すように、
△r1max =（ｅ_i−ｅ_ｉ−１）／２
となる。

また、Ｄ／Ａコンバータ５３としては一定の量子化ステップ幅のものを用いるとし、量子化ステップ幅△r2maxを一定とする。Ｄ／Ａコンバータ５３の入力はバイナリ化されており、量子化ステップ幅△r2maxは、量子化ステップ幅△r1maxに比較して十分小さくとることが可能であり、この場合でもメモリマトリクスのサイズが急激に大きくなることはない。例えばステップ幅を半分にしてもメモリマトリクスのコラムが１列増えるだけである。以下の議論において量子化ステップ幅△r2maxは無視するものとする。

レベルコンパレータ５２の基準電圧としては、以下のように設定することが想定される。
（ａ）量子化ステップ幅△r1maxが一定となるように設定する。
（ｂ）入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxが一定となるように設定する。
（ｃ）入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rが一定とするように設定する。
（ｄ）入力信号の包絡線レベルの２乗と量子化ステップ幅との積r²・△r1maxが一定となるように設定する。
以上直線検波回路１８を用いた場合について論じたが、これを二乗検波回路に置き換えた場合も、あるいはその他の検波回路に置き換えた場合も、包絡線レベルｒと量子化ステップ幅△ｒが上記関係を満たしていれば、直線検波回路を用いた場合と同様にステップ数の最適化が出来る。


なお、A/Dコンバータ、ルックアップテーブル、D/Aコンバータからなる従来のひずみ発生回路においても、入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxが一定、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rが一定、入力信号の包絡線レベルの２乗と量子化ステップ幅との積r2・△r1maxが一定となるようにA/Dコンバータの基準電圧をとることによってＡＤコンバータのビット数を小さくでき、結果的にメモリの容量を大幅に減らすことができる。

ただし、コンパレータ５２の基準電圧を検波器の特性で変換する必要がある。例えば二乗検波回路では入力信号の包絡線レベルｒと検波回路の出力r ’の関係は
r’＝r²
であるので、二乗検波回路の場合の基準電圧ei ’は、上記で求めた直線検波回路の場合の基準電圧eiに対して
ei ’＝ei^２
となる。

先ず、量子化ステップ幅△r1maxを一定とした場合について考察する。（１７）式より、出力における量子化誤差対包絡線レベル比△y/rは、入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxに比例する。
量子化ステップ幅△r1maxが一定、即ち
△r1max=k（ｋは固定値）
となるように基準電圧を設定した場合、（１７）式は
△y/r = (2・a1・c3・r+c1(6・a3・c1・c3+(4・a1・c5/c1))(r^３) +・・・・・・ )・k・(△r1/△r1max
（１８）
となり、第２項以下は３次以上の微小量として無視できるので、出力における量子化誤差対包絡線レベル比△y/rは、入力信号の包絡線レベルｒに比例することなる。

ここで量子化ステップ幅△r1maxが一定であるから
△r1max =（ｅ_i−ｅ_ｉ−１）／２= k
となる。従って、レベルコンパレータ５２の各基準電圧の設定値は、以下のようになる。
ｅ_i = 2・i・k +ｅ₀ （１９）
ここで、ｋはある入力レベルｒに於ける量子化誤差対信号レベル比が与えられたとき（１８）式より求められる。この入力レベルｒを含む最小値e_low、最大値e_hiの範囲内で当該ステップを適用すると、この範囲内のステップ数N0は（１９）式より
N0= (e_hi - e_low ) ／（２k） （２０）
となる。

次に、入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxが一定となるように設定した場合について考察する。

入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxを一定、即ち
r・△r1max＝ｋ（ｋは固定値）
となるよう基準電圧を設定した場合、（１７）式より
△y/r = (2・a1・c3 +c1 (6・a3・c1・c3+(4・a1・c5/c1))(r²) +・・・・・・ )・k・(△r1/△r1max)
（２１）
となり、第２項以下を２次以上の微小量として無視すると、出力における量子化誤差対包絡線レベル比△y/rは、入力信号の包絡線レベルｒによらず常に一定となる。

このときステップiの基準電圧 は、r・△r1max = kとすると、以下のようになる。
r・△r1max ＝ （(e_i+ e_i-1)／２）・（(e_i- e_i-1)／２）＝k （２２）
よって、漸化式
e_i ² - e_i-1 ² = 4・k （２３）
を得る。
従って、レベルコンパレータ５２の各基準電圧は、以下のようになる。
e_i = 2・SQRT(k・i+ e0²) （２４）
ある入力レベルｒに於ける量子化誤差対信号レベル比が与えられたとき（２１）式よりkが求められる。この入力レベルｒを含む最小値e_low、最大値e_hiの範囲内で当該ステップを適用すると、この範囲内のステップ数N1は
N1= (e_hi ² - e_low ² ) ／（4k） （２５）
となる。

次に、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定
とした場合について考察する。（１７）式を更に書き換えると、
△y/r = (2・a1・c3・r²+c1(6・a3・c1・c3+(4・a1・c5/c1))(r^４) +・・・・・・ )・(△r1max/r)・(△r1/△r1max)
（２６）
なる式が得られる。

ここで、入力信号の包絡線レベルｒと量子化ステップ幅△r1maxとの比（△r1max/r）を一定、即ち
△r1max/r=k（ｋは固定値）
とし、上式に代入すると
△y/r = (2・a1・c3・r²+c1(6・a3・c1・c3+(4・a1・c5/c1))(r^４) +・・・・・・ )・k・(△r1/△r1max)
（２７）
となり、出力における量子化誤差対包絡線レベル比は、包絡線レベルの検出値ｒの２乗に比例する。
このときステップiの基準電圧 は、△r1max ／ｒ= kとすると、以下のようになる。
△r1max／ｒ ＝ (e_i- e_i-1)／(e_i+ e_i-1)＝k （２８）
従って、漸化式
e_i＝(1+k)/(1-k)・e_i-1 （２９）
を得る。
レベルコンパレータ５２の各基準電圧は以下のようになる。
e_i＝((1+k)/(1-k))ⁱ・e0 （３０）
ここで、ｋはある入力レベルｒに於ける量子化誤差対信号レベル比が与えられたとき（２７）式より求められる。この入力レベルｒを含む最小値e_low、最大値e_hiの範囲内で当該ステップを適用すると、この範囲内のステップ数Nは
N = (loge_hi - log e_low)／log((1+k)/(1-k)) （３１）
となる。

次に、入力信号の包絡線レベルの２乗と量子化ステップ幅との積r²・△r1maxを一定となるように設定した場合について考察する。（１７）式を変形すると、
△ｙ=(2・a1・c3+c1(6・a3・c1・c3 + (4・a1・c5)/c1) r² + … ) r² △r1max (△r1/△r1max)
（３２）
となる。

ここでr² △r1max=k 一定とおくと
△ｙ=(2・a1・c3+c1(6・a3・c・c3+(4・a1・c5)/c1) r²+ … ) k (△r1/△r1max) （３３）
となり、第２項以下はｒの２乗以上の微小量として無視することができ、出力における量子化誤差△ｙはｒによらず一定となる。
このときステップiの基準電圧 は、r²・△r1max = kから、以下のようになる。
r²・△r1max ＝ （(e_i+ e_i-1)²／4）・（(e_i- e_i-1)／2）＝k （３４）
より簡単な漸化式を得るために
(e_i+ e_i-1)²／4 ＝ (e_i ²+e_i・e_i-1+e_i-1 ²)／3 （３５）
なる近似式を用いると
(e_i ^３- e_i-1 ^３)／6 = k （３６）
なる漸化式を得る。
従って、レベルコンパレータ５２の各基準電圧は、以下のようになる。

e_i ^３= 6・i・k＋e₀ ^３ （３７）
ある入力レベルｒに於ける量子化誤差対信号レベル比が与えられたとき（１９）式よりkが求められる。この入力レベルｒを含む最小値e_low、最大値e_hiの範囲内で当該ステップを適用すると、この範囲内のステップ数N2は
N2= (e_hi ^３ - e_low ^３ ) ／（6k） （３８）
となる。

以上の結果をまとめると、以下のようになる。
（ａ）量子化ステップ幅△r1maxが一定となるように設定した場合：量子化誤差は包絡線レベルrの２乗に比例し、量子化誤差対包絡線レベル比はｒに比例する。
（ｂ）入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxが一定となるように設定した場合：量子化誤差は包絡線レベルｒに比例し、量子化誤差対包絡線レベル比はｒにかかわらず一定となる。
（ｃ）入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rが一定とするように設定した場合：量子化誤差は包絡線レベルｒの３乗に比例し、量子化誤差対包絡線レベル比はｒの２乗に比例する。
（ｄ）入力信号の包絡線レベルの２乗と量子化ステップ幅との積r²・△r1maxが一定となるように設定した場合：量子化誤差が包絡線レベルｒによらず一定となる。

以上の考察を基に、プリディストーション・ディジタル・リニアライザ１におけるレベルコンパレータ５２の設定電圧について、更に考察する。

先ず、量子化ステップ△r1maxを一定とした場合には、上述のように、出力における量子化誤差対包絡線レベル比は、入力信号の包絡線レベルｒに比例することになる。これに対して、３次混変調対信号比は、入力信号の包絡線レベルｒの２乗に比例する（（８）式参照）。よって、量子化誤差対３次混変調比は、入力信号の包絡線レベルの検出値rに反比例し、飽和点に近づくほど小さくなる。

３次混変調の改善が安定的に期待できるのは約２０ｄＢ程度であること、飽和点付近での混変調の改善は不可能であることを考えると、飽和点付近の混変調歪が支配的である領域では、量子化誤差対３次混変調比を小さくすることは無意味である。飽和点付近及びそれ以上の入力においては、飽和点以下でどのように非線形性を改善しても、３次混変調歪は大幅な改善はされない。実際、入出力特性が飽和点以下で直線で飽和点以上の入力に対して一定の出力を有する理想的な場合でも、２波３次混変調は飽和点において約１０ｄＢとなる。この値は飽和点以下がどのような特性であっても殆ど変わらないことは経験的にもシミュレーション的にもわかっている。

これに対して、飽和点付近の混変調歪が支配的である領域で、量子化誤差対３次混変調比を一定に保つとすれば、量子化ステップ幅△r1maxを大きくとることができ、量子化ステップ数を減らせることができる。量子化誤差対３次混変調比を一定に保つというのは、３次混変調の改善は２０ｄB から３０ｄB以上は難しいということからも合理的な考え方である。

入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定とした場合、前述したように、出力における量子化誤差対包絡線レベル比は、包絡線レベルｒの２乗に比例することになる。これは、入力信号の包絡線レベルが１０ｄＢ下がると、出力における量子化誤差対包絡線レベル比が２０ｄＢ改善されることを意味し、信号対３次混変調の関係と一致している。
即ち、この関係は、デシベル表示の両対数グラフで入力値と出力値とを表したときに、入力信号の包絡線レベルに対する出力における量子化誤差の変化と、入力信号の包絡線レベル対する３次混変調とが同じ傾きで変化することを意味する。よって、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定とすれば、量子化誤差対３次混変調比を一定に保つことができることになる。
また、
△y＝α・r^３・(△r1max/r)＝α・r^３・ｋ・(△r1/△r1max)
α＝2・a1・c3
となるので出力の量子化雑音は、３次混変調と同様の周波数成分を持つ。従って、出力における量子化雑音は常に３次混変調にマスクされることになる。

プリディストーション・ディジタル・リニアライザ１で発生させた３次混変調歪と、高周波増幅器２４で発生した３次混変調が位相的に打ち消しあって抑制されると考えると、この関数は最適の関係を与えるものと考えられる。よって、飽和点付近の混変調歪が支配的である領域では、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定とすることが最適であると考えられる。

しかしながら、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定とすると、入力信号の包絡線レベルｒが小さくなると、量子化ステップ幅△r1maxも共に小さくなり際限がなくなり、ステップ数が無限となる。

そこで、図１９（Ａ）に示すように、飽和点付近の混変調歪が支配的である領域では、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定となるようにレベルコンパレータ５２の基準電圧を設定し、量子化誤差対３次混変調比を一定に保ち、入力信号の包絡線レベルが所定値ｒｘ以下では、入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxが一定となるように設定し、量子化誤差対包絡線レベル比を一定にするか、又は、図１９（Ｂ）に示すように、入力信号の包絡線レベルが所定値ｒｘ以下では、入力信号の包絡線レベルの２乗と量子化ステップ幅との積r²・△r1maxが一定となるように設定し、量子化誤差を一定とする。

即ち、図２０に示すように、デシベル表示の両対数グラフで入力値と出力値とを表したとする。図２０において、Ｐ１は補償後の入出力特性を示し、Ｐ２は補償前の３次混変調特性を示し、Ｐ３は補償後の３次混変調を示し、Ｐ４は最適化された量子化誤差を示し、Ｐ５は量子化ステップ幅を一定とした場合の量子化誤差を示す。

補償前の３次混変調は、特性Ｐ２で示すように、傾き３の特性となる。これに対して、量子化ステップ幅△r1maxを一定にすると、量子化誤差は包絡線レベルの２乗に比例するので、特性Ｐ５で示すように、傾き２の特性となる。このように、３次混変調の特性が傾き３で、量子化誤差の特性が傾き２となることから、量子化ステップ幅を一定とした場合には、飽和点付近の理論的に混変調特性の改善が見込めない領域において、３次混変調対量子化雑音比が入力の増加とともに大きくなる。このことは、飽和点付近で必要以上にステップ幅を小さくし量子化ステップ数を増大していることを示す。

混変調歪が支配的である領域では、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定としたとすると、量子化誤差は包絡線レベルｒの３乗に比例し、傾き３の変化となる。よって、３次混変調の特性の傾きと同一となり、３次混変調対量子化雑音比を一定に保つことができることになる。しかしながら、この場合、入力信号の包絡線レベルが小さくなると、量子化ステップ幅△r1maxも共に小さくなり、際限がなくなり、ステップ数が無限となる。

そこで、混変調歪が支配的である領域では、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rが一定となるように設定し、量子化雑音が十分小さくなった所定値ｒｘ以下では、入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxが一定となるように設定する。この場合、特性Ｐ４で示すように、所定値ｒｘ以下では、傾きが１、即ち出力信号対量子化雑音比が一定となり、所定値ｒｘを越えると、傾き３の特性となり、最適な量子化誤差特性が得られる。

一般に、無線通信においては、熱雑音などの外部雑音を考慮したうえでシステム設計、回線設計がされており、量子化雑音のみを極端に抑制しても、システムとしての効果が期待できない。実際に受信側では熱雑音など外部からの雑音は増幅器からの送信出力によらず一定である。従って送信出力がある一定レベル以下においては送信信号に含まれる量子化雑音を抑制する必要が無い。この場合は所定値ｒｘ以下において、入力信号の包絡線レベルの二乗と量子化ステップ幅との比r²*△r1maxを一定とすることにより量子化雑音を包絡線レベルによらず一定とすることが出来、これによりさらに量子化ステップ数を減らすことが出来る。３次混変調以外の信号に付随する雑音、或いは熱雑音などの外来雑音が支配的な領域においては、上述の方法で量子化ステップ数を減らすことができる。

上述のように、量子化ステップ幅の設定の仕方を組合せることにより、それぞれのシステムに最適な量子化雑音に対する要求を設定することができる。これにより、ステップ数を大幅に減らすことができ、回路の簡素化、高速化が可能となり、コストダウンも図れる。

例えば、飽和点における出力における量子化誤差対包絡線レベル比を−４５ｄＢ、ＩＢＯ（Input Back-off）１０ｄＢの点において−６５ｄＢ、それ以下の入力レベルに対しては−６５ｄＢ一定と設定することにより、システムに必要な量子化雑音対信号レベルを保ちつつ、量子化ステップ数を等差数列コンパレータで構成する場合に比較して大幅に削減できる。飽和点からＩＢＯ１０ｄＢの点までは、非補償の高周波増幅器２４の３次混変調特性から、約−３５ｄＢ下げた値である。これはリニアライザによる３次混変調の改善が２０−３０ｄＢであることを考慮すれば十分な値である。特に、飽和点付近における２波Ｃ／３ＩＭ（キャリア対３次混変調）が１０数ｄＢ程度であること、混変調の改善が殆ど不可能な領域であること等を考慮すれば、十分な値である。

ＩＢＯ１０ｄＢから、飽和点まで、設定された量子化誤差対包絡線レベル比は2dB/dBで増加しており、これは入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定となるようにレベルコンパレータ５２の基準電圧を設定することによって得られる。また、ＩＢＯ１０ｄＢ以下の領域では、設定された量子化誤差対包絡線レベル比は一定であり、これは入力信号の包絡線レベルと量子化ステップ幅との積r・△r1maxが一定となるように設定することによって得られる。
高周波増幅器の特性から近似式を求め、更に逆関数を求めることにより
△y = (2・a1・c3・r² +c1(6・a3・c1・c3+(4・a1・c5/c1))(r^４) +・・・・・・ ) ・△r1
の各係数を求めることができる。
実際のＴＷＴＡで第1項の係数を求めると2・a1・c3＝0.544となる。この場合r＝0.316（OBO;-10dB）、△y＝0.00017783(-75dB)より
△r1max/r＝0.01034
r・△r1max＝0.00103
となり、（２５）、（３１）式よりステップ数が求められ、それぞれ55.6、24.2が得られコンパレータに要求される総ステップ数は約８０ステップとなる。
このように、入力信号の量子化誤差対包絡線レベル比が６５ｄＢとなる所まで、入力信号の包絡線レベルと量子化ステップ幅との比△r1max/rを一定となるように量子化ステップ幅を設定し、入力信号の量子化誤差対包絡線レベル比が６５ｄＢとなる所以下では、入力信号の包絡線レベルｒと最大量子化誤差△r1maxとの積ｒ・△r1maxが一定となるように量子化ステップ幅を設定した場合、トータルでのステップ数は約８０ステップとなる。この場合、零を除く最小の量子化ステップe１は、信号入力−２４ｄＢ相当となり、これ以下ではディジタル化は行われないことになる。

これに対して、量子化ステップ幅△r1maxを一定とした場合、ＩＢＯ１０ｄＢの点で、量子化誤差対包絡線レベル比が６５ｄＢとなるようにすると、（２０）式よりステップ数は３０６となる。量子化ステップ幅△r1maxが一定の場合は前述したように量子化誤差対包絡線レベル比が入力レベルの変化に対して1dB/dBで変化しており、３次混変調が支配的な領域に於いても、ＩＢＯ１０ｄＢ以下の領域に於いても前述の例よりステップが細かく設定されており最適化されていないためである。

このように、量子化ステップ幅を最適化することで、量子化ステップ数を大幅に減らすことが可能になり、製造可能な論理回路数の範囲内で、且つ必要十分な量子化雑音比を確保しつつ、２０ｄＢ〜３０ｄＢのダイナミックレンジを容易に得ることができる。また、衛星搭載用の機器などでは、素子の大きさを大きくできるので耐放射線特性の良いものができる。

前述したように、本発明の実施形態では、図１１に示したように、ディジタル歪発生回路１９ａ及び１９ｂを、メモリマトリクス５１と、レベルコンパレータ５２と、Ｄ／Ａコンバータ５３とから構成するようにしており、このような構成では、図１４に示したように、ルックアップテーブルを拡張することにより、歪成データの発生ばかりでなく、リミッタとして用いることができる。しかしながら、リミッタ機能を付加することで、レベルコンパレータ５２の入力電圧範囲が２−３倍になる。従来のように△r1maxを一定とするとそのまま量子化ステップ数が２−３倍になってしまい、コンパレータやメモリの素子数が急激に増えてしまうことになる。従って、リミッタ機能を持たせるようにした場合には、量子化ステップ数を減らすことが重要である。

上述のように、量子化ステップ幅を最適化し、量子化ステップ数を減らすことで、リミッタ機能を容易に実現でき、これにより、通信衛星搭載用の増幅器等の多様な信号の増幅器に適用することができる。

また、本発明の第１実施形態のおけるディジタル歪発生回路１９ａ、１９ｂでは、図１２に示したように、包絡線レベルの検出値と基準電圧との比較結果に基づいて、メモリマトリクス５１の行の１つを選択しているので、ステップ数の増加は、メモリマトリクス５１の行数の増加を意味することになる。よって、量子化ステップ数を削減することで、回路の素子数を減らすことができる。また、このことは、比較的大きな素子を使用できることを意味し、高速なディジタル回路を構成することができるということにもなる。

ディジタル歪み発生回路の具体例．
次に、ディジタル歪発生回路１９ａ、１９ｂの具体例について詳細に説明する。図１１に原理構成で示したように、ディジタル歪み発生回路１９ａ、１９ｂは、基本的には、メモリマトリクス５１と、レベルコンパレータ５２と、Ｄ／Ａコンバータ５３とから構成される。更に、具体例では、図２１に示すように、メモリマトリクス５１から読み出された歪成分データを、遅延調整回路５４を介して、Ｄ／Ａコンバータ５３に送るようにしている。遅延調整回路５４は、ディジタル歪発生器４によって生じる遅延時間とＲＦルート２によって生じる遅延時間との時間差ｔ_ｄを調整するものである。先ず、レベルコンパレータ５２の具体構成について説明する。

図２２は、レベルコンパレータ５２の第１の例を示すものである。図２２において、基準電圧（ＶＲＥＦ）の入力端子１５１と接地間に、ラダー抵抗１５３＿１、１５３＿２、１５３＿３、…が設けられる。ラダー抵抗１５３＿１、１５３＿２、１５３＿３、…の段間の出力がコンパレータ１５４＿１、１５４＿２、１５４＿３、…の一方の入力端に供給される。

入力端子１５２からの入力信号がコンパレータ１５４＿１、１５４＿２、１５４＿３、…の他方の入力端に供給される。コンパレータ１５４＿１、１５４＿２、１５４＿３、…で、入力信号と、ラダー抵抗１５３＿１、１５３＿２、１５３＿３、…の段間からの複数の基準電圧とがそれぞれ比較される。

コンパレータ１５４＿１、１５４＿２、１５４＿３、…には、ストローブ信号（ＳＴＢ）が供給される。コンパレータ１５４＿１、１５４＿２、１５４＿３、…にストローブ信号が供給されると、コンパレータ１５４＿１、１５４＿２、１５４＿３、…のそれぞれからの比較出力が現れる。

コンパレータ１５４＿１、１５４＿２、１５４＿３、…の出力がＮＡＮＤゲート１５６＿１、１５６＿２、１５６＿３、…に供給される。

即ち、最下位のコンパレータ１５４＿１の出力がＮＡＮＤゲート１５６＿１の２つの入力端に反転されて供給されると共に、ＮＡＮＤゲート１５６＿２の一方の入力端に反転されて供給される。コンパレータ１５４＿２の出力がＮＡＮＤゲート１５６＿２の他方の入力端に反転されて供給されると共に、ＮＡＮＤゲート１５６＿３の一方の入力端に供給される。以下、各コンパレータ１５４＿３、１５４＿４、…の出力は、それぞれ、ＮＡＮＤゲート１５６＿３、１５６＿４、…の他方の入力端に反転されて供給されると共に、ＮＡＮＤゲート１５６＿４、１５６＿５、…の一方の入力端に供給される。そして、最上位のＮＡＮＤゲート１５６＿ｎの２つの入力端には、最上位のコンパレータ１５４＿ｎ−１の出力が供給される。

ＮＡＮＤゲート１５６＿１、１５６＿２、１５６＿３、…の出力は、インバータ１５７＿１、１５７＿２、１５７＿３、…にそれぞれ供給される。インバータ１５７＿１、１５７＿２、１５７＿３、…には、クロックが供給される。

インバータ１５７＿１、１５７＿２、１５７＿３、…には、クロックが供給されると、ＮＡＮＤゲート１５６＿１、１５６＿２、１５６＿３、…の出力がインバータ１５７＿１、１５７＿２、１５７＿３、…でそれぞれ反転されて出力される。

このような構成のレベルコンパレータでは、入力値のレベルを、抵抗１５３＿１、１５３＿２、１５３＿３、…の段間で設定される複数の基準電圧と比較し、この比較結果に応じて、メモリマトリクスの行の１つを選択する行選択信号を発生することができる。

図２３は、レベルコンパレータ５２の第２の例を示すものである。この例は、コンパレータ１５４＿１、１５４＿２、…として、正転出力と反転出力とが出力できるものを用いている。他の構成については、基本的に、図２２に示した第１の例と同一であり、その説明を省略する。

次に、メモリマトリクス５１の具体構成について説明する。図２４は、メモリマトリクス５１の第１の例を示すものである。

図２４において、メモリマトリクス５１には、記憶素子１６１及びスイッチ素子１６２が二次元配列される。同一行に並ぶ記憶素子１６１は、それぞれ、対応する行の書込選択線ＳＷＬ１、ＳＷＬ２、…、ＳＷＬｍに接続される。また、同一行に並ぶスイッチ素子１６２の制御端子は、それぞれ、読出選択線ＳＲＬ１、ＳＲＬ２、…、ＳＲＬｍに接続される。

同一列に並ぶ記憶素子１６１は、それぞれ、対応する列のデータ書込線ＷＬ＿１及び￣ＷＬ＿１、ＷＬ＿２及び￣ＷＬ＿２、…、ＷＬ＿ｎ及び￣ＷＬ＿ｎに接続される。また、同一列に並ぶスイッチ素子１６２の出力端子は、それぞれ、対応する列のデータ読出線ＲＬ＿１、ＲＬ＿２、…、ＲＬ＿ｎに接続される。ここで、￣はNOTを意味する。

記憶素子１６１は、図２５に示すように、ＭＯＳトランジスタＱ１〜Ｑ４からなるフリップフロップと、アクセストランジスタとして機能するＭＯＳトランジスタＱ５及びＱ６で構成される。ＭＯＳトランジスタＱ１〜Ｑ４からなるフリップフロップは、ＭＯＳトランジスタＱ５及びＱ６からなるアクセストランジスタを介して、データ書込線ＷＬｊ及び￣ＷＬｊに接続されている。ＭＯＳトランジスタＱ５及びＱ６のゲートは、書込選択線ＳＷＬｉに接続されている。このような記憶素子では、書込選択線ＳＷＬｉをＨレベルにすると、ＭＯＳトランジスタＱ５及びＱ６がオンとなり、データ書込線ＷＬ及び￣ＷＬから送られてきたデータがＭＯＳトランジスタＱ５及びＱ６を介してＭＯＳトランジスタＱ１〜Ｑ４からなるフリップフロップに書き込まれる。

また、ＭＯＳトランジスタＱ１〜Ｑ４の記憶データは、スイッチ素子１６２を介して、データ読出線ＲＬｊに読み出される。スイッチ素子１６２は、クロックドインバータである。読出選択線ＳＲＬｉをＨレベルにすると、スイッチ素子１６２が動作状態となり、ＭＯＳトランジスタＱ１〜Ｑ４からなるフリップフロップ７１に記憶されていたデータは、スイッチ素子１６２を介して反転されて、データ読出線ＲＬｊに読み出される。

図２４において、行アドレスデコーダ１６３から、インバータ１６４＿１、１６４＿２、…及びクロックドインバータ１６５＿１、１６５＿２、…を介して、書込選択線ＳＷＬ１、ＳＷＬ２、…、ＳＷＬｍが導出される。クロックドインバータ１６５＿１、１６５＿２、…には、書き込み信号（Ｗｒｉｔｅ）が与えられる。

行データバッファ１６６からは、データ書込線ＷＬ１、ＷＬ２、…、ＷＬｎが導出されると共に、インバータ１６７＿１、１６７＿２、…、１６７＿ｎを介して、データ書込線￣ＷＬ１、￣ＷＬ２、…、￣ＷＬｎが導出される。

読出選択線ＳＲＬ１、ＳＲＬ２、…、ＳＲＬｍは、レベルコンパレータ５２から導出される。データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎは、遅延調整回路５４を介して、Ｄ／Ａコンバータ５３に導かれる。

読み出し時には、レベルコンパレータ５２からの出力に基づいて、読出選択線ＳＲＬ１、ＳＲＬ２、…、ＳＲＬｍのうちの１つに、Ｈレベルの読出選択信号が送られる。この読出選択信号により、選択された行のスイッチ素子１６２がアクティブとなり、選択された行の記憶素子１６１から、行単位でデータの読み出しが行われる。

このデータは、その行のスイッチ素子１６２を介して、データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎに送られ、データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎから、遅延調整回路５４を介して、Ｄ／Ａコンバータ５３に送られる。

書き込み時には、行アドレスデコーダ１６３に入力された行アドレスにより、メモリマトリクス５１の１つの行が選択される。選択された行に基づいて、書込選択線ＳＷＬ１、ＳＷＬ２、…、ＳＷＬｍのうちの１つに、行アドレスデコーダ１６３からＨレベルの書込選択信号が送られる。そして、行データバッファ１６６からのデータがデータ書込線ＷＬ１及び￣ＷＬ１、ＷＬ２及び￣ＷＬ２、…を介して、所望の行の記憶素子１６１に送られ、その行に並ぶ記憶素子１６１にデータが書き込まれる。

図２６は、このようなメモリマトリクス５１の各部の動作を示すタイミングチャートである。レベルコンパレータ５２から、図２６（Ａ）に示すように、時点ｔ１のタイミングで、ｉ番目の行を選択する信号が出力されると、この信号は、読出選択線ＳＲＬｉを介して、ｉ番目の行に並ぶスイッチ素子１６２に送られる。これにより、ｉ番目の行に並ぶ記憶素子１６１からは、図２６（Ｂ）に示すように、歪成分データの列データが出力される。この歪成分データの列データは、データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎを介して出力され、遅延調整回路５４を介して、図２６（Ｃ）に示すタイミングで、Ｄ／Ａコンバータ５３に入力される。Ｄ／Ａコンバータ５３からからは、図２６（Ｄ）に示すように、遅延調整回路５４による遅延時間Ｔｄだけ遅れて、時点ｔ２で、歪成分のアナログ値が出力される。

また、更新する歪成分データのアドレスが、図２６（Ｅ）に示すように、時点ｔ１１で確定され、行アドレスデコーダ１６３から、図２６（Ｆ）に示すように、ｉ番目の行の書込選択線ＳＷｉに、選択信号が与えられる。また、図２６（Ｇ）に示すように、行データバッファ１６６に、更新する歪成分データが出力される。

図２６（Ｂ）に示したように、時点ｔ１でｉ番目の行に並ぶ記憶素子１６１からのデータの読み出しが完了した後の、時点ｔ１２で、図２６（Ｈ）に示すように、書き込み信号Ｗｒｉｔｅがクロックドインバータ１６５に送られる。これにより、図２６（Ｉ）に示すように、ｉ番目の行に並ぶ記憶素子１６１に、新たな歪成分データが書き込まれる。
このように、メモリマトリクス５１からは、１クロック以内のほぼリアルタイムで歪成分を出力させることができる。また、このメモリマトリクス５１では、スイッチ素子１６２をアクティブにしてデータの読み出しを終了したら、直ちに、記憶素子１６１へのデータの書き込みを行うことができる。これにより、動作中に、サンプリングデータ単位で、歪成分データの書き換えを行うことができる。このように、動作中に歪成分データの変換テーブルを書き換えることができ、且つ、サンプリングデータ単位で歪成分データの変換テーブルを書き換えるため、書き換え時の特性のずれを最小に抑えることができ、温度変化、経時変化等の連続的変化に対して対応でき、動作を止めることなく、混変調の抑制に最適な特性を維持することができる。

次に、メモリマトリクス５１の他の具体構成について説明する。図２７は、メモリマトリクス５１の第２の例を示すものである。

図２７において、同一行に並ぶ記憶素子１７１は、それぞれ、対応する行の書込選択線ＳＷＬ＿１、ＳＷＬ＿２、…、ＳＷＬ＿ｍに接続される。また、同一行に並ぶ記憶素子１７１は、それぞれ、読出選択線ＳＲＬ１、ＳＲＬ２、…、ＳＲＬｍに接続される。

同一列に並ぶ記憶素子１７１は、それぞれ、対応する列のデータ書込線ＷＬ１及び￣ＷＬ＿１、ＷＬ＿２及び￣ＷＬ＿２、…に接続される。また、同一列に並ぶ記憶素子１７１は、それぞれ、対応する列のデータ読出線ＲＬ＿１及び￣ＲＬ＿１、ＲＬ＿２及び￣ＲＬ＿２、…に接続される。

記憶素子１７１は、図２８に示すように、ＭＯＳトランジスタＱ１１〜Ｑ１４からなるフリップフロップと、書き込み側アクセストランジスタＱ１５及びＱ１６と、読み出し側アクセストランジスタＱ１７及びＱ１８とから構成される。

ＭＯＳトランジスタＱ１１〜Ｑ１４からなるフリップフロップは、ＭＯＳトランジスタＱ１５及びＱ１６からなるアクセストランジスタを介して、データ書込線ＷＬｊ及び￣ＷＬ＿ｊに接続されている。また、ＭＯＳトランジスタＱ１１〜Ｑ１４からなるフリップフロップは、ＭＯＳトランジスタＱ１７及びＱ１８からなるアクセストランジスタを介して、データ読出書ＲＬｊ及び￣ＲＬ＿ｊに接続されている。

ＭＯＳトランジスタＱ１５及びＱ１６のゲートは、書込選択線ＳＷＬｉに接続されている。また、ＭＯＳトランジスタＱ１７及びＱ１８のゲートは、読出選択線ＳＲＬｉに接続されている。

このような記憶素子では、書込選択線ＳＷＬｉをＨレベルにすると、ＭＯＳトランジスタＱ１５及びＱ１６がオンとなり、データ書込線ＷＬ及び￣ＷＬから送られてきたデータがＭＯＳトランジスタＱ１５及びＱ１６を介してＭＯＳトランジスタＱ１１〜Ｑ１４からなるフリップフロップに書き込まれる。

また、読出選択線ＳＲＬｉをＨレベルにすると、ＭＯＳトランジスタＱ１７及びＱ１８がオンとなり、ＭＯＳトランジスタＱ１１〜Ｑ１４の記憶データは、ＭＯＳトランジスタＱ１７及びＱ１８を介して、データ読出線ＲＬｊ及び￣ＲＬｊに読み出される。

図２７において、行アドレスデコーダ１６３から、インバータ１６４＿１、１６５＿２、…及びクロックドインバータ１６５＿１、１６５＿２、…をそれぞれ介して、書込選択線ＳＷＬ１、ＳＷＬ２、…、ＳＷＬ＿ｍが導出される。クロックドインバータ１６５＿１、１６５＿２、…には、書き込み信号（Ｗｒｉｔｅ）が与えられる。

行データバッファ１６６からデータ書込線ＷＬ１、ＷＬ２、…、ＷＬｎが導出されると共に、インバータ１６７＿１、１６７＿２、…、１６７＿ｎを介して、データ書込線￣ＷＬ１、￣ＷＬ２、…、￣ＷＬｎが導出される。

読出選択線ＳＲＬ１、ＳＲＬ２、…、ＳＲＬｍは、レベルコンパレータ５２から導出される。

データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎ及び￣ＲＬ１、￣ＲＬ２、…、￣ＲＬｎには、プリチャージ回路１７３が設けられる。また、データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎ及び￣ＲＬ１、￣ＲＬ２、…、￣ＲＬｎの出力側には、センスアンプ１７２が設けられる。データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎは、遅延調整回路５４を介して、Ｄ／Ａコンバータ５３に導かれる。

読み出し時には、プリチャージ回路１７３により、データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎ及び￣ＲＬ１、￣ＲＬ２、…、￣ＲＬｎがプリチャージされる。レベルコンパレータ５２からの出力に基づいて、読出選択線ＳＲＬ１、ＳＲＬ２、…、ＳＲＬｍのうちの１つに、Ｈレベルの読出選択信号が送られる。この読出選択信号により、選択された行の記憶素子１７１から、行単位でデータの読み出しが行われる。このデータは、データ読出線ＲＬ＿１及び￣ＲＬ１、ＲＬ＿２及び￣ＲＬ２、…、ＲＬ＿ｎ及び￣ＲＬｎに送られ、データ読出線ＲＬ＿１、ＲＬ＿２、…、ＲＬ＿ｎから、遅延調整回路５４を介して、Ｄ／Ａコンバータ５３に送られる。Ｄ／Ａコンバータ５３で、このデータがアナログ信号に変換されて出力される。

書き込み時には、行アドレスデコーダ１６３に入力された行アドレスにより、メモリマトリクス５１の行が選択される。選択された行に基づいて、書込選択線ＳＷＬ１、ＳＷＬ２、…、ＳＷＬｍのうちの１つに、行アドレスデコーダ１６３からＨレベルの書込選択信号が送られる。そして、行データバッファ１６６からのデータがデータ書込線ＷＬ１及び￣ＷＬ１、ＷＬ２及び￣ＷＬ２、…を介して、所望の行の記憶素子１６１に送られ、その行に並ぶ記憶素子１６１にデータが書き込まれる。

図２９は、このようなメモリマトリクス５１の各部の動作を示すタイミングチャートである。図２９（Ｂ）に示すように、時点ｔ０で、プリチャージ回路１７３で、データ読出線ＲＬ１及び￣ＲＬ１、ＲＬ２及び￣ＲＬ２、…がプリチャージされる。

レベルコンパレータ５２から、図２９（Ａ）に示すように、時点ｔ１のタイミングで、ｉ番目の行を選択する信号が出力されると、この信号は、読出選択線ＳＲＬｉを介して、ｉ番目の行に並ぶスイッチ素子１６２に送られる。これにより、ｉ番目の行に並ぶ記憶素子１７１からは、図２９（Ｃ）に示すように、歪成分データの列データが出力される。この歪成分データの列データは、データ読出線ＲＬ１及び￣ＲＬ１、ＲＬ２及び￣ＲＬ２、…を介して出力され、遅延調整回路５４を介して、Ｄ／Ａコンバータ５３に送られる。Ｄ／Ａコンバータ５３からからは、図２９（Ｄ）に示すように、遅延調整回路５４による遅延時間Ｔｄだけ遅れて、時点ｔ２でＤ／Ａコンバータ５３に入力され、図２９（Ｅ）に示すように、Ｄ／Ａコンバータ５３から、歪成分のアナログ値が出力される。

また、更新する歪成分データのアドレスが、図２９（Ｆ）に示すように、時点ｔ１１で確定され、行アドレスデコーダ１６３から、図２９（Ｇ）に示すように、ｉ番目の行の書込選択線ＳＷｉに、選択信号が与えられる。また、図２９（Ｈ）に示すように、行データバッファ１６６に、更新する歪成分データが出力される。

図２９（Ｂ）に示したように、読み出しが完了した後の、時点ｔ１２で、図２９（Ｉ）に示すように、書き込み信号Ｗｒｉｔｅがクロックドインバータ１６５に送られる。これにより、図２９（Ｊ）に示すように、ｉ番目の行に並ぶ記憶素子１６１に、新たな歪成分データが書き込まれる。
このように、メモリマトリクス５１からは、１クロック以内のほぼリアルタイムで歪成分が出力される。また、このメモリマトリクス５１では、データの読み出しを終了したら、直ちに、記憶素子１６１へのデータの書き込みを行うことができる。これにより、動作中に、サンプリングデータ単位で、歪成分データの書き換えを行うことができる。

次に、Ｄ／Ａコンバータ５３の具体例について説明する。Ｄ／Ａコンバータ５３としては、フラッシュ型のＤ／Ａコンバータが用いられる。

図３０は、このようなＤ／Ａコンバータ５３の一例である。このＤ／Ａコンバータ５３は、Ｒ−２Ｒラダーの構成のフラッシュ型のＤ／Ａコンバータである。

図３０において、基準電圧Ｖｒｅｆと接地間に、抵抗値がＲの抵抗１８１＿１、１８１＿２、１８１＿３、…と、抵抗値が２Ｒの抵抗１８２が直列に接続される。抵抗１８１＿１、１８１＿２、１８１＿３、…及び抵抗値が２Ｒの抵抗１８２の各接続点に、抵抗値が２Ｒの抵抗１８３＿１、１８３＿２、１８３＿３、…の一端に接続される。抵抗１８３＿１、１８３＿２、１８３＿３、…の他端がスイッチ回路１８４＿１、１８４＿２、１８４＿３、…に接続される。

スイッチ回路１８４＿１、１８４＿２、１８４＿３、…の一方の接点が演算増幅器１８５の反転入力端子に接続される。スイッチ回路１８４＿１、１８４＿２、１８４＿３、…の他方の接点が演算増幅器１８５の非反転入力端子に接続される。スイッチ回路１８４＿１、１８４＿２、１８４＿３、…は、それぞれ、入力ディジタルデータの各ビットにより切り替えられる。

演算増幅器１８５の非反転入力端子が接地される。演算増幅器１８５の出力端子と反転入力端子との間に、抵抗１８６、スイッチ回路１８７が接続される。

このような構成のＤ／Ａコンバータでは、抵抗値がＲの抵抗１８１＿１、１８１＿２、１８１＿３、…と、抵抗値が２Ｒの抵抗１８２、抵抗１８３＿１、１８３＿２、１８３＿３、…とにより、Ｒ−２Ｒラダーが構成される。そして、スイッチ回路１８４＿１、１８４＿２、１８４＿３、…を、それぞれ、入力ディジタルデータの各ビットにより切り替えることで、演算増幅器１８５の出力からは、入力ディジタルデータに対応するアナログ値の電圧を得ることができる。

次に、遅延調整回路５４の具体例について説明する。図３１は、遅延調整回路５４の一例を示すものである。図３１に示すように、遅延調整回路５４は、クロックドインバータ１９１、１９２と、nクロックの間データを保持する記憶素子１９３，１９４と、必要な遅延時間後データをＤ／Ａコンバータ５３に出力するクロックドインバータ１９５、１９６とからなる。この実施形態では、２相で最大２サンプリングクロックの遅延を実現できる。

メモリマトリクス５１から読み出されたデータは、データ読出線ＲＬ１、ＲＬ２、…、ＲＬｎを通して、クロックドインバータ１９１及び１９２に送られる。なお、ここでは２相であるので２つのクロックドインバータ１９１及び１９２が設けられているが、ｎ相の場合はｎ個のクロックドインバータが設けられる。

クロックドインバータ１９１及び１９２に印加されるサンプリングクロックＣＫ１、ＣＫ２は交互に加えられるので、２相のデータとして記憶素子１９３及び１９４にデータが交互に蓄えられる。なお、ｎ相の場合は順次、ｎ個のメモリにデータが蓄えられる。それぞれの記憶素子１９３及び１９４は、次のデータが来るまで、２クロック（ｎクロック）の期間データが保持されるので、この間に、クロックＣＫ３、ＣＫ４により、任意の遅延時間を待って、出力のクロックドインバータ１９５及び１９６を開くことにより、必要な遅延時間を持つデータをＤ／Ａコンバータ５３に出力することができる。

前述したように、精度の高い歪み補正を行うためには、ディジタル歪発生器４によって生じる遅延時間とＲＦルート２によって生じる遅延時間との差ｔｄを短縮することが重要である。このように、遅延調整回路５４を設けると、ディジタル歪発生器４によって生じる遅延時間と、ＲＦルート２によって生じる遅延時間との差Ｔｄが短縮するように、調整することができる。

第２実施形態．
図３２は、本発明の第２実施形態のプリディストーション・ディジタル・リニアライザ１０１の構成を示すものである。上述の第１実施形態では、入力信号を同相信号成分と直交信号成分とに分割して、プリディストーション処理を行っていたのに対して、この実施形態では、振幅成分と位相成分とに分けてプリディストーション処理を行っている。

図３２において、ＲＦルート１０２は、分岐回路１１２、帯域濾波器１１３、分岐回路１１４とにより構成される。入力端子１１１からの入力信号は、分岐回路１１２で２つの経路の信号に分岐される。分岐回路１１２で分岐された主信号は、帯域濾波器１１３を介して、分岐回路１１４に供給される。分岐回路１１４で、この入力信号が２つの経路の信号に分岐される。

位相及び振幅調整器１０３は、位相変調器１１６、振幅変調器１１７により構成される。分岐回路１１４で分岐された主信号は、位相変調器１１６、振幅変調器１１７を介して、高周波増幅器１２４に送られる。

ディジタル歪発生器１０４は、直線検波回路１１８、ディジタル歪発生回路１１９ａ、１１９ｂ、クロック発生回路１２０、遅延調整回路１２１、低域濾波器１２２ａ、１２２ｂ、バイアス回路１２３ａ、１２３ｂにより構成される。

分岐回路１１２で分岐された信号は、直線検波回路１１８に供給される。直線検波回路１１８は、直線検波又は自乗検波により、入力信号の包絡線を検出する。直線検波回路１１８で得られた包絡線の検出値は、ディジタル歪発生回路１１９ａ及び１１９ｂに供給される。

ディジタル歪発生回路１１９ａには、振幅歪みデータについてのルックアップテーブルが設けられている。直線検波回路１１８で検出された包絡線の検出値がディジタル歪発生回路１１９ａに供給されると、この包絡線の検出値に応じて、ディジタル歪発生回路１１９ａからは、振幅歪みデータが出力される。

また、ディジタル歪発生回路１１９ｂには、位相歪みデータについてのルックアップテーブルが設けられている。直線検波回路１１８で検出された包絡線の検出値がディジタル歪発生回路１１９ｂに供給されると、この包絡線の検出値に応じて、ディジタル歪発生回路１１９ｂからは、位相歪みデータが出力される。

ディジタル歪発生回路１１９ａの出力が低域濾波器１２２ａを介して振幅変調器１１７に供給される。ディジタル歪発生回路１１９ｂの出力が低域濾波器１２２ｂを介して位相変調器１１６に供給される。

なお、低域濾波器１２２ａ及び１２２ｂは、折り返し歪みを除去するためのナイキストフィルタであり、前述のＲＦルート１０２の帯域濾波器１１３は、入力帯域を確保すると共に、この低域濾波器１２２ａ及び１２２ｂに相当する遅延を与えるものである。

クロック発生回路１２０で発生されたクロックは、ディジタル歪発生回路１１９ａ、１１９ｂに供給される。

位相変調器１１６で、高周波増幅器１２４の位相歪みをキャンセルするような位相歪みが付加される。また、振幅変調器１１７で、高周波増幅器１２４の振幅歪みをキャンセルするような振幅歪みが付加される。

位相変調器１１６及び振幅変調器１１７を介された入力信号が高周波増幅器１２４に供給される。高周波増幅器１２４は、入力信号を電力増幅するものであり、高周波増幅器１２４としては、例えば、進行波管増幅器（ＴＷＴＡ）やトランジスタ増幅器が用いられる。高周波増幅器１２４で、入力信号が電力増幅される。

高周波増幅器１２４は非線形歪み特性を有しているが、上述のように、位相変調器１１６及び振幅変調器１１７で、この位相歪み及び振幅歪みをキャンセルするような位相歪み及び振幅歪みが入力信号に対して与えられる。これにより、入力信号に対してリニア特性の出力信号を得ることができる。

自動補正回路１０５は、分岐回路１２７、乗算器１２８ａ、１２８ｂ、遅延回路１２９、９０度ハイブリッド１３０、直線検波回路１３１、Ａ／Ｄコンバータ１３２ａ、１３２ｂ、１３２ｃ、演算回路１３３、制御回路１３４により構成される。自動補正回路１０５は、入力信号の包絡線の瞬時値を検出し、プリディストーション・ディジタル・リニアライザ１０１と高周波増幅器１２４との合成特性を求め、予め決められていた非線形特性からのずれを検出し、歪み発生回路のデータを書き換えて補正するものである。

本発明の第２実施形態においても、ディジタル歪発生回路１１９ａ及び１１９ｂとして、図１１に示したように、記憶素子が二次元配列されたメモリマトリクス５１と、信号レベルと複数基準電圧との比較結果に基づいて、メモリマトリクス５１の行の１つを選択する行選択信号を発生するレベルコンパレータ５２と、メモリマトリクス５１から読み出された偶数次多項式による歪成分データをアナログ信号に変換するＤ／Ａコンバータ５３とを有するようにしたものが用いられる。これにより、ディジタル歪発生器１０４によって生じる遅延時間を少なくし、ディジタル歪発生器１０４によって生じる遅延時間とＲＦルート１０２によって生じる遅延時間との差ｔｄを小さくして、必要な帯域を確保し、特性を改善するようにしている。ディジタル歪発生回路１１９ａ及び１１９ｂの詳細につては、前述の第１実施形態と基本的に同一であり、その説明を省略する。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。

本発明は、衛星通信のトランスポンダや地上局の高周波増幅回路として使用できる他、携帯電話等、各種の高周波増幅回路に使用可能である。

本発明の第１実施形態の全体構成を示すブロック図である。 本発明の第１実施形態の動作説明に用いる波形図である。 本発明の第１実施形態の動作説明に用いる波形図である。 本発明の第１実施形態の動作説明に用いる波形図である。 本発明の第１実施形態の動作説明に用いる波形図である。 本発明の第１実施形態の動作説明に用いる波形図である。 本発明の第１実施形態の動作説明に用いる波形図である。 本発明の第１実施形態の動作説明に用いる波形図である。 本発明の第１実施形態の動作説明に用いる波形図である。 本発明の第１実施形態におけるディジタル遅延発生回路の説明に用いるブロック図である。 本発明の第１実施形態におけるディジタル遅延発生回路の一例のブロック図である。 本発明の第１実施形態におけるディジタル遅延発生回路の基本構成のブロック図である。 本発明の第１実施形態におけるディジタル遅延発生回路におけるテーブルの一例の説明図である。 リミッタ機能を併せ持つディジタル遅延発生回路におけるテーブルの一例のブロック図である。 リミッタ機能を併せ持つディジタル遅延発生回路におけるテーブルの一例の説明図である。 ディジタル遅延発生回路における量子化歪みの説明に用いるブロック図である。 ディジタル遅延発生回路における量子化歪みの説明図である。 ディジタル遅延発生回路における量子化歪みの説明図である。 量子化ステップの組み合わせの説明図である。 量子化ステップの説明に用いるグラフである。 ディジタル遅延発生回路の具体構成の説明に用いるブロック図である。 ディジタル遅延発生回路におけるレベルコンパレータの第１の具体構成のブロック図である。 ディジタル遅延発生回路におけるレベルコンパレータの第２の具体構成のブロック図である。 ディジタル遅延発生回路におけるメモリマトリクスの第１の具体構成のブロック図である。 ディジタル遅延発生回路におけるメモリマトリクスの第１の具体構成におけるメモリ素子の接続図である。 ディジタル遅延発生回路におけるメモリマトリクスの第１の具体構成の説明に用いるタイミングチャートである。 ディジタル遅延発生回路におけるメモリマトリクスの第２の具体構成のブロック図である。 ディジタル遅延発生回路におけるメモリマトリクスの第２の具体構成におけるメモリ素子の接続図である。 ディジタル遅延発生回路におけるメモリマトリクスの第２の具体構成の説明に用いるタイミングチャートである。 ディジタル遅延発生回路におけるＡ／Ｄコンバータの具体構成の一例の接続図である。 ディジタル遅延発生回路における遅延調整回路の具体構成の一例の接続図である。 本発明の第２実施形態の全体構成を示すブロック図である。 従来のプリディストーション方式の高周波増幅回路の一例のブロック図である。

符号の説明

１ プリディストーション・ディジタル・リニアライザ
２ ＲＦルート
３ 直交変調器
４ ディジタル歪発生器
５ 自動補正回路
１１ 入力端子
１２ 分岐回路
１３ 帯域濾波器
１４ 分岐回路
１５ ９０度ハイブリッド
１６ａ、１６ｂ 振幅変調器
１７ 同相合成器
１８ 直線検波回路
１９ａ、１９ｂ ディジタル歪発生回路
２０ クロック発生回路
２１ 遅延調整回路
２２ａ、２２ｂ 低域濾波器
２３ａ、２３ｂ バイアス回路
２４ 高周波増幅器
２５ 分岐回路
２６ 出力端子
２７ 分岐回路
２８ａ、２８ｂ 乗算器
２９ 遅延回路
３０ ９０度ハイブリッド
３１ 直線検波回路
３２ａ、３２ｂ、３２ｃ Ａ／Ｄコンバータ
３３ 演算回路
３４ 制御回路
５１ メモリマトリクス
５２ レベルコンパレータ
５３ Ｄ／Ａコンバータ
５４ 遅延調整回路
５６ ゲート回路

Claims (14)

1. 入力高周波信号が伝送されるＲＦルートと、
   前記入力高周波信号の入力信号レベルに応じて、高周波増幅器の非線形歪をキャンセルするための歪成分を発生する歪発生手段と、
   前記歪発生手段からの歪成分により前記高周波入力信号に対して前記高周波増幅器の非線形振幅及び位相歪をキャンセルする変調手段と
   からなるようにしたプリディストーション方式の歪補償回路において、
   前記歪発生手段は、
   入力信号の入力信号レベルを検出する検波手段と、
   前記検波手段で検出された入力信号レベルに基づいて、同相成分についての偶数次多項式による歪成分を発生する第１のディジタル発生手段と、
   前記検波手段で検出された入力信号レベルに基づいて、直交成分についての偶数次多項式による歪成分を発生する第２のディジタル発生手段とを含み、
   前記変調手段は、
   入力信号を同相信号成分と直交信号成分とに分岐する手段と、
   前記入力信号の同相信号成分と前記第１のディジタル発生手段からの同相成分についての偶数次の多項式による歪成分とを乗算する第１の振幅変調手段と、
   前記入力信号の直交信号成分と前記第２のディジタル発生手段からの同相成分についての偶数次の多項式による歪成分とを乗算する第２の振幅変調手段と、
   前記第１の変調手段の出力と前記第２の変調手段の出力とを合成する同相合成手段とを含む
   ことを特徴とする歪補償回路。
2. 前記第１及び第２のディジタル歪発生手段は、
   記憶素子が２次元配列され、入力信号レベルに対応する歪成分データが各行毎に記憶されているメモリマトリクスと、
   前記行選択信号により前記メモリマトリクスから読み出された歪成分データをアナログ信号に変換するＤ／Ａ変換手段とからなり、
   前記検波手段は、
   入力信号レベルを複数の基準電圧と比較し、この比較結果に基づいて前記メモリマトリクスのうちの何れか１つの行を選択する行選択信号を発生するレベルコンパレータであり、前記メモリマトリクスは、
   前記行選択信号により選択された行の前記記憶素子から行単位に一括で前記入力信号レベルに相当する歪成分データが読み出される
   ことを特徴とする請求項１に記載の歪補償回路。
3. 前記歪発生手段は、更に、前記メモリマトリクスから読み出された歪成分データを遅延時間を調整して前記Ｄ／Ａ変換手段に出力する遅延調整手段を含むことを特徴とする請求項２に記載の歪補償回路。
4. 前記ＲＦルートは、入力信号を帯域制限する帯域濾波器を含み、前記帯域濾波器は、前記ＲＦルートの遅延量と、前記歪発生手段で生じる遅延量とを合わせるための遅延手段とすることを特徴とする請求項２に記載の歪補償回路。
5. 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルｒに対して量子化ステップ幅△ｒが一定となるように設定することを特徴とする請求項２に記載の歪補償回路。
6. 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルｒに対して量子化ステップ幅△ｒと入力信号レベルｒとの積が一定となるように設定したことを特徴とする請求項２に記載の歪補償回路。
7. 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルｒに対して量子化ステップ幅△ｒと入力信号レベルｒとの比が一定となるように設定したことを特徴とする請求項２に記載の歪補償回路。
8. 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルｒに対して量子化ステップ幅△ｒと入力信号レベルｒの２乗との積が一定となるように設定したことを特徴とする請求項２に記載の歪補償回路。
9. 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルｒに対して量子化ステップ幅△ｒが一定となる設定と、量子化ステップ幅△ｒと入力信号レベルｒとの積が一定となる設定と、量子化ステップ幅△ｒと入力信号レベルｒとの比が一定となる設定と、量子化ステップ幅△ｒと入力信号レベルｒの２乗との積が一定となる設定とを、入力信号レベルに応じて組み合わせるようにしたことを特徴とする請求項２に記載の歪補償回路。
10. 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所定値より大きい領域では、量子化ステップ幅△ｒと入力信号レベルｒとの比が一定となるように設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅△ｒと入力信号レベルとｒの積が一定となるように設定することを特徴とする請求項２に記載の歪補償回路。
11. 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルが所定値より大きい領域では、量子化ステップ幅△ｒと入力信号レベルｒとの比が一定となるように設定し、入力信号レベルが所定値より小さい領域では、量子化ステップ幅△ｒと入力信号レベルｒの二乗との積が一定となるように設定することを特徴とする請求項２に記載の歪補償回路。
12. 前記レベルコンパレータにおける複数の基準電圧は、前記入力信号レベルが前記高周波増幅器の飽和点を越えない範囲の電圧と、前記高周波増幅器の飽和点を越える範囲の電圧とに分割され、
    前記メモリマトリクスにおける各行は、前記入力信号レベルが前記高周波増幅器の飽和点を越えない範囲の領域と、前記高周波増幅器の飽和点を越える範囲の領域とに分割され、前記入力信号レベルが前記高周波増幅器の飽和点を越えない範囲の領域には、前記入力信号レベルに対応する歪成分データが前記メモリマトリクスの各行毎に記憶され、前記入力信号レベルが前記高周波増幅器の飽和点を越える範囲の領域には、出力信号レベルを一定にするリミッタデータが前記メモリマトリクスの各行毎に記憶される
    ことを特徴とする請求項２に記載の歪補償回路。
13. 前記レベルコンパレータにおける複数の基準電圧は、入力信号レベルが飽和点より大きい領域では、量子化ステップ幅△ｒと入力信号レベルｒとの比が一定となるように設定することを特徴とする請求項２に記載の歪補償回路。
14. 更に、前記高周波増幅器の出力信号に基づいて、前記歪成分データを更新する自動補正手段を有し、
    前記自動補正手段は、
    入力信号レベルを検出する検波手段と、
    前記入力信号を同相信号成分と直交信号成分とに分割する直交分割手段と、
    前記高周波増幅器の出力信号と前記入力信号の同相成分とを乗算する第１の乗算手段と、
    前記高周波増幅器の出力信号と前記入力信号の直交成分とを乗算する第２の乗算手段と、
    前記検波手段の出力信号と前記第１及び第２の乗算手段の出力信号とを用いて、前記歪発生手段及び前記高周波増幅器からなる信号経路の総合伝達特性を求め、求められた総合伝達特性と予め設定された伝達特性を比較して補正値を算出する演算手段と、
    前記演算手段で求められた補正値に基づいて、前記メモリマトリクスの各行の歪成分データを更新する制御手段と
    からなることを特徴とする請求項２に記載の歪補償回路。

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