JPH02202224A

JPH02202224A - Ａｄ変換回路

Info

Publication number: JPH02202224A
Application number: JP2118289A
Authority: JP
Inventors: Noriyuki Fukushima; 範之福島; Naoki Kumazawa; 熊沢　直樹
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-01-31
Filing date: 1989-01-31
Publication date: 1990-08-10
Anticipated expiration: 2010-01-11
Also published as: JPH071867B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、上位データと下位データを分割して変換を
行う直並列方式と呼ばれるＡＤ変換回路に関する。

〔発明の概要〕

この発明は、下位データの変換範囲を拡張し、この拡張
範囲で変換されたときに、上位データを補正するＡＤ変
換回路であって、上位データの補正と同時にこの上位デ
ータのエンコードをも行なえるようにすることによって
、リニアリティの良好なＡＤ変換を簡単な構成でかつ高
速に行なえるようにしたものである。

〔従来の技術〕

上位データと下位データとを分割して変換を行う直並列
方式と呼ばれるＡＤ変換回路において、上位データの境
界部での歪を補正するものが提案されている（特願昭６
３−１３７９２号）。

第２図は、上述のＡＤ変換回路を示す図である。

図において、（２０ａ）　（２０ｂ）はＡＤ変換を行う
最高電位■、、７及び最低電位ｖ、、ｌの供給される端
子であって、この端子（２０ａ）　（２０ｂ）間に、例
えば８ビツトのＡＤ変換の場合に２５６個の等しい抵抗
値の抵抗器（２，）〜（２ｚｓａ）の直列回路が、例え
ば図示のように１６個づつジグザグに設けられる。

この抵抗器（２，）〜（２，５，）の直列回路の、各１
６個の抵抗器ごとの接続中点（１５５個所が上位データ
のコンパレータ（３）に接続される。

またこの抵抗器（２１）〜（２＝ｓ−）の、上述のジグ
ザグに配置されたときの横方向に配列された抵抗器の一
端がそれぞれスイッチ（４１）〜（４□、６）を通じて
列ごとに互いに接続され、この接続中点（１６６個所が
下位データのコンパレータ（５）に接続される。

さらにこの抵抗器（２，）〜（２□、）の、上側３列及
び下側２列の抵抗器の他端がそれぞれスイッチ（６Ｉ）
〜（６□５＆）を通じて列ごとに互いに接続され、この
接続中点（５個所）が下位データのコンパレータ（５）
に接続される。

またこれらのスイッチ（６，）〜（６□６）はそれぞれ
上述のジグザグ配置の折り返しの部分で互いに逆側の抵
抗器に関連したスイッチ（４Ｉ）〜（４□２．）の縦方
向の配列と同じ線上に設けられる。なお最上側列では各
折り返し部分ごとのスイッチは並列接続になるので、図
示の配置で等価である。また端子（ｌａ）　（ｌｂ）の
近傍の抵抗器（２＋）　〜（２，）及び（２□５４）〜
（２２Ｓ、）についてはそれぞれ折り返しの逆側の抵抗
器が存在しないのでスイッチ（６り　（６３）及び（６
□、４）（６□３．）は設けられず、スイッチ（６１）
及び（６□３．）のみが有効とされる。

さらに（７）は信号電位Ｖｉｎの入力端子であって、こ
の入力端子（７）がコンパレータ（３）　（５）に接続
される。

これによってまず最初にコンパレータ（３）にて、入力
信号電位Ｖｉｎと抵抗器（２１）〜（２□１．）の１６
個ごとの接続中点の電位とが比較され、１５ビツトの比
較出力が取出される。なお比較出力は信号電位Ｖｉｎに
対応する１ビツトのみが高電位とされ他は全て低電位と
される形式で取出される。

この比較出力が例えば４ビツトのディジタルコードを形
成する上位データのエンコード及び後述するエラー補正
のための回路（８）に供給されると共に、この比較出力
に応じて上述のスイッチ（４１）〜（４□２．）及び（
６１）〜（６□、６）の縦方向の列が選択され、対応す
る列のスイッチが全てオンにされる。なお図は最高電位
ＶｒＴ側から２ビツト目に比較出力が得られた場合で、
図の右から２列目のスイッチ（４＋７）〜（４，）及び
（６１５）　（６，６）　（６ｆｆ、）　（６３４）　
（６，５）がオンされている。

従ってこの例でコンパレータ（５）には抵抗器（２，、
）の他端〜（２３％）の他端間の各抵抗器の一端（他端
）の電位が供給され、これらの電位と信号電位Ｖｉｎが
比較され、２１ビツトの比較出力が取出される。

さらにこれらの比較出力が例えば４ビツトのディジタル
コードを形成する下位データのエンコーダ（９）に供給
されると共に、スイッチ（６３□）（６３４）（６３％
）からの電位に対応する比較出力がエラー検出回路（オ
ア回路）（１０υに供給され、またスイッチ（６，、）
（６，、）及び（４、７）からの電位に対応する比較出
力がエラー検出回路（オア回路）（１０□）に供給され
る。そしてこれらの検出回路（１０，）（１０□）から
の信号が上述のエラー補正回路（８）に供給され、検出
回路（１０１）からの信号があったときに上位データの
エンコード値に“１”を加算し、検出回路（１０□）か
らの信号があったときに上位データのエンコード値から
“１ｎ減算する補正が行われる。

そしてさらにこの補正回路（８）からの補正されたエン
コード値が上位データのラッチ回路（１５）でラッチさ
れ、またエンコーダ（９）からのエンコード値が下位デ
ータのラッチ回路（１６）でラッチされ、これらのラッ
チされた値が合成されて出力端子（１３）に取出される
。

こうして上述の回路によれば、下位データの変換範囲の
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なＡＤ変換を行うことができる。

すなわち上述の回路において、上位データによって任意
の下位データの変換範囲が定められた場合に、コンパレ
ータ（５）には第３図に示すように本来の変換範囲の上
下に変換範囲の拡張された電位が供給される。そしてこ
の変換範囲に対するエンコーダ（９）のエンコード値は
図中右側に示すようになっており、ここで高電位側の拡
張部からのコンパレータ（５）の出力が得られたときに
上位データに“ｌ”を加算し、低電位側の拡張部からの
コンパレータ（５）の出力が得られたときに上位データ
から“１″減算することによって、例えば図中左側に示
すように上位データの境界部の信号電位Ｖｉｎに対して
もリニアリティの良好なＡＤ変換を行うことができる。

さらに第４図は動作のタイムチャートを示す。

この図において、Ａに示すような信号電位Ｖｉｎがあっ
た場合に、Ｂはクロック信号であって、コンパレータ（
３）ではＣに示すようにクロック信号の１の高電位期間
に信号電位■、がサンプリング（Ｓｌ）され低電位期間
にコンパレート（Ｃ１）される。これによってＤに示す
ようにクロック信号の２の高電位期間に上位データ（Ｍ
Ｄ、）が形成される。

さらにコンパレータ（３）の出力によってスイッチが選
択され、Ｆに示すような電位（ＲＶＩ）がコンパレータ
（５）に供給される。

一方コンパレータ（５）ではＧに示すようにクロック信
号の１の高電位期間にサンプリング（Ｓ、）された信号
電位Ｖ、が低電位期間及び２の高電位期間にホールド（
Ｈｌ）され、２の低電位期間にコンバレー）（ＣＩ）さ
れる。これによってＨに示すように３の高電位期間に下
位データ（ＬＤ、）が形成されると共に、Ｅに示すよう
に上位データが補正（ＭＤ’ｓ）され、■に示すように
これらの補正データと下位データが出力（Ｏｕｔｔ）さ
れる。

またこのときＣ１Ｇに示すように次の信号電位ｖ２がサ
ンプリング（Ｓ２）されて、以下この動作が繰り返され
る。

このようにして２クロツクを１周期としてＡＤ変換が行
われる。

〔発明が解決しようとする課題〕

ところが上述の回路において、上位データコンパレータ
（３）からの比較出力が回路（８）に供給されると、こ
の比較出力は回路（８）によって、まずエンコードされ
、その後に、エラー検出回路（１０，）（１０りの出力
信号に応じて、エラー補正が行なわれるようになってい
るので、いったんエンコードされたデータに、“１“を
加算又は減算しなければならず、回路構成が複雑となる
ばかりでなく加減算処理に要する時間が長くかかってし
まい、ＡＤ変換回路全体としての処理の高速化を妨げる
要因となっている。

〔課題を解決するための手段〕

この発明は、任意の電位（■ｒ７．■ｒ、）間に直列接
続された複数の抵抗器（２，）〜（２２５６）の所定の
接続点から取出される電位を用いて、入力信号の上位デ
ータを得る上位データコンパレータ（３）と、上位デー
タの範囲を上下に所定量ずつ拡張し、この拡張された範
囲の、各抵抗器の接続点から取出される電位を用いて入
力信号の下位データを得る下位データコンパレータ（５
）と、拡張された上下の所定量の範囲内で下位データが
得られたとき、上位データを補正するための補正信号を
発生する回路（１０，）　（１０□）（１４）と、補正
信号に従って、上位データコンパレータ（３）からの上
位データに“１”又は“０”又は“−１°゛を加算した
結果のエンコードデータを出力するエンコード及びエラ
ー補正回路（１９）とを備える。

〔作用〕

上位データコンパレータ（３）からの上位データを補正
すると同時にエンコードするようにしたので、エンコー
ド及びエラー補正回路（１９）の構成を簡単なものにす
ることができ、かつエンコード及びエラー補正の処理を
高速に行い得る。

〔実施例〕

第１図は、この発明の一実施例の構成図であり、第２図
例と同等なものには同一の符号を付しである。

図において、（１４）はエラー信号発生回路であり、こ
の回路（１４）はエラー検出回路（１０＋）及び（１０
□）からの信号が供給され、検出回路（１０，）からの
信号があったときに、信号ライン（１７ａ）のレベルを
“ＨＩＩとし、検出回路（１０りからの信号があったと
きに、信号ライン（１７ｃ）のレベルを“Ｈ”とし、検
出回路（１０１）及び（１０□）からの信号がない場合
にはエラー無しと判断して、信号ライン（１７ｂ）のレ
ベルを“Ｈ”とする。

また、（１９）はエンコード及び補正回路であり、（１
８ａ）は最上位ビットを示す信号ライン、（１８ｂ）は
次のビットを示す信号ライン、（１８ｃ）はその次のビ
ットを示す信号ライン、（１８ｄ）はさらにその次のビ
ットを示す信号ラインである。

そして、互いに直列に接続されたＦ　Ｅ　Ｔ　（１５４
，、）（１５４，□）は信号ライン（１８ａ）と接地と
の間に接続され、同様に直列接続されたＦ　Ｅ　Ｔ　（
１５３゜）（１５３１１）は信号ライン（１８ｂ）　と
接地との間に、Ｆ　Ｅ　Ｔ　（１５２，１）（１５２１
２）は信号ライン（１８ｃ）　と接地との間に、ＦＥ　
Ｔ　（１５１ＩＩ　）　（１５１，２）は信号ライン（
１８ｄ）　と接地との間に接続される。さらに、Ｆ　Ｅ
　Ｔ　（１５４□）〜（１５１ｚ）のゲートは、コンパ
レータ（３）からの比較出力のうちの“１５”を示す信
号ラインに接続され、Ｆ　Ｅ　Ｔ　（１５４，□）〜（
１５１□）のゲートは、エラー信号発生回路（１４）の
信号ライン（１７ａ）に接続される。

また、互いに直列接続されたＦ　Ｅ　Ｔ　（１５４□）
（１５４□２）は信号ライン（１８ａ）　と接地との間
に、ＦＥ　Ｔ　（１５３−１）　（１５３ｚｚ）は信号
ライン（１８ｂ）　と接地との間に、Ｆ　Ｅ　Ｔ　（１
５２ｚ＋）　（１５２ｚｚ）は信号ライン（１８ｃ）心
接地との間に、Ｆ　Ｅ　Ｔ　（１５１□）（１５１□２
）は信号ライン（１８ｄ）と接地との間に接続される。

さらに、Ｆ　Ｅ　Ｔ　（１５４□）〜（１５１□１）の
ゲートは、コンパレータ（３）からの“１５″を示す信
号ラインに接続され、Ｆ　Ｅ　Ｔ　（１５４ｚｚ）　〜
（１５１□ｚ）のゲートは、信号ライン（１７ｂ）に接
続される。

また、互いに直列接続されたＦ　Ｅ　Ｔ　（１５４３１
）（１５４３ｇ）は信号ライン（１８ａ）と接地との間
に、ＦＥ　Ｔ　（１５３３，）　（１５３，□）は信号
ライン（１８ｂ）　と接地との間に、Ｆ　Ｅ　Ｔ　（１
５２１，）　（１５２，２）は信号ライン（１８ｃ）と
接地との間に接続される。さらに、Ｆ　Ｅ　Ｔ　（１５
４３１）〜（１５２３１）のゲートは、コンパレータ（
３）からの“１５′°を示す信号ラインに接続され、Ｆ
　Ｅ　Ｔ　（１５４３□）〜（１５２３□）のゲートは
、信号ライン（１７ｃ）に接続される。

ここで、コンパレータ（３）からの”１５パを示す信号
ラインのレベルが“°Ｈ゛′となり、エラー信号発生回
路（１４）の信号ライン（１７ａ）のレベルが“Ｈ”つ
まり、上位データに１”を加算するようになると、Ｆ　
Ｅ　Ｔ　（１５４ｚ）〜（１５１□）ならびにＦＥＴ（
１５４２１）　〜（１５１２１）がオンとなり、信号ラ
イン（１８ａ）〜（１８ｄ）には、１１１１”、つまり
゛１５パを示すデータが得られる。ただし、この場合、
“１５゛が最大値であるので、データとしては“１６”
は表現し得ないので′°１５°゛となる。そして、この
“１５゛を示すデータ“”　１１１１　”が上位データ
ラッチ回路（１５）に供給される。

また、コンパレータ（３）からの１５′′を示す信号ラ
インのレベルが“Ｈ”となり、エラー信号発生回路（１
４）の信号ライン（１７ｂ）のレベルが“Ｈ”つまり、
上位データの加減算は必要ない場合となると、Ｆ　Ｅ　
Ｔ　（１５４２１）　〜（１５１ｚｌ）ならびに（１５
４ｚｚ）〜（１５ｈ２）がオンとなり、信号ライン（１
８ａ）　〜（１８ｄ）には“１１１１”が得られ、これ
がラッチ回路（１５）に供給される。

また、コンパレータ（３）からの“１５”を示す信号ラ
インのレベルが“Ｈ”となり、エラー信号発生回路（１
４）の信号ライン（１７ｃ）のレベルが“Ｈ”つまり上
位データから“１“を減算するようになると、Ｆ　Ｅ　
Ｔ　（１５４３１）〜（１５２□）ならびに（１５４３
□）〜（１５２３２）がオンとなり、信号ライン（１８
ａ）　〜（１８ｄ）には“１１１０”、つまり、“１４
”を示すデータが得られ、これがラッチ回路（１５）に
供給される。

また、直列接続されたＦ　Ｅ　Ｔ　（１４４１υ（１４
４，ｚ）は信号ライン（１８ａ）　と接地との間に、Ｆ
　Ｅ　Ｔ　（１４３＋１）（１４３，２）はライン（１
８ｂ）　と接地との間に、ＦＥＴ（１４Ｌ　＋）　（１
４２＋　ｚ）はライン（１８ｃ）　と接地との間に、Ｆ
　Ｅ　Ｔ　（１４１□）（１４１＋□）はライン（１８
ｄ）　　と接地との間に接続され、Ｆ　Ｅ　Ｔ　（１４
４＋　＋）〜（１４１□）のゲートは、コンパレータ（
３）からの比較出力のうちの“１４”を示す信号ライン
に接続され、ＦＥＴ（１４４＋ｚ）〜（１４１１２）の
ゲートは、エラー信号発生回路（１４）の信号ライン（
１７ａ）に接続される。

そして、Ｆ　Ｅ　Ｔ　（１４４！＋）（１４４１りはラ
イン（１８ａ）と接地との間に、Ｆ　Ｅ　Ｔ　（１４３
ｚυ（１４３□２）はライン（１８ｂ）と接地との間に
、Ｆ　Ｅ　Ｔ　（１４２！ｌ）　（１４２゜）はライン
（１８ｃ）と接地との間に接続され、ＦＥＴ（１４４□
）〜（１４２□）のゲートは、コンパレータ（３）から
の“１４”を示す信号ラインに接続され、ＦＥＴ　（１
４４ｚｚ）　〜（１４２ｚｚ）のゲートは、信号ライン
（１７ｂ）に接続される。

さらに、Ｆ　Ｅ　Ｔ　（１４４ｚυ（１４４ｓｚ）はラ
イン（１８ａ）と接地との間に、Ｆ　Ｅ　Ｔ　（１４３
Ｈ）（１４３ｉｚ）はライン（１８ｂ）と接地との間に
、Ｆ　Ｅ　Ｔ　（１４１！＋）　（１４１！ｚ）はライ
ン（１８ｄ）と接地との間に接続され、ＦＥＴ（１４４
：ｌｌ）　（１４３３１）（１４１３１）のゲートはコ
ンパレータ（３）からの“１４”を示す信号ラインに接
続され、ＦＥ　Ｔ　（１４４ｓｚ）　（１４３：＋ｚ）
　（１４１＋ｚ）のゲートは信号ライン（１７ｃ）に接
続される。

そして、コンパレータ（３）からの“”１４”を示す信
号ラインのレベルならびに信号ラインー（１７ａ）のレ
ベルが共に“Ｈ”となると、Ｆ　Ｅ　Ｔ　（１４４□）
〜（１４１，）ならびにＦ　Ｅ　Ｔ　（１４４１□）〜
（１４１目）がオンとなり、信号ライン（１８ａ）　〜
（１８ｄ）には“１１１１”つまり“１４”に“ｌ”を
加算した“１５”を示すデータが得られる。

また、コンパレータ（３）からの“１４°゛を示す信号
ラインのレベルならびに信号ライン（１７ｂ）のレベル
が共にＨ″となると、Ｆ　Ｅ　Ｔ　（１４４□）〜（１
４２□１）ならびにＦ　Ｅ　Ｔ　（１４４□２）〜（１
４２ｚｇ）がオンとなり、信号ライン（１８ａ）　〜（
１８ｄ）には“１１１０”つまり“１４”を示すデータ
が得られる。

さらに、コンパレータ（３）からの“１４”を示す信号
ラインのレベルならびに信号ライン（１７ｃ）のレベル
が共にＨ”となると、Ｆ　Ｅ　Ｔ　（１４４３１）　（
１４３３１）（１４１ｓ＋）ならびにＦ　Ｅ　Ｔ　（１
４４３２）　（１４３ｓｚ）　（１４ｈｚ）がオンとな
り、信号ライン（１８ａ）〜（１８ｄ）には“１１ｏ１
”つまり１４”から“°ｌ”を減算した“°１３”を示
すデータが得られる。

そして、コンパレータ（３）からの比較出力°“１３″
〜“２”のそれぞれについて、上述と同様にして、直列
接続された一対のＦＥＴの複数組が信号ライン（１８ａ
）　〜（１８ｄ）に、”１３＋　１　＝１４”〜”２−
１＝１°゛を示すデータが得られるように接続される。

つまり、コンパレータ（３）からの比較出力をエンコー
ドするとともに°′ｌ”を加算するためのＦＥＴについ
ては、対となったＦＥＴの一方のもののゲートには、コ
ンパレータ（３）からの比較出力の信号ラインが接続さ
れ、他方のＦＥＴのゲートには“１゛を加算するための
信号ライン（１７ａ）が接続される。また、加減算を行
なわないようにするためのＦＥＴについては、対となっ
たＦＥＴの一方のもののゲートには比較出力の信号ライ
ンが接続され、他方のＦＥＴのゲートには信号ライン（
１７ｂ）が接続される。さらに、比較出力に“Ｉ　ＩＩ
を減算するためのＦＥＴについては、対となったＦＥＴ
の一方のもののゲートには比較出力の信号ラインが接続
され、他方のＦＥＴのゲートには“１゛を減算するため
の信号ライン（１７ｃ）が接続される。

また、コンパレータ（３）からの比較出力“１”“０”
については、図示したように、Ｆ　Ｅ　Ｔ　（１２□）
（１２□）（１１□）Ｈ１ｚ□）（１，１）（１□）が
接続される。

つまり、直列接続されたＦ　Ｅ　Ｔ　（１２□）（１２
□）は信号ライン（１８ｃ）と接地の間に接続され、Ｆ
ＥＴ（１１□）（Ｏａｔ）は信号ライン（１８ｄ）と接
地との間に接続される。そしてＦ　Ｅ　Ｔ　（１２１１
）のゲートは比較出力“１”を示す信号ラインに接続さ
れ、ＦＥＴ（１２□）のゲートは信号ライン（１７ａ）
に接続され、両信号ラインのレベルがともに“Ｈ”とな
ると信号ライン（１８ａ）　〜（１８ｄ）には°’００
１０°゛つまり“２”を示す信号が得られる。またＦＥ
Ｔ（ｌｌｚυのゲートは比較出力“１”を示す信号ライ
ンに接続され、ＦＥＴ（１１２□）のゲートは信号ライ
ン（１７ｂ）に接続され、両信号ラインのレベルがとも
に“′Ｈ″となると信号ライン（１８ａ）　〜（１８ｄ
）には”０００１”っまり°“１”を示す信号が得られ
る。

また直列接続されたＦＥＴ（１□）（１１□）は信号ラ
イン（１８ｄ）と接地との間に接続され、ＦＥＴ（１，
、）のゲートは比較出力“０パを示す信号ラインに接続
され、ＦＥＴ（１＋ｚ）のゲートは信号ライン（１７ａ
）に接続され、両イδ号ラインのレベルがともに“Ｈ”
となると信号ライン（１８ａ）〜（１８ｄ）には“００
０１”つまり“１”を示す信号が得られる。

なお、上位データコンパレータ（３）からの比較出力が
“０”である場合には、信号ライン（１８ａ）〜（１８
ｄ）は“００００”となるものである。

また、図面上、Ｆ　Ｅ　Ｔ　（１５４□）〜（１５１，
、）、（１５４，□）〜（１５１Ｉｚ）の左側に配置さ
れたＦ　Ｅ　Ｔ　（１９１）　〜（１９４）は信号ＥＮ
によってオン・オフされて、エンコード及び補正回路（
１９）の動作時には動作電圧を回路（１９）に供給し、
回路（１９）の非動作時には、動作電圧の供給を停止す
るためものである。

〔発明の効果〕

こうして、この発明によれば、リニアリティの良好なＡ
Ｄ変換回路において、上位データコンパレータ（３）か
らの比較出力に、“１”を加算した結果のエンコードデ
ータを得る手段、“０”を加算した結果のエンコードデ
ータを得る手段、及び−１”を加算した結果のエンコー
ドデータを得る手段を用意しておき、エラー信号発生回
路（１４）からのエラー信号に応答して、上記エンコー
ドデータを得る手段のうちの１つを選択してエンコード
データを得るようにして、コンパレータ（３）からの比
較出力をエンコードすると同時にエラー補正を行なうよ
うにしているので、エンコード及びエラー補正回路の構
成を簡単なものにすることができ、かつエンコード及び
エラー補正の処理を高速に行ない得る。

【図面の簡単な説明】

第１図はこの発明の一例の構成図、第２図、第３図及び
第４図は従来の技術の説明図である。（２，）〜（２□３．）は抵抗器、（３）は上位データ
コンパレータ、（５）は下位データコンパレータ、（１
０，）　（ｔｏｗ）はエラー検出回路、（１４）はエラ
ー信号発生回路、（１９）はエンコード及び補正回路で
ある。

Claims

【特許請求の範囲】任意の電位間に直列接続された複数の抵抗器の所定の接
続点から取出される電位を用いて、入力信号の上位デー
タを得る上位データコンパレータと、上記上位データの範囲を上下に所定量ずつ拡張し、この
拡張された範囲の、各抵抗器の接続点から取出される電
位を用いて上記入力信号の下位データを得る下位データ
コンパレータと、上記拡張された上下の所定量の範囲内で上記下位データ
が得られたとき、上記上位データを補正するための補正
信号を発生する回路と、上記上位データコンパレータからの上位データよりも“
１”だけ増加したデータをエンコードする手段と、上記
上位データよりも“０”だけ増加したデータをエンコー
ドする手段と、上記上位データよりも“−１”だけ増加
したデータをエンコードする手段とを有し、上記補正信
号の発生回路からの補正信号に従って上記エンコードす
る手段のうちの１つを選択して、エンコードされたデー
タを得るエンコード及びエラー補正回路とを備えたＡＤ
変換回路。