JPH02202224A - Ad変換回路 - Google Patents
Ad変換回路Info
- Publication number
- JPH02202224A JPH02202224A JP2118289A JP2118289A JPH02202224A JP H02202224 A JPH02202224 A JP H02202224A JP 2118289 A JP2118289 A JP 2118289A JP 2118289 A JP2118289 A JP 2118289A JP H02202224 A JPH02202224 A JP H02202224A
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal line
- signal
- circuit
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000006243 chemical reaction Methods 0.000 title claims description 22
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 abstract description 2
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、上位データと下位データを分割して変換を
行う直並列方式と呼ばれるAD変換回路に関する。
行う直並列方式と呼ばれるAD変換回路に関する。
この発明は、下位データの変換範囲を拡張し、この拡張
範囲で変換されたときに、上位データを補正するAD変
換回路であって、上位データの補正と同時にこの上位デ
ータのエンコードをも行なえるようにすることによって
、リニアリティの良好なAD変換を簡単な構成でかつ高
速に行なえるようにしたものである。
範囲で変換されたときに、上位データを補正するAD変
換回路であって、上位データの補正と同時にこの上位デ
ータのエンコードをも行なえるようにすることによって
、リニアリティの良好なAD変換を簡単な構成でかつ高
速に行なえるようにしたものである。
上位データと下位データとを分割して変換を行う直並列
方式と呼ばれるAD変換回路において、上位データの境
界部での歪を補正するものが提案されている(特願昭6
3−13792号)。
方式と呼ばれるAD変換回路において、上位データの境
界部での歪を補正するものが提案されている(特願昭6
3−13792号)。
第2図は、上述のAD変換回路を示す図である。
図において、(20a) (20b)はAD変換を行う
最高電位■、、7及び最低電位v、、lの供給される端
子であって、この端子(20a) (20b)間に、例
えば8ビツトのAD変換の場合に256個の等しい抵抗
値の抵抗器(2,)〜(2zsa)の直列回路が、例え
ば図示のように16個づつジグザグに設けられる。
最高電位■、、7及び最低電位v、、lの供給される端
子であって、この端子(20a) (20b)間に、例
えば8ビツトのAD変換の場合に256個の等しい抵抗
値の抵抗器(2,)〜(2zsa)の直列回路が、例え
ば図示のように16個づつジグザグに設けられる。
この抵抗器(2,)〜(2,5,)の直列回路の、各1
6個の抵抗器ごとの接続中点(155個所が上位データ
のコンパレータ(3)に接続される。
6個の抵抗器ごとの接続中点(155個所が上位データ
のコンパレータ(3)に接続される。
またこの抵抗器(21)〜(2=s−)の、上述のジグ
ザグに配置されたときの横方向に配列された抵抗器の一
端がそれぞれスイッチ(41)〜(4□、6)を通じて
列ごとに互いに接続され、この接続中点(166個所が
下位データのコンパレータ(5)に接続される。
ザグに配置されたときの横方向に配列された抵抗器の一
端がそれぞれスイッチ(41)〜(4□、6)を通じて
列ごとに互いに接続され、この接続中点(166個所が
下位データのコンパレータ(5)に接続される。
さらにこの抵抗器(2,)〜(2□、)の、上側3列及
び下側2列の抵抗器の他端がそれぞれスイッチ(6I)
〜(6□5&)を通じて列ごとに互いに接続され、この
接続中点(5個所)が下位データのコンパレータ(5)
に接続される。
び下側2列の抵抗器の他端がそれぞれスイッチ(6I)
〜(6□5&)を通じて列ごとに互いに接続され、この
接続中点(5個所)が下位データのコンパレータ(5)
に接続される。
またこれらのスイッチ(6,)〜(6□6)はそれぞれ
上述のジグザグ配置の折り返しの部分で互いに逆側の抵
抗器に関連したスイッチ(4I)〜(4□2.)の縦方
向の配列と同じ線上に設けられる。なお最上側列では各
折り返し部分ごとのスイッチは並列接続になるので、図
示の配置で等価である。また端子(la) (lb)の
近傍の抵抗器(2+) 〜(2,)及び(2□54)〜
(22S、)についてはそれぞれ折り返しの逆側の抵抗
器が存在しないのでスイッチ(6り (63)及び(6
□、4)(6□3.)は設けられず、スイッチ(61)
及び(6□3.)のみが有効とされる。
上述のジグザグ配置の折り返しの部分で互いに逆側の抵
抗器に関連したスイッチ(4I)〜(4□2.)の縦方
向の配列と同じ線上に設けられる。なお最上側列では各
折り返し部分ごとのスイッチは並列接続になるので、図
示の配置で等価である。また端子(la) (lb)の
近傍の抵抗器(2+) 〜(2,)及び(2□54)〜
(22S、)についてはそれぞれ折り返しの逆側の抵抗
器が存在しないのでスイッチ(6り (63)及び(6
□、4)(6□3.)は設けられず、スイッチ(61)
及び(6□3.)のみが有効とされる。
さらに(7)は信号電位Vinの入力端子であって、こ
の入力端子(7)がコンパレータ(3) (5)に接続
される。
の入力端子(7)がコンパレータ(3) (5)に接続
される。
これによってまず最初にコンパレータ(3)にて、入力
信号電位Vinと抵抗器(21)〜(2□1.)の16
個ごとの接続中点の電位とが比較され、15ビツトの比
較出力が取出される。なお比較出力は信号電位Vinに
対応する1ビツトのみが高電位とされ他は全て低電位と
される形式で取出される。
信号電位Vinと抵抗器(21)〜(2□1.)の16
個ごとの接続中点の電位とが比較され、15ビツトの比
較出力が取出される。なお比較出力は信号電位Vinに
対応する1ビツトのみが高電位とされ他は全て低電位と
される形式で取出される。
この比較出力が例えば4ビツトのディジタルコードを形
成する上位データのエンコード及び後述するエラー補正
のための回路(8)に供給されると共に、この比較出力
に応じて上述のスイッチ(41)〜(4□2.)及び(
61)〜(6□、6)の縦方向の列が選択され、対応す
る列のスイッチが全てオンにされる。なお図は最高電位
VrT側から2ビツト目に比較出力が得られた場合で、
図の右から2列目のスイッチ(4+7)〜(4,)及び
(615) (6,6) (6ff、) (634)
(6,5)がオンされている。
成する上位データのエンコード及び後述するエラー補正
のための回路(8)に供給されると共に、この比較出力
に応じて上述のスイッチ(41)〜(4□2.)及び(
61)〜(6□、6)の縦方向の列が選択され、対応す
る列のスイッチが全てオンにされる。なお図は最高電位
VrT側から2ビツト目に比較出力が得られた場合で、
図の右から2列目のスイッチ(4+7)〜(4,)及び
(615) (6,6) (6ff、) (634)
(6,5)がオンされている。
従ってこの例でコンパレータ(5)には抵抗器(2,、
)の他端〜(23%)の他端間の各抵抗器の一端(他端
)の電位が供給され、これらの電位と信号電位Vinが
比較され、21ビツトの比較出力が取出される。
)の他端〜(23%)の他端間の各抵抗器の一端(他端
)の電位が供給され、これらの電位と信号電位Vinが
比較され、21ビツトの比較出力が取出される。
さらにこれらの比較出力が例えば4ビツトのディジタル
コードを形成する下位データのエンコーダ(9)に供給
されると共に、スイッチ(63□)(634)(63%
)からの電位に対応する比較出力がエラー検出回路(オ
ア回路)(10υに供給され、またスイッチ(6,、)
(6,、)及び(4、7)からの電位に対応する比較出
力がエラー検出回路(オア回路)(10□)に供給され
る。そしてこれらの検出回路(10,)(10□)から
の信号が上述のエラー補正回路(8)に供給され、検出
回路(101)からの信号があったときに上位データの
エンコード値に“1”を加算し、検出回路(10□)か
らの信号があったときに上位データのエンコード値から
“1n減算する補正が行われる。
コードを形成する下位データのエンコーダ(9)に供給
されると共に、スイッチ(63□)(634)(63%
)からの電位に対応する比較出力がエラー検出回路(オ
ア回路)(10υに供給され、またスイッチ(6,、)
(6,、)及び(4、7)からの電位に対応する比較出
力がエラー検出回路(オア回路)(10□)に供給され
る。そしてこれらの検出回路(10,)(10□)から
の信号が上述のエラー補正回路(8)に供給され、検出
回路(101)からの信号があったときに上位データの
エンコード値に“1”を加算し、検出回路(10□)か
らの信号があったときに上位データのエンコード値から
“1n減算する補正が行われる。
そしてさらにこの補正回路(8)からの補正されたエン
コード値が上位データのラッチ回路(15)でラッチさ
れ、またエンコーダ(9)からのエンコード値が下位デ
ータのラッチ回路(16)でラッチされ、これらのラッ
チされた値が合成されて出力端子(13)に取出される
。
コード値が上位データのラッチ回路(15)でラッチさ
れ、またエンコーダ(9)からのエンコード値が下位デ
ータのラッチ回路(16)でラッチされ、これらのラッ
チされた値が合成されて出力端子(13)に取出される
。
こうして上述の回路によれば、下位データの変換範囲の
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なAD変換を行うことができる。
上下の拡張部でも変換が行われると共に、この拡張部で
の変換値を用いて上位データの補正が行われることによ
って、上位データの境界部での歪が補正され、リニアリ
ティの良好なAD変換を行うことができる。
すなわち上述の回路において、上位データによって任意
の下位データの変換範囲が定められた場合に、コンパレ
ータ(5)には第3図に示すように本来の変換範囲の上
下に変換範囲の拡張された電位が供給される。そしてこ
の変換範囲に対するエンコーダ(9)のエンコード値は
図中右側に示すようになっており、ここで高電位側の拡
張部からのコンパレータ(5)の出力が得られたときに
上位データに“l”を加算し、低電位側の拡張部からの
コンパレータ(5)の出力が得られたときに上位データ
から“1″減算することによって、例えば図中左側に示
すように上位データの境界部の信号電位Vinに対して
もリニアリティの良好なAD変換を行うことができる。
の下位データの変換範囲が定められた場合に、コンパレ
ータ(5)には第3図に示すように本来の変換範囲の上
下に変換範囲の拡張された電位が供給される。そしてこ
の変換範囲に対するエンコーダ(9)のエンコード値は
図中右側に示すようになっており、ここで高電位側の拡
張部からのコンパレータ(5)の出力が得られたときに
上位データに“l”を加算し、低電位側の拡張部からの
コンパレータ(5)の出力が得られたときに上位データ
から“1″減算することによって、例えば図中左側に示
すように上位データの境界部の信号電位Vinに対して
もリニアリティの良好なAD変換を行うことができる。
さらに第4図は動作のタイムチャートを示す。
この図において、Aに示すような信号電位Vinがあっ
た場合に、Bはクロック信号であって、コンパレータ(
3)ではCに示すようにクロック信号の1の高電位期間
に信号電位■、がサンプリング(Sl)され低電位期間
にコンパレート(C1)される。これによってDに示す
ようにクロック信号の2の高電位期間に上位データ(M
D、)が形成される。
た場合に、Bはクロック信号であって、コンパレータ(
3)ではCに示すようにクロック信号の1の高電位期間
に信号電位■、がサンプリング(Sl)され低電位期間
にコンパレート(C1)される。これによってDに示す
ようにクロック信号の2の高電位期間に上位データ(M
D、)が形成される。
さらにコンパレータ(3)の出力によってスイッチが選
択され、Fに示すような電位(RVI)がコンパレータ
(5)に供給される。
択され、Fに示すような電位(RVI)がコンパレータ
(5)に供給される。
一方コンパレータ(5)ではGに示すようにクロック信
号の1の高電位期間にサンプリング(S、)された信号
電位V、が低電位期間及び2の高電位期間にホールド(
Hl)され、2の低電位期間にコンバレー)(CI)さ
れる。これによってHに示すように3の高電位期間に下
位データ(LD、)が形成されると共に、Eに示すよう
に上位データが補正(MD’s)され、■に示すように
これらの補正データと下位データが出力(Outt)さ
れる。
号の1の高電位期間にサンプリング(S、)された信号
電位V、が低電位期間及び2の高電位期間にホールド(
Hl)され、2の低電位期間にコンバレー)(CI)さ
れる。これによってHに示すように3の高電位期間に下
位データ(LD、)が形成されると共に、Eに示すよう
に上位データが補正(MD’s)され、■に示すように
これらの補正データと下位データが出力(Outt)さ
れる。
またこのときC1Gに示すように次の信号電位v2がサ
ンプリング(S2)されて、以下この動作が繰り返され
る。
ンプリング(S2)されて、以下この動作が繰り返され
る。
このようにして2クロツクを1周期としてAD変換が行
われる。
われる。
ところが上述の回路において、上位データコンパレータ
(3)からの比較出力が回路(8)に供給されると、こ
の比較出力は回路(8)によって、まずエンコードされ
、その後に、エラー検出回路(10,)(10りの出力
信号に応じて、エラー補正が行なわれるようになってい
るので、いったんエンコードされたデータに、“1“を
加算又は減算しなければならず、回路構成が複雑となる
ばかりでなく加減算処理に要する時間が長くかかってし
まい、AD変換回路全体としての処理の高速化を妨げる
要因となっている。
(3)からの比較出力が回路(8)に供給されると、こ
の比較出力は回路(8)によって、まずエンコードされ
、その後に、エラー検出回路(10,)(10りの出力
信号に応じて、エラー補正が行なわれるようになってい
るので、いったんエンコードされたデータに、“1“を
加算又は減算しなければならず、回路構成が複雑となる
ばかりでなく加減算処理に要する時間が長くかかってし
まい、AD変換回路全体としての処理の高速化を妨げる
要因となっている。
この発明は、任意の電位(■r7.■r、)間に直列接
続された複数の抵抗器(2,)〜(2256)の所定の
接続点から取出される電位を用いて、入力信号の上位デ
ータを得る上位データコンパレータ(3)と、上位デー
タの範囲を上下に所定量ずつ拡張し、この拡張された範
囲の、各抵抗器の接続点から取出される電位を用いて入
力信号の下位データを得る下位データコンパレータ(5
)と、拡張された上下の所定量の範囲内で下位データが
得られたとき、上位データを補正するための補正信号を
発生する回路(10,) (10□)(14)と、補正
信号に従って、上位データコンパレータ(3)からの上
位データに“1”又は“0”又は“−1°゛を加算した
結果のエンコードデータを出力するエンコード及びエラ
ー補正回路(19)とを備える。
続された複数の抵抗器(2,)〜(2256)の所定の
接続点から取出される電位を用いて、入力信号の上位デ
ータを得る上位データコンパレータ(3)と、上位デー
タの範囲を上下に所定量ずつ拡張し、この拡張された範
囲の、各抵抗器の接続点から取出される電位を用いて入
力信号の下位データを得る下位データコンパレータ(5
)と、拡張された上下の所定量の範囲内で下位データが
得られたとき、上位データを補正するための補正信号を
発生する回路(10,) (10□)(14)と、補正
信号に従って、上位データコンパレータ(3)からの上
位データに“1”又は“0”又は“−1°゛を加算した
結果のエンコードデータを出力するエンコード及びエラ
ー補正回路(19)とを備える。
上位データコンパレータ(3)からの上位データを補正
すると同時にエンコードするようにしたので、エンコー
ド及びエラー補正回路(19)の構成を簡単なものにす
ることができ、かつエンコード及びエラー補正の処理を
高速に行い得る。
すると同時にエンコードするようにしたので、エンコー
ド及びエラー補正回路(19)の構成を簡単なものにす
ることができ、かつエンコード及びエラー補正の処理を
高速に行い得る。
第1図は、この発明の一実施例の構成図であり、第2図
例と同等なものには同一の符号を付しである。
例と同等なものには同一の符号を付しである。
図において、(14)はエラー信号発生回路であり、こ
の回路(14)はエラー検出回路(10+)及び(10
□)からの信号が供給され、検出回路(10,)からの
信号があったときに、信号ライン(17a)のレベルを
“HIIとし、検出回路(10りからの信号があったと
きに、信号ライン(17c)のレベルを“H”とし、検
出回路(101)及び(10□)からの信号がない場合
にはエラー無しと判断して、信号ライン(17b)のレ
ベルを“H”とする。
の回路(14)はエラー検出回路(10+)及び(10
□)からの信号が供給され、検出回路(10,)からの
信号があったときに、信号ライン(17a)のレベルを
“HIIとし、検出回路(10りからの信号があったと
きに、信号ライン(17c)のレベルを“H”とし、検
出回路(101)及び(10□)からの信号がない場合
にはエラー無しと判断して、信号ライン(17b)のレ
ベルを“H”とする。
また、(19)はエンコード及び補正回路であり、(1
8a)は最上位ビットを示す信号ライン、(18b)は
次のビットを示す信号ライン、(18c)はその次のビ
ットを示す信号ライン、(18d)はさらにその次のビ
ットを示す信号ラインである。
8a)は最上位ビットを示す信号ライン、(18b)は
次のビットを示す信号ライン、(18c)はその次のビ
ットを示す信号ライン、(18d)はさらにその次のビ
ットを示す信号ラインである。
そして、互いに直列に接続されたF E T (154
,、)(154,□)は信号ライン(18a)と接地と
の間に接続され、同様に直列接続されたF E T (
153゜)(15311)は信号ライン(18b) と
接地との間に、F E T (152,1)(1521
2)は信号ライン(18c) と接地との間に、FE
T (151II ) (151,2)は信号ライン(
18d) と接地との間に接続される。さらに、F E
T (154□)〜(151z)のゲートは、コンパ
レータ(3)からの比較出力のうちの“15”を示す信
号ラインに接続され、F E T (154,□)〜(
151□)のゲートは、エラー信号発生回路(14)の
信号ライン(17a)に接続される。
,、)(154,□)は信号ライン(18a)と接地と
の間に接続され、同様に直列接続されたF E T (
153゜)(15311)は信号ライン(18b) と
接地との間に、F E T (152,1)(1521
2)は信号ライン(18c) と接地との間に、FE
T (151II ) (151,2)は信号ライン(
18d) と接地との間に接続される。さらに、F E
T (154□)〜(151z)のゲートは、コンパ
レータ(3)からの比較出力のうちの“15”を示す信
号ラインに接続され、F E T (154,□)〜(
151□)のゲートは、エラー信号発生回路(14)の
信号ライン(17a)に接続される。
また、互いに直列接続されたF E T (154□)
(154□2)は信号ライン(18a) と接地との間
に、FE T (153−1) (153zz)は信号
ライン(18b) と接地との間に、F E T (1
52z+) (152zz)は信号ライン(18c)心
接地との間に、F E T (151□)(151□2
)は信号ライン(18d)と接地との間に接続される。
(154□2)は信号ライン(18a) と接地との間
に、FE T (153−1) (153zz)は信号
ライン(18b) と接地との間に、F E T (1
52z+) (152zz)は信号ライン(18c)心
接地との間に、F E T (151□)(151□2
)は信号ライン(18d)と接地との間に接続される。
さらに、F E T (154□)〜(151□1)の
ゲートは、コンパレータ(3)からの“15″を示す信
号ラインに接続され、F E T (154zz) 〜
(151□z)のゲートは、信号ライン(17b)に接
続される。
ゲートは、コンパレータ(3)からの“15″を示す信
号ラインに接続され、F E T (154zz) 〜
(151□z)のゲートは、信号ライン(17b)に接
続される。
また、互いに直列接続されたF E T (15431
)(1543g)は信号ライン(18a)と接地との間
に、FE T (1533,) (153,□)は信号
ライン(18b) と接地との間に、F E T (1
521,) (152,2)は信号ライン(18c)と
接地との間に接続される。さらに、F E T (15
431)〜(15231)のゲートは、コンパレータ(
3)からの“15′°を示す信号ラインに接続され、F
E T (1543□)〜(1523□)のゲートは
、信号ライン(17c)に接続される。
)(1543g)は信号ライン(18a)と接地との間
に、FE T (1533,) (153,□)は信号
ライン(18b) と接地との間に、F E T (1
521,) (152,2)は信号ライン(18c)と
接地との間に接続される。さらに、F E T (15
431)〜(15231)のゲートは、コンパレータ(
3)からの“15′°を示す信号ラインに接続され、F
E T (1543□)〜(1523□)のゲートは
、信号ライン(17c)に接続される。
ここで、コンパレータ(3)からの”15パを示す信号
ラインのレベルが“°H゛′となり、エラー信号発生回
路(14)の信号ライン(17a)のレベルが“H”つ
まり、上位データに1”を加算するようになると、F
E T (154z)〜(151□)ならびにFET(
15421) 〜(15121)がオンとなり、信号ラ
イン(18a)〜(18d)には、1111”、つまり
゛15パを示すデータが得られる。ただし、この場合、
“15゛が最大値であるので、データとしては“16”
は表現し得ないので′°15°゛となる。そして、この
“15゛を示すデータ“” 1111 ”が上位データ
ラッチ回路(15)に供給される。
ラインのレベルが“°H゛′となり、エラー信号発生回
路(14)の信号ライン(17a)のレベルが“H”つ
まり、上位データに1”を加算するようになると、F
E T (154z)〜(151□)ならびにFET(
15421) 〜(15121)がオンとなり、信号ラ
イン(18a)〜(18d)には、1111”、つまり
゛15パを示すデータが得られる。ただし、この場合、
“15゛が最大値であるので、データとしては“16”
は表現し得ないので′°15°゛となる。そして、この
“15゛を示すデータ“” 1111 ”が上位データ
ラッチ回路(15)に供給される。
また、コンパレータ(3)からの15′′を示す信号ラ
インのレベルが“H”となり、エラー信号発生回路(1
4)の信号ライン(17b)のレベルが“H”つまり、
上位データの加減算は必要ない場合となると、F E
T (15421) 〜(151zl)ならびに(15
4zz)〜(15h2)がオンとなり、信号ライン(1
8a) 〜(18d)には“1111”が得られ、これ
がラッチ回路(15)に供給される。
インのレベルが“H”となり、エラー信号発生回路(1
4)の信号ライン(17b)のレベルが“H”つまり、
上位データの加減算は必要ない場合となると、F E
T (15421) 〜(151zl)ならびに(15
4zz)〜(15h2)がオンとなり、信号ライン(1
8a) 〜(18d)には“1111”が得られ、これ
がラッチ回路(15)に供給される。
また、コンパレータ(3)からの“15”を示す信号ラ
インのレベルが“H”となり、エラー信号発生回路(1
4)の信号ライン(17c)のレベルが“H”つまり上
位データから“1“を減算するようになると、F E
T (15431)〜(152□)ならびに(1543
□)〜(15232)がオンとなり、信号ライン(18
a) 〜(18d)には“1110”、つまり、“14
”を示すデータが得られ、これがラッチ回路(15)に
供給される。
インのレベルが“H”となり、エラー信号発生回路(1
4)の信号ライン(17c)のレベルが“H”つまり上
位データから“1“を減算するようになると、F E
T (15431)〜(152□)ならびに(1543
□)〜(15232)がオンとなり、信号ライン(18
a) 〜(18d)には“1110”、つまり、“14
”を示すデータが得られ、これがラッチ回路(15)に
供給される。
また、直列接続されたF E T (1441υ(14
4,z)は信号ライン(18a) と接地との間に、F
E T (143+1)(143,2)はライン(1
8b) と接地との間に、FET(14L +) (1
42+ z)はライン(18c) と接地との間に、F
E T (141□)(141+□)はライン(18
d) と接地との間に接続され、F E T (14
4+ +)〜(141□)のゲートは、コンパレータ(
3)からの比較出力のうちの“14”を示す信号ライン
に接続され、FET(144+z)〜(14112)の
ゲートは、エラー信号発生回路(14)の信号ライン(
17a)に接続される。
4,z)は信号ライン(18a) と接地との間に、F
E T (143+1)(143,2)はライン(1
8b) と接地との間に、FET(14L +) (1
42+ z)はライン(18c) と接地との間に、F
E T (141□)(141+□)はライン(18
d) と接地との間に接続され、F E T (14
4+ +)〜(141□)のゲートは、コンパレータ(
3)からの比較出力のうちの“14”を示す信号ライン
に接続され、FET(144+z)〜(14112)の
ゲートは、エラー信号発生回路(14)の信号ライン(
17a)に接続される。
そして、F E T (144!+)(1441りはラ
イン(18a)と接地との間に、F E T (143
zυ(143□2)はライン(18b)と接地との間に
、F E T (142!l) (142゜)はライン
(18c)と接地との間に接続され、FET(144□
)〜(142□)のゲートは、コンパレータ(3)から
の“14”を示す信号ラインに接続され、FET (1
44zz) 〜(142zz)のゲートは、信号ライン
(17b)に接続される。
イン(18a)と接地との間に、F E T (143
zυ(143□2)はライン(18b)と接地との間に
、F E T (142!l) (142゜)はライン
(18c)と接地との間に接続され、FET(144□
)〜(142□)のゲートは、コンパレータ(3)から
の“14”を示す信号ラインに接続され、FET (1
44zz) 〜(142zz)のゲートは、信号ライン
(17b)に接続される。
さらに、F E T (144zυ(144sz)はラ
イン(18a)と接地との間に、F E T (143
H)(143iz)はライン(18b)と接地との間に
、F E T (141!+) (141!z)はライ
ン(18d)と接地との間に接続され、FET(144
:ll) (14331)(14131)のゲートはコ
ンパレータ(3)からの“14”を示す信号ラインに接
続され、FE T (144sz) (143:+z)
(141+z)のゲートは信号ライン(17c)に接
続される。
イン(18a)と接地との間に、F E T (143
H)(143iz)はライン(18b)と接地との間に
、F E T (141!+) (141!z)はライ
ン(18d)と接地との間に接続され、FET(144
:ll) (14331)(14131)のゲートはコ
ンパレータ(3)からの“14”を示す信号ラインに接
続され、FE T (144sz) (143:+z)
(141+z)のゲートは信号ライン(17c)に接
続される。
そして、コンパレータ(3)からの“”14”を示す信
号ラインのレベルならびに信号ラインー(17a)のレ
ベルが共に“H”となると、F E T (144□)
〜(141,)ならびにF E T (1441□)〜
(141目)がオンとなり、信号ライン(18a) 〜
(18d)には“1111”つまり“14”に“l”を
加算した“15”を示すデータが得られる。
号ラインのレベルならびに信号ラインー(17a)のレ
ベルが共に“H”となると、F E T (144□)
〜(141,)ならびにF E T (1441□)〜
(141目)がオンとなり、信号ライン(18a) 〜
(18d)には“1111”つまり“14”に“l”を
加算した“15”を示すデータが得られる。
また、コンパレータ(3)からの“14°゛を示す信号
ラインのレベルならびに信号ライン(17b)のレベル
が共にH″となると、F E T (144□)〜(1
42□1)ならびにF E T (144□2)〜(1
42zg)がオンとなり、信号ライン(18a) 〜(
18d)には“1110”つまり“14”を示すデータ
が得られる。
ラインのレベルならびに信号ライン(17b)のレベル
が共にH″となると、F E T (144□)〜(1
42□1)ならびにF E T (144□2)〜(1
42zg)がオンとなり、信号ライン(18a) 〜(
18d)には“1110”つまり“14”を示すデータ
が得られる。
さらに、コンパレータ(3)からの“14”を示す信号
ラインのレベルならびに信号ライン(17c)のレベル
が共にH”となると、F E T (14431) (
14331)(141s+)ならびにF E T (1
4432) (143sz) (14hz)がオンとな
り、信号ライン(18a)〜(18d)には“11o1
”つまり14”から“°l”を減算した“°13”を示
すデータが得られる。
ラインのレベルならびに信号ライン(17c)のレベル
が共にH”となると、F E T (14431) (
14331)(141s+)ならびにF E T (1
4432) (143sz) (14hz)がオンとな
り、信号ライン(18a)〜(18d)には“11o1
”つまり14”から“°l”を減算した“°13”を示
すデータが得られる。
そして、コンパレータ(3)からの比較出力°“13″
〜“2”のそれぞれについて、上述と同様にして、直列
接続された一対のFETの複数組が信号ライン(18a
) 〜(18d)に、”13+ 1 =14”〜”2−
1=1°゛を示すデータが得られるように接続される。
〜“2”のそれぞれについて、上述と同様にして、直列
接続された一対のFETの複数組が信号ライン(18a
) 〜(18d)に、”13+ 1 =14”〜”2−
1=1°゛を示すデータが得られるように接続される。
つまり、コンパレータ(3)からの比較出力をエンコー
ドするとともに°′l”を加算するためのFETについ
ては、対となったFETの一方のもののゲートには、コ
ンパレータ(3)からの比較出力の信号ラインが接続さ
れ、他方のFETのゲートには“1゛を加算するための
信号ライン(17a)が接続される。また、加減算を行
なわないようにするためのFETについては、対となっ
たFETの一方のもののゲートには比較出力の信号ライ
ンが接続され、他方のFETのゲートには信号ライン(
17b)が接続される。さらに、比較出力に“I II
を減算するためのFETについては、対となったFET
の一方のもののゲートには比較出力の信号ラインが接続
され、他方のFETのゲートには“1゛を減算するため
の信号ライン(17c)が接続される。
ドするとともに°′l”を加算するためのFETについ
ては、対となったFETの一方のもののゲートには、コ
ンパレータ(3)からの比較出力の信号ラインが接続さ
れ、他方のFETのゲートには“1゛を加算するための
信号ライン(17a)が接続される。また、加減算を行
なわないようにするためのFETについては、対となっ
たFETの一方のもののゲートには比較出力の信号ライ
ンが接続され、他方のFETのゲートには信号ライン(
17b)が接続される。さらに、比較出力に“I II
を減算するためのFETについては、対となったFET
の一方のもののゲートには比較出力の信号ラインが接続
され、他方のFETのゲートには“1゛を減算するため
の信号ライン(17c)が接続される。
また、コンパレータ(3)からの比較出力“1”“0”
については、図示したように、F E T (12□)
(12□)(11□)H1z□)(1,1)(1□)が
接続される。
については、図示したように、F E T (12□)
(12□)(11□)H1z□)(1,1)(1□)が
接続される。
つまり、直列接続されたF E T (12□)(12
□)は信号ライン(18c)と接地の間に接続され、F
ET(11□)(Oat)は信号ライン(18d)と接
地との間に接続される。そしてF E T (1211
)のゲートは比較出力“1”を示す信号ラインに接続さ
れ、FET(12□)のゲートは信号ライン(17a)
に接続され、両信号ラインのレベルがともに“H”とな
ると信号ライン(18a) 〜(18d)には°’00
10°゛つまり“2”を示す信号が得られる。またFE
T(llzυのゲートは比較出力“1”を示す信号ライ
ンに接続され、FET(112□)のゲートは信号ライ
ン(17b)に接続され、両信号ラインのレベルがとも
に“′H″となると信号ライン(18a) 〜(18d
)には”0001”っまり°“1”を示す信号が得られ
る。
□)は信号ライン(18c)と接地の間に接続され、F
ET(11□)(Oat)は信号ライン(18d)と接
地との間に接続される。そしてF E T (1211
)のゲートは比較出力“1”を示す信号ラインに接続さ
れ、FET(12□)のゲートは信号ライン(17a)
に接続され、両信号ラインのレベルがともに“H”とな
ると信号ライン(18a) 〜(18d)には°’00
10°゛つまり“2”を示す信号が得られる。またFE
T(llzυのゲートは比較出力“1”を示す信号ライ
ンに接続され、FET(112□)のゲートは信号ライ
ン(17b)に接続され、両信号ラインのレベルがとも
に“′H″となると信号ライン(18a) 〜(18d
)には”0001”っまり°“1”を示す信号が得られ
る。
また直列接続されたFET(1□)(11□)は信号ラ
イン(18d)と接地との間に接続され、FET(1,
、)のゲートは比較出力“0パを示す信号ラインに接続
され、FET(1+z)のゲートは信号ライン(17a
)に接続され、両イδ号ラインのレベルがともに“H”
となると信号ライン(18a)〜(18d)には“00
01”つまり“1”を示す信号が得られる。
イン(18d)と接地との間に接続され、FET(1,
、)のゲートは比較出力“0パを示す信号ラインに接続
され、FET(1+z)のゲートは信号ライン(17a
)に接続され、両イδ号ラインのレベルがともに“H”
となると信号ライン(18a)〜(18d)には“00
01”つまり“1”を示す信号が得られる。
なお、上位データコンパレータ(3)からの比較出力が
“0”である場合には、信号ライン(18a)〜(18
d)は“0000”となるものである。
“0”である場合には、信号ライン(18a)〜(18
d)は“0000”となるものである。
また、図面上、F E T (154□)〜(151,
、)、(154,□)〜(151Iz)の左側に配置さ
れたF E T (191) 〜(194)は信号EN
によってオン・オフされて、エンコード及び補正回路(
19)の動作時には動作電圧を回路(19)に供給し、
回路(19)の非動作時には、動作電圧の供給を停止す
るためものである。
、)、(154,□)〜(151Iz)の左側に配置さ
れたF E T (191) 〜(194)は信号EN
によってオン・オフされて、エンコード及び補正回路(
19)の動作時には動作電圧を回路(19)に供給し、
回路(19)の非動作時には、動作電圧の供給を停止す
るためものである。
こうして、この発明によれば、リニアリティの良好なA
D変換回路において、上位データコンパレータ(3)か
らの比較出力に、“1”を加算した結果のエンコードデ
ータを得る手段、“0”を加算した結果のエンコードデ
ータを得る手段、及び−1”を加算した結果のエンコー
ドデータを得る手段を用意しておき、エラー信号発生回
路(14)からのエラー信号に応答して、上記エンコー
ドデータを得る手段のうちの1つを選択してエンコード
データを得るようにして、コンパレータ(3)からの比
較出力をエンコードすると同時にエラー補正を行なうよ
うにしているので、エンコード及びエラー補正回路の構
成を簡単なものにすることができ、かつエンコード及び
エラー補正の処理を高速に行ない得る。
D変換回路において、上位データコンパレータ(3)か
らの比較出力に、“1”を加算した結果のエンコードデ
ータを得る手段、“0”を加算した結果のエンコードデ
ータを得る手段、及び−1”を加算した結果のエンコー
ドデータを得る手段を用意しておき、エラー信号発生回
路(14)からのエラー信号に応答して、上記エンコー
ドデータを得る手段のうちの1つを選択してエンコード
データを得るようにして、コンパレータ(3)からの比
較出力をエンコードすると同時にエラー補正を行なうよ
うにしているので、エンコード及びエラー補正回路の構
成を簡単なものにすることができ、かつエンコード及び
エラー補正の処理を高速に行ない得る。
第1図はこの発明の一例の構成図、第2図、第3図及び
第4図は従来の技術の説明図である。 (2,)〜(2□3.)は抵抗器、(3)は上位データ
コンパレータ、(5)は下位データコンパレータ、(1
0,) (tow)はエラー検出回路、(14)はエラ
ー信号発生回路、(19)はエンコード及び補正回路で
ある。
第4図は従来の技術の説明図である。 (2,)〜(2□3.)は抵抗器、(3)は上位データ
コンパレータ、(5)は下位データコンパレータ、(1
0,) (tow)はエラー検出回路、(14)はエラ
ー信号発生回路、(19)はエンコード及び補正回路で
ある。
Claims (1)
- 【特許請求の範囲】 任意の電位間に直列接続された複数の抵抗器の所定の接
続点から取出される電位を用いて、入力信号の上位デー
タを得る上位データコンパレータと、 上記上位データの範囲を上下に所定量ずつ拡張し、この
拡張された範囲の、各抵抗器の接続点から取出される電
位を用いて上記入力信号の下位データを得る下位データ
コンパレータと、 上記拡張された上下の所定量の範囲内で上記下位データ
が得られたとき、上記上位データを補正するための補正
信号を発生する回路と、 上記上位データコンパレータからの上位データよりも“
1”だけ増加したデータをエンコードする手段と、上記
上位データよりも“0”だけ増加したデータをエンコー
ドする手段と、上記上位データよりも“−1”だけ増加
したデータをエンコードする手段とを有し、上記補正信
号の発生回路からの補正信号に従って上記エンコードす
る手段のうちの1つを選択して、エンコードされたデー
タを得るエンコード及びエラー補正回路とを備えたAD
変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1021182A JPH071867B2 (ja) | 1989-01-31 | 1989-01-31 | Ad変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1021182A JPH071867B2 (ja) | 1989-01-31 | 1989-01-31 | Ad変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02202224A true JPH02202224A (ja) | 1990-08-10 |
JPH071867B2 JPH071867B2 (ja) | 1995-01-11 |
Family
ID=12047799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1021182A Expired - Lifetime JPH071867B2 (ja) | 1989-01-31 | 1989-01-31 | Ad変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH071867B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5187483A (en) * | 1990-11-28 | 1993-02-16 | Sharp Kabushiki Kaisha | Serial-to-parallel type analog-digital converting apparatus and operating method thereof |
JPH1032491A (ja) * | 1996-03-19 | 1998-02-03 | Samsung Electron Co Ltd | フラッシュa/d変換器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63299615A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | 直並列型a/d変換器 |
-
1989
- 1989-01-31 JP JP1021182A patent/JPH071867B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63299615A (ja) * | 1987-05-29 | 1988-12-07 | Nec Corp | 直並列型a/d変換器 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5187483A (en) * | 1990-11-28 | 1993-02-16 | Sharp Kabushiki Kaisha | Serial-to-parallel type analog-digital converting apparatus and operating method thereof |
JPH1032491A (ja) * | 1996-03-19 | 1998-02-03 | Samsung Electron Co Ltd | フラッシュa/d変換器 |
Also Published As
Publication number | Publication date |
---|---|
JPH071867B2 (ja) | 1995-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970007351B1 (ko) | 아날로그-디지탈 변환기 | |
US4533903A (en) | Analog-to-digital converter | |
US5184130A (en) | Multi-stage A/D converter | |
US5210537A (en) | Multi-stage A/D converter | |
JPH0884077A (ja) | アナログ/デジタル変換装置 | |
US5617091A (en) | Resistance ladder, D-A converter, and A-D converter | |
JP4526919B2 (ja) | A/d変換装置 | |
JPH04162830A (ja) | D/aコンバータ | |
JPH0795089A (ja) | エンコーダー及びa/dコンバーター | |
JPH02202224A (ja) | Ad変換回路 | |
US5734342A (en) | Analog-to-digital converter for generating a digital N-bit Gray code | |
JP2004015347A (ja) | 上位ビットの変換誤差補正用レンジを有する補間回路及びそれを利用したa/d変換回路 | |
US7002502B2 (en) | Analog-to-digital converter and method of generating an intermediate code for an analog-to-digital converter | |
JPH06112824A (ja) | 補間型a/d変換器 | |
JP3339566B2 (ja) | サーモメトリック−バイナリコード変換方法および回路、それに使用されるエンコーダ素子回路 | |
JP2001292065A (ja) | ディジタル/アナログ変換器 | |
JPH01190029A (ja) | Ad変換回路 | |
JPH0744454B2 (ja) | A/dコンバータ | |
TW298689B (en) | Multiple phase binary analog-to-digital converter | |
US5083126A (en) | Analog-to-digital converter | |
JP2778058B2 (ja) | Ad変換回路 | |
JP3181532B2 (ja) | 直並列型a/d変換装置 | |
JP3219213B2 (ja) | アナログデイジタル変換回路 | |
JP2778057B2 (ja) | Ad変換回路 | |
JP3221134B2 (ja) | アナログ/ディジタル変換回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080111 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100111 Year of fee payment: 15 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100111 Year of fee payment: 15 |