JPS63133720A - デジタル値をアナログ値へ変換する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 伎肯盆災 本発明はデジタル値をアナログ値へ変換する装置に関す
るものである。更に詳細には、本発明は、集積回路チッ
プ上に配設されるデジタル・アナログ変換器に関するも
のであって、単調的であり、且つ制限された空間内にお
いてチップ上に配設することの可能な二進ビット数に増
加を与えるものである。

捉ｍ敬 集積回路チップの開発以来、エンジニアは、チップによ
って占有される面積が減少したにも拘らず、チップ上に
より多くの数のトランジスタを与える集積回路チップを
長年の間−貫して提供することが可能であった。例えば
、集積回路チップは、今や、縦横が略１／４インチより
も小さな面積内に数百又は数千のトランジスタを有する
ものが使用されている。

チップの寸法の減少と共に、チップ上の部品数の向上は
、データ処理装置の製造者によって課される全ての要求
を満足するのに十分であると考えるのが通常である。そ
の反対のことが真実であった。チップの寸法が減少し同
時にチップ上のトランジスタ数が増加すると、集積回路
チップにおける向上した性能及び減少した寸法に対する
要求は減少するどころか増加した。このことは、部分的
には、この様なチップを組み込んだデータプロセサが得
ることの可能な増加した速度及び精度から派生していた
。

理解される如く、データプロセサはデジタルを基礎に動
作する。然し乍ら、データプロセサが制御システム内に
設けられる場合には、制御されるべきパラメータはアナ
ログをベースとして測定される。これらのパラメータは
、温度、圧力、及び湿度等の日常的な現象の場合もあり
、又は弾性係数等の一層特殊な現象である場合もある。

従って、変換器によって処理されたデジタルデータから
アナログへ変換し且つ、温度、圧力、湿度、及び弾性係
数等のパラメータのアナログ測定値からデジタルへ変換
する為の装置を設けることが必要である。このことは、
クローズトループシステム即ち閉じたループ系において
特にそうであり、その場合、アナログ測定値がデータプ
ロセサへ導入され、該プロセサが情報を処理し且つアナ
ログ測定の値を変化させる為に制御器を動作する為の信
号を供給する。

データプロセサの速度及び精度が増加すると、同一の速
度及び精度でデジタル値とアナログ値との間で変換を行
う要求も同様に増加した。この様な変換の為にデータプ
ロセサに使用可能な空間は制限されたので、その様な要
求においての厳しさは一層増加した。例えば、２１′ビ
ツトにおいて１ビット未満のエラーを有する単調を基礎
としてデジタル値とアナログ値との間で変換する要求が
現在存在している。更に、これらの変換は、屡々。

縦横が１／４インチ未満の面積を持ったチップ上におい
て行われることが要求される。

理解される如く、集積回路チップ上のトランジスタ数は
、大略、チップ上の処理される二進ビット数がに進整数
だけ増加する毎に二倍増加する。

従って、チップ上で処理される二進ビットの数が１２か
ら１６に増加すると、チップ上のトランジスタ数は１６
で乗算される。このことは、集積回路チップの設計者に
かなりの負担を与えており、特に設計者が集積回路チッ
プ用に使用することの可能な面積の大きさが制限されて
いる場合にそうである。

上述した如き要求を満足することの可能なチップを提供
する為にデジタル・アナログ変換器において種々の試み
がなされてきた。これらの試みは必ずしも成功したもの
ではなかった。集積回路チップ上の空間が制限された状
態で単調性を持って二進ビットの特定した数を対応する
アナログ値へ変換する要求は、屡々、この様な要求を満
足する為の設計者の能力を越えるものである。

且−孜 本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、従来技術と比較して
明確な利点を提供することの可能なデジタル・アナログ
変換器を提供することを目的とする。

且−双 本発明のデジタル・アナログ変換器は、従来技術の変換
器よりも特定した空間内において単調性を持って一層多
くの二進ビットの変換を与えることを可能とするもので
ある０本発明は、変換器内におけるマトリクスの寸法を
拡大すること無しに温度計変換器内に表示することの可
能な二進ビット数を増加することによって、このことを
達成している。

本発明の１実施例においては、各々が付勢された場合に
実質的に同一の電流を発生するべく構成されている複数
個の部材が、複数個の行及び複数個の列によって画定さ
れるマトリクスの形態に配設されている。複数個の信号
は累積的にデジタル値を表示する。該信号の各々は、二
進「１」及び二進ｒｏ」に対する夫々のコーディングで
ある論理レベルを持っており且つ各々は個別的な二進有
意性を持っている。

中間二進有意性の二進信号をデコードして、該行の個別
的な１つを活性化させる。高二進有意性の二進信号をデ
コードして該列の個別的な１つを活性化させる。次いで
、活性化された行と活性化された列に共通な部材が実質
的に一定の電流を受け取り、この様な共通部材よりも低
い二進有意性の全ての部材もこの電流を受け取る。

最小二進有意性の信号もデコードされて、この様な信号
によってコード化される二進値を表す大きさを持った電
流を発生する。この大きさは、その分子が最小二進有意
性の二進信号によって表される値を持っており且つその
分母がこの様な二進信号によってコード化されることの
可能な最大の値を持っている比を該実質的に一定な電流
の特定の部分に乗算することによって得られるものに対
応する。

最小二進有意性の二進信号に対する電流コーディングが
、該マトリクスにおいてそうでなければ余分であり且つ
好適には該マトリクス内において電気的に極限位置を持
った部材を介して通過する。

この電流は出力線内において、該マトリクス内の部材を
介して流れる電流の和に付加されて、該デジタル値のア
ナログ表示を与える。

失庭孤 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。

本発明の１実施例においては、複数個の出力部材１０が
大略１２で示したマトリクス配列に配設されている。該
出力部材の各々を、発明者１ｅｎｒｙにａｔｚｅｎｓｔ
ｅｉｎの米国特許出願第３８３，５４４号（現在は、特
許出願筒７２４，５４４に代わって放棄されている）に
開示されている如きトランジスタとすることが可能であ
り、又発明者Ｈｅｎｒｙ　Ｋａｔｚｅｎｓｔｅｉｎの米
国特許出願第５５３，０４１号に開示されている如きコ
ンデンサとすることも可能である。これらの米国特許出
願は、本願出願人へ譲渡されている。

マトリクス配列１２は任意の形態とすることが可能であ
るが、好適には出力部材が一対の座標軸内に電気的に配
設される形態とする。第１図に示１、ｆ：実施例におい
ては、マトリクス配列は、複数個の行及び複数個の列に
よって画定されている。

第１図に示したマトリクス配列は、８個の行と８個の列
とを与えているが、任意の数の行又は列とすることが可
能である。入力端子１４がマトリクス１２内の行の各々
に対して設けられており、入力端子１６が該マトリクス
内の列の各々に対して設けられている。

第１複数個の入力信号が、ライン即ち線１８を介して入
力端子１４へ導入され、且つ第２複数個の入力信号がラ
イン２０を介して入力端子１６へ導入される。ライン１
８への入力信号は、二進「１」を持った１つの信号を除
いて全ての信号が二進ｒＯ」を持つ様な形態である。こ
の信号は、この信号を受け取る行において活性化される
べく出力部材１０の全てを準備する。ライン１８内の入
力信号は、各場合に活性化すべく準備されるべき特定の
行を表すパターンにコード化されている３つの二進信号
をデコードすることによって得ることが可能である。こ
れらの３つの信号はデコーダ２へ導入され、それは動作
して該信号を８つの信号へデコードし、該８つの信号は
入力端子１４へ導入される。

同様に、デコーダ２４が第２複数個における３つの入力
信号をデコードする為に設けられている。

第２複数個におけるこれらの３つの入力信号は８つの信
号にデコードされ、それらはライン２０を介して入力端
子１６へ導入される。これら８つの信号は、活性化され
るべき特定の二進ビットを持った列に対して二進「１」
に対する二進信号コーディングが発生され且つこの様な
列に先行する列に対しても二進「１」に対する二進信号
コーディングが発生される様な態様で、デコードされる
。

例えば、アナログ値「１９」に対するコーディングであ
る信号の場合、二進「１」に対するコーディングである
信号は最初の３つの列に対して発生される。デコーダ２
４へ導入される信号は、最小有意性即ち最小桁ビット（
第１図中のＬＳＢ）を構成することが可能であり、且つ
デコーダ２２へ導入される信号は最大有意性即ち最大桁
ビット（第１図中のＭＳＢ）を構成することが可能であ
る。デコーダ２２及び２４は従来公知である。

理解される如く、行及び列が活性化の為に準備がなされ
ると、準備された行及び準備された列に共通の出力部材
１０の特定の１つが活性化される。

例えば、第３行及び第３列に共通の出力部材１０ａが特
定の時間に活性化される。このことは、アナログ値が「
１９」であることを表している。何故ならば、出力部材
１０ａは、開始位置としての上の行及び左の列から数え
て（ラスター走査の形態で）１９番目の出力部材である
からである。

第２図は、出力部材１０ａ（第１図）及び出力部材１０
ａに先行する全ての出力部材の如き出力部材を活性化す
る為の、大略３０で示した、回路を示している。回路３
０はＡＮＤ回路３２を有しており、それは３番目の行に
対してのライン１８（第１図）に対応するライン３４上
の信号を受け取り、且つ３番目の列に対してのライン２
０（第１図）に対応するライン３６上の信号を受け取る
。

その結果、第２図におけるＡＮＤ回路は、３番目の行と
３番目の列が活性化の為の準備がなされる時に出力を供
給する。同時的に、３番目の行における１番目及び２番
目の列に対してのＡＮＤ回路が活性化される。

ＡＮＤ回路３２からの出力信号は、ＯＲ回路３８へも導
入され、それは又ライン４０からの入力を受け取る。Ｏ
Ｒ回路３８からの出力はインバータ４２へ導入され且つ
インバータ４２からの出力はライン４４ヘパスされる。

第２図に示し上述した如き個別的回路３０はマトリクス
１２内の出力部材１０の各々と関連している。

出力部材１０ａは、ライン３４及び３６を介して信号が
同時的にＡＮＤ回路３２へ通過する時に活性化される。

出力部材１０ａが活性化されると、出力部材１０ａに先
行する行内の全ての出力部材１０が同時的に活性化され
る。このことは、第１図中の１番目及び２番目の行の各
々における出力部材１０の活性化を制御する回路３０に
対してのライン４０を介して信号を通過させることによ
って発生する。１番目及び２番目の行内の出力部材の各
々の活性化を制御する回路３０に対してのライン４０上
の信号は、３番目の行への入力ライン３４上の信号から
得ることが可能である。

第２図から理解される如く、出力部材１０ａ及び出力部
材１０ａに先行する全ての出力部材は、アナログ値が「
１９」である時に同時的に活性化される。活性化された
出力部材１０の各々は、本発明者の発明に係る１９８５
年３月２１日に出願した米国特許出願筒７１４，５０３
号、「デジタル及びアナログ値間の変換装置（Ａｐｐａ
ｒａｔｕｓ　ｆｏｒ　Ｃｏｎｖｅｒｔｉｎｇ　Ｂｅｔｗ
ｅｅｎ　Ｄｉｇｉｔａｌ　ａｎｄ　Ａｎａｌｏｇ　Ｖａ
ｌｕｅｓ）Ｊに詳細に説明されている様な回路によって
実質的に一定の電流を発生させる。異なった出力部材に
おけるこれらの一定の電流は、第５図中に破線５０で示
した単一の出力ラインに蓄積される。出力ライン５０上
の電流は、前のパラグラフにおいて説明した例における
「１９」のアナログ値に対応する大きさを持っている。

この出力電流は各々が実質的に一定の電流を供給する多
数の出力部材１０から得られるので、第１図に示した変
換器からの出力は単調的である。

理解される如く、第１図における一番上の行内の出力部
材を活性化させる為の回路は第２図中のライン４０を必
要としない。このことは、第１図内の一番上の行内の出
力部材が活性化される場合に、活性化されるべき先行す
る行の出力部材が存在しないという事実から発生する。

更に、ライン３６（第２図）に対応するラインは、第１
図中の１番目の列における出力部材に対して常に活性化
電圧を受け取ることが可能である。このことは、１番目
の列と特定の行とに共通の出力部材は、その行内の出力
部材のいずれかが活性化された時に活性化されるという
事実から発生する。この出力部材は、その行のどの出力
部材がその後に活性化されようとも活性化されたままの
状態を維持する。

マトリクス１２内の出力部材１０は第５図中に５０で大
略示した集積回路チップ上に配設させることが可能であ
る。理解される如く、集積回路チップ５０はマトリクス
１２を有している。８行及び８列を持ったマトリクス１
２の場合、チップ５Ｏ上には全部で６４個の出力部材が
配設される。

これらの６４個の出力部材は全部で６つの二進ビットを
デコードする。これらの二進ビットの内で３つがマトリ
クス内の行の活性化を制御し、他の３つの二進ビットが
マトリクス内の列の活性化を制御する。

６つの二進ビットがアナログ値へ変換される場合、「０
」と「６３」との間のアナログ値が発生される。然し乍
ら、マトリクス１２内には６４個の出力部材１０が存在
するので、出力離材１０の内の１つを余分なものと考え
ることが可能である。

例示として、第１図及び第５図中の出力部材１０ｂが余
分であると考えることが可能である。一般的に、段階的
な値に対して付勢される出力部材の段階的な位置におい
て不連続性を何等発生すること無しにマトリクスにおい
てｒＯＪと「６３」との間のアナログ値の段階即ち前進
を与える為に、マトリクスの右下角部における出力部材
１０ｂを余分なもの考えられる。

本発明は、最小二進有意性即ち最小二進術の二進ビット
の値を表す上で出力部材１０ｂの使用を与えている。例
えば、出力部材１０ｂは、マトリクス１２を１０個の最
大桁二進ビットのアナログ値を表す為に拡張される場合
に、３個の最小桁二進ビットのアナログ値を表す為に第
３図に示した回路へ接続させることが可能である。この
様に、本発明の変換器は、そうでなければ必要とされる
ことのある８、１９２個の出力部材の代わりにマトリク
ス１２内に１，０２４個の出力部材を設けることによっ
て単調性を基本として１３個の二進ビットをアナログ値
へ接続させることを可能としている。理解される如く、
マトリクス１２は、このパラグラフにおいて前に説明し
た１０個の二進ビットの代わりに単に６個の二進ビット
を変換し且つ該マトリクスは１０個の二進ビットをデコ
ードすべく拡張させることが可能である。

第４図は、３個の最小桁二進ビットをそのアナログ値を
表す大きさを持った電流へ変換する為の回路を大略６０
で示している。第４図に示した回路は、トランジスタ７
０乃至８２（偶数のみ）及びトランジスタ８４乃至９６
（偶数のみ）を有している。トランジスタ７ｏ及び８４
のゲートは。

夫々、ライン９８及び１００から、最小桁ビット（２°
及び２’）の真及び偽の値を表す信号を受け取る。トラ
ンジスタ７２及び７４のゲートは、ライン１０２から、
２番目の最小桁二進ビット（２１）の真状態を表す信号
を受け取り、且つトランジスタ８６及び８８は、それら
のゲートに、ライン１０４から、２番目の最小桁二進ビ
ット（２１）の偽状態を表す信号が導入される。同様に
、ライン１０６からトランジスタ７６．７８．８０．８
２のゲートへ、３番目の最小桁デジット（２２）に対す
る偽の状態を表す信号が導入され、且つライン１０８か
らトランジスタ９０，９２．９４．９６のゲートへ、３
番目の最小桁デジット（２２）に対する偽の状態を表す
信号が導入される。

トランジスタ７０乃至９６（偶数のみ）のソースはライ
ン１１０へ接続されている。トランジスタ７０乃至８２
のドレインは、出力ライン１１２と共通接続を持ってお
り、且つトランジスタ８４乃至９６のドレインは基準ラ
イン１１４と共通接続を持っている。ライン１００から
トランジスタ１１８のドレインへ接続がなされており、
トランジスタ１１８のゲートはライン１２０上の制御電
位を受け取る。トランジスタ１１８のドレインは。

バイアスライン１２６へ接続したゲートを持っているト
ランジスタ１２４のソースと共通接続されている。トラ
ンジスタ１２６のソースは、付勢源１３０からの付勢電
位を受け取る。

ライン１２６を介してバイアス電位がトランジスタ１２
４のゲートへ導入され、該トランジスタを介して実質的
に一定の電流を発生する。この電流は、トランジスタ７
０乃至９６（偶数のみ）の導通状態にあるものを介して
流れる。トランジスタ７ｏ乃至９６（偶数のみ）の導通
状態にあるものを介して流れる累積的な電流は、上述し
た如くに出力部材が付勢される場合に出力部材１０の各
々を介して流れる電流の７／８に実質的に等しい。

ライン１２０を介してトランジスタ１１８のゲートへ電
位が導入され、第３図中に示した回路のインピーダンス
を所望のレベルに維持する。

最小桁二進ビット（２°）に対して「１」の二進値の場
合、電流がトランジスタ７ｏを介して出力ライン１２へ
流れる。同様に、最小桁二進ビットがｒＯＪ　　（２°
）の値を持っている場合に、電流がトランジスタ８４を
介して基準ライン１１４へ流れる。理解される如く、２
番目の最小桁二進ビット（２１）に対してｒｌＪの二進
値に対して電流がトランジスタ７２及び７４を介して流
れ、且つ２番目の最小桁二進ビット（２１）に対して「
０」の二進値に対してトランジスタ８６及び８８を介し
て流れる。同様に、３番目の最小桁二進ビット（２２）
に対してｒｌＪの二進値に対してトランジスタ７６．７
８．８０．８２を介して電流が流れ、又３番目の最小桁
二進ビット（２２）に対して「０」の二進値に対してト
ランジスタ９０．９２．９４．９６を介して流れる。

前のパラグラフの説明から理解される如く、３つの最小
桁二進ビットがｒｌＪの二進値を持つか又はｒＯＪの二
進値を持つかに拘らず、トランジスタフ０乃至７６（偶
数のみ）の７つが常に付勢される。その結果、トランジ
スタ１１８及び１２４を有する回路内の負荷は、該３つ
の最小桁二進ビットの値に対しての全ての可能な二進「
１」及び二進「０」の組合せの下で一定に維持される。

このことは、全ての可能な操作条件の下において第４図
に示した回路は安定に動作す菖ことを確保する。

各瞬間において出力ライン１１２を介して流れる電流の
大きさは、該３つの最小桁二進ビットの論理レベルによ
ってコード化されるデジタル値に依存する０例えば、ラ
イン９８上の信号によって表される如く「１」のアナロ
グ値に対して、トランジスタ１１８及び１２４を介して
流れる電流の１／７が出力ライン１１０を介して流れ、
且つトランジスタ１１８及び１２４を介して流れる電流
の６７７が基準ライン１１４を介して流れる。同様に、
ライン１０２及び１０６上の信号によって表される如く
アナログ値「６」が発生される場合、電流はトランジス
タ７２．７４．７６．７８，８ｏ、８２及び出力ライン
１１２を介して流れる。

このことは、トランジスタ１１８及び１２４を介して流
れる電流の６／７に対応する。

出力ライン１１２を介して流れる電流は又マトリクス１
２内の出力部材１０ｂを介して流れる。

これは電流からライン１４０によって第４図中に示され
ており、マトリクス１２内の出力部材１０の付勢された
ものを介して流れる電流と結合されて、第５図中の出力
ライン５０上の累積的電流を発生させる。この様に、出
力ライン１５０上の電流は、アナログを基礎として、第
１図におけるデコーダ２２及び２４へ導入され且つ第４
図に示した回路６０へ導入される二進信号によってコー
ド化されるデジタル値を表す。

トランジスタ１５０は又第３図に示した実施例中に設け
ることが可能である。トランジスタ１５０のドレインが
基準ライン１１４へ接続されており、トランジスタ１５
０のゲートがライン１５２へ接続されている。トランジ
スタ１５０のソースが付勢用ソース１５４へ接続されて
いる。トランジスタ１５０のゲートは、ライン１５２上
の電位を受け取り、該トランジスタは強く導電状態とさ
せる。このことは、基準ライン１１４をしてソース１５
４から基準としての電位を受け取らせる。

免−果 図面に示し上に説明した変換器は成る重要な特徴を持っ
ている。それは、最小の空間において単調性を基礎とし
てデジタル値をアナログ値へ変換させる。それは、そう
でなれけば余分である出力部材１０ｂの如き出力部材を
使用することによって又この出力部材に最小桁二進ビッ
トの特定の数の値を表す電流をこの出力部材内に発生さ
せることによってこの変換を得ている。この様に１層で
なければ例えば１０個の特定の数の二進ビットを１つの
アナログ値へ変換することの可能なマトリクスが例えば
１３個の如き拡張した数の二進ビットを対応するアナロ
グ値へ変換することが可能である。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く１本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図はデジタル値を対応するアナログ値へ変換する複
数個の出力部材を具備するマトリクスの概略図、第２図
は第１図に示したマトリクスにおける出力部材の個々の
１つを付勢する為の電気回路の概略図、第３図は第１図
に示したマトリクス内の出力部材の個々の及び余分の１
つに導入する為の電流へデジタル値における低二進有意
性の二進ビットを変換する為の回路の概略図、第４図は
第１図に示したマトリクスにおける出力部材の余分な１
つへ電流を導入することを示した概略１図、第５図は第
２図及び第３図に示した回路に対応する回路と第１図に
示したマトリクスとを包含する集積回路チップの概略図
、である。 （符号の説明） １０：出力部材 １２：マトリクス １４：入力端子 ２２，２４：デコーダ ５０：集積回路チップ 特許出願人　　　　プルツクトリー　コーポレーション

Claims (1)

1. 【特許請求の範囲】 １、デジタル信号をアナログ信号へ変換する装置におい
   て、各々が個別的な二進有意性の二進ビットに対するコ
   ーディングであって且つ比較的高い有意性の二進ビット
   に対するコーディングであって且つ各々が二進「１」及
   び二進「０」に対する夫々の論理レベルを持っている第
   １複数個の入力信号を供給する手段が設けられており、
   一対の座標方向においてマトリクス関係で電気的に配設
   された複数個の部材を具備する手段が設けられており、
   前記第１複数個の入力信号に応答しアナログ形態で該デ
   ジタル値を表示する為に前記複数個の部材の特定のもの
   を付勢する手段が設けられており、前記複数個の内の前
   記特定の部材に加えて表示中に付加的な部材が存在して
   おり、各々が個別的な二進有意性の二進ビットに対する
   コーディングであって且つ前記第１複数個における該二
   進ビットよりも低い二進有意性の二進ビットに対するコ
   ーディングであって且つ各々が二進「１」及び二進「０
   」に対する夫々のコーディングである論理レベルを持っ
   ている第２複数個の入力信号を供給する手段が設けられ
   ており、前記第１及び第２複数個における前記入力信号
   はデジタル値に対する累積的コーディングであり、前記
   第２複数個のデジタル信号のアナログ値に依存する強度
   で前記複数個の部材の付加的な１つを付勢する為に前記
   第２複数個の二進信号をデコードする手段が設けられて
   おり、前記複数個における前記特定の部材及び前記付加
   的な部材を付勢する強度の和を累積的に表す出力表示を
   供給する手段が設けられていることを特徴とする装置。 ２、特許請求の範囲第１項において、前記デコード手段
   は前記第１複数個の入力信号に応答して実質的に一定の
   強度で前記複数個の特定の部材の各々の付勢を与え、且
   つ前記デコード手段は前記第２複数個の入力信号の論理
   レベルによってコード化されているデジタル値に依存し
   てこの様な実質的に一定な電流の一部を前記複数個の付
   加的な部材に供給すべく動作することを特徴とする装置
   。 ３、特許請求の範囲第２項において、前記複数個の付加
   的な部材が前記マトリクスにおいて電気的に最後の部材
   を構成すべく前記マトリクス内に配列されていることを
   特徴とする装置。 ４、特許請求の範囲第１項において、前記複数個の付加
   的な部材は前記マトリクスにおいて極限位置を占有する
   べく前記マトリクス内に配列されていることを特徴とす
   る装置。 ５、特許請求の範囲第１項において、前記マトリクスは
   行と列とに配列されている前記複数個の部材によって画
   定されており、且つ各行における連続する列における部
   材及び連続する行における部材はデジタル値における段
   階的な増分的増加に対して付勢されることを特徴とする
   装置。 ６、デジタル値をアナログ値へ変換する装置において、
   各々が個別的な二進デジットに対するコーディングであ
   って且つ二進「１」及び二進「０」に対する夫々のコー
   ディングである論理レベルを持っており且つデジタル値
   に対する累積的なコーディングである複数個の入力信号
   を供給する手段が設けられており、一対の座標軸によっ
   て画定されるマトリクス配列内に電気的に配設されてい
   る複数個の部材が設けられており、前記複数個の部材の
   各々は付勢状態と脱勢状態とを持っており、最大二進有
   意性の信号によってコード化されているデジタル値に従
   ってこの様な部材の特定の部材を付勢する為に前記マト
   リクス配列内の前記部材へ導入する複数個の信号を発生
   する為に前記複数個の内の最大二進有意性の入力信号を
   デコードする手段が設けられており、最小二進有意性の
   入力信号をデコードする手段が設けられており、最小二
   進有意性の信号のデコーディングに従って前記複数個の
   部材の付加的な１つを付勢する手段が設けられており、
   前記複数個の部材の付勢に関連した大きさを持った出力
   信号を発生する手段が設けられていることを特徴とする
   装置。 ７、特許請求の範囲第６項において、最小二進有意性の
   信号に対するデコード手段は、最小二進有意性の入力信
   号によってコード化されているデジタル値に関係無く実
   質的に一定の大きさの電流を供給し、最小二進有意性の
   入力信号によってコード化されているデジタル値に従っ
   てこの様な実質的に一定の電流に比例する大きさを持っ
   た電流をこの様な付加的な部材に供給する為に前記複数
   個の部材の付加的な１つを付勢する手段が設けられてい
   ることを特徴とする装置。 ８、特許請求の範囲第７項において、前記複数個の付加
   的な部材以外の前記複数個の部材の各々が、付勢された
   場合に、前記複数個のその他の付勢した部材と実質的に
   同一の振幅の電流を供給することを特徴とする装置。 ９、特許請求の範囲第７項において、前記マトリクス内
   の前記２つの座標軸は行及び列によって画定されており
   、前記複数個の部材は各個別的な行において段階的に付
   勢され、且つ各段階的な行における部材は、デジタル値
   における段階的な増加に対して、その前の行における全
   ての部材を付勢した後に段階的に付勢されることを特徴
   とする装置。 １０、デジタル信号をアナログ信号へ変換する装置にお
   いて、複数個の行と複数個の列とに電気的に配設されて
   いる複数個の部材が設けられており、各々が二進「１」
   及び二進「０」に対する夫々のコーディングである論理
   レベルを持っており且つ各々が個別的な二進有意性を持
   っている複数個の信号を供給する手段が設けられており
   、前記信号はデジタル信号に対する二進形態での累積的
   コーディングであり、前記複数個の列の個別的な１つを
   表す信号を供給する為に中間二進有意性の二進信号をデ
   コードする手段が設けられており、前記複数個の行の個
   別的な１つを表す信号を供給する為に最大二進有意性の
   二進信号をデコードする手段が設けられており、前記複
   数個における個々の行及び前記複数個における個々の列
   を表す信号に応答してこの様な個別的な行及びこの様な
   個別的な列に対して前記複数個において共通の部材を付
   勢し且つこの様な共通な部材の二進有意性よりも下位の
   二進有意性の全ての部材を付勢する手段が設けられてお
   り、最小二進有意性の信号に応答してこの様な信号によ
   って与えられる二進表示に関連する大きさを持った付加
   的な信号を発生する手段が設けられており、前記複数個
   の部材の個別的な１つへ付加的な信号を導入する手段が
   設けられており、前記部材のこの様な個別的な１つは中
   間及び最大の二進有意性の信号による前記部材の付勢に
   は余分であり、前記付加的な部材における信号及び前記
   共通の部材及び前記共通の部材よりも低い二進有意性の
   全ての部材における信号を累積的に表す出力信号を供給
   する手段が設けられていることを特徴とする装置。 １１、特許請求の範囲第１０項において、前記複数個に
   おける部材の個別的な１つは前記複数個における電気的
   に極限位置を持っていることを特徴とする装置。 １２、特許請求の範囲第１０項において、前記付加的な
   部材以外の前記複数個における部材の各々を実質的に一
   定の電流で付勢する手段が設けられており、分子が最小
   二進有意性の二進信号によって表される値で分母がこの
   様な二進信号によってコード化することの可能な最大の
   値によって表される比を関連する電流に乗算することに
   よって得られるものに対応する大きさを持った電流を前
   記付加的な信号に対して得る為に前記付加的な信号を発
   生する手段へ前記実質的に一定な電流に大きさが関連す
   る電流を導入する手段が設けられていることを特徴とす
   る装置。 １３、特許請求の範囲第１２項において、基準線を供給
   する手段が設けられており、前記関連する電流と前記複
   数個における付加的な部材に導入される電流との間の差
   異に対応する大きさで前記基準線を介して電流の流れを
   発生させる手段が設けられていることを特徴とする装置
   。 １４、特許請求の範囲第１３項において、前記複数個に
   おける部材の付加的な１つは前記マトリクス内において
   電気的に極限位置を持っており、前記複数個における部
   材の前記付加的な１つは前記複数個における付加的な信
   号を受け取る為にのみ使用されることを特徴とする装置
   。