KR20100092899A

KR20100092899A - 메모리 회로

Info

Publication number: KR20100092899A
Application number: KR1020100012949A
Authority: KR
Inventors: 가즈히로 츠무라
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-02-13
Filing date: 2010-02-11
Publication date: 2010-08-23
Also published as: US8259516B2; CN101807428B; JP5208011B2; JP2010186525A; TW201115584A; KR101657309B1; CN101807428A; TWI498910B; US20100208532A1

Abstract

메모리 셀 (A) 을 행렬 형상으로 배치하고, 각 열에 각 열의 메모리 셀 (A) 의 기록이 완료되었는지 완료되지 않았는지의 정보를 기억하기 위한 메모리 셀 (B) 과, 메모리 셀 (B) 의 기억 정보를 이용하여 열의 선택을 실시하는 회로를 구비하고, 어떠한 열의 메모리 셀 (A) 에 대한 기록이 완료된 후에 그 열의 기록 정보를 기억하기 위한 메모리 셀 (B) 에 기록 완료 정보의 기록을 실시한다. 이 기록에 의해 그 메모리 셀 (B) 의 기억 정보가 변화되는 것을 이용하여, 그 열은 선택 상태에서 비선택 상태로 변경되고, 다음 열은 비선택 상태에서 선택 상태로 변경됨으로써 다음 열에 대한 기록이 가능해진다. 본 동작을 반복함으로써, 기록을 실시하는 열이 순차로 선택된다.

Description

메모리 회로{MEMORY CIRCUIT}

본 발명은 메모리 장치에 데이터를 기록하기 위한 메모리 회로에 관한 것이다. 특히, 오기록을 방지할 수 있는 메모리 회로에 관한 것이다.

먼저 처음에 아날로그량의 트리밍을 위해서 사용하는 퓨즈와 메모리 소자를 비교한다.

아날로그량을 다루는 IC 에서는, 그 아날로그량의 조정을 위해서 트리밍을 실시하고 있는 것이 많다. 이 트리밍 방법에는 몇 가지 종류가 존재한다. 대표적인 것을 이하에 3 가지를 들어 설명한다.

(1) 레이저 퓨즈법 : 퓨즈에 레이저를 조사하여 용단 (溶斷) 하는 방법

(2) 전기 퓨즈법 : 퓨즈에 대전류를 흘려 용단하는 방법

(3) 메모리법 : EPROM 과 같은 메모리 소자에 정보를 기억시키는 방법

퓨즈는 넓은 의미로는 1 회 프로그램할 수 있는 메모리의 일종이라고 할 수 있다. 그러나, 통상은 퓨즈를 메모리라고 하지 않기 때문에, 여기서는 메모리로서 다루지 않는다. EPROM 에는 부유 게이트에 FN 터널 전류나 핫 캐리어를 사용하여 캐리어를 주입함으로써 트랜지스터의 Vth 를 변화시키는 것이 널리 사용되고 있다.

트리밍에는 여러 가지의 것이 존재하지만, 알기 쉽게 하기 위해서 도 2 를 사용하여 설명한다. 도 2 에서 나타내는 회로는 볼티지 디텍터라고 하는 것으로서, 전원 전압이 어떠한 값보다 높은지 낮은지에 따라 출력이 반전되는 것이다. 용도로는 전원 전압의 감시에 널리 사용된다.

동작에 대하여 개략을 설명한다. 전원 (VDD) 과 그라운드 (VSS) 사이에 저항체 (7) 를 배치하고, VSS 를 기준으로 하여 전원 (VDD) 의 전위를 전위 분할한다. 이 전위 분할된 전위와 참조 전위를 비교 회로에서 비교하면, 참조 전위보다 높은지 낮은지에 따라 출력 레벨이 반전된다. 이것을 앰프에서 정형하여 출력한다.

몇 볼트에서 반전되는지는 저항에 의한 분할비로 변경할 수 있다. 또한 실제 제품에서는 제조 편차 때문에 참조 전위값이 불균일하다. 그 편차를 저항의 분할비를 조정함으로써 없앨 수 있다. 따라서 분할비를 임의의 값으로 조정할 수 있으면, 원하는 전압에서 출력이 반전되는 볼티지 디텍터가 얻어진다.

퓨즈 (8) 와 저항체 (7) 를 병렬로 배열하여, 퓨즈가 용단되어 있는 저항체는 저항으로서 기능하고, 퓨즈가 용단되지 않은 저항체는 퓨즈에 의해 단락되기 때문에 저항으로서 기능하지 않는다는 것에 의해 분할비의 조정을 실현한다. 이것을 일반적으로 트리밍이라고 한다. 트리밍의 설명에 볼티지 디텍터를 사용한 이유는 가장 간단하게 트리밍을 설명할 수 있기 때문이며, 이 회로에 한정하는 것은 아니다.

레이저 퓨즈법은 원하는 퓨즈에 레이저를 조사함으로써 퓨즈를 용단함으로써 원하는 트리밍을 실시하는 것이다. 이 방식의 장점은 어느 퓨즈를 끊을지 선택하기 위한 회로, 및 외부 단자가 필요 없다는 것이다. 트리밍은 패키지 상태이면 퓨즈에 레이저를 조사할 수 없기 때문에, 칩을 패키지로 조립하기 전에 실시된다.

이 방식의 과제는 패키지 상태에서 트리밍할 수 없다는 것이다. 아날로그량은 패키지 공정 및 보드에 장착할 때의 리플로우 공정에서 변동된다. 따라서 트리밍은 리플로우 공정 후에 실시하는 것이 바람직하지만, 패키지 상태에서는 레이저를 조사할 수 없기 때문에 그것이 불가능하다. 그 때문에 최종적으로 필요한 특성의 규격 범위보다, 그 변동분을 예측하여 보다 좁은 규격 범위를 채용하는 경우가 많다. 이 때문에 수율의 저하, 고정밀하게 하기 위한 회로 추가에 따른 칩 면적 증대 등의 문제가 발생한다. 또한, 제품의 구입자 자신이 트리밍을 실시할 필요가 있는 제품에 대해서도 적용할 수 없다는 과제가 있다.

다음으로 전기 퓨즈법에 대하여 설명한다. 전기 퓨즈법은 원하는 퓨즈에 대전류를 흘림으로써 발열시키고, 그 열에 의해 원하는 퓨즈를 용단시킴으로써 원하는 트리밍을 실시한다는 것이다. 이것은 전기적인 트리밍이기 때문에, 패키지 상태에서 트리밍할 수 있어, 상기 과제는 회피할 수 있다.

이 방식은, 퓨즈를 전기적으로 용단하기 위한 대전류를 퓨즈에 흘릴 필요가 있기 때문에, 각 퓨즈에 외부 단자를 형성하는 경우가 많다. 외부 단자는 패드라고 하며, 통상 100 um × 100 um 정도의 크기를 갖는다. 그 때문에 레이저 퓨즈법에 비해 매우 큰 면적을 필요로 한다.

또한, 패키지 상태에서 트리밍을 실시하려면, 패드를 패키지의 다리에 접속할 필요가 있기 때문에, 패키지의 다리가 매우 많아진다. 이 패드가 많은 것을 해결하는 수단이 특허문헌 1 에 개시되어 있다. 이 방법의 경우, 필요한 패드수는 2 개로 감소하기 때문에 큰 폭의 면적 삭감 효과가 얻어진다.

그러나, 시리얼 데이터를 패러렐 데이터로 변환하는 직병렬 변환 회로가 필요한 점, 직병렬 변환 회로에 정보를 입력하기 위한 패드가 2 개 필요한 점, 대전류를 흘릴 수 있는 트랜지스터가 필요한 점에서, 레이저 퓨즈법과 비교하면, 여전히 면적이 크다는 과제가 있다.

다음으로 메모리법에 대하여 설명한다. 메모리법은 퓨즈 대신에 메모리 소자를 사용한 것으로서, 도 3 에 나타내는 바와 같이, 저항체 (7) 와 병렬로 트랜지스터 (10) 를 배치하고, 이 트랜지스터의 게이트 전위를 메모리 셀 (9) 에서 제어함으로써, 트랜지스터가 OFF 되어 있는 경우에는 저항체가 저항으로서 기능하고, 트랜지스터가 ON 되어 있는 경우에는 ON 트랜지스터에 의해 단락된다는 것에 의해 트리밍을 실시하는 방법이 일반적으로 사용되고 있다.

EPROM 과 같은 불휘발성 메모리 소자는 전원을 끊어도 기억 정보가 유지되기 때문에, 이와 같은 트리밍에 사용하기에 적합하다.

메모리 셀 (9) 은 도 4 에 나타내는 구성으로 되어 있다. 이것은 Nch 의 부유 게이트 구조의 트랜지스터로 이루어지는 메모리 소자 (12) 를 사용하고 있다. 일반적으로 기록은 부유 게이트에 전자를 주입함으로써 이루어진다. 부유 게이트에 전자가 주입되면 Nch 의 채널이 형성되기 어려워지기 때문에 Vth 가 증가한다. 이 메모리 소자 (12) 의 컨트롤 게이트 전압 (VCG) - 드레인 전류의 관계를 도 5 에 나타낸다. 이와 같이, 기록에 의해 Vth 가 증대되는 것을 이용하여 정보를 기억하고 있다.

트리밍은 메모리 소자에 대한 기록에 의해 실시되기 때문에, 메모리 소자를 선택하기 위한 회로, 및 외부 단자가 필요하다.

메모리법의 경우에도 패키지 공정 후에 트리밍할 수 있다는 장점이 있지만, 트리밍할 메모리 소자를 선택하기 위한 직병렬 변환 회로, 선택하기 위한 신호를 입력하는 패드가 필요한 것은 전기 퓨즈법의 특허문헌 1 과 동일하다. 차이는, 대전류를 필요로 하지 않기 때문에, 대전류를 흘리기 위한 트랜지스터의 분만큼 면적을 축소시킬 수 있는 것이다. 그러나, 이것도 전기 퓨즈법에 비하면 작게 할 수 있다는 것일 뿐, 레이저 퓨즈법과 비교하면 여전히 면적이 큰 점, 이들의 메모리 소자는 실용적으로는 오기록 방지 기능이 필요하고, 그것을 위한 회로가 필요해진다는 과제가 있다.

특허문헌 2 에 이들 과제의 해결을 시도하는 수법이 개시되어 있지만, 레이저 퓨즈법과 비교하면 적어도 2 개의 패드가 필요한 점, 레이저 퓨즈법에서는 불필요한 회로가 필요한 점에서 칩의 면적 증대는 피할 수 없다.

일본공개특허공보평6-37254호 일본공개특허공보2003-110029호

전술한 바와 같이 종래 기술에서는, 패키지 상태에서의 트리밍을 가능하게 하기 위해서 레이저 퓨즈법과 비교하여 여분의 패드 및 회로 (여기서는 이것을 부가 패드, 부가 회로라고 한다) 가 필요했다. 그 때문에 칩 사이즈가 커진다는 과제가 있었다. 본 발명은 이 과제를 해결하기 위해서 이루어진 것으로서, 그 목적은 패키지 상태에서의 트리밍을 가능하게 하기 위해서 필요한 부가 패드의 삭감, 부가 회로의 간략화에 의해 칩 사이즈를 소형화하는 것에 있다.

상기 과제를 해결하기 위해서 본 발명의 메모리 회로에서는 이하에 서술하는 수단을 채용한다.

메모리 셀 (A) 이 행렬 상 (狀) 으로 배치되고, 행과 열을 선택함으로써 원하는 메모리 셀을 선택하여 정보를 기록하는 메모리 회로에 있어서, 각 열의 메모리 셀 (A) 의 기록이 완료되었는지 완료되지 않았는지의 정보를 기억하기 위한 메모리 셀 (B) 을 각 열에 구비하고, 메모리 셀 (B) 의 기억 정보를 이용하여 열의 선택을 실시하는 회로를 구비하고, 어떠한 열의 메모리 셀 (A) 에 대한 기록이 완료된 후에 그 열의 기록 정보를 기억하기 위한 메모리 셀 (B) 에 기록 완료 정보의 기록을 실시하고, 이 기록에 의해 그 메모리 셀 (B) 의 기억 정보가 변화되는 것을 이용하여, 그 열은 선택 상태에서 비선택 상태로 변경되고, 다음 열은 비선택 상태에서 선택 상태로 변경됨으로써 다음 열에 대한 기록이 가능해지고, 본 동작을 반복함으로써 기록을 실시하는 열이 순차로 선택되어 가는 것을 특징으로 한다.

상기 메모리 회로에 있어서, 메모리 셀 (B) 을 이용한 오기록 방지 기능을 구비하고 있는 것을 특징으로 한다.

상기 메모리 회로에 있어서, 인접하는 열의 메모리 셀 (B) 이 상이한 행에 배치되어 있는 것을 특징으로 한다.

상기 메모리 회로에 있어서, 메모리 셀 (B) 이 기억하는 정보의 변화와, 열 선택 신호의 변화 사이에 지연 시간을 갖게 한 것을 특징으로 한다.

상기 메모리 회로에 있어서, 행 디코더가 아날로그·디지털 변환 회로로 구성되는 것을 특징으로 한다.

상기 메모리 회로에 있어서, 아날로그·디지털 변환 회로로 이루어지는 행 디코더로부터의 출력인 워드선에 풀업 혹은 풀다운 기능을 구비하는 것을 특징으로 한다.

상기 메모리 회로에 있어서, 아날로그·디지털 변환 회로에 흐르는 전류를 차단하는 기능을 구비하는 것을 특징으로 한다.

상기 메모리 회로에 있어서, 메모리 셀로부터의 정보를 래치 회로에 판독 출력하여 정보를 유지하는 기능과, 메모리 셀에 흐르는 전류를 차단하는 기능을 구비하는 것을 특징으로 한다.

상기 메모리 회로에 있어서, 행렬 배치된 메모리 셀 (A) 의 제 1 열의 앞에 메모리 셀 (C) 을 구비하고, 상기 메모리 셀 (C) 의 기억 정보에 의해, 제 1 열째의 메모리 셀 (A) 에 대한 기록의 가부 (可否) 를 제어하는 것을 특징으로 한다.

상기 메모리 회로에 있어서, 정보를 기억하는 소자로서 전기적으로 용단 가능한 퓨즈를 사용하는 것을 특징으로 한다.

참조 전위를 필요로 하는 반도체 칩에 있어서, 상기 메모리 회로를 구비하고, 상기 반도체 칩의 참조 전위와, 상기 메모리 회로의 아날로그·디지털 변환 회로의 참조 전위를 공통화한 것을 특징으로 한다.

이상 설명한 본 발명에 의하면, 부가 패드의 삭감, 부가 회로의 간략화를 실현할 수 있어, 칩 사이즈를 소형화할 수 있게 된다.

도 1은 본 발명 실시예 1 의 트리밍 메모리 회로도.
도 2는 퓨즈를 사용한 볼티지 디텍터의 개략도.
도 3은 메모리 소자를 사용한 볼티지 디텍터의 개략도.
도 4는 부유 게이트 구조를 갖는 메모리 소자로 이루어지는 메모리 셀의 회로도.
도 5는 부유 게이트 구조를 갖는 메모리 소자의 컨트롤 게이트 전압 (VCG) - 드레인 전류 (ID) 의 관계를 나타내는 도면.
도 6은 종래 기술에 관련된 메모리 회로도.
도 7은 D 형 플립플롭 (D 형 래치라고 하는 경우도 있다) 의 회로도.
도 8은 본 발명 실시예 3 의 트리밍 메모리 회로도.
도 9는 아날로그·디지털 변환을 사용한 행 디코더의 회로도.
도 10은 도 9 의 Data 단자 입력 전압 - 출력 레벨의 관계를 나타내는 표.

(실시예 1)

도 1 에 따라, 5 행 × 4 열 = 20 비트의 트리밍 메모리 회로의 경우에 대하여 설명한다. 도 1 은 본 발명의 실시예 1 에 의한 트리밍 메모리 회로도이다.

도 1 의 회로도에는 Pch 트랜지스터 (1) 와 메모리 주요부 (2) 로 이루어지는 메모리 셀이 행렬 상으로 배치되어 있다. 메모리 셀은 도 4 에 나타내는 바와 같이, 메모리 소자 (12) 와 Pch 트랜지스터 (1) 와 부하 저항 (11) 으로 이루어진다. 먼저, 메모리 소자 (12) 에 대하여 설명한다. 메모리 소자 (12) 는 부유 게이트 구조를 갖는 N 형 MOS 트랜지스터로, 부유 게이트에 전자를 축적함으로써 정보를 기억하는 것이다. 부유 게이트에 대한 전자의 주입은 FN 터널 전류나 핫 캐리어를 이용하여 실시할 수 있으며, 이것을 기록이라고 한다. 또한, 부유 게이트에 축적된 전자는 자외선을 조사함으로써 부유 게이트로부터 빼낼 수 있으며, 이것을 소거라고 한다.

부유 게이트에는 용량 결합에 의해 부유 게이트를 제어하는 컨트롤 게이트가 구비된다. 이 컨트롤 게이트의 전압과 드레인 전류의 관계를 나타낸 그래프가 도 5 이다. 기록 상태에서는 전자가 부유 게이트에 축적되기 때문에, 채널이 반전되기 어렵다. 요컨대 Vth (임계값) 가 소거 상태에 비해 커진다. 이상은 부유 게이트 구조를 갖는 N 형 MOS 트랜지스터를 사용한 메모리 소자에서는 일반적인 동작이다.

도 4 는 상기 부유 게이트 구조를 갖는 메모리 소자로 이루어지는 메모리 셀의 회로도이다. 메모리 소자의 드레인과 BL (비트선) 사이에 Pch 트랜지스터 (1) 를 배치하고, 이 Pch 트랜지스터의 ON/OFF 로 기록을 제어한다. 메모리 소자의 드레인과 전원 라인 (VDD) 사이에 부하 저항 (11) 을 형성한다. 이 저항은 메모리 소자의 기록/소거시의 소스/드레인간 저항의 중간 정도로 한다. 그렇게 하면 기억 소자 출력은 기록 상태에서 1 (Hi), 소거 상태에서 0 (Lo) 이 된다.

도 4 에 기재된 점선 프레임은, 도 1 에 나타내는 본 발명 실시예 1 의 트리밍 메모리 회로도에 기재된 메모리 주요부 (2) 에 상당한다. 도 1 에 기재된 Pch 트랜지스터 (1) 와 도 4 에 기재된 Pch 트랜지스터 (1) 는 동일한 것이다.

이상, 메모리 셀의 구성에 대하여 서술했지만, 이것은 일례이다. 본 발명의 골자는 선택 회로에 관한 것으로서, 메모리 셀의 구성은 어떠한 것이어도 된다.

도 1 에 있어서, 가로 방향으로 연장되는 배선은 각 행을 선택하기 위한 것으로서, 워드선 (WL : Word Line) 이라고 하며, 각 행에 대해서는 1 행째를 WL1, 2 행째를 WL2 와 같이 칭한다. 세로 방향으로 연장되는 배선은 각 열을 선택하기 위한 것으로서, 비트선 (BL : Bit Line) 이라고 하며, 각 열에 대해서는 1 열째를 BLA, 2 열째를 BLB 와 같이 칭한다. 각 행을 선택하기 위한 신호를 공급하는 회로를 행 디코더라고 한다. 행 디코더로부터는 행수 5 + 1 = 6 개의 워드선이 연장되어 있다.

WL1 ∼ WL5 에 연결되는 메모리 셀을 트리밍용 메모리 셀 (3) 이라고 하기로 한다. WL6 과 연결되는 메모리 셀 (A6, B6, C6, D6) 을 BL 제어용 메모리 셀 (4) 이라고 하기로 한다.

도 1 에서는 트리밍 기억 정보의 취출을 생략했지만, 도 4 의 메모리 셀의 출력을 도 3 의 트랜지스터 (10) 의 게이트에 입력하면 저항 분할의 트리밍으로서 사용할 수 있다.

다음으로 동작에 대하여 설명한다. 먼저, 칩에 자외선을 조사하여 모든 메모리 소자를 소거 상태로 한다. 전체 메모리 소자가 소거 상태일 때, BL 제어용 메모리 셀로부터의 출력이 0 이기 때문에, 각 비트선의 레벨은 BLA = 1, BLB = 0, BLC = 0, BLD = 0 이 된다. 이 때, 워드선으로 행을 선택하는 신호를 넣으면 A 열의 그 행의 PMOS 트랜지스터만이 ON 되어, 그 메모리 소자에 기록이 실시된다. 예를 들어, A 열에서는 2 행, 3 행에만 기록하고자 하는 경우에는 (WL1, WL2, WL3, WL4, WL5) = (1, 0, 0, 1, 1) 로서 A2, A3 에 기록을 실시한다. 혹은 (1, 0, 1, 1, 1) 과 (1, 1, 0, 1, 1) 의 2 회로 나누어 A2, A3 에 기록을 실시한다.

A 열의 기록이 종료되면, 다음으로 WL6 = 0 으로서 A6 에 기록을 실시한다. 그렇게 하면 BLA = 0, BLB = 1, BLC = 0, BLD = 0 이 되어 B 열만이 기록 가능한 상태로 전환된다.

여기서 A 열의 경우와 동일하게 (WL1, WL2, WL3, WL4, WL5) 를 제어하여 B 열의 기록을 실시한다. B 열의 기록이 종료되면, B6 에 기록을 실시한다. 그렇게 하면 이번에는 C 열만이 기록 가능한 상태로 전환된다. 이와 같이 하여 한없는 열 수에 대하여 순차로 선택할 수 있게 된다.

이 설명에서는 5 행 × 4 열 = 20 비트의 경우에 대하여 서술했지만, 행과 열의 어느 쪽도 그 수에 제한은 없다. 이 설명에서 사용한 행과 열은 편의적인 것으로서, 행과 열이 바뀌어도 본질적으로는 동일하다. 이 설명에서 서술한 행렬 배치는 회로적인 것으로서, 칩 상의 메모리 소자의 배치와는 무관하다. 본 발명의 주지는 열마다 그 열의 기록이 완료되었는지 아닌지의 정보를 기억하는 BL 제어용 메모리 셀을 형성하고, 이 BL 제어용 메모리 셀의 정보를 이용하여 열을 순차로 선택한다는 것에 있다. 도 1 에 나타내는 NOR 회로 (5), 인버터 회로 (6) 를 사용한 회로는 이 기능을 실현하는 일례이며, 본 발명을 도 1 에 나타내는 회로에 한정하는 것은 아니다.

도 6 의 종래예에서는 선택하기 위한 직병렬 변환 회로가 필요하다. 이 종래예에서는 전기적으로 용단하는 퓨즈가 사용되고 있지만, 그 선택 방법은 메모리 소자를 사용한 경우라도 기본적으로는 동일하다. 직병렬 변환 회로에는, 도 7 에 나타내는 D 형 플립플롭 (DFF) 으로 이루어지는 경우가 많다. 이것은 D 형 래치라고도 한다. 기본적으로는 DFF 는 1 열에 1 개 필요하다. 도 7 에 나타내는 바와 같이 DFF 는 4 개의 NAND (14) 와 1 개의 인버터 (6) 로 이루어진다. 요컨대 통상적으로 트랜지스터 18 개로 이루어진다. 1 열에 18 개의 트랜지스터와 비교하면, 본 발명의 열 선택 방식은 필요한 트랜지스터 수가 적어, 간략화된 회로로 되어 있음을 알 수 있다.

(실시예 2)

도 1 의 트리밍 메모리 회로에 있어서, 실시예 1 에서 서술한 바와 같이 순차로 열을 선택하면서 기록을 실시하고, 원하는 모든 메모리 소자에 대한 기록이 종료되면 최종 열의 BL 제어용 메모리 소자에 기록 완료 정보의 기록을 실시한다. 그 이후, 열을 일절 선택할 수 없게 되기 때문에, 기록은 불가능해진다.

메모리 소자를 사용한 트리밍 회로에 있어서는, 트리밍 후에 의도하지 않은 기록이 일어나는 것을 방지하기 위해서 오기록 방지 기능을 갖게 하는 것이 일반적이다. 특허문헌 2 에서도 오기록 방지 기능이 구비되어 있다.

본 발명에서는, 열을 순차로 선택하기 위해서 사용하는 BL 제어용 메모리 소자를 사용하여, 각 열을 기록 금지 상태로 할 수 있다. 최종 열에 있어서는 열을 순차로 선택하는 것이 종료되었기 때문에, 열 선택의 목적에 있어서는, BL 제어용 메모리 소자는 불필요하다. 그러나, 최종 열에도 BL 제어용 메모리 소자를 구비하여, 이 소자에 대한 기록에 의해 최종 열을 기록 금지 상태로 하면, 전체 메모리 소자에 대한 기록이 금지된다. 이와 같이 하여 오기록 방지 기능이 얻어진다.

(실시예 3)

도 8 에 따라, 4 행 × 4 열 = 16 비트의 트리밍 메모리 회로의 경우에 대하여 설명한다. 행 디코더로부터는 행수 4 + 2 = 6 개의 워드선이 연장되어 있다. WL1 ∼ WL4 에 연결되는 메모리 셀이 트리밍용 메모리 셀이고, WL5, WL6 에 연결되는 메모리 셀 (A6, B5, C6, D5) 이 BL 제어용 메모리 셀이 된다. 실시예 1 을 나타내는 도 1 과의 차이는 BL 제어용 메모리 셀이 동일 행이 아니라 2 행에 걸쳐 있는 것, 또한, 인접 열의 BL 제어용 메모리 셀이 별도 행에 있는 것, 요컨대 교대로 배치되어 있는 것이다.

도 8 과 같이 BL 제어용 메모리 셀을 2 행에 걸쳐 교대로 배치한 경우에 얻어지는 효과를 설명한다. 도 1 의 실시예 1 에 나타내는 바와 같이 BL 제어용 메모리 셀을 동일 행 (WL6) 에 배치하면, A6 에 기록이 종료됨과 동시에 B6 에 대한 기록이 개시되고, B6 의 기록이 종료됨과 동시에 C6 에 대한 기록이 개시된다. 이 때문에 A6 에 대한 기록이 종료됨과 동시에 WL6 의 신호를 0 으로 떨어뜨릴 필요가 있다. 빨라서도 안 되고 늦어서도 안 된다. 이와 같이 타이밍을 제어할 수는 있지만 곤란을 수반한다. 그러므로 2 행에 걸친 교대 배치로 하고 있다.

2 행에 걸친 교대 배치로 한 경우, A 열의 트리밍 메모리 셀에 대한 기록이 종료된 후에 A6 에 기록을 실시하고, A6 에 대한 기록이 종료된 후에도 A6 에 기록 전압을 인가한 채로 해 두어도, 다른 셀에 기록이 실시되는 경우는 없다. 상기와 같이, B 열의 BL 제어용 메모리 셀에 기록이 실시되는 경우는 없다. 따라서 기록의 타이밍 조정이 편리해지고, 안정적인 기록을 할 수 있다는 효과가 얻어진다.

여기서의 2 행에는 의미가 없고, 인접 열의 BL 제어용 회로가 별도 행에 있다는 것에 의미가 있다. 여기서는 인접 열의 BL 제어용 회로를 별도 행으로 하기 위해서 가장 적은 2 행을 사용했지만, 2 행보다 많아도 상관없다.

(실시예 4)

A 열의 트리밍 메모리 셀에 기록이 종료되면, 다음으로 WL6 = 0 으로서 A6 에 기록을 실시한다. 그렇게 하면 BLA = 0, BLB = 1, BLC = 0, BLD = 0 이 되어 A 열은 기록 금지 상태로, B 열은 기록 가능 상태로 전환된다. C 열 이후는 기록 금지 상태인 채로 변화되지 않는다. 이것으로도 동작은 문제 없지만, 이 때 A6 의 출력이 전환되는 것과 동시에 A 열의 비트선이 비선택 상태가 되면, A6 에 대한 기록 깊이가 충분하지 않다는 문제가 발생할 가능성이 있다.

그래서 BL 제어용 메모리 셀로부터의 출력과 비트선의 신호가 전환되는 타이밍 사이에 어느 정도의 지연을 갖도록 한다. 지연 시간은 BL 제어용 메모리 셀에 충분히 깊게 기록을 실시하기 위해서 필요한 기록 시간 정도면 된다. 이 지연은 저항 등을 사용하면 간단하게 실현할 수 있다.

이와 같이 함으로써, BL 제어용 메모리 셀에 충분히 깊게 기록을 실시하는 것을 보다 안정적으로 할 수 있게 된다. 그 때문에 기록 불량이나 데이터 깨짐 등의 불량 확률도 저감시킬 수 있다.

(실시예 5)

행 디코더의 구성에 대하여 설명한다. 열 선택 회로를 전술한 바와 같이 간략화할 수 있었기 때문에, 행 디코더는 종래예로 해도 칩 면적은 축소시킬 수 있지만, 이하에 나타내는 수법과 조합함으로써 보다 큰 효과를 얻을 수 있다.

도 9 에 그 행 디코더의 구성을 나타낸다. 행을 선택하는 정보를 입력하는 외부 단자를 Data 단자로 한다. 이 회로는 Data 단자의 전위에 의해 각 WL 의 신호를 제어하는 것으로서, 일반적으로 아날로그/디지털 변환 회로라고 하는 회로를 행 디코더에 이용한 것이다.

Data 단자와 VSS 사이에 저항을 배치하여 적절히 분할된 전위와 참조 전위를 비교하여 신호를 제어한다. 적절한 분할에 대해서는 후술한다. 이와 같이 아날로그량을 입력 신호로 하는 장점은, 단자 1 개로 임의의 1 개를 선택할 수 있는 점에 있다.

디지털 신호로 동일한 것을 하고자 하면, 적어도 2 개의 외부 단자가 필요하다. 예를 들어 클록 신호와 같은 시리얼 데이터를 패러렐 데이터로 변환하는 경우라도, 이 패러렐 데이터는 전부를 1 개씩 순서대로 선택하는 신호에 불과하기 때문에, 임의의 1 개를 선택하기 위해서는, 적어도 또 1 개의 외부 단자가 필요해진다. 이와 같이 아날로그량을 입력 신호로 사용함으로써 외부 단자수를 삭감할 수 있게 된다.

그러나 일반적으로는 단점도 있다. 상기 디지털 신호 2 단자의 경우, 선택할 수 있는 수에 제한이 없는 반면, 아날로그 신호 1 단자의 경우, 아날로그로부터 디지털로 변환하는 분해능에 따라 선택할 수 있는 수가 제한되는 것이다. 선택할 수 있는 비트수를 증가시키기 위해서 분해능을 높이면, 아날로그/디지털 변환 회로의 규모가 증대되거나 하여 면적 축소의 장점이 얻어지지 않아, 장점이 없으면 디지털에 비해 아날로그는 취급에 주의를 요하기 때문에 실용화되지 못했다.

그러나, 본 발명의 경우, WL 의 선택에만 아날로그 신호를 사용하고, BL 선택에는 아날로그 신호의 제한은 가해지지 않는다. 그 때문에 본 발명에서는 아날로그 신호 1 단자만의 부가로, 그 아날로그/디지털 변환 회로의 분해능을 높이지 않아도, 선택할 수 있는 수에 제한이 가해지지 않게 된다. 이와 같이 전술한 열 선택 방법을 적용한 트리밍 메모리 회로와 도 9 의 행 디코더 회로를 조합함으로써 비로소 비트수의 제한, 혹은 고분해능화를 실시하지 않아도 선택에 필요한 외부 단자를 1 개로 삭감할 수 있다는 효과가 얻어지게 된다.

다음으로 도 10 에 Data 단자의 전위와 워드선 WL1 ∼ WL6 의 신호 관계의 예를 나타낸다. 여기서는 참조 전위는 1.0 V 로 한다. 참조 전위는 제조 공정 편차에 따라 불균일하지만, 그 범위는 ±0.1 V 정도이다. 따라서 비교 회로에 대한 입력이 1.15 V, 0.85 V 에서 전환되도록 Data 단자 ∼ VSS 사이의 저항비를 설정한다. 여기서 저항비란,

저항비 = (각 행 ∼ Vss 사이의 저항)/(전체 저항)

에 의해 구해진다.

저항비를 행 1 : 0.869, 행 2 : 0.642, 행 3 : 0.475, 행 4 : 0.351, 행 5 : 0.259, 행 6 : 0.192 로 하면, Data 단자에 입력하는 전압이 도 9 의 좌열란일 때, 도 9 의 우열란에 나타내는 NOR 회로 출력, 요컨대 WL 의 신호가 얻어진다.

이하, 실제 동작에 대하여 예를 들어 설명한다. 예를 들어

Data = 0.98 V 이하일 때, NOR 회로의 출력은 (1 행, 2 행, …, 6 행) = (111111)

Data = 1.32 V 일 때, NOR 회로의 출력은 (1 행, 2 행, …, 6 행) = (100000)

Data = 1.79 V 일 때, NOR 회로의 출력은 (1 행, 2 행, …, 6 행) = (010000)

이 된다. 이와 같이 Data 단자의 전압에 의해 임의의 1 행을 선택할 수 있다.

이 저항비의 설정은 참조 전위, 참조 전위의 편차, 분할 저항의 편차, 트리밍 데이터를 기록하는 장치의 정밀도, 요구 스피드에 따라 변경되기 때문에, 그것에 맞추어 설정한다. 또한, 행수도 그것에 맞추어 변경한다.

이 방식의 경우, 저항을 이용하고 있기 때문에 출력의 전환이 느리다. 그 때문에 Data 의 전환 도중에 의도하지 않은 행이 선택되어 버릴 위험성이 있다. 그래서 WL 을 VDD 로 풀업해 두면 된다. 본 예에서는 선택시에 WL 이 0 이 되기 때문에 VDD 로 풀업시켰지만, 선택시에 1 이 되는 회로 방식의 경우에는 VSS 로 풀다운시킨다.

여기서 예시한 회로는 행 디코더를 아날로그·디지털 변환 회로로 구성한 경우의 일례이며, 디코더 회로를 이 방식에 한정하는 것은 아니다. 또한, 아날로그·디지털 변환 회로의 방식을 이 방식에 한정하는 것도 아니다.

이상의 구성에 의해, 부가 패드를 1 개로 삭감한 트리밍 회로, 선택 회로를 종래 기술에 비해 간략화시킨 트리밍 회로, 임의의 비트수의 메모리 소자로 이루어지는 트리밍 회로가 얻어진다.

(실시예 6)

실시예 5 에서 사용한 아날로그·디지털 변환 회로는 전류를 흘리고 있지 않으면 기능하지 않는데, 이 기능이 필요해지는 것은 기록 동작시뿐이다. 따라서, 전류가 흐르는 경로에 스위치를 형성하고, 필요할 때만 전류를 흘리도록 함으로써 소비 전류를 억제할 수 있다. 스위치에는 트랜지스터를 사용할 수 있다.

도 4 에 나타내는 메모리 셀은 전류를 계속 흘리는 경우가 있다. 예를 들어 메모리 소자 (12) 가 ON 되어 있으면, 그 ON 저항과 부하 저항 (11) 에 의해 결정되는 전류가 전원 사이에 정상적으로 흐른다. 이 전류를 억제하기 위해서, 메모리 셀로부터의 출력 데이터를 래치 등의 소비 전류가 매우 낮은 회로에 보존하고, 보존한 후에는 메모리 셀에 흐르는 전류를 차단하는 방법을 사용할 수 있다. 래치 회로가 정보를 보존하고 있는 기간의 소비 전류는, 래치를 구성하는 트랜지스터의 Off 시의 리크 전류 정도이기 때문에 매우 작다.

도 4 에 나타내는 메모리 셀은 VDD 로부터 전류를 끌어당기고 있지만, VDD 가 아니라 별도로 형성한 전원 라인에 접속하고, 그 전원 라인의 전위를 낮춤으로써 소비 전류를 억제한다는 방법도 있다. 이 방법은 아날로그·디지털 변환 회로에도 적용할 수 있다.

(실시예 7)

도 1, 도 8 에 나타내는 본 발명의 트리밍 메모리 회로에 있어서, A 열의 앞에 BL 제어용 메모리 셀을 추가하고, 이 메모리 셀에 기록이 실시되지 않으면 BLA 선택 상태가 되지 않고, 기록이 실시되면 BLA 가 선택 상태가 되도록 한다. 이로써 A 열의 앞의 BL 제어용 메모리 셀에 기록을 실시하기 이전에는, 메모리 회로 전체에 대한 기록이 금지된다.

트리밍 메모리 회로에 있어서는, 트리밍 정보의 기록 이전에도, 외란(外亂) 요인에 의한 오기록이 일어날 가능성이 있다. 본 방식에 의해 이 오기록을 방지하는 기능이 얻어진다.

앞의 실시예에서 서술한 전류 경로의 차단 방법에 대하여, 전류 경로 도중에 트랜지스터를 형성하고, A 열의 앞에 배치한 BL 제어용 메모리 셀에 기록이 실시되면 트랜지스터가 ON 되어 전류가 흐르고, 메모리 셀의 최종 열에 대한 기록이 종료되면, 트랜지스터를 OFF 하여 전류 경로를 차단하도록 기능하게 배치한다. 이것은, 기록시 이외의 소비 전류를 억제하는 하나의 방법이다.

도 1, 도 8 에 나타내는 본 발명의 트리밍 메모리 회로에 있어서, A 열의 기록 완료를 기억하는 BL 제어용 메모리 셀은 A 열과 B 열을 직접 제어하고 있다. 따라서 앞의 실시예와 같이 A 열에 배치하지 않고, B 열에 A 열의 기록 완료를 기억하는 BL 제어용 메모리 셀을 배치해도 회로 규모는 거의 동등하게 수용된다. 이와 같이 하면, A 열에 상기 기록이 실시되지 않으면 A 열 이후에 기록을 실시할 수 없도록 하는 BL 제어용 메모리 셀을 배치하고, B 열에 A 열의 트리밍용 메모리 셀의 기록 완료를 기억하는 BL 제어용 메모리 셀을 배치하고, 이후의 열도 동일하게 하여 제어할 수 있다.

(실시예 8)

지금까지의 실시예에서는 도 4, 도 5 에 나타내는 부유 게이트 구조를 갖는 불휘발성 메모리 소자를 사용한 경우에 대하여 서술했지만, 본 발명은 기록법과 오기록 방지법에 관한 것이며, 메모리 소자의 방식에 한정되는 것은 아니다. 종래예의 설명에서 메모리 소자로서 칭하지 않기로 한 전기적으로 용단 가능한 퓨즈를 메모리 소자로서 사용하는 경우에도, 본 발명의 효과가 얻어진다.

또한, 불휘발성이 아닌 메모리 소자, 예를 들어 SRAM 과 같은 전원이 ON 되어 있을 때만 정보를 기억할 수 있는 메모리 소자를 본 발명에 사용할 수도 있다. 단, 이 경우에는 전원을 넣을 때마다 정보의 기록을 실시할 필요가 있다.

(실시예 9)

지금까지의 실시예에서는 트리밍 메모리 회로에 적용한 경우에 대하여 서술했다. 그러나, 본 발명은 기록법과 오기록 방지법에 관한 것으로서, 그 용도가 트리밍 용도에 한정될 필요성은 전혀 없다. 본 발명은 트리밍 용도 이외의 메모리 회로에도 적용할 수 있다.

단, 본 발명에 있어서, 기록, 판독 출력 중 어느 쪽에 있어서도 완전한 랜덤 액세스는 불가능하다. 그 때문에 용도는 한정된다. 지금까지 서술한 트리밍은, 그 용도로서 가장 유효한 예이다.

(실시예 10)

도 2, 3 의 볼티지 디텍터와 도 9 의 아날로그·디지털 변환을 사용한 행 디코더는 모두 참조 전위를 필요로 한다. 이 참조 전위를 생성하는 회로를 공통화함으로써 면적을 축소시킬 수 있다.

1 : Pch 트랜지스터
2 : 메모리 셀
3 : 트리밍용 메모리 셀
4 : BL 제어용 메모리 셀
5 : NOR 회로
6 : 인버터 회로
7 : 저항체
8 : 퓨즈
9 : 메모리 셀
10 : Nch 트랜지스터
11 : 부하 저항
12 : 메모리 소자
13 : 비교 회로
14 : NAND 회로
15 : 정전류원

Claims

메모리 셀 (A) 이 행렬 상으로 배치되고, 행과 열을 선택함으로써 원하는 메모리 셀을 선택하여 정보를 기록하는 메모리 회로로서,
각 열의 상기 메모리 셀 (A) 의 기록이 완료되었는지 완료되지 않았는지의 정보를 기억하기 위한 메모리 셀 (B) 을 각 열에 구비하고, 상기 메모리 셀 (B) 의 기억 정보를 이용하여 열의 선택을 실시하는 회로를 구비하고, 어떠한 열의 상기 메모리 셀 (A) 에 대한 기록이 완료된 후에 상기 열의 기록 정보를 기억하기 위한 상기 메모리 셀 (B) 에 기록 완료 정보의 기록을 실시하고, 이 기록에 의해 상기 메모리 셀 (B) 의 기억 정보가 변화되는 것을 이용하여, 상기 열은 선택 상태에서 비선택 상태로 변경되고, 다음 열은 비선택 상태에서 선택 상태로 변경됨으로써 상기 다음 열에 대한 기록이 가능해지고, 본 동작을 반복함으로써 기록을 실시하는 열이 순차로 선택되어 가는 것을 특징으로 하는 메모리 회로.
제 1 항에 있어서,
상기 메모리 셀 (B) 을 이용한 오기록 방지 기능을 추가로 구비하고 있는 것을 특징으로 하는 메모리 회로.
제 1 항에 있어서,
상기 메모리 셀 (B) 이 인접하는 열의 상이한 행에 배치되어 있는 것을 특징으로 하는 메모리 회로.
제 1 항에 있어서,
상기 메모리 셀 (B) 이 기억하는 정보의 변화와, 열 선택 신호의 변화 사이에 지연 시간을 갖게 한 것을 특징으로 하는 메모리 회로.
제 1 항에 있어서,
행 디코더가 아날로그·디지털 변환 회로로 구성되는 것을 특징으로 하는 메모리 회로.
제 5 항에 있어서,
상기 아날로그·디지털 변환 회로로 이루어지는 행 디코더로부터의 출력인 워드선에 풀업 혹은 풀다운 기능을 구비하는 것을 특징으로 하는 메모리 회로.
제 5 항에 있어서,
상기 아날로그·디지털 변환 회로에 흐르는 전류를 차단하는 기능을 구비하는 것을 특징으로 하는 메모리 회로.
제 1 항에 있어서,
상기 메모리 셀 (A) 및 상기 메모리 셀 (B) 로부터의 정보를 래치 회로에 판독 출력하여 정보를 유지하는 기능과, 상기 메모리 셀 (A) 및 상기 메모리 셀 (B) 에 흐르는 전류를 차단하는 기능을 구비하는 것을 특징으로 하는 메모리 회로.
제 1 항에 있어서,
행렬 배치된 상기 메모리 셀 (A) 의 제 1 열의 앞에 메모리 셀 (C) 을 구비하고, 상기 메모리 셀 (C) 의 기억 정보에 의해, 상기 제 1 열째의 상기 메모리 셀 (A) 에 대한 기록의 가부를 제어하는 것을 특징으로 하는 메모리 회로.
제 1 항에 있어서,
정보를 기억하는 소자로서 전기적으로 용단 가능한 퓨즈를 사용하는 것을 특징으로 하는 메모리 회로.
제 5 항에 있어서,
참조 전위를 갖는 반도체 칩 상에 형성된, 상기 반도체 칩의 참조 전위와 상기 아날로그·디지털 변환 회로의 참조 전위를 공통화한 것을 특징으로 하는 메모리 회로.