JP2010186525A5 - - Google Patents

Claims (11)

1. メモリセルＡが行列状に配置され、行と列を選択することで所望のメモリセルＡを選択して情報を書き込むメモリ回路装置であって、
   各列を構成する前記メモリセルＡの書込が完了しているか完了していないかの書込情報を記憶するために前記各列に備えられたメモリセルＢと、
   前記メモリセルＢの前記書込情報を利用して列の選択を行う回路と、
   を備え、
   選択されている第１の列の前記メモリセルＡへの書込が完了した後に前記第１の列に備えられた前記メモリセルＢに書込完了を示す着込情報の書込を行うと、前記回路がこの書込によって生じる前記メモリセルＢの出力電圧の変化を前記第1の列および次列となる第２の列へ直接伝えることで、前記第１の列は選択状態から否選択状態に変わり、前記第２の列は否選択状態から選択状態に変わるので前記第２の列への書込が可能になり、本動作を繰り返すことで、書込を行う列が順次選択されていくことを特徴とするメモリ回路装置。
2. 前記メモリセルＢを利用した誤書込防止機能をさらに備えていることを特徴とする請求項１記載のメモリ回路装置。
3. 前記メモリセルＢが隣接する列の異なる行にわたって配置されていることを特徴とする請求項１または２に記載のメモリ回路装置。
4. 前記メモリセルＢの記憶する書込情報の変化と、列選択信号の変化との間に遅延時間を持たせたことを特徴とする請求項１乃至３のいずれか１項に記載のメモリ回路装置。
5. アナログ・デジタル変換回路から構成される行デコーダをさらに有することを特徴とする請求項１乃至４のいずれか１項に記載のメモリ回路装置。
6. 前記アナログ・デジタル変換回路から成る行デコーダからの出力であるワード線にプルアップ、もしくはプルダウン機能をさらに備えることを特徴とする請求項５記載のメモリ回路装置。
7. 前記アナログ・デジタル変換回路に流れる電流を遮断する機能をさらに備えることを特徴とする請求項５または６に記載のメモリ回路装置。
8. 前記メモリセルＡおよび前記メモリセルＢからの情報をラッチ回路に読み出して情報を保持する機能と、前記メモリセルＡおよび前記メモリセルＢに流れる電流を遮断する機能とをさらに備えることを特徴とする請求項１乃至７のいずれか１項に記載のメモリ回路装置。
9. 行列配置された前記メモリセルＡの第１列の前にさらにメモリセルＣを備え、前記メモリセルＣの記憶情報によって、前記第１列目の前記メモリセルＡへの書込の可否を制御することを特徴とする請求項１乃至８のいずれか１項に記載のメモリ回路装置。
10. 情報を記憶する素子として電気的に溶断可能なヒューズを用いることを特徴とする請求項１乃至９のいずれか１項に記載のメモリ回路装置。
11. 参照電位を有する半導体チップ上に設けられた、前記半導体チップの参照電位と前記アナログ・デジタル変換回路の参照電位とを共通化したことを特徴とする請求項５乃至７のいずれか１項に記載のメモリ回路装置。