JPH06188372A - 集積半導体回路 - Google Patents
集積半導体回路Info
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- JPH06188372A JPH06188372A JP5179270A JP17927093A JPH06188372A JP H06188372 A JPH06188372 A JP H06188372A JP 5179270 A JP5179270 A JP 5179270A JP 17927093 A JP17927093 A JP 17927093A JP H06188372 A JPH06188372 A JP H06188372A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
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- H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
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Abstract
(57)【要約】
【目的】 降服電圧及び低寄生基板電流に関する特性を
適切に維持して既知の場合よりも占めるスペースを小さ
くした集積半導体回路を提供する。 【構成】 ダイオードとＪＦＥＴとの直列接続により、
ダイオードにまたがる電圧をＪＦＥＴのピンチオフ電圧
のレベルに制限でき、従ってＪＦＥＴを通る電圧をダイ
オードの降服電圧よりも高くでき、このことは、基板へ
の漏洩電流を減少させる為に多量ドープの埋込領域がダ
イオードの下側に形成されている高電圧集積回路におい
て特に重要となる。本発明によれば、島絶縁領域１７に
より囲まれた共通の島１０内にＪＦＥＴを少なくとも１
つの他の回路素子と一緒に形成し、ＪＦＥＴのゲート１
８を島の縁部に沿って延在させるとともに実質的にＪＦ
ＥＴのソース１５によってのみ島絶縁領域の関連部分か
ら分離させる。ピンチオフ状態で、ゲート領域が島を高
電圧部分とダイオードに結合された低電圧部分とに分割
する。ダイオードとＪＦＥＴとは極めて小さなスペース
を占める。
適切に維持して既知の場合よりも占めるスペースを小さ
くした集積半導体回路を提供する。 【構成】 ダイオードとＪＦＥＴとの直列接続により、
ダイオードにまたがる電圧をＪＦＥＴのピンチオフ電圧
のレベルに制限でき、従ってＪＦＥＴを通る電圧をダイ
オードの降服電圧よりも高くでき、このことは、基板へ
の漏洩電流を減少させる為に多量ドープの埋込領域がダ
イオードの下側に形成されている高電圧集積回路におい
て特に重要となる。本発明によれば、島絶縁領域１７に
より囲まれた共通の島１０内にＪＦＥＴを少なくとも１
つの他の回路素子と一緒に形成し、ＪＦＥＴのゲート１
８を島の縁部に沿って延在させるとともに実質的にＪＦ
ＥＴのソース１５によってのみ島絶縁領域の関連部分か
ら分離させる。ピンチオフ状態で、ゲート領域が島を高
電圧部分とダイオードに結合された低電圧部分とに分割
する。ダイオードとＪＦＥＴとは極めて小さなスペース
を占める。
Description
【０００１】
【産業上の利用分野】本発明は、表面に隣接する第１導
電型の層状領域を有する半導体本体を具える集積半導体
回路であって、前記層状領域は前記表面側とは反対側で
第１導電型とは反対の第２導電型の領域であって以後基
板と称する領域により制限されており、前記層状領域内
には記録された１個又は複数個の島が形成され、島内に
は少なくともダイオードを含む１個又は複数個の回路素
子が形成され、前記ダイオードは前記層状領域内に設け
られた第２導電型の表面領域の形態の第１主電極領域
と、第１導電型の第２主電極領域とを有し、この第２主
電極領域は前記第１主電極領域に隣接する前記層状領域
の一部分を有し、前記第２主電極領域は接合型電界効果
トランジスタのソース領域に接続され、この接合型電界
効果トランジスタのチヤネルは前記ダイオードに隣接し
て位置している前記層状領域の一部分により形成されて
いる集積半導体回路に関するものである。
電型の層状領域を有する半導体本体を具える集積半導体
回路であって、前記層状領域は前記表面側とは反対側で
第１導電型とは反対の第２導電型の領域であって以後基
板と称する領域により制限されており、前記層状領域内
には記録された１個又は複数個の島が形成され、島内に
は少なくともダイオードを含む１個又は複数個の回路素
子が形成され、前記ダイオードは前記層状領域内に設け
られた第２導電型の表面領域の形態の第１主電極領域
と、第１導電型の第２主電極領域とを有し、この第２主
電極領域は前記第１主電極領域に隣接する前記層状領域
の一部分を有し、前記第２主電極領域は接合型電界効果
トランジスタのソース領域に接続され、この接合型電界
効果トランジスタのチヤネルは前記ダイオードに隣接し
て位置している前記層状領域の一部分により形成されて
いる集積半導体回路に関するものである。
【０００２】
【従来の技術】このような集積半導体回路は例えば米国
特許第4,494,134 号明細書から既知である。殆どの場
合、層状領域はｐ型珪素基板上にエピタキシアル堆積さ
れた珪素より成るｎ型表面層により形成されている。島
は通常表面からエピタキシアル層の厚さ全体を横切って
延在するｐ型介在領域により互いに絶縁分離されてい
る。本発明にとって特に重要であり、エピタキシアル層
の厚さを可成り厚く、例えば２０μm としうる高電圧回
路の場合、これら介在領域を表面領域及び埋込領域から
構成することができる。島の絶縁分離は完全に又は部分
的に異なるように、例えば誘電絶縁体により形成するこ
とができる。ダイオードは、例えば、回路中の接続点を
ダイオードを介して比較的低いある電圧に充電し、次に
容量性結合により電源電圧よりも高くしうる高電圧レベ
ルにもたらすいわゆるブートストラップの場合には、純
粋に整流器として用いることができる。この場合、ｐ型
表面領域より成る第１主電極領域が陽極を構成し、ｎ型
エピタキシアル層より成る第２主電極領域が陰極を構成
する。他の例では、ダイオードが回路素子の一部分、例
えば、バイポーラトランジスタのベース・コレクタ接合
を構成し、トランジスタのエミッタを構成するｎ型領域
は、エピタキシアル層がｎ型の場合ｐ型であり前記の第
１主電極領域を構成する領域内に設けられる。
特許第4,494,134 号明細書から既知である。殆どの場
合、層状領域はｐ型珪素基板上にエピタキシアル堆積さ
れた珪素より成るｎ型表面層により形成されている。島
は通常表面からエピタキシアル層の厚さ全体を横切って
延在するｐ型介在領域により互いに絶縁分離されてい
る。本発明にとって特に重要であり、エピタキシアル層
の厚さを可成り厚く、例えば２０μm としうる高電圧回
路の場合、これら介在領域を表面領域及び埋込領域から
構成することができる。島の絶縁分離は完全に又は部分
的に異なるように、例えば誘電絶縁体により形成するこ
とができる。ダイオードは、例えば、回路中の接続点を
ダイオードを介して比較的低いある電圧に充電し、次に
容量性結合により電源電圧よりも高くしうる高電圧レベ
ルにもたらすいわゆるブートストラップの場合には、純
粋に整流器として用いることができる。この場合、ｐ型
表面領域より成る第１主電極領域が陽極を構成し、ｎ型
エピタキシアル層より成る第２主電極領域が陰極を構成
する。他の例では、ダイオードが回路素子の一部分、例
えば、バイポーラトランジスタのベース・コレクタ接合
を構成し、トランジスタのエミッタを構成するｎ型領域
は、エピタキシアル層がｎ型の場合ｐ型であり前記の第
１主電極領域を構成する領域内に設けられる。
【０００３】上述した米国特許第4,494,134 号明細書に
は、陽極の下側でｎ型エピタキシアル層及びｐ型基板と
の間に多量にドーピングされた埋込ｎ型層が設けられて
いるダイオードが開示されている。この埋込層の目的
は、ダイオードが順方向にバイアスされた際の基板に対
する寄生ｐｎｐ作用を抑圧することにある。しかし、ｐ
ｎ接合の降服電圧が埋込層の結果として著しく減少し、
多くの適用分野に対してはあまりにも低すぎる電圧でダ
イオードが逆方向に降服するおそれがある。この問題を
回避する為に、陽極と陰極との間に接合型電界効果トラ
ンジスタすなわちＪＦＥＴのゲートを構成するｐ型表面
領域が設けられ、このトランジスタのソースは陽極を囲
むｐ型領域により形成され、ドレインはゲート電極によ
り囲まれたｎ型領域の形態の陰極により形成されてい
る。ゲートは島の縁部に沿って設けられた陽極で囲まれ
ている。電圧がドレインを経て供給されると、ＪＦＥＴ
のチャネルがピンチオフされるまでソースがこの電圧を
追従する。ドレインにおける電圧が更に増大してもソー
スにおける電圧は全く或いは殆ど増大しない。このよう
にして、逆方向でダイオードの両端間に加わる電圧を比
較的低い値、すなわちＪＦＥＴのピンチオフ電圧に制限
しうる。上述した既知の装置の場合、特に正孔が島絶縁
分離領域内に横方向に注入されるのを阻止する為に陽極
自体がエピタキシアル層中でカップ状ｎ+ 領域により囲
まれている場合に装置が過度に大きなスペースを占める
という欠点がある。更に、小さな表面領域のみのダイオ
ードがしばしば必要となるも、陽極が外部に位置する上
述した同じ構造ではこのダイオードを実現するのが困難
である。
は、陽極の下側でｎ型エピタキシアル層及びｐ型基板と
の間に多量にドーピングされた埋込ｎ型層が設けられて
いるダイオードが開示されている。この埋込層の目的
は、ダイオードが順方向にバイアスされた際の基板に対
する寄生ｐｎｐ作用を抑圧することにある。しかし、ｐ
ｎ接合の降服電圧が埋込層の結果として著しく減少し、
多くの適用分野に対してはあまりにも低すぎる電圧でダ
イオードが逆方向に降服するおそれがある。この問題を
回避する為に、陽極と陰極との間に接合型電界効果トラ
ンジスタすなわちＪＦＥＴのゲートを構成するｐ型表面
領域が設けられ、このトランジスタのソースは陽極を囲
むｐ型領域により形成され、ドレインはゲート電極によ
り囲まれたｎ型領域の形態の陰極により形成されてい
る。ゲートは島の縁部に沿って設けられた陽極で囲まれ
ている。電圧がドレインを経て供給されると、ＪＦＥＴ
のチャネルがピンチオフされるまでソースがこの電圧を
追従する。ドレインにおける電圧が更に増大してもソー
スにおける電圧は全く或いは殆ど増大しない。このよう
にして、逆方向でダイオードの両端間に加わる電圧を比
較的低い値、すなわちＪＦＥＴのピンチオフ電圧に制限
しうる。上述した既知の装置の場合、特に正孔が島絶縁
分離領域内に横方向に注入されるのを阻止する為に陽極
自体がエピタキシアル層中でカップ状ｎ+ 領域により囲
まれている場合に装置が過度に大きなスペースを占める
という欠点がある。更に、小さな表面領域のみのダイオ
ードがしばしば必要となるも、陽極が外部に位置する上
述した同じ構造ではこのダイオードを実現するのが困難
である。
【０００４】
【発明が解決しようとする課題】本発明の目的は、特
に、降服電圧及び低寄生基板電流に関する特性を維持し
たまま、既知の回路装置よりも小さなスペースを占める
構造の回路装置を提供することにある。
に、降服電圧及び低寄生基板電流に関する特性を維持し
たまま、既知の回路装置よりも小さなスペースを占める
構造の回路装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、表面に隣接す
る第１導電型の層状領域を有する半導体本体を具える集
積半導体回路であって、前記層状領域は前記表面側とは
反対側で第１導電型とは反対の第２導電型の領域であっ
て以後基板と称する領域により制限されており、前記層
状領域内には記録された１個又は複数個の島が形成さ
れ、島内には少なくともダイオードを含む１個又は複数
個の回路素子が形成され、前記ダイオードは前記層状領
域内に設けられた第２導電型の表面領域の形態の第１主
電極領域と、第１導電型の第２主電極領域とを有し、こ
の第２主電極領域は前記第１主電極領域に隣接する前記
層状領域の一部分を有し、前記第２主電極領域は接合型
電界効果トランジスタのソース領域に接続され、この接
合型電界効果トランジスタのチヤネルは前記ダイオード
に隣接して位置している前記層状領域の一部分により形
成されている集積半導体回路において、前記接合型電界
効果トランジスタが、島絶縁領域により横方向で囲まれ
た島より成るドレイン領域を有し、この島は同時に少な
くとも１つの他の回路素子の領域を形成しており、前記
接合型電界効果トランジスタは更に島の縁部に延在する
第２導電型のゲート領域を有し、このゲート領域は接合
型電界効果トランジスタのソース領域に属する第１導電
型の実質的な挿入領域により島絶縁領域の隣接部分から
分離されていることを特徴とする。
る第１導電型の層状領域を有する半導体本体を具える集
積半導体回路であって、前記層状領域は前記表面側とは
反対側で第１導電型とは反対の第２導電型の領域であっ
て以後基板と称する領域により制限されており、前記層
状領域内には記録された１個又は複数個の島が形成さ
れ、島内には少なくともダイオードを含む１個又は複数
個の回路素子が形成され、前記ダイオードは前記層状領
域内に設けられた第２導電型の表面領域の形態の第１主
電極領域と、第１導電型の第２主電極領域とを有し、こ
の第２主電極領域は前記第１主電極領域に隣接する前記
層状領域の一部分を有し、前記第２主電極領域は接合型
電界効果トランジスタのソース領域に接続され、この接
合型電界効果トランジスタのチヤネルは前記ダイオード
に隣接して位置している前記層状領域の一部分により形
成されている集積半導体回路において、前記接合型電界
効果トランジスタが、島絶縁領域により横方向で囲まれ
た島より成るドレイン領域を有し、この島は同時に少な
くとも１つの他の回路素子の領域を形成しており、前記
接合型電界効果トランジスタは更に島の縁部に延在する
第２導電型のゲート領域を有し、このゲート領域は接合
型電界効果トランジスタのソース領域に属する第１導電
型の実質的な挿入領域により島絶縁領域の隣接部分から
分離されていることを特徴とする。
【０００６】本発明の主な例では、ゲート領域が島絶縁
領域に局部的に隣接し、これと関連して島を互いに絶縁
しうる２つの部分に分割していることを特徴とする。
領域に局部的に隣接し、これと関連して島を互いに絶縁
しうる２つの部分に分割していることを特徴とする。
【０００７】本発明、特に、ゲート領域の下側のチャネ
ルが完全にピンチオフされた状態で前記の島が実際に２
つの分離された部分島に分割され、これらの部分島が異
なる電位となるとともに、部分的に前記の島絶縁領域に
より、又部分的に２つの部分島間のＪＦＥＴのチャネル
領域中の電界効果作用によりエピタキシアル層の隣接部
分から絶縁されるという認識に基づくものである。この
ような構成では、ゲート領域をまっすぐな細条領域によ
り簡単に形成しうる。従って、あらゆる状況の下で、閉
じられたリング状のゲートが必要でなくなる。ダイオー
ドはいかなる所望の形状でも設けることができ、従って
比較的わずかなスペースしか占めないようにでき、しか
も集積回路中に容易に導入しうる。
ルが完全にピンチオフされた状態で前記の島が実際に２
つの分離された部分島に分割され、これらの部分島が異
なる電位となるとともに、部分的に前記の島絶縁領域に
より、又部分的に２つの部分島間のＪＦＥＴのチャネル
領域中の電界効果作用によりエピタキシアル層の隣接部
分から絶縁されるという認識に基づくものである。この
ような構成では、ゲート領域をまっすぐな細条領域によ
り簡単に形成しうる。従って、あらゆる状況の下で、閉
じられたリング状のゲートが必要でなくなる。ダイオー
ドはいかなる所望の形状でも設けることができ、従って
比較的わずかなスペースしか占めないようにでき、しか
も集積回路中に容易に導入しうる。
【０００８】本発明は排他的でなく特に高電圧回路に対
し重要となるものである。ＪＦＥＴの領域では、層状領
域を隣接部分における層状領域よりも薄肉にでき、ゲー
ト領域は基板の隣接部分により形成しうる。他の例で
は、島絶縁領域を誘電体材料又は絶縁用の溝により形成
しうる。本発明の他の好適例では、接合型電界効果トラ
ンジスタのゲート領域が第２導電型の表面領域を有し、
この表面領域は表面から第１導電型の層状領域内にこの
層状領域の厚さの一部に亘って延在するとともに、層状
領域の厚さ全体に亘って延在する第２導電型の領域より
成る島絶縁領域の隣接部分を経て第２導電型の基板に接
続されていることを特徴とする。この場合、ＪＦＥＴの
ゲート領域は島絶縁領域を介して、通常固定電位にある
基板に接続され、従ってゲート領域には必ずしも個別の
接続部を設ける必要はない。本発明による半導体回路の
重要な例では、第１導電型の層状領域は基板上に設けた
エピタキシャル層により形成され、島絶縁領域の一部を
形成し層状領域の厚さ全体に亘って延在する第２導電型
の領域は、表面から且つ基板とエピタキシャル層との間
の界面に設けられた埋込領域から形成された領域を以っ
て構成されていることを特徴とする。本例では、ゲート
領域を例えば島絶縁領域の表面領域と同時に形成するこ
とができ、島絶縁領域の埋込領域はＪＦＥＴのチャネル
領域では省略する。
し重要となるものである。ＪＦＥＴの領域では、層状領
域を隣接部分における層状領域よりも薄肉にでき、ゲー
ト領域は基板の隣接部分により形成しうる。他の例で
は、島絶縁領域を誘電体材料又は絶縁用の溝により形成
しうる。本発明の他の好適例では、接合型電界効果トラ
ンジスタのゲート領域が第２導電型の表面領域を有し、
この表面領域は表面から第１導電型の層状領域内にこの
層状領域の厚さの一部に亘って延在するとともに、層状
領域の厚さ全体に亘って延在する第２導電型の領域より
成る島絶縁領域の隣接部分を経て第２導電型の基板に接
続されていることを特徴とする。この場合、ＪＦＥＴの
ゲート領域は島絶縁領域を介して、通常固定電位にある
基板に接続され、従ってゲート領域には必ずしも個別の
接続部を設ける必要はない。本発明による半導体回路の
重要な例では、第１導電型の層状領域は基板上に設けた
エピタキシャル層により形成され、島絶縁領域の一部を
形成し層状領域の厚さ全体に亘って延在する第２導電型
の領域は、表面から且つ基板とエピタキシャル層との間
の界面に設けられた埋込領域から形成された領域を以っ
て構成されていることを特徴とする。本例では、ゲート
領域を例えば島絶縁領域の表面領域と同時に形成するこ
とができ、島絶縁領域の埋込領域はＪＦＥＴのチャネル
領域では省略する。
【０００９】高電圧分野の場合、一般に知られているＲ
ＥＳＵＲＦ（表面電界減少）技術を用いるのが有利であ
り、層状領域又はエピタキシアル層の厚さ及びドーピン
グ濃度は、降服が生じる前に層状領域が少なくとも局部
的にその全厚さに亘って空乏化されるように選択する。
これらの空乏領域の為に、局部的に例えば遮蔽されたｐ
ｎ接合で極めて強くなるおそれのある電界を著しく減少
でき、従って電圧を実際上論理的な最大値まで高めるこ
とができるということは知られている。本発明による半
導体回路の更に他の例では、島絶縁領域には、島に隣接
する縁部で降服電圧上昇リングが設けられており、この
降服電圧上昇リングは接合型電界効果トランジスタのド
レイン側に位置する島の一部の周囲に沿い且つドレイン
領域の方向に面するゲート領域の縁部に沿って延在して
いることを特徴とする。この場合、層状領域を基板側か
らと電圧上昇リングによる表面側からとの双方から空乏
化しうる。この両側からの空乏化により、層状領域のド
ーピング濃度及び厚さの双方又はいずれか一方を、一方
の側から、例えば基板側からのみの空乏化の場合よりも
大きく選択することができる。この場合、電圧上昇リン
グは、ドレイン側に位置し高電圧が印加される一方の部
分島内にのみ設ける必要があるだけであり、遮断された
ＪＦＥＴにより前記の部分島から絶縁され前記の高電圧
よりも著しく低い電圧にある他方の部分島内には設ける
必要がないことに注意すべきである。
ＥＳＵＲＦ（表面電界減少）技術を用いるのが有利であ
り、層状領域又はエピタキシアル層の厚さ及びドーピン
グ濃度は、降服が生じる前に層状領域が少なくとも局部
的にその全厚さに亘って空乏化されるように選択する。
これらの空乏領域の為に、局部的に例えば遮蔽されたｐ
ｎ接合で極めて強くなるおそれのある電界を著しく減少
でき、従って電圧を実際上論理的な最大値まで高めるこ
とができるということは知られている。本発明による半
導体回路の更に他の例では、島絶縁領域には、島に隣接
する縁部で降服電圧上昇リングが設けられており、この
降服電圧上昇リングは接合型電界効果トランジスタのド
レイン側に位置する島の一部の周囲に沿い且つドレイン
領域の方向に面するゲート領域の縁部に沿って延在して
いることを特徴とする。この場合、層状領域を基板側か
らと電圧上昇リングによる表面側からとの双方から空乏
化しうる。この両側からの空乏化により、層状領域のド
ーピング濃度及び厚さの双方又はいずれか一方を、一方
の側から、例えば基板側からのみの空乏化の場合よりも
大きく選択することができる。この場合、電圧上昇リン
グは、ドレイン側に位置し高電圧が印加される一方の部
分島内にのみ設ける必要があるだけであり、遮断された
ＪＦＥＴにより前記の部分島から絶縁され前記の高電圧
よりも著しく低い電圧にある他方の部分島内には設ける
必要がないことに注意すべきである。
【００１０】本発明は、表面で見てダイオードの第１主
電極を形成する第２導電型の表面領域の下側で基板と層
状表面領域との間の界面に、ドーピング濃度が層状表面
領域よりも高い第１導電型の領域が設けられ、この領域
が層状表面領域の厚さの多くともほんの一部に亘ってこ
の層状表面領域内に延在している半導体回路において特
に重要となる。多量にドーピングされた埋込領域は前述
したようにダイオード領域と基板との間の寄生トランジ
スタ効果を無くす或いは減少させるが、ダイオードの降
服電圧も減少させる。ＪＦＥＴをダイオードと直列に用
いることにより、降服電圧よりも大きな電圧がダイオー
ドのｐｎ接合にまたがって印加されるのを阻止する。島
絶縁領域を経る寄生トランジスタ効果をも無くす好適例
では、ダイオードの第１主電極領域を形成する第２導電
型の表面領域が表面で見て、層状表面領域内で層状表面
領域よりも高いドーピング濃度を有する第１導電型の環
状領域により囲まれていることを特徴とする。装置を例
えばブートストラップ回路として良好に動作させる為に
は通常、ＪＦＥＴのオン抵抗が導通ダイオードの場合に
できるだけ小さくなるようにすること、換言すれば、Ｊ
ＦＥＴが大きな幅のチャネルを有するようにするのが望
ましい。スペースを多く失なわずにオン抵抗を低くする
好適例では、島はほぼ方形となっており、表面で見て接
合型電界効果トランジスタのゲート領域が島中で前記の
方形の側部の１つに平行に延在していることを特徴とす
る。
電極を形成する第２導電型の表面領域の下側で基板と層
状表面領域との間の界面に、ドーピング濃度が層状表面
領域よりも高い第１導電型の領域が設けられ、この領域
が層状表面領域の厚さの多くともほんの一部に亘ってこ
の層状表面領域内に延在している半導体回路において特
に重要となる。多量にドーピングされた埋込領域は前述
したようにダイオード領域と基板との間の寄生トランジ
スタ効果を無くす或いは減少させるが、ダイオードの降
服電圧も減少させる。ＪＦＥＴをダイオードと直列に用
いることにより、降服電圧よりも大きな電圧がダイオー
ドのｐｎ接合にまたがって印加されるのを阻止する。島
絶縁領域を経る寄生トランジスタ効果をも無くす好適例
では、ダイオードの第１主電極領域を形成する第２導電
型の表面領域が表面で見て、層状表面領域内で層状表面
領域よりも高いドーピング濃度を有する第１導電型の環
状領域により囲まれていることを特徴とする。装置を例
えばブートストラップ回路として良好に動作させる為に
は通常、ＪＦＥＴのオン抵抗が導通ダイオードの場合に
できるだけ小さくなるようにすること、換言すれば、Ｊ
ＦＥＴが大きな幅のチャネルを有するようにするのが望
ましい。スペースを多く失なわずにオン抵抗を低くする
好適例では、島はほぼ方形となっており、表面で見て接
合型電界効果トランジスタのゲート領域が島中で前記の
方形の側部の１つに平行に延在していることを特徴とす
る。
【００１１】
【実施例】図１は、例えば気体放電ランプ用の安定器回
路として用いることができ、本発明による集積回路を用
いる半ブリッジ回路を簡単化した形態で示す。以下の説
明では、主に、本発明を良好に理解する上で有利な図１
に破線で囲んである回路の素子につき述べる。より詳細
な説明に対しては、“IEEE Journal of Solid −State
Circuits”, Vol. 25 . No.3 (1990年６月号）の第677
〜682 頁の論文“Ａ700 −V Interface IC for Power B
ridge Circuits” (Schoofs 及び Dupont氏著) を参照
しうる。この論文には、単結晶珪素本体内に完全には集
積化されていないが同様な回路が記載されている。
路として用いることができ、本発明による集積回路を用
いる半ブリッジ回路を簡単化した形態で示す。以下の説
明では、主に、本発明を良好に理解する上で有利な図１
に破線で囲んである回路の素子につき述べる。より詳細
な説明に対しては、“IEEE Journal of Solid −State
Circuits”, Vol. 25 . No.3 (1990年６月号）の第677
〜682 頁の論文“Ａ700 −V Interface IC for Power B
ridge Circuits” (Schoofs 及び Dupont氏著) を参照
しうる。この論文には、単結晶珪素本体内に完全には集
積化されていないが同様な回路が記載されている。
【００１２】ブリッジ回路は、高電圧源Ｖ++と低電圧
源、例えば大地との間に直列に接続された２つのｎチャ
ネルＭＯＳトランジスタを有している。これらトランジ
スタ間の接続点は出力端子 Vout に接続されている。こ
の出力端子は例えば気体放電ランプ用に用いる誘導性負
荷に接続しうる。出力電圧は例えば２５ｋＨｚの周波数
で交互に高及び低電圧となる。このことは、トランジス
タＴ1 及びＴ2 が互いに逆の位相で導通及び非導通とな
り、従って出力端子 Vout が高電圧源Ｖ++及び大地に交
互に接続されることにより達成される。高電圧源Ｖ++は
数百ボルト、例えば７００Ｖとすることができる。集積
回路１は低電圧ブロック２を具えており、低電圧ブロッ
ク２は、入力信号Ｈ及びＧを処理して所望の制御信号を
生じる論理制御ブロックと、制御信号を適切な電圧レベ
ルにするレベルシフタと、トランジスタＴ2 のゲート電
極に結合されたブロックとを有しうる。トランジスタＴ
1 のゲートには高電圧ブロック３が結合されており、こ
のブロック３は少なくともトランジスタＴ1 がオン状態
の際に高電圧で動作する。
源、例えば大地との間に直列に接続された２つのｎチャ
ネルＭＯＳトランジスタを有している。これらトランジ
スタ間の接続点は出力端子 Vout に接続されている。こ
の出力端子は例えば気体放電ランプ用に用いる誘導性負
荷に接続しうる。出力電圧は例えば２５ｋＨｚの周波数
で交互に高及び低電圧となる。このことは、トランジス
タＴ1 及びＴ2 が互いに逆の位相で導通及び非導通とな
り、従って出力端子 Vout が高電圧源Ｖ++及び大地に交
互に接続されることにより達成される。高電圧源Ｖ++は
数百ボルト、例えば７００Ｖとすることができる。集積
回路１は低電圧ブロック２を具えており、低電圧ブロッ
ク２は、入力信号Ｈ及びＧを処理して所望の制御信号を
生じる論理制御ブロックと、制御信号を適切な電圧レベ
ルにするレベルシフタと、トランジスタＴ2 のゲート電
極に結合されたブロックとを有しうる。トランジスタＴ
1 のゲートには高電圧ブロック３が結合されており、こ
のブロック３は少なくともトランジスタＴ1 がオン状態
の際に高電圧で動作する。
【００１３】トランジスタＴ1 がオン状態の際にトラン
ジスタＴ1 のゲートにおける電圧レベルを高電圧源Ｖ++
に比べて正としうるようにする為に、コンデンサＣ及び
ダイオードＤを有するいわゆるゲートストラップを設け
る。コンデンサＣの一方の極は出力端子 Vout に接続さ
れ、他方の極は一方では (トランジスタＴ3 を経て）ダ
イオードＤの陰極に、他方では場合によって高電圧ブロ
ック３を経てトランジスタＴ1 のゲート電極に接続され
ている。ダイオードＤの陽極は固定電圧、例えば１５Ｖ
を有する点に接続されている。ブートストラップの動作
は以下の通りである。トランジスタＴ1 がオフ状態で、
トランジスタＴ2 がオン状態になると、出力端子 Vout
が低レベルとなる。接続点４はダイオードＤを経て１５
Ｖに又は少なくともほぼ１５Ｖに充電される。次にトラ
ンジスタＴ2 がオフ状態に切換わると、出力端子 Vout
における電圧が特に誘導性負荷の場合に迅速に電圧Ｖ++
まで或いはほぼ電圧Ｖ++まで上昇しうる。この電圧上昇
はコンデンサＣを経て接続点４に伝えられ、この接続点
４における電圧はダイオードＤの陽極における電圧より
も高く上昇でき、高電圧源Ｖ++よりも高い値までも上昇
しうる。この電圧は高電圧ブロック３を経てトランジス
タＴ1 のゲート電極に伝えられ、これによりトランジス
タＴ1 を導通させる。トランジスタＴ1 のソースに得ら
れ、従ってゲート電圧よりも少なくともしきい値電圧Ｖ
thだけ低い出力電圧 Vout は実際上ゲートにおける高電
圧の為にＶ++まで上昇しうる。
ジスタＴ1 のゲートにおける電圧レベルを高電圧源Ｖ++
に比べて正としうるようにする為に、コンデンサＣ及び
ダイオードＤを有するいわゆるゲートストラップを設け
る。コンデンサＣの一方の極は出力端子 Vout に接続さ
れ、他方の極は一方では (トランジスタＴ3 を経て）ダ
イオードＤの陰極に、他方では場合によって高電圧ブロ
ック３を経てトランジスタＴ1 のゲート電極に接続され
ている。ダイオードＤの陽極は固定電圧、例えば１５Ｖ
を有する点に接続されている。ブートストラップの動作
は以下の通りである。トランジスタＴ1 がオフ状態で、
トランジスタＴ2 がオン状態になると、出力端子 Vout
が低レベルとなる。接続点４はダイオードＤを経て１５
Ｖに又は少なくともほぼ１５Ｖに充電される。次にトラ
ンジスタＴ2 がオフ状態に切換わると、出力端子 Vout
における電圧が特に誘導性負荷の場合に迅速に電圧Ｖ++
まで或いはほぼ電圧Ｖ++まで上昇しうる。この電圧上昇
はコンデンサＣを経て接続点４に伝えられ、この接続点
４における電圧はダイオードＤの陽極における電圧より
も高く上昇でき、高電圧源Ｖ++よりも高い値までも上昇
しうる。この電圧は高電圧ブロック３を経てトランジス
タＴ1 のゲート電極に伝えられ、これによりトランジス
タＴ1 を導通させる。トランジスタＴ1 のソースに得ら
れ、従ってゲート電圧よりも少なくともしきい値電圧Ｖ
thだけ低い出力電圧 Vout は実際上ゲートにおける高電
圧の為にＶ++まで上昇しうる。
【００１４】接続点４がダイオードＤの陰極に直接接続
されていたものとすると、極めて高い電圧が逆方向でダ
イオードの両端子間に印加される。ダイオードＤはこの
ような高電圧に耐えるようにする必要がある為、ダイオ
ードをこれに適合させる必要があり、このことが他の点
において、特に基板への電流に関して欠点を導入する。
これらの問題を解決する為に、接合型電界効果トランジ
スタ（以後ＪＦＥＴとも称する）Ｔ3 をダイオードの陰
極と接続点４との間に接続する。トランジスタＴ3 のソ
ースはダイオードの陰極に接続し、ドレインは接続点４
及び高電圧ブロック３に接続し、トランジスタＴ3 のゲ
ートは接地する。接続点４における電圧が高いと、ダイ
オードＤの陰極における電圧はＪＦＥＴ Ｔ3 のピンチ
オフ電圧よりも高くならないか或いは少なくとも殆ど高
くならない。このトランジスタは、ピンチオフ電圧がダ
イオードＤの降服電圧よりも低くなるように製造するこ
とができる。これにより、特に破線１で囲んだ回路全体
を１つのモノリシック回路内に収容しうるようにする。
原理的には集積化することもできるコンデンサＣは実際
にはその寸法が大きい為に外部の別体の素子とて構成す
る。
されていたものとすると、極めて高い電圧が逆方向でダ
イオードの両端子間に印加される。ダイオードＤはこの
ような高電圧に耐えるようにする必要がある為、ダイオ
ードをこれに適合させる必要があり、このことが他の点
において、特に基板への電流に関して欠点を導入する。
これらの問題を解決する為に、接合型電界効果トランジ
スタ（以後ＪＦＥＴとも称する）Ｔ3 をダイオードの陰
極と接続点４との間に接続する。トランジスタＴ3 のソ
ースはダイオードの陰極に接続し、ドレインは接続点４
及び高電圧ブロック３に接続し、トランジスタＴ3 のゲ
ートは接地する。接続点４における電圧が高いと、ダイ
オードＤの陰極における電圧はＪＦＥＴ Ｔ3 のピンチ
オフ電圧よりも高くならないか或いは少なくとも殆ど高
くならない。このトランジスタは、ピンチオフ電圧がダ
イオードＤの降服電圧よりも低くなるように製造するこ
とができる。これにより、特に破線１で囲んだ回路全体
を１つのモノリシック回路内に収容しうるようにする。
原理的には集積化することもできるコンデンサＣは実際
にはその寸法が大きい為に外部の別体の素子とて構成す
る。
【００１５】このモノリシック集積回路の第１実施例の
平面図及び断面図を図２及び３にそれぞれ示す。この集
積回路は通常珪素より成る半導体本体５を有するも、こ
の半導体本体は適切な他の半導体材料を有するようにす
ることもできること勿論である。半導体本体５は表面６
に隣接する第１導電型、本例の場合ｎ型の層状領域７を
有し、この層状領域は表面６側とは反対側で反対導電
型、従ってｐ型の領域（以後基板と称する）９内に侵入
し、ｐｎ接合８を形成している。層状領域７は本例の場
合、約９０Ω−cmの固有抵抗を有するｐ型基板上に成長
させた約６Ω−cmの固有抵抗で約２２μm の厚さのエピ
タキシアル層を以って構成する。この層状領域７はエピ
タキシアル成長によるばかりではなく、ｎ型ドーパント
の注入による基板の再ドープ表面層によっても形成しう
ること明らかである。エピタキシアル層７内には、半導
体本体の隣接部分から絶縁された少なくとも２つの島１
０及び １１が形成されている。島１１内にはダイオー
ドＤが唯一の回路素子として設けられており、図１の高
電圧ブロック３は島１０内に完全に又は部分的に収容さ
れている。島１０内には一例としてバイポーラトランジ
スタＴ4 を描いてあるが、この島内には他の回路素子を
設けることもできること明らかである。
平面図及び断面図を図２及び３にそれぞれ示す。この集
積回路は通常珪素より成る半導体本体５を有するも、こ
の半導体本体は適切な他の半導体材料を有するようにす
ることもできること勿論である。半導体本体５は表面６
に隣接する第１導電型、本例の場合ｎ型の層状領域７を
有し、この層状領域は表面６側とは反対側で反対導電
型、従ってｐ型の領域（以後基板と称する）９内に侵入
し、ｐｎ接合８を形成している。層状領域７は本例の場
合、約９０Ω−cmの固有抵抗を有するｐ型基板上に成長
させた約６Ω−cmの固有抵抗で約２２μm の厚さのエピ
タキシアル層を以って構成する。この層状領域７はエピ
タキシアル成長によるばかりではなく、ｎ型ドーパント
の注入による基板の再ドープ表面層によっても形成しう
ること明らかである。エピタキシアル層７内には、半導
体本体の隣接部分から絶縁された少なくとも２つの島１
０及び １１が形成されている。島１１内にはダイオー
ドＤが唯一の回路素子として設けられており、図１の高
電圧ブロック３は島１０内に完全に又は部分的に収容さ
れている。島１０内には一例としてバイポーラトランジ
スタＴ4 を描いてあるが、この島内には他の回路素子を
設けることもできること明らかである。
【００１６】ダイオードＤは、エピタキシアル層７内に
設けられた、ダイオードの陽極を形成するｐ型表面領域
１２の形態の第１主電極領域を有する。ダイオードの陰
極は半導体本体中で陽極を囲むｎ型領域１３により形成
されており、このｎ型領域１３はエピタキシアル層７の
一部を有している。ダイオードが順方向にバイアスされ
た場合に、陰極内に注入されている正孔の大部分が基板
中に消滅する（寄生ｐｎｐ効果）のを防止する為に、多
量にドーピングされたｎ型カップ状領域１４を陽極から
ある距離でこの陽極を囲むように設ける。このカップ状
領域はエピタキシアル層よりも高いドーピングレベルを
有する。基板に対する前記の寄生ｐｎｐ効果はカップ状
領域の底部を形成するこのカップ状領域の部分によって
抑圧される。更に、カップ状領域の垂直壁は、正孔が島
絶縁領域１７内に横方向注入されるのを少なくとも著し
く阻止する。しかし、ダイオード１２／１３の降服電圧
がカップ状領域１４により極めて強く減少され、その減
少は特に図１に示す回路に適用するにはあまりも強すぎ
る。ダイオードにまたがって過大電圧が印加されるのを
阻止する為に、ダイオードの陰極１３／１４をＪＦＥＴ
Ｔ3 のソース１５に接続し、高電圧が印加されるこの
ＪＦＥＴ Ｔ3 のドレインはＪＦＥＴＴ3 のチャネルに
よりソース１５から分離させる。このチャネルは陰極か
ら横方向に分離されたエピタキシアル層の一部分１６を
以って形成されている。
設けられた、ダイオードの陽極を形成するｐ型表面領域
１２の形態の第１主電極領域を有する。ダイオードの陰
極は半導体本体中で陽極を囲むｎ型領域１３により形成
されており、このｎ型領域１３はエピタキシアル層７の
一部を有している。ダイオードが順方向にバイアスされ
た場合に、陰極内に注入されている正孔の大部分が基板
中に消滅する（寄生ｐｎｐ効果）のを防止する為に、多
量にドーピングされたｎ型カップ状領域１４を陽極から
ある距離でこの陽極を囲むように設ける。このカップ状
領域はエピタキシアル層よりも高いドーピングレベルを
有する。基板に対する前記の寄生ｐｎｐ効果はカップ状
領域の底部を形成するこのカップ状領域の部分によって
抑圧される。更に、カップ状領域の垂直壁は、正孔が島
絶縁領域１７内に横方向注入されるのを少なくとも著し
く阻止する。しかし、ダイオード１２／１３の降服電圧
がカップ状領域１４により極めて強く減少され、その減
少は特に図１に示す回路に適用するにはあまりも強すぎ
る。ダイオードにまたがって過大電圧が印加されるのを
阻止する為に、ダイオードの陰極１３／１４をＪＦＥＴ
Ｔ3 のソース１５に接続し、高電圧が印加されるこの
ＪＦＥＴ Ｔ3 のドレインはＪＦＥＴＴ3 のチャネルに
よりソース１５から分離させる。このチャネルは陰極か
ら横方向に分離されたエピタキシアル層の一部分１６を
以って形成されている。
【００１７】本発明によれば、トランジスタＴ3 のドレ
インを高電圧の島１０を以って構成する。この島はＪＦ
ＥＴ Ｔ3 に接して少なくとも１つの他の回路素子、図
示の例ではバイポーラトランジスタＴ4 のコレクタをも
構成する。
インを高電圧の島１０を以って構成する。この島はＪＦ
ＥＴ Ｔ3 に接して少なくとも１つの他の回路素子、図
示の例ではバイポーラトランジスタＴ4 のコレクタをも
構成する。
【００１８】島１０は島絶縁領域１７によりエピタキシ
アル層の隣接部分から絶縁されている。この島絶縁領域
１７は本例ではエピタキシアル層の厚さ全体に亘って横
方向に延在するｐ型領域を以って形成する。エピタキシ
アル層は厚い為、本例の島絶縁領域は表面から設けた領
域と、エピタキシアル層及び基板の界面における埋込領
域として設けた領域とを以って構成する。薄肉なエピタ
キシアル層の場合、島絶縁領域は単一の領域を以って構
成することもできる。他の実施例では、島絶縁領域は絶
縁材料を以って構成することも、その厚さの全体又は一
部に亘る溝を以って構成することもできる。図２の平面
図から明らかなように、本例の島１０はほぼ方形である
が、必ずしもこのようにする必要はないこと明らかであ
る。ＪＦＥＴ Ｔ3 は、島１０の縁部に沿う、この場合
島絶縁領域の一部分１７ｄに隣接する方形の島１０の底
部縁に沿うｐ型領域の形態のゲート領域１８を有する。
このゲート領域１８は挿入（介在）領域１０ｄにより島
絶縁領域の一部分１７ｄから分離されている。この挿入
領域１０ｄは実質的にｎ型であり、ＪＦＥＴのソース領
域に属する。ゲート領域１８は、本例では、島絶縁領域
の２つの互いに対向する部分間で方形の島の幅全体に亘
って横方向に延在する。図２から明らかなように、ゲー
ト領域１８が島１０を２つの部分に分割しており、第１
の部分はＪＦＥＴのソース１５を有し、第２部分にはブ
ロック３の回路素子が設けられている。ソース１５を有
する第１の部分１０ｄは第２の部分に比べて極めて小さ
く、全体に亘って方形の島に隣接して位置するダイオー
ドの陰極に接続されている。
アル層の隣接部分から絶縁されている。この島絶縁領域
１７は本例ではエピタキシアル層の厚さ全体に亘って横
方向に延在するｐ型領域を以って形成する。エピタキシ
アル層は厚い為、本例の島絶縁領域は表面から設けた領
域と、エピタキシアル層及び基板の界面における埋込領
域として設けた領域とを以って構成する。薄肉なエピタ
キシアル層の場合、島絶縁領域は単一の領域を以って構
成することもできる。他の実施例では、島絶縁領域は絶
縁材料を以って構成することも、その厚さの全体又は一
部に亘る溝を以って構成することもできる。図２の平面
図から明らかなように、本例の島１０はほぼ方形である
が、必ずしもこのようにする必要はないこと明らかであ
る。ＪＦＥＴ Ｔ3 は、島１０の縁部に沿う、この場合
島絶縁領域の一部分１７ｄに隣接する方形の島１０の底
部縁に沿うｐ型領域の形態のゲート領域１８を有する。
このゲート領域１８は挿入（介在）領域１０ｄにより島
絶縁領域の一部分１７ｄから分離されている。この挿入
領域１０ｄは実質的にｎ型であり、ＪＦＥＴのソース領
域に属する。ゲート領域１８は、本例では、島絶縁領域
の２つの互いに対向する部分間で方形の島の幅全体に亘
って横方向に延在する。図２から明らかなように、ゲー
ト領域１８が島１０を２つの部分に分割しており、第１
の部分はＪＦＥＴのソース１５を有し、第２部分にはブ
ロック３の回路素子が設けられている。ソース１５を有
する第１の部分１０ｄは第２の部分に比べて極めて小さ
く、全体に亘って方形の島に隣接して位置するダイオー
ドの陰極に接続されている。
【００１９】ゲート領域はエピタキシアル層と基板との
間のＰ+ 埋込層により形成でき、ＪＦＥＴのチャネルは
この埋込層と表面６との間に延在する。本例では、ゲー
ト領域１８は、表面６からエピタキシアル層７の厚さの
一部に亘りこのエピタキシアル層７内に延在しているｐ
型表面領域を有する為、エピタキシアル層の再ドープさ
れていない部分より成るチャネル１６は表面領域１８と
基板９との間に維持されている。表面領域１８はその縁
部で島絶縁領域１７に接続され且つこの島絶縁領域を経
て基板に接続されている為、独立したゲート接続は必要
でない。
間のＰ+ 埋込層により形成でき、ＪＦＥＴのチャネルは
この埋込層と表面６との間に延在する。本例では、ゲー
ト領域１８は、表面６からエピタキシアル層７の厚さの
一部に亘りこのエピタキシアル層７内に延在しているｐ
型表面領域を有する為、エピタキシアル層の再ドープさ
れていない部分より成るチャネル１６は表面領域１８と
基板９との間に維持されている。表面領域１８はその縁
部で島絶縁領域１７に接続され且つこの島絶縁領域を経
て基板に接続されている為、独立したゲート接続は必要
でない。
【００２０】例えばエピタキシアル層と島絶縁領域１７
及び／又はゲート領域１８との間のｐｎ接合で降服を生
ぜしめる電圧を高める為に、既知のＲＥＳＵＲＦ（表面
電界減少）原理を本例に用いる。この原理によれば、電
界が最高値を有している表面においてこの電界を減少せ
しめ降服電圧よりも低い電圧でエピタキシアル層を少な
くとも局部的にその厚さ全体に亘って空乏化させる。こ
の空乏化の目的の為のエピタキシアル層と基板との間の
ｐｎ接合８を逆バイアスする。空乏化がｐｎ接合８から
のみ行なわれる場合には、計算により、ドーピング濃度
とエピタキシアル層の厚さとの積Ｎｄを約１０12原子・
cm-2よりも大きくしてはならないということが分る。こ
の値は多くの適用分野にはあまりにも低すぎ、積Ｎｄを
約 1.5・1012とした本例におけるように積Ｎｄを大きく
するのが好ましい。それにもかかわらず、ＲＥＳＵＲＦ
技術を用いるようにする為に、エピタキシアル層を基板
側からのみならず上側からも空乏化させる。この目的の
為に島絶縁領域１７に、少なくとも島の高電圧側で、ｐ
型の降服電圧上昇リング１９を設ける。動作中は、この
降服電圧上昇リング１９はエピタキシアル層７に対して
負にバイアスされる為、降服電圧上昇リング１９の下側
に位置するエピタキシアル層の部分は基板側からばかり
でなく表面における降服電圧上昇リング１９からも空乏
化される。降服電圧上昇リング１９は、ドーピング濃度
が充分に低い（例えば約１０12原子／cm2 ）場合にはコ
ヒーレント領域を以って構成しうる。換言すれば、例え
ば降服電圧上昇リング１９を回路素子の１つの領域と同
じ処理工程で造る場合、ドーピング濃度を高くするのが
望ましく、横方向に分離した多数の部分的領域の形態で
降服電圧上昇リングを設けるのが有利である。これら部
分的領域のうちの３つを図面に19a , 19b , 19c として
示してある。部分的領域19a , 19b 及び 19cは島１０の
周囲の一部に沿い且つ高電圧ブロック３を有する島の部
分に対向するＪＦＥＴのゲート領域１８の縁部に沿って
延在する。図２及び３から明らかなように、ＪＦＥＴの
ソース１５を有する島の部分であって、高電圧の場合に
ＪＦＥＴの電界効果作用により島の他の部分から分離さ
れるこの島の部分には降服電圧上昇リング１９を設け
ず、比較的大きなスペースを節約する。この点は本発明
の主題ではないが参考の為に導入する。ソース１５は、
本例では別の島１１内に設けられているダイオードのｎ
+ 領域１４に接続されている。図面に線図的にのみ示す
接続ライン２０は、高電圧交差点が存在しない為に通常
のように形成できる。この場合、表面６における酸化物
層（図示せず）に接点孔を腐食形成し、この酸化物層上
に堆積した導電層から導電細条を形成し、この導電細条
を以って領域１４及び１５間の接続ラインを形成する。
及び／又はゲート領域１８との間のｐｎ接合で降服を生
ぜしめる電圧を高める為に、既知のＲＥＳＵＲＦ（表面
電界減少）原理を本例に用いる。この原理によれば、電
界が最高値を有している表面においてこの電界を減少せ
しめ降服電圧よりも低い電圧でエピタキシアル層を少な
くとも局部的にその厚さ全体に亘って空乏化させる。こ
の空乏化の目的の為のエピタキシアル層と基板との間の
ｐｎ接合８を逆バイアスする。空乏化がｐｎ接合８から
のみ行なわれる場合には、計算により、ドーピング濃度
とエピタキシアル層の厚さとの積Ｎｄを約１０12原子・
cm-2よりも大きくしてはならないということが分る。こ
の値は多くの適用分野にはあまりにも低すぎ、積Ｎｄを
約 1.5・1012とした本例におけるように積Ｎｄを大きく
するのが好ましい。それにもかかわらず、ＲＥＳＵＲＦ
技術を用いるようにする為に、エピタキシアル層を基板
側からのみならず上側からも空乏化させる。この目的の
為に島絶縁領域１７に、少なくとも島の高電圧側で、ｐ
型の降服電圧上昇リング１９を設ける。動作中は、この
降服電圧上昇リング１９はエピタキシアル層７に対して
負にバイアスされる為、降服電圧上昇リング１９の下側
に位置するエピタキシアル層の部分は基板側からばかり
でなく表面における降服電圧上昇リング１９からも空乏
化される。降服電圧上昇リング１９は、ドーピング濃度
が充分に低い（例えば約１０12原子／cm2 ）場合にはコ
ヒーレント領域を以って構成しうる。換言すれば、例え
ば降服電圧上昇リング１９を回路素子の１つの領域と同
じ処理工程で造る場合、ドーピング濃度を高くするのが
望ましく、横方向に分離した多数の部分的領域の形態で
降服電圧上昇リングを設けるのが有利である。これら部
分的領域のうちの３つを図面に19a , 19b , 19c として
示してある。部分的領域19a , 19b 及び 19cは島１０の
周囲の一部に沿い且つ高電圧ブロック３を有する島の部
分に対向するＪＦＥＴのゲート領域１８の縁部に沿って
延在する。図２及び３から明らかなように、ＪＦＥＴの
ソース１５を有する島の部分であって、高電圧の場合に
ＪＦＥＴの電界効果作用により島の他の部分から分離さ
れるこの島の部分には降服電圧上昇リング１９を設け
ず、比較的大きなスペースを節約する。この点は本発明
の主題ではないが参考の為に導入する。ソース１５は、
本例では別の島１１内に設けられているダイオードのｎ
+ 領域１４に接続されている。図面に線図的にのみ示す
接続ライン２０は、高電圧交差点が存在しない為に通常
のように形成できる。この場合、表面６における酸化物
層（図示せず）に接点孔を腐食形成し、この酸化物層上
に堆積した導電層から導電細条を形成し、この導電細条
を以って領域１４及び１５間の接続ラインを形成する。
【００２１】島１０内にはバイポーラトランジスタのよ
うなそれ自体既知の回路素子を設けることができ、図３
には一例としてバイポーラトランジスタを示してある。
このトランジスタＴ4 は、線図的にのみ示すもので、ｎ
型エミッタ２１と、ｐ型ベース２２と、ｎ型コレクタ２
３とを有する。コレクタ２３はｎ+ 型埋込コレクタ層２
３ａと、隣接のｎ+ 型接点領域２３ｂとを有する。島１
０内にはこのようなトランジスタ以外に、ｎ及び／又は
ｐ型のＭＯＳトランジスタ或いは二重拡散ＭＯＳトラン
ジスタ（ＤＭＯＳＴ）或いは抵抗及びコンデンサのよう
な非能動回路素子のような他の回路素子を設けることが
できること明らかである。装置はそれ自体既知の方法で
製造しうる。ピンチオフ電圧を所望値にすることを条件
としてゲート領域１８を設けるには種々の選択方法があ
る。ゲート領域１８はトランジスタＴ4 のベース２２と
同時に製造することができる。しかし、ピンチオフ電圧
を低くしたい場合には、島絶縁領域１７の表面領域（又
は埋込領域）の拡散又は注入をゲート領域１８に対し交
互に用いることができる。
うなそれ自体既知の回路素子を設けることができ、図３
には一例としてバイポーラトランジスタを示してある。
このトランジスタＴ4 は、線図的にのみ示すもので、ｎ
型エミッタ２１と、ｐ型ベース２２と、ｎ型コレクタ２
３とを有する。コレクタ２３はｎ+ 型埋込コレクタ層２
３ａと、隣接のｎ+ 型接点領域２３ｂとを有する。島１
０内にはこのようなトランジスタ以外に、ｎ及び／又は
ｐ型のＭＯＳトランジスタ或いは二重拡散ＭＯＳトラン
ジスタ（ＤＭＯＳＴ）或いは抵抗及びコンデンサのよう
な非能動回路素子のような他の回路素子を設けることが
できること明らかである。装置はそれ自体既知の方法で
製造しうる。ピンチオフ電圧を所望値にすることを条件
としてゲート領域１８を設けるには種々の選択方法があ
る。ゲート領域１８はトランジスタＴ4 のベース２２と
同時に製造することができる。しかし、ピンチオフ電圧
を低くしたい場合には、島絶縁領域１７の表面領域（又
は埋込領域）の拡散又は注入をゲート領域１８に対し交
互に用いることができる。
【００２２】ＪＦＥＴ Ｔ3 は高電圧の島１０の縁部内
に完全に収容される為、比較的ほんのわずかのスペース
しか占めない極めてコンパクトな形態のものが得られ
る。更に、ＪＦＥＴのドレインを高電圧にするのに島絶
縁領域と交差する接続ラインを必要としない。
に完全に収容される為、比較的ほんのわずかのスペース
しか占めない極めてコンパクトな形態のものが得られ
る。更に、ＪＦＥＴのドレインを高電圧にするのに島絶
縁領域と交差する接続ラインを必要としない。
【００２３】図４は図１及び２に示す装置の変形例の断
面図であり、ダイオードは図３に示すように分離した島
内に設けられておらずにＪＦＥＴと一緒に島１０内に完
全に収容されており、これによりスペースを追加的に節
約しうるようにしている。この場合、ダイオード１２，
１３の左側の島絶縁領域１７が高電圧の島１０の島絶縁
領域の一部を形成しているが、それにもかかわらずこれ
には降服電圧上昇リング１９が設けられていない。その
理由は、ダイオードを有する島１０の部分がこの場合も
前述したようにＪＦＥＴにより高電圧から遮蔽される為
である。
面図であり、ダイオードは図３に示すように分離した島
内に設けられておらずにＪＦＥＴと一緒に島１０内に完
全に収容されており、これによりスペースを追加的に節
約しうるようにしている。この場合、ダイオード１２，
１３の左側の島絶縁領域１７が高電圧の島１０の島絶縁
領域の一部を形成しているが、それにもかかわらずこれ
には降服電圧上昇リング１９が設けられていない。その
理由は、ダイオードを有する島１０の部分がこの場合も
前述したようにＪＦＥＴにより高電圧から遮蔽される為
である。
【００２４】上述した実施例では、ダイオードの陽極１
２が、完全にｎ型より成る多量にドーピングされたカッ
プ状領域により囲まれている。カップ状領域の垂直壁を
製造する場合、表面からｎ型の埋込領域まで延在する深
いｎ型の拡散（又は注入）が必要となる。例えば処理中
深いｎ型の拡散が得られない場合には、垂直壁に対しｎ
型領域を用いる代りにｐ型の領域を用いることもでき
る。図５は、ｎ型の底部１４とｐ型の垂直壁２５とを有
する多量にドーピングされたカップ状領域により陽極１
２が囲まれているような装置の一部の断面図を示す。こ
のカップ状領域は接点２６により陰極１３と短絡されて
おり、この目的の為に、垂直壁２５に隣接して多量にド
ーピングされたｎ型領域２７が設けられている。領域２
７は同時にチャネルストッパとして作用し、ｐ型領域１
２及び２５間のチャネリング及び突抜け現象の双方又は
いずれか一方を阻止する。垂直壁２５はｎ型埋込領域１
４に隣接し、これにより基板９から絶縁されている。バ
イポーラトランジスタＴ4 のコレクタ接続部２３ｂは図
５の実施例では浅い領域を以って形成されている。その
他では装置を図４の装置と同様に構成しうる。
２が、完全にｎ型より成る多量にドーピングされたカッ
プ状領域により囲まれている。カップ状領域の垂直壁を
製造する場合、表面からｎ型の埋込領域まで延在する深
いｎ型の拡散（又は注入）が必要となる。例えば処理中
深いｎ型の拡散が得られない場合には、垂直壁に対しｎ
型領域を用いる代りにｐ型の領域を用いることもでき
る。図５は、ｎ型の底部１４とｐ型の垂直壁２５とを有
する多量にドーピングされたカップ状領域により陽極１
２が囲まれているような装置の一部の断面図を示す。こ
のカップ状領域は接点２６により陰極１３と短絡されて
おり、この目的の為に、垂直壁２５に隣接して多量にド
ーピングされたｎ型領域２７が設けられている。領域２
７は同時にチャネルストッパとして作用し、ｐ型領域１
２及び２５間のチャネリング及び突抜け現象の双方又は
いずれか一方を阻止する。垂直壁２５はｎ型埋込領域１
４に隣接し、これにより基板９から絶縁されている。バ
イポーラトランジスタＴ4 のコレクタ接続部２３ｂは図
５の実施例では浅い領域を以って形成されている。その
他では装置を図４の装置と同様に構成しうる。
【００２５】本発明は上述した実施例に限定されず、幾
多の変更を加えうること明らかである。例えば、ダイオ
ードＤを、ｐ型領域と短絡されたｎ型エミッタ領域をｐ
型領域１２内に設けたトランジスタ構造の形態で設ける
こともできる。又、ダイオードが独立な回路素子を構成
するのではなく、領域１２がベースを形成し、領域１３
／１４がコレクタを形成し、ベース内に設けたｎ型領域
がエミッタを形成しているトランジスタのようなより大
きな回路素子の一部のみを構成するようにすることもで
きる。図２の実施例で方形の島１０の一側に沿ってのみ
延在しているＪＦＥＴのゲート電極を例えばこの方形の
島１０の３つの側部に沿って更に延在させることもでき
る。この場合、ゲート領域をＵ字状にし、その端部が島
絶縁領域１７に接続しうる。更に、前述した実施例の導
電型を逆にすることができる。
多の変更を加えうること明らかである。例えば、ダイオ
ードＤを、ｐ型領域と短絡されたｎ型エミッタ領域をｐ
型領域１２内に設けたトランジスタ構造の形態で設ける
こともできる。又、ダイオードが独立な回路素子を構成
するのではなく、領域１２がベースを形成し、領域１３
／１４がコレクタを形成し、ベース内に設けたｎ型領域
がエミッタを形成しているトランジスタのようなより大
きな回路素子の一部のみを構成するようにすることもで
きる。図２の実施例で方形の島１０の一側に沿ってのみ
延在しているＪＦＥＴのゲート電極を例えばこの方形の
島１０の３つの側部に沿って更に延在させることもでき
る。この場合、ゲート領域をＵ字状にし、その端部が島
絶縁領域１７に接続しうる。更に、前述した実施例の導
電型を逆にすることができる。
【図１】本発明による集積半導体回路を有する半ブリッ
ジ回路を示す回路図である。
ジ回路を示す回路図である。
【図２】本発明による集積半導体回路の第１実施例の一
部を示す平面図である。
部を示す平面図である。
【図３】図２の III−III 線に沿う断面図である。
【図４】本発明による集積半導体回路の第２実施例を、
図３と同様にして示す断面図である。
図３と同様にして示す断面図である。
【図５】本発明による集積半導体回路の第３実施例を示
す断面図である。
す断面図である。
１ 集積回路 ２ 低電圧ブロック ３ 高電圧ブロック ５ 半導体本体 ６ 表面 ７ 層状領域 ８ ｐｎ接合 ９ 基板 10, 11 島 12 ｐ型表面領域 13 ｎ型領域 14 カップ状領域 15 ソース 16 チャネル 17 島絶縁領域 18 ゲート領域（表面領域） 19 降服電圧上昇リング 20 接続ライン 21 エミッタ 22 ベース 23 コレクタ 25 垂直壁 26 接点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/095 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｅ (72)発明者 アドリアヌス ウィレム ルディクフイゼ オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １
Claims (10)
- 【請求項１】 表面に隣接する第１導電型の層状領域を
有する半導体本体を具える集積半導体回路であって、前
記層状領域は前記表面側とは反対側で第１導電型とは反
対の第２導電型の領域であって以後基板と称する領域に
より制限されており、前記層状領域内には記録された１
個又は複数個の島が形成され、島内には少なくともダイ
オードを含む１個又は複数個の回路素子が形成され、前
記ダイオードは前記層状領域内に設けられた第２導電型
の表面領域の形態の第１主電極領域と、第１導電型の第
２主電極領域とを有し、この第２主電極領域は前記第１
主電極領域に隣接する前記層状領域の一部分を有し、前
記第２主電極領域は接合型電界効果トランジスタのソー
ス領域に接続され、この接合型電界効果トランジスタの
チヤネルは前記ダイオードに隣接して位置している前記
層状領域の一部分により形成されている集積半導体回路
において、 前記接合型電界効果トランジスタが、島絶縁領域により
横方向で囲まれた島より成るドレイン領域を有し、この
島は同時に少なくとも１つの他の回路素子の領域を形成
しており、前記接合型電界効果トランジスタは更に島の
縁部に延在する第２導電型のゲート領域を有し、このゲ
ート領域は接合型電界効果トランジスタのソース領域に
属する第１導電型の実質的な挿入領域により島絶縁領域
の隣接部分から分離されていることを特徴とする集積半
導体回路。 - 【請求項２】 請求項１に記載の集積半導体回路におい
て、ゲート領域が島絶縁領域に局部的に隣接し、これと
関連して島を互いに絶縁しうる２つの部分に分割してい
ることを特徴とする集積半導体回路。 - 【請求項３】 請求項２に記載の集積半導体回路におい
て、接合型電界効果トランジスタのゲート領域が第２導
電型の表面領域を有し、この表面領域は表面から第１導
電型の層状領域内にこの層状領域の厚さの一部に亘って
延在するとともに、層状領域の厚さ全体に亘って延在す
る第２導電型の領域より成る島絶縁領域の隣接部分を経
て第２導電型の基板に接続されていることを特徴とする
集積半導体回路。 - 【請求項４】 請求項３に記載の集積半導体回路におい
て、第１導電型の層状領域は基板上に設けたエピタキシ
アル層により形成され、島絶縁領域の一部を形成し層状
領域の厚さ全体に亘って延在する第２導電型の領域は、
表面から且つ基板とエピタキシアル層との間の界面に設
けられた埋込領域から形成された領域を以って構成され
ていることを特徴とする集積半導体回路。 - 【請求項５】 請求項１〜４のいずれか一項に記載の集
積半導体回路において、表面で見てダイオードの第１主
電極を形成する第２導電型の表面領域の下側で基板と層
状表面領域との間の界面に、ドーピング濃度が層状表面
領域よりも高い第１導電型の領域が設けられ、この領域
が層状表面領域の厚さの多くともほんの一部に亘ってこ
の層状表面領域内に延在していることを特徴とする集積
半導体回路。 - 【請求項６】 請求項５に記載の集積半導体回路におい
て、ダイオードの第１主電極領域を形成する第２導電型
の表面領域が表面で見て、層状表面領域内で層状表面領
域よりも高いドーピング濃度を有する第１導電型の環状
領域により囲まれていることを特徴とする集積半導体回
路。 - 【請求項７】 請求項５に記載の集積半導体回路におい
て、ダイオードの第１主電極領域を形成する第２導電型
の表面領域が表面で見て、層状表面領域内で第２導電型
の領域により囲まれており、この第２導電型の領域は第
１導電型の層状領域に導電的に接続されており、この第
２導電型の領域は基板と層状表面領域との間の界面に設
けられた第１導電型の領域により基板から分離されてい
ることを特徴とする集積半導体回路。 - 【請求項８】 請求項３に記載の集積半導体回路におい
て、島絶縁領域には、島に隣接する縁部で降服電圧上昇
リングが設けられており、この降服電圧上昇リングは接
合型電界効果トランジスタのドレイン側に位置する島の
一部の周囲に沿い且つドレイン領域の方向に面するゲー
ト領域の縁部に沿って延在していることを特徴とする集
積半導体回路。 - 【請求項９】 請求項１〜８のいずれか一項に記載の集
積半導体回路において、島はほぼ方形となっており、表
面で見て接合型電界効果トランジスタのゲート領域が島
中で前記の方形の側部の１つに平行に延在していること
を特徴とする集積半導体回路。 - 【請求項１０】 請求項１〜９のいずれか一項に記載の
集積半導体回路において、ダイオードと前記の他の回路
素子との双方が前記の島内に設けられていることを特徴
とする集積半導体回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92202209 | 1992-07-20 | ||
| NL92202209:0 | 1992-07-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188372A true JPH06188372A (ja) | 1994-07-08 |
Family
ID=8210792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5179270A Pending JPH06188372A (ja) | 1992-07-20 | 1993-07-20 | 集積半導体回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412234A (ja) |
| JP (1) | JPH06188372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007046418A1 (de) | 2007-03-13 | 2008-09-18 | Mitsubishi Electric Corp. | Halbleitervorrichtung, die einem zu ladenden Element einen Ladestrom zuführt |
| JP2012227535A (ja) * | 2012-06-19 | 2012-11-15 | Mitsubishi Electric Corp | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191596A (ja) * | 1997-04-02 | 1999-07-13 | Sony Corp | 半導体メモリセル及びその製造方法 |
| US8502590B2 (en) * | 2009-12-14 | 2013-08-06 | The Boeing Company | System and method of controlling devices operating within different voltage ranges |
| US9263438B2 (en) * | 2012-03-22 | 2016-02-16 | Fairchild Semiconductor Corporation | Apparatus related to a diode device including a JFET portion |
| US10002961B2 (en) | 2013-06-14 | 2018-06-19 | Fuji Electric Co., Ltd. | Semiconductor device suppressing current leakage in a bootstrap diode |
| US9190536B1 (en) * | 2014-06-05 | 2015-11-17 | Macronix International Co., Ltd. | Junction field effect transistor |
| KR20170059706A (ko) | 2015-11-23 | 2017-05-31 | 페어차일드코리아반도체 주식회사 | 전력 반도체 장치 |
| US9929283B1 (en) * | 2017-03-06 | 2018-03-27 | Vanguard International Semiconductor Corporation | Junction field effect transistor (JFET) with first and second top layer of opposite conductivity type for high driving current and low pinch-off voltage |
| EP4429110A1 (en) * | 2023-03-06 | 2024-09-11 | Infineon Technologies Austria AG | High voltage semiconductor device with data transmission from a high voltage domain to a low voltage domain |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4494134A (en) * | 1982-07-01 | 1985-01-15 | General Electric Company | High voltage semiconductor devices comprising integral JFET |
| US4925808A (en) * | 1989-03-24 | 1990-05-15 | Sprague Electric Company | Method for making IC die with dielectric isolation |
-
1993
- 1993-07-20 JP JP5179270A patent/JPH06188372A/ja active Pending
-
1994
- 1994-08-26 US US08/297,272 patent/US5412234A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007046418A1 (de) | 2007-03-13 | 2008-09-18 | Mitsubishi Electric Corp. | Halbleitervorrichtung, die einem zu ladenden Element einen Ladestrom zuführt |
| US8395231B2 (en) | 2007-03-13 | 2013-03-12 | Mitsubishi Electric Corporation | Semiconductor device supplying charging current to element to be charged |
| US8674471B2 (en) | 2007-03-13 | 2014-03-18 | Mitsubishi Electric Corporation | Semiconductor device supplying charging current to element to be charged |
| DE102007046418B4 (de) * | 2007-03-13 | 2016-12-01 | Mitsubishi Electric Corp. | Halbleitervorrichtung, die einem zu ladenden Element einen Ladestrom zuführt |
| JP2012227535A (ja) * | 2012-06-19 | 2012-11-15 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5412234A (en) | 1995-05-02 |
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