KR100497708B1 - 반도체메모리셀 및 그 제조방법 - Google Patents

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Abstract

메모리셀의 축적정보독출(讀出)윈도(window)(전류차)가 커, 정보의 기입/독출을 확실히 행할 수 있고, 나아가, 치수를 미소화(微小化)할 수 있는 반도체메모리셀을 제공한다. 반도체메모리셀은, (1) 영역 SC3의 표면영역 및 영역 SC2으로 이루어지는 소스/드레인영역과, 영역 SC1의 표면영역으로 이루어지는 채널형성영역 CH1과를 가지는 제1 도전형(導電形)의 독출용 트랜지스터 TR1와, (2) 영역 SC1 및 영역 SC4으로 이루어지는 소스/드레인영역과, 영역 SC3의 표면영역으로 이루어지는 채널형성영역 CH2과를 가지는 제2 도전형의 기입용 트랜지스터 TR2와, (3) 영역 SC4 및 그것과 대향하는 영역 SC1의 부분으로 이루어지는 게이트영역과, 영역 SC4과 영역 SC1과로 협지된 영역 SC3으로 이루어지는 채널영역 CH3와, 영역 SC3으로 구성된 소스/드레인영역과를 가지는 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 구성되어 있다.

Description

반도체메모리셀 및 그 제조방법
본 발명은, 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 최소한 3개의 트랜지스터로 이루어지는 반도체메모리셀, 또는, 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 최소한 1개의 다이오드로 이루어지는 반도체메모리셀, 또한, 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 제2의 기입용 트랜지스터의 최소한 4개의 트랜지스터로 이루어지는 반도체메모리셀, 그리고 또, 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 제2의 기입용 트랜지스터와 최소한 1개의 다이오드로 이루어지는 반도체메모리셀, 및 이들의 제조방법에 관한 것이다.
종래, 고집적의 반도체메모리셀로서, 도 56에 나타낸 바와 같이, 1개의 트랜지스터와 1개의 커패시터로 구성된 1트랜지스터 메모리셀로도 불리는 다이내믹 메모리셀이 사용되고 있다. 이와 같은 메모리셀에 있어서는, 커패시터에 축적된 전하(電荷)는, 비트선에 전압변화가 생기도록 하는 전하로 할 필요가 있다. 그런데, 반도체메모리셀의 평면치수의 축소화에 따라, 평행평판형으로 형성된 커패시터의 크기가 작아지고, 그 결과, 메모리셀의 커패시터에 전하로서 비축된 정보를 독출했을 때, 이러한 정보가 파묻혀 버린다고 하는 문제, 또는, 비트선의 부유용량(浮遊容量)이 반도체메모리셀의 세대(世代)마다 커지므로, 비트선에 작은 전압변화밖에 생기지 않는다고 하는 문제가 현저해지고 있다. 이 문제를 해결하는 한 수단으로서, 트렌치커패시터셀(trench capacitor cell) 구조(도 57 참조), 또는 스택트커패시터셀(stacked capacitor cell) 구조를 가지는 다이내믹 메모리셀이 제안되어 있다. 그러나, 트렌치(홈)의 깊이나 스택(적층)의 높이에는 가공기술상의 한계가 있으므로, 커패시터의 용량에도 한계가 있다. 그러므로, 이들의 구조를 가지는 다이내믹 메모리셀은, 로·서브미크론·룰(low sub-micron rules) 이하의 치수영역에서는, 커패시터용인 고가의 신규재료를 도입하지 않는 한, 한계에 이른다고 일컬어지고 있다.
또, 반도체메모리셀을 구성하는 트랜지스터에 관해서도, 로· 서브미크론·룰 이하의 평면치수에서는, 내압열화(耐壓劣化)나 펀치스루(punCHthrough) 등의 문제가 생기므로, 규정전압하에서라도 전류 리크(leakage)가 발생할 우려가 크다. 그러므로, 메모리셀이 미소화했을 때, 종래의 트랜지스터 구조에서는, 메모리셀을 정상으로 동작시키는 것이 곤란하게 된다.
이와 같은 커패시터의 한계를 해결하기 위해, 본 출원인은, 미합중국 특허 제5,428,238호에 대응하는 일본국 특원평(特願平) 5(1993)-246264호(일본국 특개평(特開平) 7(1995)-99251호 공보)에서, 2개의 트랜지스터, 또는 2개의 트랜지스터를 1개로 융합한 트랜지스터로 이루어지는 반도체메모리셀을 제안했다. 이 일본국 특개평 7-99251호 공보의 도 15의 (A) 및 (B)에 개시된 반도체메모리셀은, 반도체기판 표면영역 또는 절연성 기판상에 형성된 제1 도전형의 제1의 반도체영역 SC1과, 제1의 반도체영역 SC1의 표면영역에 형성되고 또한 정류접합(整流接合)을 형성하여 접하는 제1의 도전성 영역 SC2과, 제1의 반도체영역 SC1의 표면영역에 형성되고 또한 제1의 도전성 영역 SC2과는 이간(離間)하여 형성된 제2 도전형의 제2의 반도체영역 SC3과, 제2의 반도체영역 SC3의 표면영역에 형성되고 또한 정류접합을 형성하여 접하는 제2의 도전성 영역 SC4과, 제1의 반도체영역 SC1과 제2의 도전성 영역 SC4 및 제1의 도전성 영역 SC2과 제2의 반도체영역 SC3이 다리를 놓듯이 배리어층을 통해 형성된 도전게이트 G로 이루어지고, 도전게이트 G는, 메모리셀 선택용의 제1의 배선에 접속되고, 제1의 도전성 영역 SC2는, 기입정보설정선에 접속되고, 제2의 도전성 영역 SC4은, 메모리셀 선택용의 제2의 배선에 접속되어 있다.
그리고, 제1의 반도체영역 SC1(채널형성영역 CH2에 상당함)과, 제1의 도전성 영역 SC2(소스/드레인영역에 상당함)과, 제2의 반도체영역 SC3(소스/드레인영역에 상당함)과, 도전게이트 G에 의해, 스위치용 트랜지스터 TR2가 구성된다. 또, 제2의 반도체영역 SC3(채널형성영역 CH1에 상당함)과, 제1의 반도체영역 SC1(소스/드레인영역에 상당함)과, 제2의 도전성 영역 SC4(소스/드레인영역에 상당함)과, 도전게이트 G에 의해, 정보비축용 트랜지스터 TR1가 구성된다.
이 반도체메모리셀에 있어서는, 정보의 기입시, 스위치용 트랜지스터 TR2가 도통(導通)하고, 그 결과, 정보는, 정보 비축용 트랜지스터 TR1의 채널형성영역 CH1에 전위 또는 전하의 형태로 축적된다. 정보의 독출시, 정보 축적용 트랜지스터 TR1에 있어서는, 채널형성영역 CH1에 축적된 전위 또는 전하(정보)에 의존하여, 도전게이트 G로부터 본 정보 축적용 트랜지스터 TR1의 스레시홀드치가 변화한다. 따라서, 정보의 독출시, 적절히 선정된 전위를 도전게이트 G에 인가함으로써, 정보 축적용 트랜지스터 TR1의 정보 축적상태를 채널전류의 대소(0도 포함하여) 로 판정할 수 있다. 이 정보 축적용 트랜지스터 TR1의 동작상태를 검출함으로써, 정보의 독출을 행한다.
즉, 정보의 독출시, 축적된 정보에 의존하여 정보 축적용 트랜지스터 TR1는 온 상태 또는 오프 상태로 된다. 제2의 도전성 영역 SC4은, 제2의 배선에 접속되어 있으므로, 축적된 정보(“0”또는 “1”)에 의존하여, 정보 축적용 트랜지스터 TR1로 흐르는 전류가 크고, 또는 작다. 이렇게 하여, 축적된 정보를 정보 축적용 트랜지스터 TR1에 의해 독출할 수 있다.
그러나, 정보의 독출시, 제1의 반도체영역 SC2과 제2의 반도체영역 SC3과로 협지된 제1의 반도체영역 SC1을 흐르는 전류를 제어하는 기구를 가지고 있지 않다. 따라서, 도전게이트 G에 의해 정보 축적용 트랜지스터 TR1에 축적된 정보를 검출할 때, 제1의 반도체영역 SC1 내지 제2의 도전성 영역 SC4을 흐르는 전류의 마진이 작아, 제2의 배선(비트선)에 접속할 수 있는 반도체메모리셀의 수가 제한된다고 하는 문제가 있다.
따라서, 본 발명의 목적은, 트랜지스터의 동작이 안정되어 있고, 메모리셀의 축적정보 독출윈도우(window)(전류차)가 커, 정보의 기입/독출을 확실히 행할 수 있고, 나아가 치수를 미소화할 수 있는 반도체메모리셀,
또는 로직용의 반도체메모리셀, 또한, 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터의 최소한 3개의 트랜지스터로 이루어지는 반도체메모리셀, 또는, 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 최소한 1개의 다이오드로 이루어지는 반도체메모리셀,
또한, 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 제2의 기입용 트랜지스터의 최소한 4개의 트랜지스터로 이루어지는 반도체메모리셀, 그리고 또, 독출용 트랜지스터와 기입용 트랜지스터와 전류제어용 접합형 트랜지스터와 제2의 기입용 트랜지스터와 최소한 1개의 다이오드로 이루어지는 반도체메모리셀, 이들의 각종의 트랜지스터나 다이오드를 융합하여 이루어지는 반도체메모리셀, 및 이들의 제조방법을 제공하는 것에 있다.
상기의 목적을 달성하기 위한 본 발명의 제1의 양태에 관한 반도체메모리셀은, 도 1, 도 5 또는 도 16에 원리도를 나타낸 바와 같이, 제1 도전형의 독출용 제1 트랜지스터TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 이루어지고,
(A-1) 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역은, 소정의 전위에 접속되고,
(A-2) 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역과 공통이고,
(A-3) 제1 트랜지스터 TR1의 게이트영역 G1은, 메모리셀 선택용의 제1의 배선에 접속되고,
(B-1) 제2 트랜지스터 TR2의 한쪽의 소스/드레인영역은, 메모리셀 선택용의 제2의 배선에 접속되고,
(B-2) 제2 트랜지스터 TR2의 다른 쪽의 소스/드레인영역은, 제1 트랜지스터 TR1의 채널형성영역 및 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 공통이고,
(B-3) 기입용 트랜지스터 TR2의 게이트영역 G2은, 메모리셀 선택용의 제1의 메모리셀 선택선에 접속되고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은, 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역의 연재부(延在部)인 전류제어용 접합형 트랜지스터 TR3의 채널영역을 통해, 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 대향하고 있고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은, 이 채널영역을 통해 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역의 연재부에 위치하는 것을 특징으로 한다.
본 발명의 제1의 양태에 관한 반도체메모리셀에 있어서는, 도 1의 (A)에 나타낸 바와 같이, 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은 제2의 소정의 전위에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은 정보독출선에 접속되어 있는 형태로 할 수 있다. 그리고 또, 도 1의 (B)에 나타낸 바와 같이, 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은 제2의 소정의 위치에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역과 제2 트랜지스터 TR2의 한쪽의 소스/드레인영역과의 접합부는 다이오드를 구성하는 형태로 할 수 있다. 그리고 또, 도 5에 나타낸 바와 같이, 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은 제2의 소정의 전위에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은 다이오드를 통해 제2의 소정의 전위에 접속되어 있는 형태로 할 수도 있다.
본 발명의 제1의 양태에 관한 반도체메모리셀에 있어서는, 또, 도 7에 나타낸 바와 같이, 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역과는 접속되어 있고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역에는 다이오드 D가 형성되어 있고, 이 다이오드 D의 일단은 제2의 메모리셀 선택선에 접속되어 있는 형태로 할 수도 있다.
그리고 또, 도 16에 나타낸 바와 같이, 제2 트랜지스터 TR2의 한쪽의 소스/드레인영역과 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은 공통인 형태로 할 수도 있다. 이 경우, 도 16의 (A)에 나타낸 바와 같이, 기입용 트랜지스터 TR2의 한쪽의 소스/드레인영역 및 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은 제2의 배선에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은 정보독출선에 접속되어 있는 형태로 할 수 있다. 또, 도 16의 (B)에 나타낸 바와 같이, 기입용 트랜지스터 TR2의 한쪽의 소스/드레인영역 및 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은 제2의 배선에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역에는 다이오드가 형성되어 있고, 다이오드의 일단은 제2의 메모리셀 선택선에 접속되어 있는 형태로 할 수 도 있다.
상기의 목적을 달성하기 위한 본 발명의 제2의 양태에 관한 반도체메모리셀은, 도 10 및 도21에 원리도를 나타낸 바와 같이, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
(A-1) 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역과 공통이고,
(A-2) 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역은, 다이오드 D를 통해 메모리셀 선택용의 제2의 배선에 접속되고,
(A-3) 제1 트랜지스터 TR1의 게이트영역 G1은, 메모리셀 선택용의 제1의 배선에 접속되고,
(B-1) 제2 트랜지스터 TR2의 한쪽의 소스/드레인영역은, 메모리셀 선택용의 제2의 배선에 접속되고,
(B-2) 제2 트랜지스터 TR2의 다른 쪽의 소스/드레인영역은, 제1 트랜지스터 TR1의 채널형성영역 CH1 및 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 공통이고,
(B-3) 제2 트랜지스터 TR2의 게이트영역 G2은, 메모리셀 선택용의 제1의 배선에 접속되고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역의 연재부인 전류제어용 접합형 트랜지스터TR3의 채널영역 CH3을 통해, 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 대향하고 있고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은, 이 채널영역을 통해 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역의 연재부에 위치하고, 또한, 소정의 전위에 접속되어 있는 것을 특징으로 한다.
본 발명의 제2의 양태에 관한 반도체메모리셀에 있어서는, 도 10 또는 도 21에 나타낸 바와 같이, 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은, 제2의 소정의 전위에 접속되어 있는 형태로 할 수도 있다.
또, 도 13 또는 도 24에 나타낸 바와 같이, 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은, 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역에 접속되어 있는 형태로 할 수도 있다. 또한, 도 29의 (A) 및 (B)에 나타낸 바와 같이, 반도체메모리셀은, 또한, 제2 도전형의 기입용 제3 트랜지스터 TR4을 구비하고, 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은, 기입용 제3 트랜지스터 TR4를 통해 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역에 접속되어 있는 형태로 할 수도 있다.
상기의 목적을 달성하기 위한 본 발명의 제3의 양태에 관한 반도체메모리셀은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 이루어지고,
(a) 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1의 영역 SC1의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 배설되고, 또한, 제2의 영역 SC2과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역 SC4, 및
(e) 제4의 영역 SC4과는 이간되어 제3의 영역 SC3의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역 SC5,
을 가지는 반도체메모리셀로서,
(A-1) 제1 트랜지스터 TR1의 소스/드레인영역은, 제2의 영역 SC2 및 제3의 영역 SC3으로 구성되고,
(A-2) 제1 트랜지스터 TR1의 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되고,
(A-3) 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 이 표면영역의 위쪽에는, 배리어층을 통해 제1 트랜지스터 TR1용의 게이트영역 G1이 배설되어 있고,
(B-1) 제2 트랜지스터 TR2의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 제2 트랜지스터 TR2의 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역으로 구성되고,
(B-3) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 이 표면영역의 위쪽에는, 배리어층을 통해 제2 트랜지스터 TR2용의 게이트영역 G2이 배설되어 있고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된 제3의 영역 SC3의 일부로 구성되고,
(C-3) 전류제어용 접합형 트랜지스터 TR3의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 양단으로부터 뻗는 제3의 영역 SC3으로 구성되고,
(D) 제1 트랜지스터 TR1의 게이트영역 G1 및 제2 트랜지스터 TR2의 게이트영역 G2은, 메모리셀 선택용의 제1의 배선에 접속되고,
(E) 제2의 영역 SC2은, 소정의 전위에 접속되고,
(F) 제4의 영역 SC4은, 메모리셀 선택용의 제2의 배선에 접속되고,
(G) 제5의 영역 SC5은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 한다.
본 발명의 제3의 양태에 관한 반도체메로리셀에 있어서는, 제5의 영역 SC5을, 제2의 소정의 전위에 접속하는 대신에, 제1의 영역 SC1에 접속할 수도 있다.
이 변형을 포함하는 본 발명의 제3의 양태에 관한 반도체메모리셀에 있어서는, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역은, 다이오드 D를 통해 제2의 메모리셀 선택선에 접속되어 있는 형태로 할 수도 있다.
또한, 본 발명의 제3의 양태에 관한 반도체메모리셀에 있어서는, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역에는 다이오드 D가 형성되고, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역은, 이 다이오드 D를 통해 제2의 소정의 전위에 접속되어 있는 형태로 할 수도 있다.
상기의 목적을 달성하기 위해, 본 발명의 제4의 형태에 관한 반도체메모리셀은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 이루어지고
(a) 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1 영역 SC1의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 배설되고, 또한, 제2의 영역 SC2과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역 SC4, 및
(e) 제2의 영역 SC2의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역 SC5
을 가지는 반도체메모리셀로서,
(A-1) 제1 트랜지스터 TR1의 소스/드레인영역은, 제2의 영역 SC2 및 제3의 영역 SC3으로 구성되고,
(A-2) 제1 트랜지스터 TR1의 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되고,
(A-3) 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 이 표면영역의 위쪽에는, 배리어층을 통해 제1 트랜지스터 TR1용의 게이트영역 G1이 배설되어 있고,
(B-1) 제2 트랜지스터 TR2의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 제2 트랜지스터 TR2의 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역으로 구성되고,
(B-3) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 이 표면영역의 위쪽에는, 배리어층을 통해 제2 트랜지스터 TR2용의 게이트영역 G2이 배설되어 있고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된 제2의 영역 SC2의 일부로 구성되고,
(C-3) 전류제어용 접합형 트랜지스터 TR3의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 양단으로부터 뻗어나는 제2의 영역 SC2으로 구성되고,
(D) 제1 트랜지스터 TR3의 게이트영역 G1 및 제2 트랜지스터 TR2의 게이트영역 G2은, 제1의 메모리셀 선택선에 접속되고,
(E) 제2의 영역 SC2은, 소정의 전위에 접속되고,
(F) 제4의 영역 SC4은, 제2의 메모리셀 선택선에 접속되고,
(G) 제5의 영역 SC5은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 한다.
본 발명의 제4의 양태에 관한 반도체메모리셀에 있어서는, 제5의 영역 SC5을, 제2의 소정의 전위에 접속하는 대신에, 제1의 영역 SC1에 접속할 수도 있다.
이 변형을 포함하는 본 발명의 제4의 양태에 관한 반도체메모리셀에 있어서는, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역은, 다이오드 D를 통해 제2의 메모리셀 선택선에 접속되어 있는 형태로 할 수도 있다.
상기의 목적을 달성하기 위해, 본 발명의 제5의 양태에 관한 반도체메모리셀은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 이루어지고
(a) 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1 영역 SC1의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 배설되고, 또한 제2의 영역 SC2과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 배설된, 제2 도전형을 가지는 반도체성의 제4의 영역 SC4, 및,
(e) 제2의 영역 SC2과 제3의 영역 SC3, 및, 제1의 영역 SC1과 제4의 영역 SC4을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터 TR1와 제2 트랜지스터 TR2와로 공유된 게이트영역 G
를 가지는 반도체메모리셀로서,
(A-1) 제1 트랜지스터 TR1의 소스/드레인영역은, 제1의 영역 SC1 과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및 제2의 영역 SC2으로 구성되고,
(A-2) 제1 트랜지스터 TR1의 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있고,
(B-1) 제2 트랜지스터 TR2의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 제2 트랜지스터 TR2의 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성되어 있고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 게이트영역은, 제4의 영역 SC4, 및, 이 제4의 영역 SC4과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제2 트랜지스터 TR2의 한쪽의 소스/드레인영역의 아래쪽에 위치하는 제3의 영역 SC3의 부분으로 구성되고,
(C-3) 전류제어용 접합형 트랜지스터 TR3의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 뻗고, 그리고, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하고 또한 제2 트랜지스터 TR2의 채널형성영역 CH2에 상당하는 제3의 영역 SC3의 표면영역으로 구성되고,
(C-4) 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역의 타단으로부터 뻗는 제3의 영역 SC3으로 구성되고,
(D) 게이트영역 G은, 메모리셀 선택용의 제1의 배선에 접속되고,
(E) 제2의 영역 SC2은, 소정의 전위에 접속되고,
(F) 제4의 영역 SC4은, 메모리셀 선택용의 제2의 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제5의 양태에 관한 반도체메모리셀에 있어서는, 제3의 영역 SC3의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 도전성의 제5의 영역 SC5을 가지고, 이 제5의 영역 SC5과 제3의 영역 SC3과에 의해 다이오드 D가 구성되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 배선에 접속되어 있는 형태로 할 수도 있다.
상기의 목적을 달성하기 위해, 본 발명의 제6의 양태에 관한 반도체메모리셀은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 이루어지고
(a) 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1의 영역 SC1의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 배설되고, 또한, 제2의 영역 SC2과는 이간되어 형성된, 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역 SC4,
(e) 제2의 영역 SC2의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역 SC5, 및
(f) 제2의 영역 SC2과 제3의 영역 SC3, 및 제1의 영역 SC1과 제4의 영역 SC4을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터 TR1와 제2 트랜지스터 TR2와로 공유된 게이트영역 G
를 가지는 반도체메모리셀로서,
(A-1) 제1 트랜지스터 TR1의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2으로 구성되고,
(A-2) 제1 트랜지스터 TR1의 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되고,
(B-1) 제2 트랜지스터 TR2의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 제2 트랜지스터 TR2의 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성되어 있고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된, 제2의 영역 SC2의 일부로 구성되고,
(C-3) 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 뻗고, 그리고, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되고,
(C-4) 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 타단으로부터 뻗는 제2의 영역 SC2으로 구성되고,
(D) 게이트영역 G은, 메모리셀 선택용의 제1의 배선에 접속되고,
(E) 제2의 영역 SC2은, 소정의 전위에 접속되고,
(F) 제4의 영역 SC4은, 메모리셀 선택용의 제2의 배선에 접속되고,
(G) 제5의 영역 SC5은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 한다.
본 발명의 제6의 양태에 관한 반도체메모리셀에 있어서는, 제3의 영역 SC3의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 제6의 영역 SC6과 제3의 영역 SC3과에 의해 다이오드 D가 구성되고, 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 메모리셀 선택선에 접속되어 있는 형태로 할 수도 있다.
또, 본 발명의 제6의 양태에 관한 반도체메모리셀의 변형에 있어서는, 제5의 영역 SC5을, 제2의 소정의 전위에 접속하는 대신에, 제1의 영역 SC1에 접속하는 형태로 할 수도 있다. 이 경우, 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 제6의 영역 SC6과 제3의 영역 SC3과에 의해 다이오드 D가 구성되고, 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 다이오드 D를 통해 제2의 메모리셀 선택선에 접속되어있는 형태로 할 수도 있다.
상기의 목적을 달성하기 위해, 본 발명의 제7의 양태에 관한 반도체메모리셀은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3와, 제2 도전형의 기입용 제3 트랜지스터 TR4로 이루어지고,
(a) 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1의 영역 SC1의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 배설되고, 또한 제2의 영역 SC2과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역 SC4,
(e) 제2의 영역 SC2의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역 SC5, 및
(f) 제1의 영역 SC1과 제4의 영역 SC4, 및, 제2의 영역 SC2과 제3의 영역 SC3, 및 제3의 영역 SC3과 제5의 영역 SC5을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터 TR1와 제2 트랜지스터 TR2와 제3 트랜지스터 TR4로 공유된 게이트영역 G
를 가지는 반도체메모리셀로서,
(A-1) 제1 트랜지스터 TR1의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2으로 구성되고,
(A-2) 제1 트랜지스터 TR1의 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있고,
(B-1) 제2 트랜지스터 TR2의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 제2 트랜지스터 TR2의 채널형성영역 CH3은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는제3의 영역 SC3의 표면영역으로 구성되고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된, 제2의 영역 SC2의 일부로 구성되고,
(C-3) 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 뻗고, 그리고 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제2의 영역으로 구성되고,
(C-4) 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역의 타단으로부터 뻗는 제의 영역 SC2으로 구성되고,
(D-1) 제3 트랜지스터 TR4의 한쪽의 소스/드레인영역은, 제1 트랜지스터 TR1의 채널형성영역 CH1에 상당하는 제1의 영역 SC1의 이 표면영역으로 구성되고,
(D-2) 제3 트랜지스터 TR4의 다른 쪽의 소스/드레인영역은, 제5의 영역 SC5으로 구성되고,
(D-3) 제3 트랜지스터 TR4의 채널형성영역 CH4은, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되고,
(E) 게이트영역 G은, 메모리셀 선택용의 제1의 메모리셀 선택선에 접속되고,
(F) 제2의 영역 SC2은, 소정의 전위에 접속되고,
(G) 제4의 영역 SC4은, 메모리셀 선택용의 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 한다.
상기의 목적을 달성하기 위해, 본 발명의 제8의 형태에 관한 반도체메모리셀은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(b) 제3의 영역 SC3의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역 SC4,
(c) 제3의 영역 SC3의 표면영역에 배설되고, 또한, 제4의 영역 SC4과는 이간되어 배설된, 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(d) 제1의 영역 SC1의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의제2의 영역 SC2,
(e) 제2의 영역 SC2의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역 SC5, 및,
(f) 제2의 영역 SC2과 제3의 영역 SC3, 및, 제1의 영역 SC1과 제4의 영역 SC4을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터 TR1와 제2 트랜지스터 TR2와로 공유된 게이트영역 G
를 가지는 반도체메모리셀로서,
(A-1) 제1 트랜지스터 TR1의 소스/드레인영역은, 제2의 영역 SC2 및 제3의 영역 SC3으로 구성되고,
(A-2) 제1 트랜지스터 TR1의 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있고,
(B-1) 제2 트랜지스터 TR2의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 제2 트랜지스터 TR2의 채널형성영역 CH3은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역으로 구성되고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된, 제2의 영역 SC2의 일부로 구성되고,
(C-3) 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 양단으로부터 뻗는 제2의 영역 SC2으로 구성되고,
(D) 게이트영역 G은, 제1의 메모리셀 선택선에 접속되고,
(E) 제2의 영역 SC2은, 소정의 전위에 접속되고,
(F) 제4의 영역 SC4은, 제2의 메모리셀 선택선에 접속되고,
(G) 제5의 영역 SC5은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 한다.
본 발명의 제8의 양태에 관한 반도체메모리셀에 있어서는, 상기 제5의 영역SC5을, 제2의 소정의 전위에 접속하는 대신에, 제1의 영역 SC1에 접속하는 양태로 할 수도 있다. 또 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역은, 다이오드를 통해 제2의 배선에 접속되어 있는 양태로 할 수도 있다. 또, 제3의 영역 SC3의 표면영역에 형성되고, 또한 정류정합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 이 제6의 영역 SC6과 제3의 영역 SC3과에 의해 다이오드가 구성되고, 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드를 통해 제2의 배선에 접속되어 있는 양태로 할 수도 있다
상기의 목적을 달성하기 위해, 본 발명의 제9의 양태에 관한 반도체메모리셀은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3와, 제2 도전형의 제2의 기입용 제3 트랜지스터 TR4로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(b) 제3 영역 SC3의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역 SC4,
(c) 제3의 영역 SC3의 표면영역에 배설되고, 또한, 제4의 영역 SC4과는 이간되어 형성된, 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(d) 제1의 영역 SC1의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역 SC2,
(e) 제2의 영역 SC2의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역 SC5, 및,
(f) 제1의 영역 SC1과 제4의 영역 SC4, 및, 제2의 영역 SC2과 제3의 영역 SC3 및 제3의 영역 SC3과 제5의 영역 SC5을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터 TR1와 제2 트랜지스터 TR2와 제3 트랜지스터 TR4로 공유된 게이트영역 G,
를 가지는 반도체메모리셀로서,
(A-1) 제1 트랜지스터 TR1의 소스/드레인영역은, 제1의 영역 SC1 과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2으로 구성되고,
(A-2) 제1 트랜지스터 TR1의 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있고,
(B-1) 제2 트랜지스터 TR2의 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 기입용 트랜지스터 TR2의 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성되어 있고,
(C-1) 전류제어용 접합형 트랜지스터 TR3의 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된, 제2의 영역 SC2의 일부로 구성되고,
(C-3) 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 뻗고, 그리고, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되고,
(C-4) 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 TR3의 타단으로부터 뻗는 제2의 영역 SC2으로 구성되고,
(D-1) 제3 트랜지스터 TR4의 한쪽의 소스/드레인영역은, 제1 트랜지스터 TR1의 채널형성영역 CH1에 상당하는 제1의 영역 SC1의 이 표면영역으로 구성되고,
(D-2) 제3 트랜지스터 TR4의 다른 쪽의 소스/드레인영역은, 제5의 영역 SC5으로 구성되고,
(D-3) 제3 트랜지스터 TR4의 채널형성영역 CH4은, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되고,
(E) 게이트영역 G은, 제1의 메모리셀 선택선에 접속되고,
(F) 제2의 영역 SC2은, 소정의 전위에 접속되고,
(G) 제4의 영역 SC4은, 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제9의 양태에 관한 반도체메모리셀에 있어서는, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 제1 트랜지스터 TR4의 한쪽의 소스/드레인영역은, 다이오드 D를 통해 제2의 메모리셀 선택선에 접속되어 있는 양태로 할 수 있다. 또, 제3의 영역 SC3의 표면영역에 형성되고, 또한 정류정합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 이 제6의 영역 SC6과 제3의 영역 SC3과에 의해 다이오드 D가 구성되고, 제1 트랜지스터 TR1의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 메모리셀 선택선에 접속되어 있는 양태로 할 수도 있다.
본 발명의 반도체메모리셀은, 반도체기판 표면영역, 반도체기판에 형성된 절연층(절연체) 위, 제1∼제7의 양태에 있어서는 반도체기판에 형성된 제2 도전형의 웰 구조 내, 제8 및 제9의 양태에 있어서는 반도체기판에 형성된 제1 도전형의 웰 구조 내, 또는 절연체 위에 형성할 수 있지만, α선 대책의 면에서, 반도체메모리셀은, 웰 구조 내에 형성되고, 또한, 절연체 위에 형성되어 있는 것이 바람직하다.
본 발명의 반도체메모리셀에 있어서의 전류제어용 접합형 트랜지스터(JFET) TR3는,
① 전류제어용 접합형 트랜지스터가 대향하는 게이트영역의 사이의 거리(채널영역의 두께)를 최적화하고, 또한,
② 전류제어용 접합형 트랜지스터가 대향하는 각각의 게이트영역에 있어서의 불순물농도와, 전류제어용 접합형 트랜지스터의 채널영역에 있어서의 불순물농도와를 최적화함으로써, 형성할 수 있다. 그리고, 게이트영역의 사이의 거리(채널영역의 두께), 및 게이트영역 및 채널영역에 있어서의 불순물농도의 최적화를 도모하지 않는 경우, 공핍층(空乏層)이 넓어지지 않아, 접합형 트랜지스터의 온/오프 동작을 얻을 수 없다. 이들의 최적화는, 컴퓨터 시뮬레이션이나 실험에 의해 행할 필요가 있다.
상기의 목적을 달성하기 위한 본 발명의 제1의 양태에 관한 반도체메모리셀의 제조방법은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 이루어지고,
(a) 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1 영역 SC1의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제2의 영역 SC2.
(c) 제1의 영역 SC1의 표면영역에 배설되고, 또한, 제2의 영역 SC2과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 배설된, 제2 도전형을 가지는 반도체성의 제4의 영역 SC4, 및,
(e) 제2의 영역 SC2과 제3의 영역 SC3, 및, 제1의 영역 SC1과 제4의 영역SC4을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터 TR1와 제2 트랜지스터 TR2와로 공유된 게이트영역 G
을 가지고,
(A-1) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2으로 구성된 소스/드레인영역, 및,
(A-2) 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성된 채널형성영역 CH1,
을 가지는 제1 트랜지스터 TR1,
(B-1) 제1의 영역 SC1 및 제4의 영역 SC4으로 구성된 소스/드레인영역, 및,
(B-2) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성된 채널형성영역 CH2,
을 가지는 제2 트랜지스터 TR2, 및,
(C-1) 제4의 영역 SC4, 및, 이 제4의 영역 SC4과 대향하는 제1의 영역 SC1의 부분으로 구성된 게이트영역,
(C-2) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제2 트랜지스터 TR2의 한쪽의 소스/드레인영역의 아래쪽에 위치하는 제3의 영역 SC3의 부분으로 구성된 채널영역 CH3,
(C-3) 채널영역 CH3의 일단으로부터 뻗고, 그리고, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하고 또한 제2 트랜지스터 TR2의 채널형성영역 CH2에 상당하는 제3의 영역 SC3의 표면영역으로 구성된 소스/드레인영역의 한쪽, 및,
(C-4) 채널영역 CH3의 타단으로부터 뻗는 제3의 영역 SC3으로 구성된 소스/드레인영역의 다른 쪽,
을 가지는 전류제어용 접합형 트랜지스터 TR3.
의 각각으로 이루어지는 반도체메모리셀의 제조방법으로서,
(1) 제1의 영역 SC1의 표면에 배리어층을 형성한 후, 이 배리어층 위에 게이트영역 G을 형성하는 공정과,
(2) 전류제어용 접합형 트랜지스터 TR3가 대향하는 게이트영역의 사이의 거리가 최적화되고, 또한, 전류제어용 접합형 트랜지스터 TR3가 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도가 최적화되도록, 제1의 영역 SC1, 제3의 영역 SC3 및 제4의 영역 SC4의 각각을, 임의의 순서로 이온주입법에 의해 형성하는 공정과
로 이루어지는 것을 특징으로 한다.
상기의 목적을 달성하기 위한 본 발명의 제2의 양태에 관한 반도체메모리셀의 제조방법은, 제1 도전형의 독출용 제1 트랜지스터 TR1와, 제2 도전형의 기입용 제2 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3로 이루어지고,
(a) 제2 도전형을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1의 영역 SC1의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 배설되고, 또한, 제2의 영역 SC2과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 배설되고, 또한, 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역 SC4,
(e) 제2의 영역 SC2의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역 SC5, 및,
(f) 제2의 영역 SC2과 제3의 영역 SC3, 및 제1의 영역 SC1과 제4의 영역SC4을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터 TR1와 제2 트랜지스터 TR2와로 공유된 게이트영역 G
을 가지고,
(A-1) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2으로 구성된 소스/드레인영역, 및,
(A-2) 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성된 채널형성영역 CH1,
을 가지는 제1 트랜지스터 TR1,
(B-1) 제1의 영역 SC1 및 제4의 영역 SC4으로 구성된 소스/드레인영역, 및,
(B-2) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 제1 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성된 채널형성영역 CH2,
을 가지는 제2 트랜지스터 TR2, 및,
(C-1) 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성된 게이트영역,
(C-2) 제1의 영역 SC1의 이 부분과 제5의 영역 SC5과로 협지된 제2의 영역SC2의 부분으로 구성된 채널영역 CH3,
(C-3) 채널영역 CH3의 일단으로부터 뻗고, 그리고 제1 트랜지스터TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성된 소스/드레인영역의 한쪽, 및,
(C-4) 채널영역 CH3의 타단으로부터 뻗는 제2의 영역 SC2으로 구성된 소스/드레인영역의 다른 쪽,
을 가지는 전류제어용 접합형 트랜지스터 TR3,
의 각각으로 이루어지는 반도체메모리셀의 제조방법으로서,
(1) 제1의 영역 SC1의 표면에 배리어층을 형성한 후, 이 배리어층상에 게이트영역 G을 형성하는 공정과,
(2) 전류제어용 접합형 트랜지스터 TR3가 대향하는 게이트영역의 사이의 거리가 최적화되고, 또한, 전류제어용 접합형 트랜지스터 TR3가 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역 CH3에 있어서의 불순물농도가 최적화되도록, 제1의 영역 SC1, 제2의 영역 SC2및 제5의 영역 SC5의 각각을, 임의의 순서로 이온주입법에 의해 형성하는 공정과
으로 이루어지는 것을 특징으로 한다.
그리고, 본 발명의 제3∼제9의 양태에 관한 반도체메모리셀에 있어서, 제1의 영역 SC1의 아래에, 제1 도전형의 고농도불순물함유영역 SC7을 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
채널형성영역 또는 채널영역은, 종래의 방법에 따라, 실리콘 또는 GaAs 등으로 형성할 수 있다. 각 게이트영역은, 종래의 방법에 의해, 금속, 불순물을 첨가 또는 도프(dope)된 실리콘, 아몰퍼스 실리콘(amorphous silicon) 또는 폴리실리콘, 실리사이드, 고농도로 불순물을 첨가한 GaAs 등으로 형성할 수 있다. 배리어층은, 종래의 방법에 의해, SiO2, Si3N4, Al2O3, GaAlAs 등으로 형성할 수 있다. 각 영역은, 요구되는 특성에 의존하지만, 종래의 방법에 의해, 불순물이 첨가된 실리콘, 아몰퍼스 실리콘 또는 폴리실리콘, 실리사이드, 실리사이드층과 반도체층의 2층 구조, 고농도로 불순물이 첨가된 GaAs 등으로 형성할 수 있다.
본 발명의 제3∼9의 양태에 관한 반도체메모리셀에 있어서의 각 영역을 도전성의 영역으로 구성하는 경우, 실리사이드나 Mo나 Al 등의 금속, 또는 금속화합물로 구성할 수 있다. 그리고, 본 발명의 제3의 양태에 관한 반도체메모리셀에 있어서, 도전성인 제6의 영역 SC6이 형성되는 경우에는, 제5의 영역 SC5은 반도체성의 영역으로 구성되는 것이 바람직하다. 또, 본 발명의 제6 및 제7의 양태에 관한 반도체메모리셀에 있어서, 도전성인 제6의 영역 SC6이 형성되는 경우에는, 제4의 영역 SC4은 반도체성의 영역으로 구성되는 것이 바람직하다. 또한, 본 발명의 제8 및 제9의 양태에 관한 반도체메모리셀에 있어서, 도전성인 제6의 영역 SC6이 형성되는 경우에는, 제4의 영역 SC4은 반도체성의 영역으로 구성되는 것이 바람직하다.
본 발명의 반도체메모리셀에 있어서는, 독출용 트랜지스터 TR1 및 기입용 트랜지스터 TR2의 각각의 게이트영역은, 메모리셀 선택용의 제1의 배선에 접속되어 있다. 따라서, 메모리셀 선택용의 제1의 배선은 1개로 되어, 칩면적을 작게 할 수 있다.
본 발명의 제3의 양태 및 제4의 양태에 관한 반도체메모리셀에 있어서는, 기입용 트랜지스터 TR2의 한쪽의 소스/드레인영역인 제1의 영역 SC1은, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 상당하고 있다. 그리고, 정보의 기입시, 기입용 트랜지스터 TR2는 도통하고, 그 결과, 정보는, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 전위 또는 전하의 형태로 축적된다. 정보의 독출시, 독출용 트랜지스터 TR1에 있어서는, 채널형성영역 CH1에 축적된 전위 또는 전하(정보)에 의존하여, 게이트영역으로부터 본 독출용 트랜지스터 TR1의 스레시홀드치가 변화한다. 따라서, 정보의 독출시, 적절히 선정된 전위를 게이트영역에 인가함으로써, 독출용 트랜지스터 TR1의 정보축적상태를 채널전류의 대소(0도 포함하여)로 판정할 수 있다. 즉, 이 독출용 트랜지스터 TR1의 동작상태를 검출함으로써, 정보의 독출을 행할 수 있다.
본 발명의 제5의 양태∼제9의 양태에 관한 반도체메모리셀에 있어서도, 기입용 트랜지스터 TR2의 한쪽의 소스/드레인영역인 제1의 영역 SC1은, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 상당한다. 또, 기입용 트랜지스터 TR2의 채널형성영역 CH2에 상당하고 또한 독출용 트랜지스터 TR1의 소스/드레인영역에 상당하는 제3의 영역 SC3이, 예를 들면 다이오드 D를 통해 메모리셀 선택용의 제2의 배선에 접속되고, 또, 정보독출선에 접속되어 있다. 그리고, 메모리셀 선택용의 제2의 배선의 전위를 적절히 선택함으로써, 독출시의 독출용 트랜지스터 TR1의 게이트영역으로부터 본 스레시홀드치를 변화시킬 수 있다. 그 결과, 메모리셀 선택용의 제1의 배선의 전위를 적절히 선택함으로써, 독출용 트랜지스터 TR1 및 기입용 트랜지스터 TR2의 온·오프상태를 제어할 수 있다.
즉, 본 발명의 반도체메모리셀에 있어서는, 정보의 기입시, 제1의 배선의 전위를 기입용 트랜지스터 TR2가 충분히 온으로 되는 전위에 설정되면, 제2의 배선의 전위에 의존하여 기입용 트랜지스터 TR2에 있어서의 제1의 영역 SC1과 제3의 영역 SC3간에 형성된 커패시터에 전하가 충전된다. 그 결과, 정보는, 독출용 트랜지스터 TR1의 채널형성영역 CH1(제1의 영역 SC1)에, 제3의 영역 SC3과의 전위차 또는 전하의 형태로 축적된다. 정보의 독출시, 제3의 영역 SC3의 전위는 독출전위로 되고, 독출용 트랜지스터 TR1에 있어서는, 채널형성영역 CH1에 축적된 전위 또는 전하(정보)가, 채널형성영역 CH1에 상당하는 제1의 영역 SC1과 소스/드레인영역에 상당하는 제2의 영역 SC2과의 사이의 전위차 또는 전하로 변환되고, 그 전하(정보)에 의존하여, 게이트영역으로부터 본 독출용 트랜지스터 TR1의 스레시홀드치가 변화된다. 따라서, 정보의 독출시, 적절히 선정된 전위를 게이트영역에 인가함으로써, 독출용 트랜지스터 TR1의 온/오프동작을 제어할 수 있다. 즉, 이 독출용 트랜지스터 TR1의 동작상태를 검출함으로써, 정보의 독출을 행할 수 있다.
나아가, 본 발명의 반도체메모리셀에 있어서는, 제1 도전형의 독출용 트랜지스터 TR1 및 제2 도전형의 기입용 트랜지스터 TR2에 더하여, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3가 구비되어 있다. 이 전류제어용 접합형 트랜지스터 TR3는, 정보의 독출시, 온/오프동작의 제어가 이루어지므로, 제2의 영역 SC2 내지 제3의 영역 SC3을 흐르는 전류의 마진이 매우 크게 취해지는 결과, 제2의 배선에 접속할 수 있는 반도체메모리셀의 수에 제한을 받기 어렵고, 나아가, 반도체메모리셀의 정보유지시간(리텐션 시간)을 길게 할 수 있다.
또, 다이오드 D를 형성하면, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역에 접속된 정보독출선을 생략할 수 있다. 그런데, 이와 같은 본 발명의 반도체메모리셀에 있어서, 다이오드를 pn접합으로 구성한 경우, 다이오드를 형성하는 각 영역에 있어서의 전위설정, 또는, 각 영역의 불순물농도관계의 설계가 부적절하면, 정보의 독출시, 래치업(latCH-up)을 발생시킬 가능성이 있다. 또한, 제4의 영역 SC4, 제3의 영역 SC3 및 제1의 영역 SC1으로 구성된 바이폴러(bipolar) pnp트랜지스터가가 온 상태로 되어, 제1의 영역 SC1에 축적된 정보가 리크(leak)될 우려가 있다. 이들을 회피하기 위해, 정보의 독출시, 제2의 배선에 인가하는 전압이, 제4의 영역 SC4과 제3의 영역 SC3의 접합부에 있어서, 큰 순방향(順方向)전류가 흐르지 않는 정도의 소전압(pn접합의 경우, 0.4V 이하)으로 할 필요가 있다. 이들의 문제를 회피하는 방법의 하나로서, 제3의 영역 SC3의 표면영역에, 본 발명의 제5의 양태의 반도체메모리셀에 있어서의 제5의 영역 SC5 또는 본 발명의 제6 및 제7의 양태의 반도체메모리셀에 있어서의 제6의 영역 SC6을 형성하고, 이들의 각 양태에 있어서의 제5의 영역 SC5이나 제6의 영역 SC6을 실리사이드나, 금속, 금속화합물로 구성하고, 이들의 각 양태에 있어서의 제5의 영역 SC5이나 제6의 영역 SC6과 제3의 영역 SC3과의 접합을 쇼트키(SCHottky)접합과 같이 다수 캐리어가 주로 순방향전류를 구성하는 접합으로 하는 방법을 들 수 있다. 즉, 이들의 각 양태에 있어서의 제5의 영역 SC5이나 제6의 영역 SC6을, 실리사이즈층 또는 Mo나 Al 등으로 이루어지는 금속층, 금속화합물층으로 구성하여, 쇼트키접합형의 다이오드를 형성하면, 래치업의 위험성을 회피할 수 있어, 제2의 배선에 인가하는 전압에의 제한은 실질적으로 없어지고, 또, 정보의 유지시간을 길게 할 수 있다. 그리고, 경우에 따라서는, 이들의 각 양태에 있어서의 제5의 영역 SC5이나 제6의 영역 SC6을 제2 도전형의 반도체층으로 구성하여, pn접합형의 다이오드를 형성할 수도 있다.
본 발명의 반도체메모리셀은, 정보를 전위, 전위차, 또는 전하 등의 형태로 유지하지만, 접합리크 등의 리크전류에 의해 어느 것은 그들이 감쇄하기때문에 리프레시를 필요로 하므로, DRAM과 같이 동작한다.
본 발명의 제1∼제9의 양태에 관한 반도체메모리셀에 있어서, 제5의 영역 SC5을 제1의 영역 SC1에 접속하면, 반도체메모리셀의 배선구조의 간소화를 도모할 수 있다. 또, 본 발명의 제5의 양태∼제9의 양태에 있어서는, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2가 하나로 융합되어 있으므로, 작은 셀면적과 리크전류의 저감을 도모할 수 있다.
또, 본 발명의 제7의 양태 또는 제9의 양태에 관한 반도체메모리셀에 있어서는, 전류제어용 접합형 트랜지스터 TR3에 더하여 제2의 기입용 트랜지스터 TR4가 형성되어 있어, 정보의 독출시, 온/오프동작의 제어가 이루어지므로, 제2의 영역 SC2 내지 제3의 영역 SC3을 흐르는 전류의 마진을 한층 확실히 매우 크게 취하는 결과, 제2의 배선에 접속할 수 있는 반도체메모리셀의 수에 제한을 한층 받기 어렵다.
다음에, 도면을 참조하여, 발명의 실시의 형태(이하, 실시의 형태라고 약칭함)에 따라 본 발명을 설명한다.
(실시의 형태 1)
실시의 형태 1은, 본 발명의 제1 및 제3의 양태에 관한 반도체메모리셀에 관한 것이다. 도 1의 (B)에 원리도를, 그리고 도 2에 모식적인 일부 단면도의 일예를 나타내도록, 실시의 형태 1의 반도체메모리셀은, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1와, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3로 이루어진다. 실시의 형태 1에 있어서는, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와 전류제어용 접합형 트랜지스터 TR3와는, 별개의 트랜지스터로 구성되어 있다. 즉, 실시의 형태 1에 있어서의 반도체메모리셀은 3개의 트랜지스터로 구성되어 있다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 한쪽의 소스/드레인영역은, 소정의 전위에 접속되고,
(A-2) 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 소스/드레인영역과 공통이고,
(A-3) 게이트영역 G1은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 한쪽의 소스/드레인영역은, 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되고,
(B-2) 다른 쪽의 소스/드레인영역은, 독출용 트랜지스터 TR1의 채널형성영역 CH1및 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 공통이고,
(B-3) 게이트영역 G2은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 제2의 게이트영역은, 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인영역의 연재부인 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3을 통해, 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 대향하여 있고,
(C-2) 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3을 통해 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인영역의 연재부에 위치한다.
그리고, 실시의 형태 1의 반도체메모리셀에 있어서는, 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은 제2의 소정의 전위에 접속되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역과 기입용 트랜지스터 TR2의 한쪽의 소스/드레인영역의 접합부는 다이오드 D를 구성하고 있다.
또한, 실시의 형태 1에 있어서의 반도체메모리셀은,
(a) 제2 도전형(예를 들면 p형)을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1 영역 SC1의 표면영역에 형성되고, 또한, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형과는 역의 제1 도전형(예를 들면 n+형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 형성되고, 또한, 제2의 영역 SC2과는 이간하여 형성된, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 형성되고, 또한, 제3의 영역 SC3과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p++형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제4의 영역 SC4, 및,
(e) 제4의 영역 SC4과는 이간하여 제3의 영역 SC3의 표면영역에 형성되고, 또한, 제3의 영역 SC3과 정류접합을 형성하여 접하는 제2 도전형(예를 들면 p++형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제5의 영역 SC5을 가지는 반도체메모리셀이다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 소스/드레인영역은, 제2의 영역 SC2 및 제3의 영역 SC3으로 구성되고,
(A-2) 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되고,
(A-3) 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 이 표면영역의 상방에는, 배리어층을 통해 기입용 트랜지스터 TR1용의 게이트영역 G1이 형성되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역으로 구성되고,
(B-3) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 이 표면영역의 상방에는, 배리어층을 통해 기입용 트랜지스터 TR2용의 게이트영역 G2이 형성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된 제3의 영역 SC3의 일부로 구성되고,
(C-3) 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 양단으로부터 뻗어나는 제3의 영역 SC3으로 구성되어 있다.
그리고, 전류제어용 접합형 트랜지스터 TR3는, ① 대향하는 게이트영역의 사이의 거리(채널영역 CH3의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도와를 최적화함으로써, 형성되어 있다.
실시의 형태 1에 있어서는, 반도체메모리셀(구체적으로는, 제1의 영역 SC1)은, 반도체기판에 형성된 제2 도전형(예를 들면 p형)의 웰 구조 내에 형성되어 있다.
그리고, 독출용 트랜지스터 TR1의 게이트영역 G1(제1의 게이트영역 G1으로 부르는 경우가 있음) 및 기입용 트랜지스터 TR2의 게이트영역 G2(제2의 게이트영역 G2으로 부르는 경우가 있음)은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다. 또, 제2의 영역 SC2은 소정의 전위에 접속되고, 제4의 영역 SC4은 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되고, 제5의 영역 SC5은 제2의 소정의 전위에 접속되어 있다.
또, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역은, 이 다이오드 D를 통해 제2의 배선(예를 들면 비트선)에 접속되어 있다.
그리고, 제1의 영역 SC1의 아래에, 제1 도전형의 고농도불순물함유영역 SC7을 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
다음에, 도 34 및 도 35를 참조하여, 실시의 형태 1의 반도체메모리셀의 제조방법을 설명한다.
[공정-100]
먼저, 제1 도전형(예를 들면 n형)의 실리콘반도체기판에, 제2 도전형(예를 들면 p형)의 제1의 영역 SC1을 이온주입법으로 형성한다(도 34의 (A) 참조). 그리고, 이 제2 도전형(예를 들면 p형)을 가지는 반도체성의 제1의 영역 SC1은 p형 웰에 상당한다. 제1의 영역 SC1의 형성 전, 또는 형성 후, 제1의 영역 SC1의 아래에, 제1 도전형(예를 들면 n형)의 고농도불순물함유영역 SC7을 형성해 두는 것이 바람직하다.
[공정-110]
이어서, 예를 들면 열산화법으로, 실리콘반도체기판의 표면에 배리어층에 상당하는 두께 10nm 정도의 게이트산화막을 형성하고, 이어서, 불순물이 도프된 폴리실리콘층을 CVD법으로 전면(全面)에 퇴적시킨다. 그리고, 이 폴리실리콘층 위에 패터닝된레지스트를 형성한 후, 이러한 레지스트(resist)를 마스크(mask)로서 폴리실리콘층을 패터닝하여, 제1의 게이트영역 G1 및 더미 패턴(dummy pattern)을 형성한다. 이어서, n형 불순물을 이온주입함으로써, p+형 불순물을 함유한 제1의 영역 SC1의 표면영역에 n형 불순물을 함유하는 층을 형성한다. 그 후, 예를 들면 SiN층을 전면에 형성하고, 이어서, SiN층을 이방성(異方性) 에칭함으로써, 제1의 게이트영역 G1 및 더미 패턴의 측벽에 사이드 월을 형성한다. 그 후, 얇은 산화막을 형성하여, 고농도의 n형 불순물을 이온주입한다. 이로써, 도 34의 (B)에 나타낸 바와 같이, 제1의 영역 SC1의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 제2의 영역 SC2(n+형의 반도체성의 제2의 영역 SC2), 및, 제1의 영역 SC1의 표면영역에 형성되고, 또한, 제2의 영역 SC2과는 이간하여 형성된, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제3의 영역 SC3을 형성할 수 있다.
[공정-120]
그 후, 패터닝된 레지스트를 형성하고, 이러한 레지스트를 마스크로서 더미패턴, 더미 패턴 측벽의 사이드 월 및 더미 패턴의 아래의 배리어층을 제거한다. 이어서, 배리어층에 상당하는 게이트산화막, 및 불순물이 도프된 폴리실리콘으로 이루어지는 제2의 게이트영역 G2을 형성한다. 이렇게 하여, 도 35의 (A)에 나타낸 구조를 얻을 수 있다.
[공정-130]
다음에, 패터닝된 레지스트를 형성한 후, 이러한 레지스트를 마스크로서 p형 불순물의 이온주입을 행하여, 레지스트를 제거한다. 이로써, 도 35의 (B)에 나타낸 바와 같이, 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 제4의 영역 SC4(p++형의 반도체성의 제4의 영역 SC4), 및, 제4의 영역 SC4과는 이간하여 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 제5의 영역 SC5(p++형의 반도체성의 제5의 영역 SC5)을 형성할 수 있다.
[공정-140]
그 후, 전면에 층간 절연층을 형성하고, 이러한 층간 절연층에 개구부를 형성하고, 층간 절연층 위에 배선재료층을 형성한 후, 배선재료층을 패터닝함으로써 각 배선을 형성한다. 이렇게 하여, 도 2에 나타낸 실시의 형태 1의 반도체메모리셀을 제조할 수 있다.
실시의 형태 1의 반도체메모리셀의 변형예를, 도 3, 도 4, 도 6, 도 8 및 도 9에 나타냈다. 도 3에 나타낸 반도체메모리셀은, 예를 들면 SiO2로 이루어지는 절연체 위에 형성되어 있는, 이른바 SOI 구조를 가진다. 이러한 반도체메모리셀은, 반도체기판에 볼록(凸)부를 형성하고, 이어서, 전면에 절연체(절연층)을 형성한 후, 절연체(절연층)와 지지기판과를 접합시키고, 다음에, 반도체기판을 배면으로부터 연삭(硏削), 연마함으로써 얻어진, 이른바 접합기판에 따라 제조할 수 있다. 또한, 예를 들면 실리콘반도체기판에 산소를 이온주입한 후에 열처리를 행하여 얻어지는 SIMOX법에 의한 절연체(절연층)를 형성하고, 그 위에 남은 실리콘층에 반도체메모리셀을 제작하면 된다. 또, 예를 들면 아몰퍼스 실리콘층이나 폴리실리콘층을 CVD법 등에 의해 절연체(절연층)의 위에 성막하고, 이어서, 레이저 빔이나 전자빔을 사용한 대역용융결정화법(帶域溶融結晶化法), 절연체(절연층)에 형성된 개구부를 통해 결정성장을 행하는 래터럴(lateral)고상결정성장법(固相結晶成長法) 등의 각종의 공지의 단(單)결정화기술에 의해 실리콘층을 형성하고, 이러한 실리콘층에 반도체메모리셀을 제작하면 된다.
또, 도 4에 나타낸 반도체메모리셀은, 지지기판 위에 성막된 절연체(절연층) 위에, 예를 들면 폴리실리콘층 또는 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층에 실시의 형태 1과 동일한 반도체메모리셀을 제작함으로써 얻어질 수 있어, 이른바 TFT 구조를 가진다.
또한, 도 6에 나타낸 반도체메모리셀(원리도는 도 5를 참조)에 있어서는, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역에 다이오드 D가 형성되어 있다. 즉, 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 이 제6의 영역 SC6과 제3의 영역 SC3과에 의해 다이오드 D가 구성되어 있다. 그리고, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역은, 이 다이오드 D를 통해 제2의 소정의 전위에 접속되어 있다. 그리고, 이 제6의 영역 SC6에 관해서는, 후술하는 본 발명의 제6의 양태에 관한 반도체메모리셀에 있어서의 제6의 영역 SC6과 동일한 구성으로 할 수 있다. 여기서, 이와 같은 구조의 경우에는, 제5의 영역 SC5을 반도체성의 영역으로 하는 것이 바람직하다.
도 8의 (A)에 모식적인 일부 단면도를 나타낸 반도체메모리셀(원리도는 도 7을 참조)은, 도 2에 나타낸 반도체메모리셀의 변형이고, 제5의 영역 SC5은, 제2의 소정의 전위에 접속되는 대신에, 제1의 영역 SC1에 접속되어 있다. 그리고, 각 영역과 게이트영역의 배치를 도 8의 (B)의 모식적인 배치도에 나타냈다. 또, 도 8의 (B)의 선 C-C에 따른 각 영역의 모식적인 단면도를 도 8의 (C)에 나타냈다. 제5의 영역 SC5과 제1의 영역 SC1과의 접속은, 예를 들면, 도 8의 (B) 및 (C)에 나타낸 바와 같이, 제1의 영역 SC1의 일부분을 반도체기판의 표면 근방까지 연재(延在)시키고, 제3의 영역 SC3의 외측에서, 제5의 영역 SC5과 제1의 영역 SC1이 연재한 부분이 접하도록 하는 구조로 함으로써, 얻을 수 있다. 반도체메모리셀을 이와 같은 구조로 함으로써, 반도체메모리셀의 배선구조의 간소화를 도모할 수 있다. 그리고, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역은, 다이오드 D를 통해 제2의 배선에 접속되어 있는 형태로 할 수도 있다.
도 9에 나타낸 반도체메모리셀(원리도는 도 7을 참조)은, 도 3에 나타낸 반도체메모리셀의 변형이고, 또한, 도 8에 나타낸 반도체메모리셀의 변형이고, 예를 들면 SiO2로 이루어지는 절연체 위에 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 지지기판 위에 성막된 절연체(절연층) 위에, 예를 들면 폴리실리콘층 또는 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층에 반도체메모리셀을 제작함으로써도, 이른바 TFT 구조를 가지는 반도체메모리셀을 얻을 수 있다.
(실시의 형태 2)
실시의 형태 2는, 본 발명의 제2 및 제4의 양태에 관한 반도체메모리셀에 관한 것이다. 도 10에 원리도를, 그리고 도 11에 모식적인 일부 단면도의 일예를 나타내도록, 실시의 형태 2의 반도체메모리셀은, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1와, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3로 이루어진다. 실시의 형태 2에 있어서도, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와 전류제어용 접합형 트랜지스터 TR3와는, 별개의 트랜지스터로 구성되어 있다. 즉, 실시의 형태 1에 있어서의 반도체메모리셀은 3개의 트랜지스터로 구성되어 있다. 실시의 형태 2에 있어서는, 제5의 영역 SC5이 제2의 영역 SC2의 표면영역에 형성되어 있다. 이 점이, 실시의 형태 1에 있어서의 반도체메모리셀과 상이한 점이다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 한쪽의 소스/드레인영역과 공통이고,
(A-2) 다른 쪽의 소스/드레인영역은, 다이오드 D를 통해 메모리셀 선택용의 제2의 배선에 접속되고,
(A-3) 게이트영역 G1은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 한쪽의 소스/드레인영역은, 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되고,
(B-2) 다른 쪽의 소스/드레인영역은, 독출용 트랜지스터 TR1의 채널형성영역 CH1및 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 공통이고,
(B-3) 게이트영역 G2은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 제2의 게이트영역은, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역의 연재부인 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3을 통해, 전류제어용 접합형 트랜지스터 TR3의 제1의 게이트영역과 대향하여 있고,
(C-2) 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3을 통해 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인영역의 연재부에 위치하고, 또한, 소정의 전위에 접속되어 있다.
그리고, 실시의 형태 2의 반도체메모리셀에 있어서는, 전류제어용 접합형 트랜지스터 TR3의 제2의 게이트영역은 제2의 소정의 전위에 접속되어 있다. 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인영역과 기입용 트랜지스터 TR2의 한쪽의 소스/드레인영역의 접합부는 다이오드 D를 구성하고 있다.
또한, 실시의 형태 2에 있어서의 반도체메모리셀(도 11 참도)은,
(a) 제2 도전형(예를 들면 p형)을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1 영역 SC1의 표면영역에 형성된 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 형성되고, 또한, 제2의 영역 SC2과는 이간하여 형성된, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 형성되고, 또한, 제3의 영역 SC3과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p++형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제4의 영역 SC4, 및,
(e) 제2의 영역 SC2의 표면영역에 형성되고, 또한, 제2의 영역 SC2과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p++형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제5의 영역 SC5을 가지는 반도체메모리셀이다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 소스/드레인영역은, 제2의 영역 SC2 및 제3의 영역 SC3으로 구성되고,
(A-2) 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되고,
(A-3) 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 이 표면영역의 상방에는, 배리어층을 통해 기입용 트랜지스터 TR1용의 게이트영역 G1이 형성되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역으로 구성되고,
(B-3) 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 이 표면영역의 상방에는, 배리어층을 통해 기입용 트랜지스터 TR2용의 게이트영역 G2이 형성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된 제2의 영역 SC2의 일부로 구성되고,
(C-3) 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 양단으로부터 뻗어나는 제2의 영역 SC2으로 구성되어 있다.
그리고, 전류제어용 접합형 트랜지스터 TR3는, ① 대향하는 게이트영역의 사이의 거리(채널영역 CH3의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도와를 최적화함으로써, 형성되어 있다.
실시의 형태 2에 있어서는, 반도체메모리셀(구체적으로는, 제1의 영역 SC1)은, 반도체기판에 형성된 제2 도전형(예를 들면 p형)의 웰 구조 내에 형성되어 있다.
그리고, 독출용 트랜지스터 TR1의 게이트영역 G1(제1의 게이트영역 G1으로 부르는 경우가 있음) 및 기입용 트랜지스터 TR2의 게이트영역 G2(제2의 게이트영역 G2으로 부르는 경우가 있음)은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다. 또, 제2의 영역 SC2은 소정의 전위에 접속되고, 제4의 영역 SC4은 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되고, 제5의 영역 SC5은 제2의 소정의 전위에 접속되어 있다.
또, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역인 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 배선(예를 들면 비트선)에 접속되어 있다.
그리고, 제1의 영역 SC1의 아래에, 제1 도전형의 고농도불순물함유영역 SC7을 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
실시의 형태 2의 반도체메모리셀의 제조방법은, 제5의 영역SC5의 형성위치가 상위한 것을 제외하고, 실질적으로 실시의 형태 1에 있어서의 반도체메모리셀의 제조방법과 동일하게 할 수 있으므로, 상세한 설명은 생략한다.
도 12에 나타낸 반도체메모리셀(원리도는 도 10을 참조)은, 도 11에 나타낸 반도체메모리셀의 변형이고, 예를 들면 SiO2로 이루어지는 절연체 위에 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 지지기판 위에 성막된 절연체(절연층) 위에, 예를 들면 폴리실리콘층 또는 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층에 반도체메모리셀을 제작함으로써도, 이른바 TFT 구조를 가지는 반도체메모리셀을 얻을 수 있다.
또한, 도 14 및 도 15에 나타낸 반도체메모리셀(원리도는 도 13 참조)에 있어서는, 제5의 영역 SC5은, 제2의 소정의 전위에 접속되는 대신에, 제1의 영역 SC1에 접속되어 있다. 그리고, 도 14의 (A) 및 도 15의 (A) 에 모식적인 일부 단면도를 나타냈다. 또, 각 영역과 게이트영역의 배치를 도 14의 (B) 및 도 15의 (B)의 모식적인 배치도에 나타냈다. 또, 도 14의 (B) 및 도 15의 (B)의 선 C-C에 따른 각 영역의 모식적인 단면도를 도 14의 (C) 및 도 15의 (C)에 나타냈다. 제5의 영역 SC5과 제1의 영역 SC1과의 접속은, 예를 들면, 제1의 영역 SC1의 일부분을 반도체기판의 표면 근방까지 연재시키고, 제2의 영역 SC2의 외측에서, 제5의 영역 SC5과 제1의 영역 SC1의 연재된 부분이 접하도록 하는 구조로 함으로써, 얻을 수 있다. 반도체메모리셀을 이와 같은 구조로 함으로써, 반도체메모리셀의 배선구조의 간소화를 도모할 수 있다.
(실시의 형태 3)
실시의 형태 3은, 본 발명의 제1 및 제5의 양태에 관한 반도체메모리셀에 관한 것이고, 또한, 본 발명의 제1의 양태에 관한 반도체메모리셀의 제조방법에 관한 것이다. 실시의 형태 3의 반도체메모리셀이, 실시의 형태 1의 반도체메모리셀과 상위한 점은, 실시의 형태 1의 반도체메모리셀에 있어서는 3개의 트랜지스터와 1개의 다이오드로 1개의 반도체메모리셀이 구성되어 있는 것에 대하여, 실시의 형태 3의 반도체메모리셀에 있어서는, 3개의 트랜지스터를 1개로 융합한 트랜지스터와 1개의 다이오드로 1개의 반도체메모리셀이 구성되어 있는 점에 있다.
실시의 형태 3의 반도체메모리셀은, 도 16의 (B)에 원리도를, 그리고 도 17에 모식적인 일부 단면도의 일예를 나타낸 바와 같이, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1와, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3로 이루어진다. 그리고,
(a) 제2 도전형(예를 들면 p형)을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1 영역 SC1의 표면영역에 형성되고, 또한, 제1의 영역 SC1과 정류접합을 형성하여 접하는, 제2 도전형과는 역의 제1 도전형(예를 들면 n+형)을 가지는반도체성의 , 또는 실리사이드나 금속 등의 도전성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 형성되고, 또한, 제2의 영역 SC2과는 이간하여 형성된, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 형성된, 제2 도전형(예를 들면 p++형)을 가지는 반도체성의 제4의 영역 SC4, 및,
(e) 제2의 영역 SC2과 제3의 영역 SC3, 및, 제1의 영역 SC1과 제4의 영역SC4을 다리를 놓듯이 배리어층을 통해 형성하고, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와로 공유된 게이트영역 G,
을 가지는 반도체메모리셀이다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2으로 구성되고,
(A-2) 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 게이트영역은, 제4의 영역 SC4, 및, 이 제4의 영역 SC4과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 채널영역 CH3은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 기입용 트랜지스터 TR2의 한쪽의 소스/드레인영역의 하방에 위치하는 제3의 영역 SC3의 부분으로 구성되고,
(C-3) 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 뻗어나고, 그리고, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하고 또한 기입용 트랜지스터 TR2의 채널형성영역 CH2에 상당하는 제3의 영역 SC3의 표면영역으로 구성되고,
(C-4) 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역의 타단으로부터 뻗어나는 제3의 영역 SC3으로 구성되어 있다.
그리고, 게이트영역 G은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다. 또, 제4의 영역 SC4은, 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되고, 제2의 영역 SC2은, 소정의 전위에 접속되어 있다.
또, 실시의 형태 3에 있어서는, 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 도전성의 제5의 영역 SC5을 가지고, 이 제5의 영역 SC5과 제3의 영역 SC3과에 의해 쇼트키접합형의 다이오드 D가 구성되고, 전류제어용 접합형 트랜지스터 TR3의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 배선(예를 들면 비트선)에 접속되어 있다.
실시의 형태 3에 있어서는, 제1의 영역 SC1은, 반도체기판에 형성된 제2 도전형(예를 들면 p형)의 웰 구조 내에 형성되어 있다.
그리고, 전류제어용 접합형 트랜지스터 TR3는, ① 대향하는 게이트영역의 사이의 거리(채널영역 CH3의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도와를 최적화함으로써, 형성되어 있다.
제1의 영역 SC1의 아래에, 제1 도전형의 고농도불순물함유영역 SC7을 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
다음에, 도 36 및 도 37을 참조하여, 본 발명의 반도체메모리셀의 제조방법인, 실시의 형태 3의 반도체메모리셀의 제조방법을 설명한다.
[공정-300]
먼저, 제1 도전형(예를 들면 n형)의 실리콘반도체기판에, 제2 도전형(예를 들면 p형)을 가지는 반도체성의 제1의 영역 SC1을 이온주입법으로 형성한다(도 36의 (A) 참조). 그리고, 이 제2 도전형(예를 들면 p형)을 가지는 제1의 영역 SC1은 p형 웰에 상당한다. 제1의 영역 SC1의 형성 전, 또는 형성 후, 제1의 영역 SC1의 아래에, 제1 도전형(예를 들면 n형)의 고농도불순물함유영역 SC7을 형성해 두는 것이 바람직하다.
[공정-310]
이어서, 예를 들면 열산화법으로, 실리콘반도체기판의 표면에 두께 10nm 정도의 배리어층에 상당하는 산화막(게이트산화막)을 형성하고, 이어서, 불순물이 도프된 폴리실리콘층을 CVD법으로 전면에 퇴적시킨다. 그리고, 이 폴리실리콘층 위에 패터닝된 레지스트를 형성한 후, 이러한 레지스트를 마스크로서 폴리실리콘층을 패터닝하여, 게이트영역 G 및 더미 패턴을 형성한다. 이어서, n형 불순물을 이온주입함으로써, p+형 불순물을 함유한 제1의 영역 SC1의 표면영역에 n형 불순물을 함유하는 층을 형성한다. 그 후, 예를 들면 SiN층을 전면에 형성하고, 이어서, SiN층을 이방성 에칭함으로써, 게이트영역 G 및 더미 패턴의 측벽에 사이드 월을 형성한다. 그 후, 얇은 산화막을 형성하여, 고농도의 n형 불순물을 이온주입한다. 이로써, 도 36의 (B)에 나타낸 바와 같이, 제1의 영역 SC1의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 제2의 영역 SC2(n+형의 반도체성의 제2의 영역 SC2), 및, 제1의 영역 SC1의 표면영역에 형성되고, 또한, 제2의 영역 SC2과는 이간하여 형성된, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제3의 영역 SC3을 형성할 수 있다.
[공정-320]
그 후, 패터닝된 레지스트를 형성하고, 이러한 레지스트를 마스크로서 더미패턴, 더미 패턴 측벽의 사이드 월 및 더미 패턴의 아래의 배리어층을 제거한다. 이렇게 하여, 도 36의 (C)에 나타낸 구조를 얻을 수 있다.
[공정-330]
다음에, 패터닝된 레지스트를 형성한 후, 이러한 레지스트를 마스크로서 p형 불순물의 이온주입을 행하여, 레지스트를 제거한다. 이로써, 도 37의 (A)에 나타낸 바와 같이, 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 제4의 영역 SC4(제2 도전형, 예를 들면 p++형의 반도체성의 제4의 영역 SC4), 을 형성할 수 있다. 그리고, 이상에 설명한 각종의 이온주입법에 있어서는, 전류제어용 접합형 트랜지스터 TR3의 대향하는 게이트영역의 사이의 거리가 최적화되고, 또한, 전류제어용 접합형 트랜지스터 TR3의 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역 CH3에 있어서의 불순물농도가 최적화되도록, 제1의 영역 SC1, 제3의 영역 SC3 및 제4의 영역 SC4의 각각을 형성한다. 여기서, 이온주입의 순서는, 본질적으로는 임의이다.
[공정-340]
그 후, 쇼트키접합형(헤테로(hetero)접합) 다이오드의 다이오드 D를 형성하기 위해, 제3의 영역 SC3의 표면영역에 도전성의 제5의 영역 SC5을 형성한다. 즉,예를 들면, 티탄실리사이드층을 제3의 영역 SC3의 표면에 형성한다(도 37의 (B) 참조). 이러한 티탄실리사이드층의 형성은, 예를 들면, 다음의 방법으로 행할 수 있다. 즉, 예를 들면, 전면에 층간 절연층을 성막하고, 티탄실리사이드층을 형성해야 할 영역의 층간 절연층을 제거한다. 이어서, 노출된 실리콘반도체기판의 표면을 포함하는 층간 절연층의 위에 티탄층을 스퍼터법으로 성막한다. 그 후, 1회 째의 어닐처리를 실시하여, 티탄층과 실리콘반도체기판과를 반응시켜, 실리콘반도체기판의 표면에 티탄실리사이드층을 형성한다. 이어서, 층간 절연층 위의 미반응의 티탄층을, 예를 들면 암모니아과수(過水)로 제거한 후, 2회 째의 어닐처리를 행함으로써, 안정된 티탄실리사이드층을 얻을 수 있다. 다이오드를 형성하기 위한 재료는 티탄실리사이드에 한정되지 않고, 코발트실리사이드, 텅스텐실리사이드 등의 재료를 사용할 수도 있다.
[공정-350]
그 후, 층간 절연층에 개구부를 형성하고, 층간 절연층 위에 배선재료층을 형성한 후, 배선재료층을 패터닝함으로써 각종 배선을 형성한다. 이렇게 하여, 도 17에 나타낸 실시의 형태 3의 반도체메모리셀을 제조할 수 있다.
실시의 형태 3의 반도체메모리셀의 변형예를, 도 18의 (A) 및 (B)에 나타냈다. 도 18의 (A)에 나타낸 반도체메모리셀은, 예를 들면 SiO2로 이루어지는 절연체 위에 형성되어 있는, 이른바 SOI 구조를 가진다. 이러한 반도체메모리셀은, 반도체기판에 볼록부를 형성하고, 이어서, 전면에 절연체(절연층)를 형성한 후, 절연체(절연층)과 지지기판과를 접합시키고, 다음에, 반도체기판을 배면으로부터 연삭, 연마함으로써 얻어진, 이른바 접합기판에 따라 제조할 수 있다. 또한, 예를 들면 실리콘반도체기판에 산소를 이온주입한 후에 열처리를 행하여 얻어지는 SIMOX법에 의한 절연체(절연층)를 형성하고, 그 위에 남은 실리콘층에 반도체메모리셀을 제작하면 된다. 또, 예를 들면 아몰퍼스 실리콘층이나 폴리실리콘층을 CVD법 등에 의해 절연체(절연층)의 위에 성막하고, 이어서, 레이저빔이나 전자빔을 사용한 대역용융결정화법, 절연체(절연층)에 형성된 개구부를 통해 결정성장을 행하는 래터럴고상결정성장법 등의 각종의 공지의 단결정화기술에 의해 실리콘층을 형성하고, 이러한 실리콘층에 반도체메모리셀을 제작하면 된다.
또, 도 18의 (B)에 나타낸 반도체메모리셀은, 지지기판 위에 성막된 절연체(절연층) 위에, 예를 들면 폴리실리콘층 또는 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층에 실시의 형태 1과 동일한 반도체메모리셀을 제작함으로써 얻어질 수 있어, 이른바 TFT 구조를 가진다.
(실시의 형태 4)
실시의 형태 4는, 본 발명의 제2 및 제6의 양태에 관한 반도체메모리셀에 관한 것이고, 또한, 본 발명의 제2의 양태에 관한 반도체메모리셀의 제조방법에 관한 것이다. 실시의 형태 4의 반도체메모리셀이, 실시의 형태 2의 반도체메모리셀과 상위한 점은, 실시의 형태 2의 반도체메모리셀에 있어서는 3개의 트랜지스터로 1개의 반도체메모리셀이 구성되어 있는 것에 대하여, 실시의 형태 4의 반도체메모리셀에 있어서는, 독출용 트랜지스터와 기입용 트랜지스터를 1개로 융합한 트랜지스터로 반도체메모리셀이 구성되어 있는 점에 있다.
실시의 형태 4의 반도체메모리셀은, 도 10에 원리도를, 그리고 도 19에 모식적인 일부 단면도의 일예를 나타낸 바와 같이, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1와, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3으로 이루어진다. 그리고,
(a) 제2 도전형(예를 들면 p형)을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1 영역 SC1의 표면영역에 형성된, 제2 도전형과는 역의 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 형성되고, 또한, 제2의 영역 SC2과는 이간하여 형성된, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 형성되고, 또한, 제3의 영역 SC3과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p++형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제4의 영역 SC4,
(e) 제2의 영역 SC2의 표면영역에 형성되고, 또한, 제2의 영역 SC2과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p++형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제5의 영역 SC5, 및,
(f) 제2의 영역 SC2과 제3의 영역 SC3, 및, 제1의 영역 SC1과 제4의 영역 SC4을 다리를 놓듯이 배리어층을 통해 형성하고, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와로 공유된 게이트영역 G,
을 가지는 반도체메모리셀이다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2으로 구성되고,
(A-2) 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된, 제2의 영역 SC2의 일부로 구성되고,
(C-3)한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 뻗어나고, 그리고, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되고,
(C-4) 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 타단으로부터 뻗어나는 제2의 영역 SC2으로 구성되어 있다.
그리고, 게이트영역 G은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다. 또, 제2의 영역 SC2은, 소정의 전위에 접속되고, 제4의 영역 SC4은, 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되고, 제5의 영역 SC5은, 제2의 소정의 전위에 접속되어 있다.
또, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역인 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 배선(예를 들면 비트선)에 접속되어 있다.
실시의 형태 4에 있어서는, 제1의 영역 SC1은, 반도체기판에 형성된 제2 도전형(예를 들면 p형)의 웰 구조 내에 형성되어 있다.
그리고, 전류제어용 접합형 트랜지스터 TR3는, ① 대향하는 게이트영역의 사이의 거리(채널영역 CH3의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도와를 최적화함으로써, 형성되어 있다.
제1의 영역 SC1의 아래에, 제1 도전형의 고농도불순물함유영역 SC7을 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
도 20에 나타낸 반도체메모리셀(원리도는 도 10을 참조)은, 도 19에 나타낸 반도체메모리셀의 변형이고, 예를 들면 SiO2로 이루어지는 절연체 위에 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 지지기판 위에 성막된 절연체(절연층) 위에, 예를 들면 폴리실리콘층 또는 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층에 반도체메모리셀을 제작함으로써도, 이른바 TFT 구조를 가지는 반도체메모리셀을 얻을 수 있다.
또, 실시의 형태 4에 있어서는, 도 21에 원리도를 나타냈고, 도 22의 (A)에 모식적인 일부 단면도를 나타냈고, 도 22의 (B)에 모식적인 배치도를 나타내도록, 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 이 제6의 영역 SC6과 제3의 영역 SC3과에 의해 쇼트키접합형의 다이오드 D가 구성되고, 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 배선(예를 들면 비트선)에 접속되어 있는 구조로 할 수도 있다. 여기서, 이와 같은 구조의 경우에는, 제4의 영역 SC4을 반도체성의 영역으로 하는 것이 바람직하다.
도 23에 나타낸 반도체메모리셀(원리도는 도 21을 참조)은, 도 22에 나타낸 반도체메모리셀의 변형이고, 예를 들면 SiO2로 이루어지는 절연체 위에 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 지지기판 위에 성막된 절연체(절연층) 위에, 예를 들면 폴리실리콘층 또는 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층에 반도체메모리셀을 제작함으로써도, 이른바 TFT 구조를 가지는 반도체메모리셀을 얻을 수 있다.
또한, 도 25∼도 28에 나타낸 반도체메모리셀(원리도는 도 24를 참조)에 있어서는, 제5의 영역 SC5은, 제2의 소정의 전위에 접속되는 대신에, 제1의 영역 SC1에 접속되어 있다. 그리고, 도 25의 (A), 26의 (A), 27의 (A) 및 28의 (A)에 모식적인 단면도를 나타냈다. 또, 각 영역과 게이트영역의 배치를 도 25의 (B), 26의 (B), 27의 (B) 및 28의 (B)의 모식적인 배치도에 나타냈다. 제5의 영역 SC5 및 제1의 영역 SC1과의 접속은, 예를 들면, 제1의 영역 SC1의 일부분을 반도체기판의 표면 근방까지 연재시키고, 제2의 영역 SC2의 외측에서, 제5의 영역 SC5 및 제1의 영역 SC1의 연재된 부분이 접하도록 하는 구조로 함으로써, 얻을 수 있다. 반도체메모리셀을 이와 같은 구조로 함으로써, 반도체메모리셀의 배선구조의 간소화를 도모할 수 있다.
도 25의 (A) 및 25의 (B)에 나타낸 반도체메모리셀의 구조는, 이상의 점을 제외하고, 도 19 (A) 및 19 (B)에 나타낸 반도체메모리셀의 구조와 동일하다. 또한, 도 26 (A) 및 26 (B)에 나타낸 반도체메모리셀의 구조는 이상의 점을 제외하고 도 20 (A) 및 20 (B)에 나타낸 반도체메모리셀의 구조와 동일하다. 도 27 (A) 및 27 (B)에 나타낸 반도체메모리셀의 구조는, 이상의 점을 제외하고, 도 22 (A) 및 22 (B)에 나타낸 반도체메모리셀의 구조와 동일하다. 도 28 (A) 및 28 (B)에 나타낸 반도체메모리셀의 구조는, 이상의 점을 제외하고, 도 23 의(A) 및 23 (B)에 나타낸 반도체메모리셀의 구조와 동일하다. 따라서, 이들의 반도체메모리셀의 구조의 상세한 설명은 생략한다.
실시의 형태 4의 반도체메모리셀의 제조방법은, 제5의 영역 SC5의 형성을 제외하고는 실시의 형태 3의 반도체 제조방법과 대체로 동일하다. 따라서, 그 상세한 설명은 생략한다. 실시의 형태 3의 [공정 330]과 동일한 공정의 이온주입법에 있어서는, 전류제어용 접합형 트랜지스터 TR3의 대향하는 게이트영역의 사이의 거리가 최적화되고, 또한, 전류제어용 접합형 트랜지스터 TR3의 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역 CH3에 있어서의 불순물농도가 최적화되도록 제1의 영역 SC1, 제2의 영역 SC2 및 제5의 영역 SC5의 각각을 형성한다. 여기서, 이온주입의 순서는, 본질적으로 임의이다.
(실시의 형태 5)
실시의 형태 5는, 본 발명의 제2 및 제7의 양태에 관한 반도체메모리셀에 관한 것이고, 또한, 본 발명의 제2의 양태에 관한 반도체메모리셀의 제조방법에 관한 것이다. 실시의 형태 5의 반도체메모리셀이, 실시의 형태 4의 반도체메모리셀과 상위한 점은, 실시의 형태 5의 반도체메모리셀은, 제1 도전형의 독출용 트랜지스터 TR1와 제2 도전형의 기입용 트랜지스터 TR2와, 제1 도전형의 전류제어용 접합형 트랜지스터 TR3와, 제2 도전형의 제2의 기입용 트랜지스터 TR4로 구성되어 있는 점에 있다.또, 실시의 형태 5의 반도체메모리셀의 구조에 있어서는, 게이트영역 G이, 제1의 영역 SC1과 제4의 영역 SC4, 제2의 영역 SC2과 제3의 영역 SC3, 및 제3의 영역 SC3과 제5의 영역 SC5을 다리를 놓듯이 배리어층을 통해 형성되어 있고, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와 제2의 기입용 트랜지스터 TR4로 공유되어 있는 점이, 실시의 형태 4에서 설명한 반도체메모리셀과 상위하다. 그리고, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와 제2의 기입용 트랜지스터 TR4는 1개로 융합된 트랜지스터로 구성되어 있다.
실시의 형태 5의 반도체메모리셀은, 도 29의 (A)에 원리도를, 그리고 도 30의 (A)에 모식적인 일부 단면도의 일예를 나타냈고, 도 30의 (B)에 모식적인 배치도를 나타낸 바와 같이, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1와, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3와, 제2 도전형(예를 들면 p형)의 제2의 기입용 트랜지스터 TR4 로 이루어진다. 그리고,
(a) 제2 도전형(예를 들면 p형)을 가지는 반도체성의 제1의 영역 SC1,
(b) 제1의 영역 SC1의 표면영역에 형성된, 제1의 도전형(예를 들면 n+형)을 가지는 반도체성의 제2의 영역 SC2,
(c) 제1의 영역 SC1의 표면영역에 형성되고, 또한, 제2의 영역 SC2과는 이간하여 형성된, 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제3의 영역 SC3,
(d) 제3의 영역 SC3의 표면영역에 형성되고, 또한, 제3의 영역 SC3과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p++형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제4의 영역 SC4, 및,
(e) 제2의 영역 SC2의 표면영역에 형성되고, 또한, 제2의 영역 SC2과 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p++형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제5의 영역 SC5, 및,
(f) 제1의 영역 SC1과 제4의 영역 SC4, 및, 제2의 영역 SC2과 제3의 영역SC3, 및 제3의 영역 SC3과 제5의 영역 SC5을 다리를 놓듯이 배리어층을 통해 형성하고, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와 제2의 기입용 트랜지스터 TR4로 공유된 게이트영역 G,
을 가진다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2(보다 구체적으로는, 제1의 영역 SC1과 제5의 영역 SC5과로 협지된 제2의 영역 SC2의 표면영역)으로 구성되고,
(A-2) 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 소스/드레인영역은, 제1의 영역 SC1(보다 구체적으로는, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역), 및 제4의 영역 SC4으로 구성되고,
(B-2) 채널형성영역 CH2은, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된, 제2의 영역 SC2의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 뻗어나고, 그리고, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되고,
(C-4) 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 타단으로부터 뻗어나는 제2의 영역 SC2으로 구성되어 있다.
또, 제2의 기입용 트랜지스터 TR4에 관해서는,
(D-1) 한쪽의 소스/드레인영역은, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 상당하는 제1의 영역 SC1의 이 표면영역으로 구성되고,
(D-2) 다른 쪽의 소스/드레인영역은, 제5의 영역 SC5으로 구성되고,
(D-3) 채널형성영역 CH4은, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되어 있다.
그리고, 게이트영역 G은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되어 있다. 또, 제2의 영역 SC2은, 소정의 전위에 접속되고, 제4의 영역 SC4은, 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있다.
실시의 형태 5에 있어서는, 제1의 영역 SC1은, 반도체기판에 형성된 제2 도전형(예를 들면 p형)의 웰 구조 내에 형성되어 있다.
그리고, 전류제어용 접합형 트랜지스터 TR3는, ① 대향하는 게이트영역의 사이의 거리(채널영역 CH3의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도와를 최적화함으로써, 형성되어 있다.
제1의 영역 SC1의 아래에, 제1 도전형의 고농도불순물함유영역 SC7을 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
도 31에 나타낸 반도체메모리셀(원리도는 도 29의 (A)를 참조)은, 도 30에 나타낸 반도체메모리셀의 변형이고, 예를 들면 SiO2로 이루어지는 절연체 위에 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 지지기판 위에 성막된 절연체(절연층) 위에, 예를 들면 폴리실리콘층 또는 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층에 반도체메모리셀을 제작함으로써도, 이른바 TFT 구조를 가지는 반도체메모리셀을 얻을 수 있다.
또, 도 32 및 도 33에 나타낸 실시의 형태 5의 반도체메모리셀(원리도는 도 29의 (B)를 참조)에 있어서는, 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 이 제6의 영역 SC6과 제3의 영역 SC3과에 의해 쇼트키접합형의 다이오드 D가 구성되고, 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 배선(예를 들면 비트선)에 접속되어 있다. 여기서, 이와 같은 구조의 경우에는, 제4의 영역 SC4을 반도체성의 영역으로 하는 것이 바람직하다.
도 32에 나타낸 반도체메모리셀의 구조는, 이상의 점을 제외하고, 도 30에 나타낸 반도체메모리셀의 구조와 동일하다. 도 33에 나타낸 반도체메모리셀의 구조는, 이상의 점을 제외하고, 도 31에 나타낸 반도체메모리셀의 구조와 동일하다. 따라서, 이들의 반도체메모리셀의 구조의 상세한 설명은 생략한다.
실시의 형태 5의 반도체메모리셀에 있어서는, 제2의 기입용 트랜지스터 TR4가 온 상태로 됨으로써, 제3의 영역 SC3에 있어서의 전위와 제5의 영역 SC5에 있어서의 전위가 대체로 동일하게 되어, 제2의 기입용 트랜지스터 TR4의 동작에 의해 전류제어용 접합형 트랜지스터 TR3의 동작이 확실하게 제어된다.
실시의 형태 5의 반도체메모리셀은, 실시의 형태 3의 반도체메모리셀의 제조공정중의 [공정-300]∼[공정-330]과 동일한 공정을 실행하고(단, 채널형성영역 CH1 및 채널형성영역 CH2을 형성하기 위해 경사(傾斜)이온주입을 행함), 이어서, 제2의 영역 SC2의 표면영역에 이온주입법에 의해 제5의 영역 SC5을 형성함으로써 제조할 수 있다. 또, 도 37에 나타낸 것과 동일한 게이트영역 G을 형성하고, 제4의 영역 SC4을 형성한 후, 제1의 영역 SC1의 표면영역에 인접한 제2의 영역 SC2의 부분을 덮도록 하는 게이트영역을 더 형성하고, 제5의 영역 SC5을 형성한다고 하는 공정에 의해서도 제조할 수 있다. 그리고, 실시의 형태 3의 [공정-330]과 동일한 공정에 있어서의 각종의 이온주입법에 있어서는, 전류제어용 접합형 트랜지스터 TR3의 대향하는 게이트영역의 사이의 거리가 최적화되고, 또한, 전류제어용 접합형 트랜지스터 TR3의 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역 CH3에 있어서의 불순물농도가 최적화되도록, 제1의 영역 SC1, 제2의 영역 SC2 및 제5의 영역 SC5의 각각을 형성한다. 여기서, 이온주입의 순서는, 본질적으로는 임의이다.
(실시의 형태 6)
실시의 형태 6은, 본 발명의 제2 및 제8의 양태에 관한 반도체메모리셀에 관한 것이다. 실시의 형태 6의 반도체메모리셀의 원리는, 도 10에 원리도를 나타낸 실시의 형태 4의 반도체메모리셀과 동일하지만, 각 영역의 구성이, 도 38에 모식적인 일부 단면도를 나타낸 바와 같이, 실시의 형태 4의 반도체메모리셀과 상위하다. 단, 독출용 트랜지스터와 기입용 트랜지스터를 1개로 융합한 트랜지스터로부터 반도체메모리셀이 구성되어 있는 점은 동일하다.
실시의 형태 6의 반도체메모리셀은, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1와, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3로 이루어지고,
(a) 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제3의 영역 SC3,
(b) 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제4의 영역 SC4,
(c) 제3의 영역 SC3의 표면영역에 형성되고, 또한, 제4의 영역 SC4과는 이간하여 형성된, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제1의 영역 SC1,
(d) 제1의 영역 SC1의 표면영역에 형성된, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제2의 영역 SC2,
(e) 제2의 영역 SC2의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제5의 영역 SC5, 및,
(f) 제2의 영역 SC2과 제3의 영역 SC3, 및, 제1의 영역 SC1과 제4의 영역SC4을 다리를 놓듯이 배리어층을 통해 형성하고, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와 제2의 기입용 트랜지스터 TR4와로 공유된 게이트영역 G,
을 가진다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 소스/드레인영역은, 제2의 영역 SC2 및 제3의 영역 SC3으로 구성되고,
(A-2) 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 채널형성영역 CH3, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된, 제2의 영역 SC2의 일부로 구성되고,
(C-3) 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 양단으로부터 뻗어나는 제2의 영역 SC2으로 구성되어 있다.
그리고, 게이트영역 G은, 메모리셀 선택용의 제1의 배선(예를 들면 워드선)에 접속되고, 제2의 영역 SC2은, 소정의 전위에 접속되고, 제4의 영역 SC4은, 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되고, 제5의 영역 SC5은, 제2의 소정의 전위에 접속되어 있다.
그리고, 도 38에 나타낸 실시의 형태 6의 반도체메모리셀에 있어서는, 제3의 영역 SC3은, 반도체기판에 형성된 제1 도전형(예를 들면 n형)의 웰 구조 내에 형성되어 있다.
전류제어용 접합형 트랜지스터 TR3는, ① 대향하는 게이트영역의 사이의 거리(채널영역 CH3의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도와를 최적화함으로써, 형성되어 있다. 또, 제1의 영역 SC1의 아래에, 제1 도전형의 고농도불순물함유영역 SC7을 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
도 39에 나타낸 반도체메모리셀(원리도는 도 10을 참조)은, 도 38에 나타낸 반도체메모리셀의 변형이고, 예를 들면 SiO2로 이루어지는 절연체 위에 형성되어 있는, 이른바 SOI 구조를 가진다. 또, 도 40에 나타낸 반도체메모리셀(원리도는 도 10을 참조)은, 지지기판 위에 성막된 절연체(절연층) 위에, 예를 들면 폴리실리콘층 또는 아몰퍼스 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 아몰퍼스 실리콘층에 반도체메모리셀을 제작함으로써 얻어진, 이른바 TFT 구조를 가지는 반도체메모리셀이다.
그리고, 실시의 형태 6의 반도체메모리셀에 있어서는, 원리도를 도 13에 나타냈고, 모식적인 일부 단면도를 도 41, 도 42, 도 43에 나타낸 바와 같이, 제5의 영역 SC5을, 제2의 소정의 전위에 접속하는 대신에, 제1의 영역 SC1에 접속하고, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역은, 다이오드 D를 통해 제2의 배선에 접속할 수도 있다. 구체적인 접속방법은, 실시의 형태 2에서 설명한 방법을 채용하면 된다.
또, 원리도를 도 21에 나타냈고, 모식적인 일부 단면도를 도 44, 도 45, 도 46에 나타낸 바와 같이, 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 이 제6의 영역 SC6과 제3의 영역 SC3과에 의해 다이오드 D가 구성되고, 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 배선에 접속되어 있는 양태로 할 수도 있다. 그리고, 제6의 영역 SC6을, 실리사이드나 금속, 금속화합물로 구성하고, 제6의 영역 SC6과 제3의 영역 SC3과의 접합을 쇼트키접합과 같이 다수 캐리어가 주로 순방향전류를 구성하는 접합으로 하는 것이 바람직하다. 또한, 원리도를 도 24에 나타냈고, 모식적인 일부 단면도를 도 47, 도 48, 도 49에 나타낸 바와 같이, 제5의 영역 SC5을, 제2의 소정의 전위에 접속하는 대신에, 제1의 영역 SC1에 접속해도 된다.
그리고, 도 41, 도 44, 도 47에 나타낸 반도체메모리셀은, 제3의 영역 SC3은, 반도체기판에 형성된 제1 도전형(예를 들면 n형)의 웰 구조 내에 형성되어 있다. 또, 도 42, 도 45, 도 48에 나타낸 반도체메모리셀은 SOI 구조를 가지고, 도 43, 도 46, 도 49에 나타낸 반도체메모리셀은 TFT 구조를 가진다.
(실시의 형태 7)
실시의 형태 7은, 본 발명의 제2 및 제9의 양태에 관한 반도체메모리셀에 관한 것이다. 실시의 형태 7의 반도체메모리셀의 원리는, 도 29의 (A)에 원리도를 나타낸 실시의 형태 5의 반도체메모리셀과 동일하지만, 각 영역의 구성이, 도 50에 모식적인 일부 단면도를 나타낸 바와 같이, 실시의 형태 5의 반도체메모리셀과 상위하다. 단, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와 제2의 기입용 트랜지스터 TR4를 1개로 융합한 트랜지스터로부터 반도체메모리셀이 구성되어 있는 점은 동일하다.
실시의 형태 7의 반도체메모리셀은, 제1 도전형(예를 들면 n형)의 독출용 트랜지스터 TR1와, 제2 도전형(예를 들면 p형)의 기입용 트랜지스터 TR2와, 제1 도전형(예를 들면 n형)의 전류제어용 접합형 트랜지스터 TR3와, 제2 도전형(예를 들면 p형)의 제2의 기입용 트랜지스터 TR4로 이루어지고,
(a) 제1 도전형(예를 들면 n형)을 가지는 반도체성의 제3의 영역 SC3,
(b) 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제4의 영역 SC4,
(c) 제3의 영역 SC3의 표면영역에 형성되고, 또한, 제4의 영역 SC4과는 이간하여 형성된, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의 제1의 영역 SC1,
(d) 제1의 영역 SC1의 표면영역에 형성된, 제1 도전형(예를 들면 n+형)을 가지는 반도체성의 제2의 영역 SC2,
(e) 제2의 영역 SC2의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는, 제2 도전형(예를 들면 p+형)을 가지는 반도체성의, 또는 실리사이드나 금속 등의 도전성의 제5의 영역 SC5, 및,
(f) 제1의 영역 SC1과 제4의 영역 SC4, 및, 제2의 영역 SC2과 제3의 영역SC3, 및 제3의 영역 SC3과 제5의 영역 SC5을 다리를 놓듯이 배리어층을 통해 형성하고, 독출용 트랜지스터 TR1와 기입용 트랜지스터 TR2와 제2의 기입용 트랜지스터 TR4와로 공유된 게이트영역 G,
을 가진다.
그리고, 독출용 트랜지스터 TR1에 관해서는,
(A-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4과로 협지된 제3의 영역 SC3의 표면영역, 및, 제2의 영역 SC2으로 구성되고,
(A-2) 채널형성영역 CH1은, 제2의 영역 SC2과 제3의 영역 SC3과로 협지된 제1의 영역 SC1의 표면영역으로 구성되어 있다.
한편, 기입용 트랜지스터 TR2에 관해서는,
(B-1) 소스/드레인영역은, 제1의 영역 SC1 및 제4의 영역 SC4으로 구성되고,
(B-2) 채널형성영역 CH2, 제1의 영역 SC1과 제4의 영역 SC4과로 협지된, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3의 표면영역으로 구성되어 있다.
또한, 전류제어용 접합형 트랜지스터 TR3에 관해서는,
(C-1) 게이트영역은, 제5의 영역 SC5, 및, 이 제5의 영역 SC5과 대향하는 제1의 영역 SC1의 부분으로 구성되고,
(C-2) 채널영역 CH3은, 제5의 영역 SC5과 제1의 영역 SC1의 이 부분과로 협지된, 제2의 영역 SC2의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 일단으로부터 뻗어나고, 그리고, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되고,
(C-4) 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터 TR3의 채널영역 CH3의 타단으로부터 뻗어나는 제2의 영역 SC2으로 구성되어 있다.
또, 제2의 기입용 트랜지스터 TR4에 관해서는,
(D-1) 한쪽의 소스/드레인영역은, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 상당하는 제1의 영역 SC1의 이 표면영역으로 구성되고,
(D-2) 다른 쪽의 소스/드레인영역은, 제5의 영역 SC5으로 구성되고,
(D-3) 채널형성영역 CH4은, 독출용 트랜지스터 TR1의 한쪽의 소스/드레인영역에 상당하는 제2의 영역 SC2으로 구성되고,
(E) 게이트영역 G은, 메모리셀 선택용의 제1의 배선에 접속되어 있다.
그리고, 제2의 영역 SC2은, 소정의 전위에 접속되고, 제4의 영역 SC4은, 메모리셀 선택용의 제2의 배선(예를 들면 비트선)에 접속되어 있다. 또, 제3의 영역 SC3과 제4의 영역 SC4의 접합부는 다이오드 D를 구성하고, 독출용 트랜지스터 TR4의 한쪽의 소스/드레인은, 다이오드 D를 통해 제2의 배선에 접속되어 있다.
그리고, 도 50에 나타낸 실시의 형태 7의 반도체메모리셀에 있어서는, 제3의 영역 SC3은, 반도체기판에 형성된 제1 도전형(예를 들면 n형)의 웰 구조 내에 형성되어 있다.
전류제어용 접합형 트랜지스터 TR3는, ① 대향하는 게이트영역의 사이의 거리(채널영역 CH3의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도와를 최적화함으로써, 형성되어 있다. 또, 제1의 영역 SC1의 아래에, 제1 도전형의 고농도불순물함유영역 SC7을 더 구비하면, 독출용 트랜지스터 TR1의 채널형성영역 CH1에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
도 51 및 도 52에 각각 나타낸 반도체메모리셀(원리도는 도 29의 (A)를 참조)은, 도 50에 나타낸 반도체메모리셀의 변형이고, SOI 구조, TFT 구조를 각각 가진다.
도 53, 도 54, 도 55에 각각 나타낸 반도체메모리셀(원리도는, 도 29의 (B)참조)은, 도 50, 도 51, 도 52에 각각 나타낸 반도체메모리셀의 변형이고 제3의 영역 SC3의 표면영역에 형성되고, 또한, 정류접합을 형성하여 접하는 도전성의 제6의 영역 SC6을 가지고, 이 제6의 영역 SC6과 제3의 영역 SC3과에 의해 다이오드 D가 구성되고, 독출용 트랜지스터 TR1의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역 SC3은, 이 다이오드 D를 통해 제2의 배선에 접속되어 있다. 그리고, 제6의 영역 SC6을, 실리사이드나 금속, 금속화합물로 구성하고, 제6의 영역 SC6과 제3의 영역 SC3과의 접합을 쇼트키접합과 같이 다수 캐리어가 주로 순방향전류를 구성하는 접합으로 하는 것이 바람직하다.
실시의 형태 6 및 실시의 형태 7에서 설명한 반도체메모리셀은, 각 영역의 형성수순이 상이한 점을 제외하고, 실질적으로는, 실시의 형태 3에서 설명한 반도체메모리셀의 제조방법과 동일한 제조방법으로 제조할 수 있으므로, 제조방법의 상세한 설명은 생략한다.
다음에, 실시의 형태 1∼실시의 형태 7의 반도체메모리셀의 동작을 설명한다. 그리고, 실시의 형태 1∼실시의 형태 7의 반도체메모리셀의 동작원리는, 실질적으로 동일하다.
기입시, 각 부위에 있어서의 전위를 다음의 표 1과 같이 한다
메모리셀 선택용의 제1의 배선 : VW메모리셀 선택용의 제2의 배선 "0"의 기입시 : V0 "1"의 기입시 : V1
독출시, 각 부위에 있어서의 전위를 다음의 표 2와 같이 한다. 또, 독출시, 제3의 영역 SC3이 접속된 정보독출선 또는 제2의 배선의 전위를 다음의 표 2와 같이 한다. 그리고, 제2의 영역 SC2에는 0 전위를 포함하는 소정의 전위가 주어지고 있다.
메모리셀 선택용의 제1의 배선 : VR정보독출선 또는 제2의 배선 : V2
독출시, 게이트영역으로부터 본 독출용 트랜지스터 TR1의 스레시홀드치를 다음의 표 3과 같이 한다. 또, 독출용 트랜지스터 TR1에 있어서의 전위의 관계를 다음의 표 3과 같이 설정한다. 그리고, "0"의 독출시와, "1"의 독출시에서는, 채널형성영역 CH1의 전위가 상이하다. 이 영향을 받아, "0"의 독출시, 및, "1"의 독출시에 있어서, 게이트영역으로부터 본 독출용 트랜지스터 TR1의 스레시홀드치가 변화한다. 단, 종래의 DRAM이 필요로 하는 큰 커패시터를 필요로 하지 않는다. 단, 전류제어용 접합형 트랜지스터 TR3의 온/오프 전류비가 큰 경우에는, ｜VR｜≥VTH_11｜
라도, 오독출(誤讀出) 없이, 독출을 행할 수 있다.
"0"의 독출시 : VTH_10"1"의 독출시 : VTH_11｜VTH_11｜＞VR｜＞｜VTH_10｜
[정보의 기입시]
"0"(제2의 배선의 전위 : V0) 또는 "1"(제2의 배선의 전위 : V1)의 정보의 기입시, 제1의 배선의 전위를 VW(＜0)으로 한다. 그 결과, 기입용 트랜지스터 TR2의 게이트영역 G2의 전위도 VW(＜0)으로 된다. 따라서, 기입용 트랜지스터 TR2는 온의 상태이다. 그러므로, 독출용 트랜지스터 TR1의 채널형성영역 CH1의 전위는, V0("0"의 정보의 경우) 또는 V1("1"의 정보의 경우)로 된다.
정보의 기입 후, 독출 전의 정보유지상태에 있어서는, 독출용 트랜지스터 TR1 및 기입용 트랜지스터 TR2가 도통하지 않도록, 각 트랜지스터의 각 부분에 있어서의 전위를 설정한다. 이를 위해서는, 예를 들면, 제1의 배선의 전위를 0(V)으로 하고, 제2의 배선의 전위를 V1로 하면 된다.
정보의 기입시, 독출용 트랜지스터 TR1의 게이트영역의 전위는 VW(＜0)이다. 따라서, 독출용 트랜지스터 TR1는 오프 상태이다. 이렇게 하여, "0" 또는 "1"의 정보의 기입시, 독출용 트랜지스터 TR1의 채널형성영역 CH1의 전위는, V0("0"의 정보의 경우), 또는 V1("1"의 정보의 경우)로 되고, 이 상태는 정보의 독출시까지, 누설전류(독출용 트랜지스터 TR1의 채널형성영역 CH1과 예를 들면 반도체기판간, 기입용 트랜지스터 TR2의 오프 전류 등) 때문에 경시변화(經時變化)하지만, 허용범위내에 유지된다. 그리고, 독출용 트랜지스터 TR1의 채널형성영역 CH1의 전위의 경시변화가 독출동작에 에러를 줄 만큼 커지기 전에, 이른바 리프레시동작을 행한다.
[정보의 독출시]
"0" 또는 "1"의 정보의 독출시, 제1의 배선의 전위는 VR(＞0)이다. 그 결과, 기입용 트랜지스터 TR2의 게이트영역의 전위는 VR(＞0)으로 되고, 기입용 트랜지스터 TR2는 오프의 상태이다.
독출용 트랜지스터 TR1의 게이트영역의 전위는 VR(＞0)이다. 또, 게이트영역으로부터 본 독출용 트랜지스터 TR1의 스레시홀드치는, VTH_10 또는 VTH_11이다. 이 독출용 트랜지스터 TR1의 스레시홀드치는, 채널형성영역 CH1의 전위의 상태에 의존한다. 이들의 전위의 사이에는,
｜VTH_11｜＞｜VR｜＞｜VTH_10｜
라고 하는 관계가 있다. 따라서, 축적된 정보가 "0"의 경우, 독출용 트랜지스터 TR1는 온 상태로 된다. 또, 축적된 정보가 "1"의 경우, 독출용 트랜지스터 TR1는 오프 상태로 된다. 단, 전류제어용 접합형 트랜지스터 TR3의 온/오프 전류비가 큰 경우에는, ｜VR｜≥｜VTH_11｜라도, 오독출 없이, 독출을 행할 수 있다.
또한, 전류제어용 접합형 트랜지스터 TR3의 게이트영역을 구성하는 제1의 영역 SC1 및 제5의 영역 SC5(또는, 제4의 영역 SC4)에 대한 바이어스 조건에 따라, 독출용 트랜지스터 TR1는 전류제어용 접합형 트랜지스터 TR3에 의해 제어된다. 즉, 축적된 정보가 "0"의 경우, 전류제어용 접합형 트랜지스터 TR3를 온 상태로 하고, 축적된 정보가 "1"의 경우, 전류제어용 접합형 트랜지스터 TR3를 오프 상태로 한다.
이렇게 하여, 축적된 정보에 의존하여 독출용 트랜지스터 TR1는, 확실하게 온 상태 또는 오프 상태로 된다. 제3의 영역 SC3은, 정보독출선 또는 제2의 배선에 접속되어 있으므로, 축적된 정보("0" 또는 "1")에 의존하여, 독출용 트랜지스터 TR1에 전류가 흐르고, 또는 흐르지 않는다. 이렇게 하여, 축적된 정보를 독출용 트랜지스터 TR1에 의해 독출할 수 있다.
이상에 설명한 독출용 트랜지스터 TR1, 기입용 트랜지스터 TR2 및 전류제어용 접합형 트랜지스터 TR3의 동작상태를 표 4에 정리했다. 그리고, 표 4 중, 각 전위의 값은 예시이고, 상기의 조건을 만족하는 값이라면 어떠한 값을 취하는 것도 가능하다.
단위 : 볼트
[기입시] "0"의 기입 "1"의 기입
제1의 배선의 전위 VW -3.0 VW -3.0
제2의 배선의 전위 V0 0 V1 -2.0
도전게이트 G,G1,G2의 전위 VW -3.0 VW -3.0
TR2의 상태 ON ON
채널형성영역 CH1의 전위 V0 0 V1 -2.0
TR1의 상태 OFF OFF
TR3의 상태 ON OFF
[독출시] "0"의 독출 "1"의 독출
제1의 배선의 전위 VR 1.0 VR 1.0
도전게이트 G,G1,G2의 전위 VR 1.0 VR 1.0
TR2의 상태 OFF OFF
채널형성영역 CH1의 전위 V0 0 V1 -2.0
도전게이트로부터 본 TR1의 스레시 홀드 VTH1_0 0.5 VTH1_1 1.1
TR1의 상태 ON OFF
제2의 배선 또는 정보독출선의 전위 1.0 1.0
TR3의 상태 ON OFF
이상, 바람직한 발명의 실시의 형태에 따라 본 발명의 반도체메모리셀을 설명했지만, 본 발명은 이들의 발명의 실시의 형태에 한정되지 않는다. 발명의 실시의 형태에서 설명한 반도체메모리셀의 구조나 전압, 전위 등의 수치는 예시이고, 적절히 변경할 수 있다. 또, 예를 들면, 각 발명의 실시의 형태에서 설명한 본 발명의 반도체메모리셀에 있어서 독출용 트랜지스터 TR1 및 전류제어용 접합형 트랜지스터 TR3를 p형 트랜지스터로 하고, 기입용 트랜지스터 TR2나 제2의 기입용 트랜지스터 TR4를 n형 트랜지스터로 할 수 있다. 각 트랜지스터에 있어서의 각 요소의 배치는 예시이고, 적절히 변경할 수 있다. 또, 각종의 영역에의 불순물의 도입은 이온주입법 뿐만 아니라, 확산법으로 행할 수도 있다. 또, 실리콘반도체 뿐만 아니라, 예를 들면 GaAs계 등의 화합물반도체로 구성된 메모리셀에도 본 발명을 적용할 수 있다. 또한, 본 발명의 반도체메모리셀은 MES형 FET 구조를 가지는 반도체메모리셀에도 적용할 수 있다.
도 1의 (A)에 원리도를 나타낸 본 발명의 반도체메모리셀을 도 2에 나타낸 구조에 있어서 실현하기 위해서는, 예를 들면, 제4의 영역 SC4과 제5의 영역 SC5의 사이에 위치하는 제3의 영역 SC3의 영역에 대하여, 횡방향 등으로부터 접속된 정보독출선을 형성하면 된다. 또, 도 16의 (A)에 원리도를 나타낸 본 발명의 반도체메모리셀을 도 17에 나타낸 구조에 있어서 실현하기 위해서는, 예를 들면, 제5의 영역 SC5을 형성하지 않고, 제4의 영역 SC4과 이간한 제3의 영역 SC3의 표면영역에 접속된 정보독출선을 형성하면 된다. 또한, 도 16의 (B)에 원리도를 나타낸 본 발명의 반도체메모리셀을 도 2에 나타낸 구조에 있어서 실현하기 위해서는, 제5의 영역 SC5을, 제2의 소정의 전위에 접속하는 대신에, 제2의 배선에 접속하면 된다.
쇼트키접합을 형성하기 위한 방법, 또한, 각종의 영역의 표면영역에 도전성의 영역을 형성하는 방법은, 실시의 형태에서 설명한 방법에 한정되지 않는다. 제2의 배선을 형성할 때, 예를 들면, 티탄실리사이드나 TiN으로 이루어지는 배리어층이나 글루 레이어(glue layer)를 형성하지만, 이러한 배리어층이나 글루 레이어를 제3의 영역 SC3의 표면에도 형성한다. 이로써, 제2의 배선의 일부분(보다 구체적으로는, 배리어층이나 글루 레이어의 일부분)과 공통인 도전성의 제5의 영역 SC5 또는 제6의 영역 SC6을 제3의 영역 SC3의 표면에 형성할 수 있다. 동일하게 하여, 각종의 영역의 표면영역에 도전성의 영역을 형성할 수도 있다.
본 발명의 반도체메모리셀에 있어서는, 독출용 트랜지스터의 채널형성영역에 축적된 전위 또는 전하(정보)에 의존하여, 독출용 트랜지스터의 동작이 규정되고, 리프레시 시간 내에 독출되는 트랜지스터의 전류로서의 정보는, 부가적으로 추가되었다고 해도 그 콘덴서 용량(예를 들면, 게이트영역의 용량+부가용량 등)의 크기에 의존하는 것이 아니다. 따라서, 종래의 반도체메모리셀에 있어서의 커패시터 용량의 문제를 해결할 수 있고, 리프레시 시간 조정을 위한 부가적인 커패시터를 가하는 일이 있더라도, 종래의 DRAM과 같은 현저하게 큰 커패시터를 필요로 하지 않는다. 그리고, 반도체메모리셀의 최대면적은 2개의 트랜지스터의 면적과 동일하거나 그 이하이다.
나아가, 전류제어용 접합형 트랜지스터가 구비되어 있고, 이 전류제어용 접합형 트랜지스터는, 정보의 독출시, 온/오프 제어되므로, 제2의 영역 내지 제3의 영역을 흐르는 전류의 마진이 매우 크게 취해지는 결과, 비트선에 접속되는 반도체메모리셀의 수에 제한을 받기 어렵고, 또, 반도체메모리셀의 정보유지시간(리텐션 시간)을 길게 할 수 있다.
본 발명의 제5의 양태∼제9의 양태에 관한 반도체메모리셀의 프로세스는, 도 34 및 도 35, 및 도 36∼도 37에 나타낸 바와 같이, MOS로직회로 형성프로세스와 콤패티블(compatible)하다. 따라서, 대략 1 트랜지스터의 면적으로 반도체메모리셀을 실현할 수 있고, 나아가, MOS로직회로 내에 DRAM 기능을 아주 적은 공정의 증가만으로 내장할 수 있다. 또, 반드시 SOI기술을 사용하지 않고, 종래의 반도체메모리셀의 제조기술로, 대략 1 트랜지스터분의 면적의 반도체메모리셀을 실현할 수 있다.
도 1은 본 발명의 반도체메모리셀의 제1 및 제3의 양태에 관한 원리도.
도 2는 본 발명의 실시의 형태 1에 있어서의 반도체메모리셀의 모식적인 일부단면도.
도 3은 본 발명의 실시의 형태 1에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 4는 본 발명의 실시의 형태 1에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 5는 본 발명의 반도체메모리셀의 제1 및 제3의 양태에 관한 도 1과는 다른 원리도.
도 6은 본 발명의 실시의 형태 1에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 7은 본 발명의 반도체메모리셀의 제1 및 제3의 양태에 관한 도 1과는 다른 원리도.
도 8은 본 발명의 실시의 형태 1에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 9는 본 발명의 실시의 형태 1에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 10은 본 발명의 반도체메모리셀의 제2 및 제4의 양태, 또는, 제2 및 제6의 양태에 관한 원리도.
도 11은 본 발명의 실시의 형태 2에 있어서의 반도체메모리셀의 모식적인 일부단면도.
도 12는 본 발명의 실시의 형태 2에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 13은 본 발명의 반도체메모리셀의 제2 및 제4의 양태에 관한 도 10과는 다른 원리도.
도 14는 본 발명의 실시의 형태 2에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 15는 본 발명의 실시의 형태 2에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 16은 본 발명의 반도체메모리셀의 제1 및 제5의 양태에 관한 원리도.
도 17은 본 발명의 실시의 형태 3에 있어서의 반도체메모리셀의 모식적인 일부단면도.
도 18은 본 발명의 실시의 형태 3에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 19는 본 발명의 실시의 형태 4에 있어서의 반도체메모리셀의 모식적인 일부단면도.
도 20은 본 발명의 실시의 형태 4에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 21은 본 발명의 반도체메모리셀의 제2 및 제6의 양태에 관한 원리도.
도 22는 본 발명의 실시의 형태 4에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 23은 본 발명의 실시의 형태 4에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 24는 본 발명의 반도체메모리셀의 제2 및 제6의 양태에 관한 원리도.
도 25는 본 발명의 실시의 형태 4에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 26은 본 발명의 실시의 형태 4에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 27은 본 발명의 실시의 형태 4에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 28은 본 발명의 실시의 형태 4에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 29는 본 발명의 반도체메모리셀의 제2 및 제7의 양태에 관한 원리도.
도 30은 본 발명의 실시의 형태 5에 있어서의 반도체메모리셀의 모식적인 일부단면도.
도 31은 본 발명의 실시의 형태 5에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 32는 본 발명의 실시의 형태 5에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 33은 본 발명의 실시의 형태 5에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 34는 본 발명의 실시의 형태 1의 반도체메모리셀의 제조방법을 설명하기 위한 실리콘반도체기판 등의 모식적인 일부 단면도.
도 35는 도 34에 이어서, 본 발명의 실시의 형태 1의 반도체메모리셀의 제조방법을 설명하기 위한 실리콘반도체기판 등의 모식적인 일부단면도.
도 36은 본 발명의 실시의 형태 3의 반도체메모리셀의 제조방법을 설명하기 위한 실리콘반도체기판 등의 모식적인 일부단면도.
도 37은 도 36에 이어서, 본 발명의 실시의 형태 3의 반도체메모리셀의 제조방법을 설명하기 위한 실리콘반도체기판 등의 모식적인 일부단면도.
도 38은 본 발명의 실시의 형태 6의 반도체메모리셀의 모식적인 일부단면도.
도 39는 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 40은 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 41은 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 42는 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 43은 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 44는 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 45는 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 46은 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 47은 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 48은 본 발명의 실시의 형태 6에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 50은 본 발명의 실시의 형태 7의 반도체메모리셀의 모식적인 일부단면도.
도 51은 본 발명의 실시의 형태 7에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 52는 본 발명의 실시의 형태 7에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 53은 본 발명의 실시의 형태 7에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 54는 본 발명의 실시의 형태 7에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 55는 본 발명의 실시의 형태 7에 있어서의 반도체메모리셀의 변형예의 모식적인 일부단면도.
도 56은 종래의 1트랜지스터메모리셀의 개념도.
도 57은 종래의 트렌치커패시터셀 구조를 가지는 메모리셀의 단면도.
<도면의 주요부분에 대한 부호의 설명>
TR1 : 독출용 트랜지스터, TR2 : 기입용 트랜지스터, TR3 :전류제어용 접합형 트랜지스터, TR4 : 제2의 기입용 트랜지스터, SC1 : 제1의 영역, SC2 : 제2의 영역, SC3 : 제3의 영역, SC4 : 제4의 영역, SC5 : 제5의 영역, SC6 : 제6의 영역, SC7 : 제1 도전형의 고농도불순물함유영역, CH1, CH2, CH4… 채널형성영역, CH3 : 채널영역, G, G1, G2, G4… 게이트영역.

Claims (56)

  1. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인영역은, 소정의 전위에 접속되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역과 공통이고,
    (A-3) 제1 트랜지스터의 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인영역은, 제2의 메모리셀 선택선에 접속되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인영역은, 제1 트랜지스터의 채널형성영역 및 전류제어용 접합형 트랜지스터의 제1의 게이트영역과 공통이고,
    (B-3) 제2 트랜지스터의 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (C-1) 전류제어용 접합형 트랜지스터의 제2의 게이트영역은, 제1 트랜지스터의 다른 쪽의 소스/드레인영역의 연재부(延在部)인 전류제어용 접합형 트랜지스터의 채널영역을 통해, 전류제어용 접합형 트랜지스터의 제1의 게이트영역과 대향하고 있고,
    (C-2) 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은, 이 채널영역을 통해 제1 트랜지스터의 다른 쪽의 소스/드레인영역의 연재부에 위치하는 것을 특징으로 하는 반도체메모리셀.
  2. 제1항에 있어서, 전류제어용 접합형 트랜지스터의 제2의 게이트영역은 제2의 소정의 전위에 접속되고, 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은 정보독출선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  3. 제1항에 있어서, 전류제어용 접합형 트랜지스터의 제2의 게이트영역은 제2의 소정의 전위에 접속되고, 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역과 제2 트랜지스터의 한쪽의 소스/드레인영역과의 접합부는 다이오드를 구성하는 것을 특징으로 하는 반도체메모리셀.
  4. 제1항에 있어서, 전류제어용 접합형 트랜지스터의 제2의 게이트영역은 제2의 소정의 전위에 접속되고, 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은 다이오드를 통해 제2의 소정의 전위에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  5. 제1항에 있어서, 전류제어용 접합형 트랜지스터의 제1의 게이트영역과 전류제어용 접합형 트랜지스터의 제2의 게이트영역과는 접속되어 있고, 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역과 제2 트랜지스터의 한쪽의 소스/드레인영역과의 접합부는 다이오드를 구성하는 것을 특징으로 하는 반도체메모리셀.
  6. 제1항에 있어서, 제2 트랜지스터의 한쪽의 소스/드레인영역과 전류제어용 접합형 트랜지스터의 제2의 게이트영역은 공통인 것을 특징으로 하는 반도체메모리셀.
  7. 제6항에 있어서, 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은 정보독출선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  8. 제6항에 있어서, 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역에는 다이오드가 형성되어 있고, 이 다이오드의 일단은 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  9. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역과 공통이고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인영역은, 다이오드를 통해 메모리셀 선택용의 제2의 메모리셀 선택선에 접속되고,
    (A-3) 제1 트랜지스터의 게이트영역은, 메모리셀 선택용의 제1의 메모리셀 선택선에 접속되고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인영역은, 메모리셀 선택용의 제2의 메모리셀 선택선에 접속되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인영역은, 제1 트랜지스터의 채널형성영역 및 전류제어용 접합형 트랜지스터의 제1의 게이트영역과 공통이고,
    (B-3) 제2 트랜지스터의 게이트영역은, 메모리셀 선택용의 제1의 메모리셀 선택선에 접속되고,
    (C-1) 전류제어용 접합형 트랜지스터의 제2의 게이트영역은, 제1 트랜지스터의 한쪽의 소스/드레인영역의 연재부인 전류제어용 접합형 트랜지스터의 채널영역을 통해, 전류제어용 접합형 트랜지스터의 제1의 게이트영역과 대향하고 있고,
    (C-2) 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은, 이 채널영역을 통해 제1 트랜지스터의 다른 쪽의 소스/드레인영역의 연재부에 위치하고, 또한 소정의 전위에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  10. 제9항에 있어서, 전류제어용 접합형 트랜지스터의 제2의 게이트영역은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  11. 제9항에 있어서, 전류제어용 접합형 트랜지스터의 제2의 게이트영역은, 전류제어용 접합형 트랜지스터의 제1의 게이트영역에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  12. 제9항에 있어서, 또한 제2 도전형의 기입용 제3 트랜지스터를 구비하고, 전류제어용 접합형 트랜지스터의 제2의 게이트영역은, 이 제3 트랜지스터를 통해 전류제어용 접합형 트랜지스터의 제1의 게이트영역에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  13. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (a) 제2 도전형을 가지는 반도체성의 제1의 영역,
    (b) 제1의 영역의 표면영역에 배설되고, 또한 정류접합(整流接合)을 형성하여 접하는 반도체성 또는 도전성의 제2의 영역,
    (c) 제1의 영역의 표면영역에 배설되고, 또한 제2의 영역과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역,
    (d) 제3의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역, 및
    (e) 제4의 영역과는 이간되어 제3의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역
    을 가지는 반도체메모리셀로서,
    (A-1) 제1 트랜지스터의 소스/드레인영역은, 제2의 영역 및 제3의 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 채널형성영역은, 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성되고,
    (A-3) 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 이 표면영역의 위쪽에는, 배리어층을 통해 제1 트랜지스터용의 게이트영역이 배설되어 있고,
    (B-1) 제2 트랜지스터의 소스/드레인영역은, 제1의 영역 및 제4의 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 채널형성영역은, 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역으로 구성되고,
    (B-3) 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 이 표면영역의 위쪽에는, 배리어층을 통해 제2 트랜지스터용의 게이트영역이 배설되어 있고,
    (C-1) 전류제어용 접합형 트랜지스터의 게이트영역은, 제5의 영역, 및 이 제5의 영역과 대향하는 제1의 영역의 부분으로 구성되고,
    (C-2) 전류제어용 접합형 트랜지스터의 채널영역은, 제5의 영역과 제1의 영역의 이 부분과로 협지된 제3의 영역의 일부로 구성되고,
    (C-3) 전류제어용 접합형 트랜지스터의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 양단으로부터 뻗는 제3의 영역으로 구성되고,
    (D) 제1 트랜지스터의 게이트영역 및 제2 트랜지스터의 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (E) 제2의 영역은, 소정의 전위에 접속되고,
    (F) 제4의 영역은, 제2의 메모리셀 선택선에 접속되고,
    (G) 제5의 영역은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  14. 제13항에 있어서, 상기 제5의 영역은, 제2의 소정의 전위에 접속되는 대신에, 제1의 영역에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  15. 제13항 또는 제14항에 있어서, 제3의 영역과 제4의 영역의 접합부는 다이오드를 구성하고, 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  16. 제13항에 있어서, 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제3의 영역의 표면영역에는 다이오드가 형성되고, 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역은, 이 다이오드를 통해 제2의 소정의 전위에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  17. 제13항 또는 제14항에 있어서, 제1의 영역의 아래에, 제1 도전형의 고농도불순물함유영역을 더 구비하고 있는 것을 특징으로 하는 반도체메모리셀.
  18. 제13항 또는 제14항에 있어서, 반도체메모리셀은 제2 도전형의 웰(well) 구조내에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  19. 제13항 또는 제14항에 있어서, 반도체메모리셀은 절연체상에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  20. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (a) 제2 도전형을 가지는 반도체성의 제1의 영역,
    (b) 제1 영역의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역,
    (c) 제1의 영역의 표면영역에 배설되고, 또한 제2의 영역과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역,
    (d) 제3의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역, 및
    (e) 제2의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역
    을 가지는 반도체메모리셀로서,
    (A-1) 제1 트랜지스터의 소스/드레인영역은, 제2의 영역 및 제3의 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 채널형성영역은, 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성되고,
    (A-3) 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 이 표면영역의 위쪽에는, 배리어층을 통해 제1 트랜지스터용의 게이트영역이 배설되어 있고,
    (B-1) 제2 트랜지스터의 소스/드레인영역은, 제1의 영역 및 제4의 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 채널형성영역은, 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역으로 구성되고,
    (B-3) 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 이 표면영역의 위쪽에는, 배리어층을 통해 제2 트랜지스터용의 게이트영역이 배설되어 있고,
    (C-1) 전류제어용 접합형 트랜지스터의 게이트영역은, 제5의 영역, 및 이 제5의 영역과 대향하는 제1의 영역의 부분으로 구성되고,
    (C-2) 전류제어용 접합형 트랜지스터의 채널영역은, 제5의 영역과 제1의 영역의 이 부분과로 협지된 제2의 영역의 일부로 구성되고,
    (C-3) 전류제어용 접합형 트랜지스터의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 양단으로부터 뻗는 제2의 영역으로 구성되고,
    (D) 제1 트랜지스터의 게이트영역 및 제2 트랜지스터의 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (E) 제2의 영역은, 소정의 전위에 접속되고,
    (F) 제4의 영역은, 제2의 메모리셀 선택선에 접속되고,
    (G) 제5의 영역은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  21. 제20항에 있어서, 상기 제5의 영역은, 제2의 소정의 전위에 접속되는 대신에, 제1의 영역에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  22. 제20항 또는 제21항에 있어서, 제3의 영역과 제4의 영역의 접합부는 다이오드를 구성하고, 제1 트랜지스터의 한쪽의 소스/드레인영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  23. 제20항 또는 제21항에 있어서, 제1의 영역의 아래에, 제1 도전형의 고농도불순물함유영역을 더 구비하고 있는 것을 특징으로 하는 반도체메모리셀.
  24. 제20항 또는 제21항에 있어서, 반도체메모리셀은 제2 도전형의 웰 구조 내에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  25. 제20항 또는 제21항에 있어서, 반도체메모리셀은 절연체상에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  26. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (a) 제2 도전형을 가지는 반도체성의 제1의 영역,
    (b) 제1의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 반도체성 또는 도전성의 제2의 영역,
    (c) 제1의 영역의 표면영역에 배설되고, 또한 제2의 영역과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역,
    (d) 제3의 영역의 표면영역에 배설된, 제2 도전형을 가지는 반도체성의 제4의 영역, 및
    (e) 제2의 영역과 제3의 영역, 및 제1의 영역과 제4의 영역을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터와 제2 트랜지스터와로 공유된 게이트영역
    을 가지는 반도체메모리셀로서,
    (A-1) 제1 트랜지스터의 소스/드레인영역은, 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역, 및 제2의 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 채널형성영역은, 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성되어 있고,
    (B-1) 제2 트랜지스터의 소스/드레인영역은, 제1의 영역 및 제4의 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 채널형성영역은, 제1의 영역과 제4의 영역과로 협지된, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제3의 영역의 표면영역으로 구성되어 있고,
    (C-1) 전류제어용 접합형 트랜지스터의 게이트영역은, 제4의 영역, 및 이 제4의 영역과 대향하는 제1의 영역의 부분으로 구성되고,
    (C-2) 전류제어용 접합형 트랜지스터의 채널영역은, 제1의 영역과 제4의 영역과로 협지된, 제2 트랜지스터의 한쪽의 소스/드레인영역의 아래쪽에 위치하는 제3의 영역의 부분으로 구성되고,
    (C-3) 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 일단으로부터 뻗고, 그리고 제1의 영역과 제4의 영역과로 협지된, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하고 또한 제2 트랜지스터의 채널형성영역에 상당하는 제3의 영역의 표면영역으로 구성되고,
    (C-4) 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 타단으로부터 뻗는 제3의 영역으로 구성되고,
    (D) 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (E) 제2의 영역은, 소정의 전위에 접속되고,
    (F) 제4의 영역은, 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  27. 제26항에 있어서, 제3의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 도전성의 제5의 영역을 가지고,
    이 제5의 영역과 제3의 영역과에 의해 다이오드가 구성되고,
    전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  28. 제26항에 있어서, 제1의 영역의 아래에, 제1 도전형의 고농도불순물함유영역을 더 구비하고 있는 것을 특징으로 하는 반도체메모리셀.
  29. 제26항에 있어서, 반도체메모리셀은 제2 도전형의 웰 구조 내에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  30. 제26항에 있어서, 반도체메모리셀은 절연체상에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  31. 제1 도전형의 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (a) 제2 도전형을 가지는 반도체성의 제1의 영역,
    (b) 제1 영역의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역.
    (c) 제1의 영역의 표면영역에 배설되고, 또한 제2의 영역과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역,
    (d) 제3의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역,
    (e) 제2의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역, 및
    (f) 제2의 영역과 제3의 영역, 및 제1의 영역과 제4의 영역을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터와 제2 트랜지스터와로 공유된 게이트영역
    을 가지는 반도체메모리셀로서,
    (A-1) 제1 트랜지스터의 소스/드레인영역은, 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역, 및 제2의 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 채널형성영역은, 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성되어 있고,
    (B-1) 제2 트랜지스터의 소스/드레인영역은, 제1의 영역 및 제4의 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 채널형성영역은, 제1의 영역과 제4의 영역과로 협지된, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제3의 영역의 표면영역으로 구성되어 있고,
    (C-1) 전류제어용 접합형 트랜지스터의 게이트영역은, 제5의 영역, 및 이 제5의 영역과 대향하는 제1의 영역의 부분으로 구성되고,
    (C-2) 전류제어용 접합형 트랜지스터의 채널영역은, 제5의 영역과 제1의 영역의 이 부분과로 협지된 제2의 영역의 일부로 구성되고,
    (C-3) 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 일단으로부터 뻗고, 그리고 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제2의 영역으로 구성되고,
    (C-4) 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 타단으로부터 뻗는 제2의 영역으로 구성되고,
    (D) 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (E) 제2의 영역은, 소정의 전위에 접속되고,
    (F) 제4의 영역은, 제2의 메모리셀 선택선에 접속되고,
    (G) 제5의 영역은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  32. 제31항에 있어서, 제3의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 도전성의 제6의 영역을 가지고,
    이 제6의 영역과 제3의 영역과에 의해 다이오드가 구성되고,
    제1 트랜지스터의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  33. 제31항에 있어서, 상기 제5의 영역은, 제2의 소정의 전위에 접속되는 대신에, 제1의 영역에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  34. 제33항에 있어서, 제3의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 도전성의 제6의 영역을 가지고,
    이 제6의 영역과 제3의 영역과에 의해 다이오드가 구성되고,
    제1 트랜지스터의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  35. 제31항 또는 제33항에 있어서, 제1의 영역의 아래에, 제1 도전형의 고농도불순물함유영역을 더 구비하고 있는 것을 특징으로 하는 반도체메모리셀.
  36. 제31항 또는 제33항에 있어서, 반도체메모리셀은 제2 도전형의 웰 구조 내에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  37. 제31항 또는 33항에 있어서, 반도체메모리셀은 절연체상에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  38. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터와, 제2 도전형의 기입용 제3 트랜지스터로 이루어지고,
    (a) 제2 도전형을 가지는 반도체성의 제1의 영역,
    (b) 제1의 영역의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역,
    (c) 제1의 영역의 표면영역에 배설되고, 또한 제2의 영역과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역,
    (d) 제3의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역,
    (e) 제2의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역, 및
    (f) 제1의 영역과 제4의 영역, 제2의 영역과 제3의 영역, 및, 제3의 영역과 제5의 영역을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터로 공유된 게이트영역
    을 가지는 반도체메모리셀로서,
    (A-1) 제1 트랜지스터의 소스/드레인영역은, 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역, 및 제2의 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 채널형성영역은, 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성되어 있고,
    (B-1) 제2 트랜지스터의 소스/드레인영역은, 제1의 영역 및 제4의 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 채널형성영역은, 제1의 영역과 제4의 영역과로 협지된, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제3의 영역의 표면영역으로 구성되어 있고,
    (C-1) 전류제어용 접합형 트랜지스터의 게이트영역은, 제5의 영역, 및 이 제5의 영역과 대향하는 제1의 영역의 부분으로 구성되고,
    (C-2) 전류제어용 접합형 트랜지스터의 채널영역은, 제5의 영역과 제1의 영역의 이 부분과로 협지된 제2의 영역의 일부로 구성되고,
    (C-3) 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 일단으로부터 뻗고, 그리고 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제2의 영역으로 구성되고,
    (C-4) 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 타단으로부터 뻗는 제2의 영역으로 구성되고,
    (D-1) 제3 트랜지스터의 한쪽의 소스/드레인영역은, 제1 트랜지스터의 채널형성영역에 상당하는 제1의 영역의 이 표면영역으로 구성되고,
    (D-2) 제3 트랜지스터의 다른 쪽의 소스/드레인영역은, 제5의 영역으로 구성되고,
    (D-3) 제3 트랜지스터의 채널형성영역은, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제2의 영역으로 구성되고,
    (E) 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (F) 제2의 영역은, 소정의 전위에 접속되고,
    (G) 제4의 영역은, 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  39. 제38항에 있어서, 제1의 영역의 아래에, 제1 도전형의 고농도불순물함유영역을 더 구비하고 있는 것을 특징으로 하는 반도체메모리셀.
  40. 제38항에 있어서, 반도체메모리셀은 제2 도전형의 웰 구조 내에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  41. 제38항에 있어서, 반도체메모리셀은 절연체상에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  42. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (a) 제1 도전형을 가지는 반도체성의 제3의 영역,
    (b) 제3의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역,
    (c) 제3의 영역의 표면영역에 배설되고, 또한 제4의 영역과는 이간되어 배설된, 제2 도전형을 가지는 반도체성의 제1의 영역,
    (d) 제1의 영역의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역,
    (e) 제2의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역, 및
    (f) 제2의 영역과 제3의 영역, 및 제1의 영역과 제4의 영역을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터와 제2 트랜지스터와로 공유된 게이트영역
    을 가지는 반도체메모리셀로서,
    (A-1) 제1 트랜지스터의 소스/드레인영역은, 제2의 영역 및 제3의 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 채널형성영역은, 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성되고,
    (B-1) 제2 트랜지스터의 소스/드레인영역은, 제1의 영역 및 제4의 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 채널형성영역은, 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역으로 구성되고,
    (C-1) 전류제어용 접합형 트랜지스터의 게이트영역은, 제5의 영역, 및 이 제5의 영역과 대향하는 제1의 영역의 부분으로 구성되고,
    (C-2) 전류제어용 접합형 트랜지스터의 채널영역은, 제5의 영역과 제1의 영역의 이 부분과로 협지된 제2의 영역의 일부로 구성되고,
    (C-3) 전류제어용 접합형 트랜지스터의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 양단으로부터 뻗는 제2의 영역으로 구성되고,
    (D) 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (E) 제2의 영역은, 소정의 전위에 접속되고,
    (F) 제4의 영역은, 제2의 메모리셀 선택선에 접속되고,
    (G) 제5의 영역은, 제2의 소정의 전위에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  43. 제42항에 있어서, 상기 제5의 영역은, 제2의 소정의 전위에 접속되는 대신에, 제1의 영역에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  44. 제42항 또는 제43항에 있어서, 제3의 영역과 제4의 영역의 접합부는 다이오드를 구성하고, 제1 트랜지스터의 한쪽의 소스/드레인영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  45. 제42항 또는 제43항에 있어서, 제3의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 도전성의 제6의 영역을 가지고,
    이 제6의 영역과 제3의 영역과에 의해 다이오드가 구성되고,
    제1 트랜지스터의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  46. 제42항 또는 제43항에 있어서, 제1의 영역의 아래에, 제1 도전형의 고농도불순물함유영역을 더 구비하고 있는 것을 특징으로 하는 반도체메모리셀.
  47. 제42항 또는 제43항에 있어서, 반도체메모리셀은 제1 도전형의 웰 구조 내에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  48. 제42항 또는 제43항에 있어서, 반도체메모리셀은 절연체상에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  49. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터와, 제2 도전형의 기입용 제3 트랜지스터로 이루어지고,
    (a) 제1 도전형을 가지는 반도체성의 제3의 영역,
    (b) 제3의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역,
    (c) 제3의 영역의 표면영역에 배설되고, 또한 제4의 영역과는 이간되어 배설된, 제2 도전형을 가지는 반도체성의 제1의 영역,
    (d) 제1의 영역의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역,
    (e) 제2의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역, 및
    (f) 제1의 영역과 제4의 영역, 제2의 영역과 제3의 영역, 및 제3의 영역과 제5의 영역을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터로 공유된 게이트영역
    을 가지는 반도체메모리셀로서,
    (A-1) 제1 트랜지스터의 소스/드레인영역은, 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역, 및 제2의 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 채널형성영역은, 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성되어 있고,
    (B-1) 제2 트랜지스터의 소스/드레인영역은, 제1의 영역 및 제4의 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 채널형성영역은, 제1의 영역과 제4의 영역과로 협지된, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제3의 영역의 표면영역으로 구성되어 있고,
    (C-1) 전류제어용 접합형 트랜지스터의 게이트영역은, 제5의 영역, 및 이 제5의 영역과 대향하는 제1의 영역의 부분으로 구성되고,
    (C-2) 전류제어용 접합형 트랜지스터의 채널영역은, 제5의 영역과 제1의 영역의 이 부분과로 협지된, 제2의 영역의 일부로 구성되고,
    (C-3) 전류제어용 접합형 트랜지스터의 한쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 일단으로부터 뻗고, 그리고 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제2의 영역으로 구성되고,
    (C-4) 전류제어용 접합형 트랜지스터의 다른 쪽의 소스/드레인영역은, 전류제어용 접합형 트랜지스터의 채널영역의 타단으로부터 뻗는 제2의 영역으로 구성되고,
    (D-1) 제3 트랜지스터의 한쪽의 소스/드레인영역은, 제1 트랜지스터의 채널형성영역에 상당하는 제1의 영역의 이 표면영역으로 구성되고,
    (D-2) 제3 트랜지스터의 다른 쪽의 소스/드레인영역은, 제5의 영역으로 구성되고,
    (D-3) 제3 트랜지스터의 채널형성영역은, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제2의 영역으로 구성되고,
    (E) 게이트영역은, 제1의 메모리셀 선택선에 접속되고,
    (F) 제2의 영역은, 소정의 전위에 접속되고,
    (G) 제4의 영역은, 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  50. 제49항에 있어서, 제3의 영역과 제4의 영역의 접합부는 다이오드를 구성하고, 제1 트랜지스터의 한쪽의 소스/드레인영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  51. 제49항에 있어서, 제3의 영역의 표면영역에 배설되고, 또한 정류정합을 형성하여 접하는 도전성의 제6의 영역을 가지고,
    이 제6의 영역과 제3의 영역과에 의해 다이오드가 구성되고,
    제1 트랜지스터의 다른 쪽의 소스/드레인영역에 상당하는 제3의 영역은, 이 다이오드를 통해 제2의 메모리셀 선택선에 접속되어 있는 것을 특징으로 하는 반도체메모리셀.
  52. 제49항에 있어서, 제1의 영역의 아래에, 제1 도전형의 고농도불순물함유영역을 더 구비하고 있는 것을 특징으로 하는 반도체메모리셀.
  53. 제49항에 있어서, 반도체메모리셀은 제2 도전형의 웰 구조 내에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  54. 제49항에 있어서,반도체메모리셀은 절연체상에 형성되어 있는 것을 특징으로 하는 반도체메모리셀.
  55. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (1) 제2 도전형을 가지는 반도체성의 제1의 영역,
    (2) 제1의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제2의 영역,
    (c) 제1의 영역의 표면영역에 배설되고, 또한 제2의 영역과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역,
    (d) 제3의 영역의 표면영역에 배설된, 제2 도전형을 가지는 반도체성의 제4의 영역, 및
    (e) 제2의 영역과 제3의 영역, 및 제1의 영역과 제4의 영역을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터와 제2 트랜지스터와로 공유된 게이트영역
    을 가지고,
    (A-1) 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역, 및 제2의 영역으로 구성된 소스/드레인영역, 및
    (A-2) 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성된 채널형성영역
    을 가지는 제1 트랜지스터,
    (B-1) 제1의 영역 및 제4의 영역으로 구성된 소스/드레인영역, 및
    (B-2) 제1의 영역과 제4의 영역과로 협지된, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제3의 영역의 표면영역으로 구성된 채널형성영역
    을 가지는 제2 트랜지스터, 및
    (C-1) 제4의 영역, 및 이 제4의 영역과 대향하는 제1의 영역의 부분으로 구성된 게이트영역,
    (C-2) 제1의 영역과 제4의 영역과로 협지된, 제2 트랜지스터의 한쪽의 소스/드레인영역의 아래쪽에 위치하는 제3의 영역의 부분으로 구성된 채널영역,
    (C-3) 채널영역의 일단으로부터 뻗고, 그리고 제1의 영역과 제4의 영역과로 협지된, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하고 또한 제2 트랜지스터의 채널형성영역에 상당하는 제3의 영역의 표면영역으로 구성된 소스/드레인영역의 한쪽, 및
    (C-4) 채널영역의 타단으로부터 뻗는 제3의 영역으로 구성된 소스/드레인영역의 다른 쪽
    을 가지는 전류제어용 접합형 트랜지스터
    의 각각으로 이루어지는 반도체메모리셀의 제조방법으로서,
    (1) 제1의 영역의 표면에 배리어층을 형성한 후, 이 배리어층상에 게이트영역을 형성하는 공정과,
    (2) 전류제어용 접합형 트랜지스터가 대향하는 게이트영역의 사이의 거리가 최적화되고, 또한 전류제어용 접합형 트랜지스터가 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도가 최적화되도록, 제1의 영역, 제3의 영역 및 제4의 영역의 각각을, 임의의 순서로 이온주입법에 의해 형성하는 공정과
    로 이루어지는 것을 특징으로 하는 반도체메모리셀의 제조방법.
  56. 제1 도전형의 독출용 제1 트랜지스터와, 제2 도전형의 기입용 제2 트랜지스터와, 제1 도전형의 전류제어용 접합형 트랜지스터로 이루어지고,
    (a) 제2 도전형을 가지는 반도체성의 제1의 영역,
    (b) 제1의 영역의 표면영역에 배설된, 제1 도전형을 가지는 반도체성의 제2의 영역,
    (c) 제1의 영역의 표면영역에 배설되고, 또한 제2의 영역과는 이간되어 배설된, 제1 도전형을 가지는 반도체성의 제3의 영역,
    (d) 제3의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제4의 영역,
    (e) 제2의 영역의 표면영역에 배설되고, 또한 정류접합을 형성하여 접하는 반도체성 또는 도전성의 제5의 영역, 및
    (f) 제2의 영역과 제3의 영역, 및 제1의 영역과 제4의 영역을 다리를 놓듯이 배리어층을 통해 배설하고, 제1 트랜지스터와 제2 트랜지스터와로 공유된 게이트영역
    을 가지고,
    (A-1) 제1의 영역과 제4의 영역과로 협지된 제3의 영역의 표면영역, 및 제2의 영역으로 구성된 소스/드레인영역, 및
    (A-2) 제2의 영역과 제3의 영역과로 협지된 제1의 영역의 표면영역으로 구성된 채널형성영역
    을 가지는 제1 트랜지스터,
    (B-1) 제1의 영역 및 제4의 영역으로 구성된 소스/드레인영역, 및
    (B-2) 제1의 영역과 제4의 영역과로 협지된, 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제3의 영역의 표면영역으로 구성된 채널형성영역
    을 가지는 제2 트랜지스터, 및
    (C-1) 제5의 영역, 및 이 제5의 영역과 대향하는 제1의 영역의 부분으로 구성된 게이트영역,
    (C-2) 제1의 영역의 이 부분과 제5의 영역과로 협지된 제2의 영역의 부분으로 구성된 채널영역,
    (C-3) 채널영역의 일단으로부터 뻗고, 그리고 제1 트랜지스터의 한쪽의 소스/드레인영역에 상당하는 제2의 영역으로 구성된 소스/드레인영역의 한쪽, 및
    (C-4) 채널영역의 타단으로부터 뻗는 제2의 영역으로 구성된 소스/드레인영역의 다른 쪽
    을 가지는 전류제어용 접합형 트랜지스터
    의 각각으로 이루어지는 반도체메모리셀의 제조방법으로서,
    (1) 제1의 영역의 표면에 배리어층을 형성한 후, 이 배리어층상에 게이트영역을 형성하는 공정과,
    (2) 전류제어용 접합형 트랜지스터가 대향하는 게이트영역의 사이의 거리가 최적화되고, 또한 전류제어용 접합형 트랜지스터가 대향하는 각각의 게이트영역에 있어서의 불순물농도와 채널영역에 있어서의 불순물농도가 최적화되도록, 제1의 영역, 제2의 영역 및 제5의 영역의 각각을, 임의의 순서로 이온주입법에 의해 형성하는 공정과
    로 이루어지는 것을 특징으로 하는 반도체메모리셀의 제조방법.
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