JP2000299392A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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Abstract
(57)【要約】
【課題】情報保持時間を十分に長くとることを可能と
し、従来のＤＲＡＭのような大容量のキャパシタを必要
としない、半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域ＣＨ1及びゲート領域Ｇ1を
有する第１導電形の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇ2を有する第２導電形のスイッチ
用の第２のトランジスタＴＲ2、並びに、（３）補助キ
ャパシタＣから成り、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は第２のトランジスタＴＲ2の
チャネル形成領域ＣＨ2に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1に相当し、補助キャ
パシタＣは第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に接続されている。
し、従来のＤＲＡＭのような大容量のキャパシタを必要
としない、半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域ＣＨ1及びゲート領域Ｇ1を
有する第１導電形の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇ2を有する第２導電形のスイッチ
用の第２のトランジスタＴＲ2、並びに、（３）補助キ
ャパシタＣから成り、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は第２のトランジスタＴＲ2の
チャネル形成領域ＣＨ2に相当し、第２のトランジスタ
ＴＲ2の一方のソース／ドレイン領域は第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1に相当し、補助キャ
パシタＣは第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも２つの
トランジスタと補助キャパシタ、あるいは、少なくとも
２つのトランジスタとダイオードと補助キャパシタとか
ら成る半導体メモリセル、あるいは、これらを１つに融
合した半導体メモリセルに関する。
トランジスタと補助キャパシタ、あるいは、少なくとも
２つのトランジスタとダイオードと補助キャパシタとか
ら成る半導体メモリセル、あるいは、これらを１つに融
合した半導体メモリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図５０の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図５０の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
て、図５０の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図５０の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１７の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１７の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、この特
許公開公報に開示された半導体メモリセルにおいては、
情報の保持領域が小さいため、情報保持時間が十分には
長くないといった問題がある。
許公開公報に開示された半導体メモリセルにおいては、
情報の保持領域が小さいため、情報保持時間が十分には
長くないといった問題がある。
【０００９】従って、本発明の目的は、情報保持時間を
十分に長くとることを可能とし、トランジスタの動作が
安定しており、従来のＤＲＡＭのような大容量のキャパ
シタを必要とせず、情報の書き込み／読み出しを確実に
行うことができ、しかも、寸法を微小化することができ
る半導体メモリセル、あるいはロジック用の半導体メモ
リセル、更には、少なくとも２つのトランジスタと補助
キャパシタ、あるいは、少なくとも２つのトランジスタ
とダイオードと補助キャパシタから成る半導体メモリセ
ル、あるいは、これらを１つに融合した半導体メモリセ
ルを提供することにある。
十分に長くとることを可能とし、トランジスタの動作が
安定しており、従来のＤＲＡＭのような大容量のキャパ
シタを必要とせず、情報の書き込み／読み出しを確実に
行うことができ、しかも、寸法を微小化することができ
る半導体メモリセル、あるいはロジック用の半導体メモ
リセル、更には、少なくとも２つのトランジスタと補助
キャパシタ、あるいは、少なくとも２つのトランジスタ
とダイオードと補助キャパシタから成る半導体メモリセ
ル、あるいは、これらを１つに融合した半導体メモリセ
ルを提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、（２）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート領
域を有する第２導電形のスイッチ用の第２のトランジス
タ、並びに、（３）補助キャパシタ、から成り、第１の
トランジスタの一方のソース／ドレイン領域は、第２の
トランジスタのチャネル形成領域に相当し、第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域に相当し、補助キャパシタ
は、第１のトランジスタのチャネル形成領域に接続され
ていることを特徴とする。
めの本発明の第１の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、（２）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領
域、及び、該チャネル形成領域と容量結合したゲート領
域を有する第２導電形のスイッチ用の第２のトランジス
タ、並びに、（３）補助キャパシタ、から成り、第１の
トランジスタの一方のソース／ドレイン領域は、第２の
トランジスタのチャネル形成領域に相当し、第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域に相当し、補助キャパシタ
は、第１のトランジスタのチャネル形成領域に接続され
ていることを特徴とする。
【００１１】尚、「第１のトランジスタの一方のソース
／ドレイン領域が第２のトランジスタのチャネル形成領
域に相当する」とは、第１のトランジスタの一方のソー
ス／ドレイン領域と第２のトランジスタのチャネル形成
領域とが共有されている構成、あるいは、第１のトラン
ジスタの一方のソース／ドレイン領域と第２のトランジ
スタのチャネル形成領域とが繋がっている構成を指す。
また、「第２のトランジスタの一方のソース／ドレイン
領域が第１のトランジスタのチャネル形成領域に相当す
る」とは、第２のトランジスタの一方のソース／ドレイ
ン領域と第１のトランジスタのチャネル形成領域とが共
有されている構成、あるいは、第２のトランジスタの一
方のソース／ドレイン領域と第１のトランジスタのチャ
ネル形成領域とが繋がっている構成を指す。
／ドレイン領域が第２のトランジスタのチャネル形成領
域に相当する」とは、第１のトランジスタの一方のソー
ス／ドレイン領域と第２のトランジスタのチャネル形成
領域とが共有されている構成、あるいは、第１のトラン
ジスタの一方のソース／ドレイン領域と第２のトランジ
スタのチャネル形成領域とが繋がっている構成を指す。
また、「第２のトランジスタの一方のソース／ドレイン
領域が第１のトランジスタのチャネル形成領域に相当す
る」とは、第２のトランジスタの一方のソース／ドレイ
ン領域と第１のトランジスタのチャネル形成領域とが共
有されている構成、あるいは、第２のトランジスタの一
方のソース／ドレイン領域と第１のトランジスタのチャ
ネル形成領域とが繋がっている構成を指す。
【００１２】本発明の第１の態様に係る半導体メモリセ
ルにおいては、原理図を図１あるいは図３に示すよう
に、第１のトランジスタのゲート領域及び第２のトラン
ジスタのゲート領域はメモリ選択用の第１の配線に接続
され、第１のトランジスタの他方のソース／ドレイン領
域は第２の配線に接続され、第１のトランジスタの一方
のソース／ドレイン領域は第３の配線に接続され、第２
のトランジスタの他方のソース／ドレイン領域は書き込
み情報設定線に接続されている構成とすることができ
る。尚、第２の配線をビット線とし、第３の配線に所定
の電位を加える構成、あるいは、第３の配線をビット線
とし、第２の配線に所定の電位を加える構成とすること
が好ましい。
ルにおいては、原理図を図１あるいは図３に示すよう
に、第１のトランジスタのゲート領域及び第２のトラン
ジスタのゲート領域はメモリ選択用の第１の配線に接続
され、第１のトランジスタの他方のソース／ドレイン領
域は第２の配線に接続され、第１のトランジスタの一方
のソース／ドレイン領域は第３の配線に接続され、第２
のトランジスタの他方のソース／ドレイン領域は書き込
み情報設定線に接続されている構成とすることができ
る。尚、第２の配線をビット線とし、第３の配線に所定
の電位を加える構成、あるいは、第３の配線をビット線
とし、第２の配線に所定の電位を加える構成とすること
が好ましい。
【００１３】この場合、図２の（Ａ）及び（Ｂ）、並び
に図４の（Ａ）及び（Ｂ）に原理図を示すように、ダイ
オードを更に備え、第１のトランジスタの一方のソース
／ドレイン領域は、第３の配線に接続される代わりに、
ダイオードを介して書き込み情報設定線に接続されてい
る構成とすることもでき、これによって、配線構造の簡
素化を図ることができる。尚、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線をビット線と
兼用させ、第２の配線に所定の電位を加える構成とする
ことが好ましい。
に図４の（Ａ）及び（Ｂ）に原理図を示すように、ダイ
オードを更に備え、第１のトランジスタの一方のソース
／ドレイン領域は、第３の配線に接続される代わりに、
ダイオードを介して書き込み情報設定線に接続されてい
る構成とすることもでき、これによって、配線構造の簡
素化を図ることができる。尚、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線をビット線と
兼用させ、第２の配線に所定の電位を加える構成とする
ことが好ましい。
【００１４】本発明の第１の態様に係る半導体メモリセ
ルにおいては、半導体メモリセルの面積縮小化のため
に、第１のトランジスタと第２のトランジスタとはゲー
ト領域を共有している構成とすることが望ましい。
ルにおいては、半導体メモリセルの面積縮小化のため
に、第１のトランジスタと第２のトランジスタとはゲー
ト領域を共有している構成とすることが望ましい。
【００１５】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域及びゲート領域を有する第
１導電形の読み出し用の第１のトランジスタ、（２）ソ
ース／ドレイン領域、チャネル形成領域及びゲート領域
を有する第２導電形のスイッチ用の第２のトランジス
タ、並びに、（３）補助キャパシタ、から成り、（ａ）
第２導電形を有する半導体性の第１の領域、（ｂ）第１
の領域の表面領域に設けられた、第１導電形を有する半
導体性の第２の領域、（ｃ）第２の領域の表面領域に設
けられ、且つ、整流接合を形成して接する第３の領域、
並びに、（ｄ）第２の領域とは離間して第１の領域の表
面領域に設けられ、且つ、整流接合を形成して接する第
４の領域、を有する半導体メモリセルであって、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第２の領域の表面領域の一部から構成され、（Ａ−
２）第１のトランジスタの他方のソース／ドレイン領域
は、第４の領域から構成され、（Ａ−３）第１のトラン
ジスタのチャネル形成領域は、第２の領域の表面領域の
該一部と第４の領域とで挟まれた第１の領域の表面領域
の一部から構成され、（Ａ−４）第１のトランジスタの
ゲート領域は、第１のトランジスタのチャネル形成領域
の上方に絶縁膜を介して設けられており、（Ｂ−１）第
２のトランジスタの一方のソース／ドレイン領域は、第
１の領域の表面領域の他の部分から構成され、（Ｂ−
２）第２のトランジスタの他方のソース／ドレイン領域
は、第３の領域から構成され、（Ｂ−３）第２のトラン
ジスタのチャネル形成領域は、第１の領域の表面領域の
該他の部分と第３の領域とで挟まれた第２の領域の表面
領域の他の部分から構成され、（Ｂ−４）第２のトラン
ジスタのゲート領域は、第２のトランジスタのチャネル
形成領域の上方に絶縁膜を介して設けられており、
（Ｃ）補助キャパシタは、第１の領域に接続され、
（Ｄ）第１のトランジスタのゲート領域及び第２のトラ
ンジスタのゲート領域は、メモリセル選択用の第１の配
線に接続され、（Ｅ）第３の領域は、書き込み情報設定
線に接続され、（Ｆ）第４の領域は、第２の配線に接続
されていることを特徴とする。尚、第２の領域を第３の
配線に接続し、第２の配線をビット線とし、第３の配線
に所定の電位を加える構成、あるいは、第３の配線をビ
ット線とし、第２の配線に所定の電位を加える構成とす
ることが好ましい。
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域及びゲート領域を有する第
１導電形の読み出し用の第１のトランジスタ、（２）ソ
ース／ドレイン領域、チャネル形成領域及びゲート領域
を有する第２導電形のスイッチ用の第２のトランジス
タ、並びに、（３）補助キャパシタ、から成り、（ａ）
第２導電形を有する半導体性の第１の領域、（ｂ）第１
の領域の表面領域に設けられた、第１導電形を有する半
導体性の第２の領域、（ｃ）第２の領域の表面領域に設
けられ、且つ、整流接合を形成して接する第３の領域、
並びに、（ｄ）第２の領域とは離間して第１の領域の表
面領域に設けられ、且つ、整流接合を形成して接する第
４の領域、を有する半導体メモリセルであって、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第２の領域の表面領域の一部から構成され、（Ａ−
２）第１のトランジスタの他方のソース／ドレイン領域
は、第４の領域から構成され、（Ａ−３）第１のトラン
ジスタのチャネル形成領域は、第２の領域の表面領域の
該一部と第４の領域とで挟まれた第１の領域の表面領域
の一部から構成され、（Ａ−４）第１のトランジスタの
ゲート領域は、第１のトランジスタのチャネル形成領域
の上方に絶縁膜を介して設けられており、（Ｂ−１）第
２のトランジスタの一方のソース／ドレイン領域は、第
１の領域の表面領域の他の部分から構成され、（Ｂ−
２）第２のトランジスタの他方のソース／ドレイン領域
は、第３の領域から構成され、（Ｂ−３）第２のトラン
ジスタのチャネル形成領域は、第１の領域の表面領域の
該他の部分と第３の領域とで挟まれた第２の領域の表面
領域の他の部分から構成され、（Ｂ−４）第２のトラン
ジスタのゲート領域は、第２のトランジスタのチャネル
形成領域の上方に絶縁膜を介して設けられており、
（Ｃ）補助キャパシタは、第１の領域に接続され、
（Ｄ）第１のトランジスタのゲート領域及び第２のトラ
ンジスタのゲート領域は、メモリセル選択用の第１の配
線に接続され、（Ｅ）第３の領域は、書き込み情報設定
線に接続され、（Ｆ）第４の領域は、第２の配線に接続
されていることを特徴とする。尚、第２の領域を第３の
配線に接続し、第２の配線をビット線とし、第３の配線
に所定の電位を加える構成、あるいは、第３の配線をビ
ット線とし、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００１６】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第２の領域と第３の領域とによってダイ
オードが構成され、第２の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第２の領域、及び第２の領域の表
面領域に整流接合を形成して接するダイオード構成領域
から構成された多数キャリア・ダイオードを更に備え、
第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されている構成とすることができる。
これらの場合、第２の配線をビット線とする構成、ある
いは、書き込み情報設定線をビット線と兼用させ、第２
の配線に所定の電位を加える構成とすることが好まし
い。
ルにおいては、第２の領域と第３の領域とによってダイ
オードが構成され、第２の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第２の領域、及び第２の領域の表
面領域に整流接合を形成して接するダイオード構成領域
から構成された多数キャリア・ダイオードを更に備え、
第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されている構成とすることができる。
これらの場合、第２の配線をビット線とする構成、ある
いは、書き込み情報設定線をビット線と兼用させ、第２
の配線に所定の電位を加える構成とすることが好まし
い。
【００１７】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルにおいては、各領域の配
置関係点が、本発明の第２の態様に係る半導体メモリセ
ルと相違する。即ち、本発明の第３の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第１導電形の読み出し
用の第１のトランジスタ、（２）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第２導電
形のスイッチ用の第２のトランジスタ、並びに、（３）
補助キャパシタ、から成り、（ａ）第１導電形を有する
半導体性の第１の領域、（ｂ）第１の領域の表面領域に
形成された、第２導電形を有する半導体性の第２の領
域、（ｃ）第１の領域の表面領域に設けられ、且つ、整
流接合を形成して接する第３の領域、並びに、（ｄ）第
２の領域の表面領域に設けられ、且つ、整流接合を形成
して接する第４の領域、を有する半導体メモリセルであ
って、（Ａ−１）第１のトランジスタの一方のソース／
ドレイン領域は、第１の領域の表面領域の一部から構成
され、（Ａ−２）第１のトランジスタの他方のソース／
ドレイン領域は、第４の領域から構成され、（Ａ−３）
第１のトランジスタのチャネル形成領域は、第１の領域
の表面領域の該一部と第４の領域とで挟まれた第２の領
域の表面領域の一部から構成され、（Ａ−４）第１のト
ランジスタのゲート領域は、第１のトランジスタのチャ
ネル形成領域の上方に絶縁膜を介して設けられており、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域の他の部分から構成さ
れ、（Ｂ−２）第２のトランジスタの他方のソース／ド
レイン領域は、第３の領域から構成され、（Ｂ−３）第
２のトランジスタのチャネル形成領域は、第２の領域の
表面領域の該他の部分と第３の領域とで挟まれた第１の
領域の表面領域の他の部分から構成され、（Ｂ−４）第
２のトランジスタのゲート領域は、第２のトランジスタ
のチャネル形成領域の上方に絶縁膜を介して設けられて
おり、（Ｃ）補助キャパシタは、第２の領域に接続さ
れ、（Ｄ）第１のトランジスタのゲート領域及び第２の
トランジスタのゲート領域は、メモリセル選択用の第１
の配線に接続され、（Ｅ）第３の領域は、書き込み情報
設定線に接続され、（Ｆ）第４の領域は、第２の配線に
接続されていることを特徴とする。尚、第１の領域を第
３の配線に接続し、第２の配線をビット線とし、第３の
配線に所定の電位を加える構成、あるいは、第３の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
の態様に係る半導体メモリセルにおいては、各領域の配
置関係点が、本発明の第２の態様に係る半導体メモリセ
ルと相違する。即ち、本発明の第３の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第１導電形の読み出し
用の第１のトランジスタ、（２）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第２導電
形のスイッチ用の第２のトランジスタ、並びに、（３）
補助キャパシタ、から成り、（ａ）第１導電形を有する
半導体性の第１の領域、（ｂ）第１の領域の表面領域に
形成された、第２導電形を有する半導体性の第２の領
域、（ｃ）第１の領域の表面領域に設けられ、且つ、整
流接合を形成して接する第３の領域、並びに、（ｄ）第
２の領域の表面領域に設けられ、且つ、整流接合を形成
して接する第４の領域、を有する半導体メモリセルであ
って、（Ａ−１）第１のトランジスタの一方のソース／
ドレイン領域は、第１の領域の表面領域の一部から構成
され、（Ａ−２）第１のトランジスタの他方のソース／
ドレイン領域は、第４の領域から構成され、（Ａ−３）
第１のトランジスタのチャネル形成領域は、第１の領域
の表面領域の該一部と第４の領域とで挟まれた第２の領
域の表面領域の一部から構成され、（Ａ−４）第１のト
ランジスタのゲート領域は、第１のトランジスタのチャ
ネル形成領域の上方に絶縁膜を介して設けられており、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域の他の部分から構成さ
れ、（Ｂ−２）第２のトランジスタの他方のソース／ド
レイン領域は、第３の領域から構成され、（Ｂ−３）第
２のトランジスタのチャネル形成領域は、第２の領域の
表面領域の該他の部分と第３の領域とで挟まれた第１の
領域の表面領域の他の部分から構成され、（Ｂ−４）第
２のトランジスタのゲート領域は、第２のトランジスタ
のチャネル形成領域の上方に絶縁膜を介して設けられて
おり、（Ｃ）補助キャパシタは、第２の領域に接続さ
れ、（Ｄ）第１のトランジスタのゲート領域及び第２の
トランジスタのゲート領域は、メモリセル選択用の第１
の配線に接続され、（Ｅ）第３の領域は、書き込み情報
設定線に接続され、（Ｆ）第４の領域は、第２の配線に
接続されていることを特徴とする。尚、第１の領域を第
３の配線に接続し、第２の配線をビット線とし、第３の
配線に所定の電位を加える構成、あるいは、第３の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
【００１８】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルにおいては、第１のトラ
ンジスタと第２のトランジスタとが１つに融合されてい
る点が、本発明の第３の態様に係る半導体メモリセルと
相違する。即ち、本発明の第４の態様に係る半導体メモ
リセルは、（１）ソース／ドレイン領域、チャネル形成
領域及びゲート領域を有する第１導電形の読み出し用の
第１のトランジスタ、（２）ソース／ドレイン領域、チ
ャネル形成領域及びゲート領域を有する第２導電形のス
イッチ用の第２のトランジスタ、並びに、（３）補助キ
ャパシタ、から成り、（ａ）第１導電形を有する半導体
性の第１の領域、（ｂ）第１の領域と接し、第２導電形
を有する半導体性の第２の領域、（ｃ）第１の領域の表
面領域に設けられ、且つ、整流接合を形成して接する第
３の領域、（ｄ）第２の領域の表面領域に設けられ、且
つ、整流接合を形成して接する第４の領域、並びに、
（ｅ）第１の領域と第４の領域、及び、第２の領域と第
３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、を有する半導体メモリセルであって、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第１の領域の表面領域から構成され、（Ａ−２）第
１のトランジスタの他方のソース／ドレイン領域は、第
４の領域から構成され、（Ａ−３）第１のトランジスタ
のチャネル形成領域は、第１の領域の該表面領域と第４
の領域とで挟まれた第２の領域の表面領域から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第１のトランジスタのチャネル形成領域
を構成する第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１のトランジスタの
一方のソース／ドレイン領域を構成する第１の領域の該
表面領域から構成され、（Ｃ）補助キャパシタは、第２
の領域に接続され、（Ｄ）ゲート領域は、メモリセル選
択用の第１の配線に接続され、（Ｅ）第３の領域は、書
き込み情報設定線に接続され、（Ｆ）第４の領域は、第
２の配線に接続されていることを特徴とする。尚、第１
の領域を第３の配線に接続し、第２の配線をビット線と
し、第３の配線に所定の電位を加える構成、あるいは、
第３の配線をビット線とし、第２の配線に所定の電位を
加える構成とすることが好ましい。
の態様に係る半導体メモリセルにおいては、第１のトラ
ンジスタと第２のトランジスタとが１つに融合されてい
る点が、本発明の第３の態様に係る半導体メモリセルと
相違する。即ち、本発明の第４の態様に係る半導体メモ
リセルは、（１）ソース／ドレイン領域、チャネル形成
領域及びゲート領域を有する第１導電形の読み出し用の
第１のトランジスタ、（２）ソース／ドレイン領域、チ
ャネル形成領域及びゲート領域を有する第２導電形のス
イッチ用の第２のトランジスタ、並びに、（３）補助キ
ャパシタ、から成り、（ａ）第１導電形を有する半導体
性の第１の領域、（ｂ）第１の領域と接し、第２導電形
を有する半導体性の第２の領域、（ｃ）第１の領域の表
面領域に設けられ、且つ、整流接合を形成して接する第
３の領域、（ｄ）第２の領域の表面領域に設けられ、且
つ、整流接合を形成して接する第４の領域、並びに、
（ｅ）第１の領域と第４の領域、及び、第２の領域と第
３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、を有する半導体メモリセルであって、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第１の領域の表面領域から構成され、（Ａ−２）第
１のトランジスタの他方のソース／ドレイン領域は、第
４の領域から構成され、（Ａ−３）第１のトランジスタ
のチャネル形成領域は、第１の領域の該表面領域と第４
の領域とで挟まれた第２の領域の表面領域から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第１のトランジスタのチャネル形成領域
を構成する第２の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１のトランジスタの
一方のソース／ドレイン領域を構成する第１の領域の該
表面領域から構成され、（Ｃ）補助キャパシタは、第２
の領域に接続され、（Ｄ）ゲート領域は、メモリセル選
択用の第１の配線に接続され、（Ｅ）第３の領域は、書
き込み情報設定線に接続され、（Ｆ）第４の領域は、第
２の配線に接続されていることを特徴とする。尚、第１
の領域を第３の配線に接続し、第２の配線をビット線と
し、第３の配線に所定の電位を加える構成、あるいは、
第３の配線をビット線とし、第２の配線に所定の電位を
加える構成とすることが好ましい。
【００１９】上記の目的を達成するための本発明の第５
の態様に係る半導体メモリセルにおいては、第１のトラ
ンジスタと第２のトランジスタに加えて、電流制御用の
第３のトランジスタが設けられている点が、本発明の第
４の態様に係る半導体メモリセルと相違する。即ち、本
発明の第５の態様に係る半導体メモリセルは、（１）ソ
ース／ドレイン領域、チャネル形成領域及びゲート領域
を有する第１導電形の読み出し用の第１のトランジス
タ、（２）ソース／ドレイン領域、チャネル形成領域及
びゲート領域を有する第２導電形のスイッチ用の第２の
トランジスタ、（３）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第２導電形の電流制御
用の第３のトランジスタ、並びに、（４）補助キャパシ
タ、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、（ｄ）第２の領域の表面領域に設けられた、第１導
電形を有する第４の領域、（ｅ）第４の領域の表面領域
に設けられた、第２導電形を有する半導体性の第５の領
域、並びに、（ｆ）第１の領域と第４の領域、第２の領
域と第３の領域、及び、第２の領域と第５の領域を橋渡
すごとく絶縁膜を介して設けられ、第１のトランジスタ
と第２のトランジスタと第３のトランジスタとで共有さ
れたゲート領域、を有する半導体メモリセルであって、
（Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、（Ａ−
２）第１のトランジスタの他方のソース／ドレイン領域
は、第４の領域の表面領域から構成され、（Ａ−３）第
１のトランジスタのチャネル形成領域は、第１の領域の
該表面領域と第４の領域の該表面領域とで挟まれた第２
の領域の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｃ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｃ
−２）第３のトランジスタの他方のソース／ドレイン領
域は、第５の領域から構成され、（Ｃ−３）第３のトラ
ンジスタのチャネル形成領域は、第４の領域の該表面領
域から構成され、（Ｄ）補助キャパシタは、第２の領域
に接続され、（Ｅ）ゲート領域は、メモリセル選択用の
第１の配線に接続され、（Ｆ）第３の領域は、書き込み
情報設定線に接続され、（Ｇ）第４の領域は、第２の配
線に接続されていることを特徴とする。尚、第１の領域
を第３の配線に接続し、第２の配線をビット線とし、第
３の配線に所定の電位を加える構成、あるいは、第３の
配線をビット線とし、第２の配線に所定の電位を加える
構成とすることが好ましい。
の態様に係る半導体メモリセルにおいては、第１のトラ
ンジスタと第２のトランジスタに加えて、電流制御用の
第３のトランジスタが設けられている点が、本発明の第
４の態様に係る半導体メモリセルと相違する。即ち、本
発明の第５の態様に係る半導体メモリセルは、（１）ソ
ース／ドレイン領域、チャネル形成領域及びゲート領域
を有する第１導電形の読み出し用の第１のトランジス
タ、（２）ソース／ドレイン領域、チャネル形成領域及
びゲート領域を有する第２導電形のスイッチ用の第２の
トランジスタ、（３）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第２導電形の電流制御
用の第３のトランジスタ、並びに、（４）補助キャパシ
タ、から成り、（ａ）第１導電形を有する半導体性の第
１の領域、（ｂ）第１の領域と接し、第２導電形を有す
る半導体性の第２の領域、（ｃ）第１の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、（ｄ）第２の領域の表面領域に設けられた、第１導
電形を有する第４の領域、（ｅ）第４の領域の表面領域
に設けられた、第２導電形を有する半導体性の第５の領
域、並びに、（ｆ）第１の領域と第４の領域、第２の領
域と第３の領域、及び、第２の領域と第５の領域を橋渡
すごとく絶縁膜を介して設けられ、第１のトランジスタ
と第２のトランジスタと第３のトランジスタとで共有さ
れたゲート領域、を有する半導体メモリセルであって、
（Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、（Ａ−
２）第１のトランジスタの他方のソース／ドレイン領域
は、第４の領域の表面領域から構成され、（Ａ−３）第
１のトランジスタのチャネル形成領域は、第１の領域の
該表面領域と第４の領域の該表面領域とで挟まれた第２
の領域の表面領域から構成され、（Ｂ−１）第２のトラ
ンジスタの一方のソース／ドレイン領域は、第１のトラ
ンジスタのチャネル形成領域を構成する第２の領域の該
表面領域から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｃ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、（Ｃ
−２）第３のトランジスタの他方のソース／ドレイン領
域は、第５の領域から構成され、（Ｃ−３）第３のトラ
ンジスタのチャネル形成領域は、第４の領域の該表面領
域から構成され、（Ｄ）補助キャパシタは、第２の領域
に接続され、（Ｅ）ゲート領域は、メモリセル選択用の
第１の配線に接続され、（Ｆ）第３の領域は、書き込み
情報設定線に接続され、（Ｇ）第４の領域は、第２の配
線に接続されていることを特徴とする。尚、第１の領域
を第３の配線に接続し、第２の配線をビット線とし、第
３の配線に所定の電位を加える構成、あるいは、第３の
配線をビット線とし、第２の配線に所定の電位を加える
構成とすることが好ましい。
【００２０】本発明の第３の態様〜第５の態様に係る半
導体メモリセルにおいては、第１の領域と第３の領域と
によってダイオードが構成され、第１の領域は、第３の
配線に接続される代わりに、第３の領域を介して書き込
み情報設定線に接続されている構成とすることができ
る。あるいは又、第１の領域、及び第１の領域の表面領
域に整流接合を形成して接するダイオード構成領域から
構成された多数キャリア・ダイオードを更に備え、第１
の領域は、第３の配線に接続される代わりに、該ダイオ
ード構成領域を介して書き込み情報設定線に接続されて
いる構成とすることができる。これらの場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線をビット線と兼用させ、第２の配線に所定の電位を加
える構成とすることが好ましい。
導体メモリセルにおいては、第１の領域と第３の領域と
によってダイオードが構成され、第１の領域は、第３の
配線に接続される代わりに、第３の領域を介して書き込
み情報設定線に接続されている構成とすることができ
る。あるいは又、第１の領域、及び第１の領域の表面領
域に整流接合を形成して接するダイオード構成領域から
構成された多数キャリア・ダイオードを更に備え、第１
の領域は、第３の配線に接続される代わりに、該ダイオ
ード構成領域を介して書き込み情報設定線に接続されて
いる構成とすることができる。これらの場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線をビット線と兼用させ、第２の配線に所定の電位を加
える構成とすることが好ましい。
【００２１】第３の領域が第２の領域あるいは第１の領
域とは逆の導電形を有する半導体性の領域から構成され
ている場合、ダイオードはｐｎ接合ダイオードであり、
かかるｐｎ接合ダイオードは、ｐｎ接合ダイオードを構
成する各領域の不純物濃度を適切な値とすることによっ
て形成することができる。ところで、ｐｎ接合ダイオー
ドを形成する各領域における電位設定、あるいは、各領
域の不純物濃度関係の設計が不適切であると、このｐｎ
接合ダイオードからの注入キャリアが半導体メモリセル
をラッチアップさせる可能性がある。
域とは逆の導電形を有する半導体性の領域から構成され
ている場合、ダイオードはｐｎ接合ダイオードであり、
かかるｐｎ接合ダイオードは、ｐｎ接合ダイオードを構
成する各領域の不純物濃度を適切な値とすることによっ
て形成することができる。ところで、ｐｎ接合ダイオー
ドを形成する各領域における電位設定、あるいは、各領
域の不純物濃度関係の設計が不適切であると、このｐｎ
接合ダイオードからの注入キャリアが半導体メモリセル
をラッチアップさせる可能性がある。
【００２２】このような場合には、上述のとおり、整流
接合を形成して接するダイオード構成領域を第２の領域
あるいは第１の領域の表面領域に設け、該ダイオード構
成領域と第２の領域あるいは第１の領域とによって多数
キャリア・ダイオードが構成され、第２の領域あるいは
第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されている構成とすることが好まし
い。尚、ダイオード構成領域を構成する材料を、第２の
領域あるいは第１の領域の多数キャリアに基づき動作
し、しかも、接合部に順方向バイアスが印加されたとき
にも多数キャリアを注入しないショットキ接合あるいは
ＩＳＯ型ヘテロ接合を形成する材料とすることが好まし
い。即ち、整流接合を、ショットキ接合又はＩＳＯ型ヘ
テロ接合といった多数キャリア接合とすることが好まし
い。ここで、ＩＳＯ型ヘテロ接合とは、同じ導電形を有
し、しかも異種の２種類の半導体性の領域間に形成され
るヘテロ接合を意味する。ＩＳＯ型ヘテロ接合の詳細
は、例えば、S.M. Sze 著、"Physics of Semiconductor
Devices"、第２版、第１２２頁（John Wiley & Sons
出版）に記載されている。尚、これらのショットキ接合
あるいはＩＳＯ型ヘテロ接合においては、順方向電圧は
ｐｎ接合における順方向電圧よりも低い。多数キャリア
・ダイオードのこのような性質により、ラッチアップ現
象を回避することができる。ショットキ接合は、ダイオ
ード構成領域がアルミニウム、モリブデン、チタンとい
った金属や、ＴｉＳｉ2、ＷＳｉ2といったシリサイドか
ら構成されている場合に、形成される。ＩＳＯ型ヘテロ
接合は、ダイオード構成領域が、第２の領域あるいは第
１の領域を構成する材料とは異なり、しかも、第２の領
域あるいは第１の領域と同じ導電形を有する半導体材料
から構成されている場合に、形成される。尚、ダイオー
ド構成領域は、書き込み情報設定線と共通の材料（例え
ば、バリア層、グルーレイヤーとして用いられるチタン
シリサイドやＴｉＮ等の材料）から構成することもでき
る。即ち、ダイオード構成領域を第２の領域あるいは第
１の領域の表面領域に設け、このダイオード構成領域を
書き込み情報設定線の一部分と共通とする構造とするこ
とも可能である。この場合、配線材料とシリコン半導体
基板のシリコンとが反応して形成された化合物からダイ
オード構成領域が構成された状態も、ダイオード構成領
域が書き込み情報設定線の一部分と共通である構造に含
まれる。
接合を形成して接するダイオード構成領域を第２の領域
あるいは第１の領域の表面領域に設け、該ダイオード構
成領域と第２の領域あるいは第１の領域とによって多数
キャリア・ダイオードが構成され、第２の領域あるいは
第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されている構成とすることが好まし
い。尚、ダイオード構成領域を構成する材料を、第２の
領域あるいは第１の領域の多数キャリアに基づき動作
し、しかも、接合部に順方向バイアスが印加されたとき
にも多数キャリアを注入しないショットキ接合あるいは
ＩＳＯ型ヘテロ接合を形成する材料とすることが好まし
い。即ち、整流接合を、ショットキ接合又はＩＳＯ型ヘ
テロ接合といった多数キャリア接合とすることが好まし
い。ここで、ＩＳＯ型ヘテロ接合とは、同じ導電形を有
し、しかも異種の２種類の半導体性の領域間に形成され
るヘテロ接合を意味する。ＩＳＯ型ヘテロ接合の詳細
は、例えば、S.M. Sze 著、"Physics of Semiconductor
Devices"、第２版、第１２２頁（John Wiley & Sons
出版）に記載されている。尚、これらのショットキ接合
あるいはＩＳＯ型ヘテロ接合においては、順方向電圧は
ｐｎ接合における順方向電圧よりも低い。多数キャリア
・ダイオードのこのような性質により、ラッチアップ現
象を回避することができる。ショットキ接合は、ダイオ
ード構成領域がアルミニウム、モリブデン、チタンとい
った金属や、ＴｉＳｉ2、ＷＳｉ2といったシリサイドか
ら構成されている場合に、形成される。ＩＳＯ型ヘテロ
接合は、ダイオード構成領域が、第２の領域あるいは第
１の領域を構成する材料とは異なり、しかも、第２の領
域あるいは第１の領域と同じ導電形を有する半導体材料
から構成されている場合に、形成される。尚、ダイオー
ド構成領域は、書き込み情報設定線と共通の材料（例え
ば、バリア層、グルーレイヤーとして用いられるチタン
シリサイドやＴｉＮ等の材料）から構成することもでき
る。即ち、ダイオード構成領域を第２の領域あるいは第
１の領域の表面領域に設け、このダイオード構成領域を
書き込み情報設定線の一部分と共通とする構造とするこ
とも可能である。この場合、配線材料とシリコン半導体
基板のシリコンとが反応して形成された化合物からダイ
オード構成領域が構成された状態も、ダイオード構成領
域が書き込み情報設定線の一部分と共通である構造に含
まれる。
【００２３】本発明の第５の態様に係る半導体メモリセ
ルにおいては、第３のトランジスタのチャネル形成領域
を構成する第４の領域の表面領域に、第２導電形の不純
物含有層が設けられていることが好ましい。これによっ
て、情報の保持中、例えば、第１の配線の電位を０ボル
トとしたとき、第３のトランジスタがオン状態となり、
第５の領域と第２の領域とは導通状態に置かれる。尚、
不純物含有層の不純物含有量を、情報の読み出し時に加
えられる第１の配線の電位により第３のトランジスタが
オフ状態となるように調整することが望ましい。
ルにおいては、第３のトランジスタのチャネル形成領域
を構成する第４の領域の表面領域に、第２導電形の不純
物含有層が設けられていることが好ましい。これによっ
て、情報の保持中、例えば、第１の配線の電位を０ボル
トとしたとき、第３のトランジスタがオン状態となり、
第５の領域と第２の領域とは導通状態に置かれる。尚、
不純物含有層の不純物含有量を、情報の読み出し時に加
えられる第１の配線の電位により第３のトランジスタが
オフ状態となるように調整することが望ましい。
【００２４】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体（絶縁層）上に
形成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を
有することが好ましい。
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体（絶縁層）上に
形成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を
有することが好ましい。
【００２５】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第１の領域の下に、第１導電形の高濃度
不純物層が形成されていることが、第１のトランジスタ
のチャネル形成領域に蓄積される電位あるいは電荷の増
加を図ることができる面から好ましい。また、本発明の
第３の態様〜第５の態様に係る半導体メモリセルにおい
ては、第２の領域の下に、第１導電形の高濃度不純物層
が形成されていることが、第１のトランジスタのチャネ
ル形成領域に蓄積される電位あるいは電荷の増加を図る
ことができる面から好ましい。
ルにおいては、第１の領域の下に、第１導電形の高濃度
不純物層が形成されていることが、第１のトランジスタ
のチャネル形成領域に蓄積される電位あるいは電荷の増
加を図ることができる面から好ましい。また、本発明の
第３の態様〜第５の態様に係る半導体メモリセルにおい
ては、第２の領域の下に、第１導電形の高濃度不純物層
が形成されていることが、第１のトランジスタのチャネ
ル形成領域に蓄積される電位あるいは電荷の増加を図る
ことができる面から好ましい。
【００２６】尚、本発明の半導体メモリセルにおいて、
第３の領域が書き込み情報設定線に接続された構造に
は、第３の領域が書き込み情報設定線の一部分と共通に
形成された構造も含まれる。また、第４の領域が第２の
配線に接続された構造には、第４の領域が第２の配線の
一部分と共通に形成された構造も含まれる。
第３の領域が書き込み情報設定線に接続された構造に
は、第３の領域が書き込み情報設定線の一部分と共通に
形成された構造も含まれる。また、第４の領域が第２の
配線に接続された構造には、第４の領域が第２の配線の
一部分と共通に形成された構造も含まれる。
【００２７】チャネル形成領域は、従来の方法に基づ
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。第１のトランジスタあるいは第２のトランジスタ
のゲート領域は、従来の方法により、金属、不純物が添
加又はドープされたシリコン、アモルファスシリコンあ
るいはポリシリコン、シリサイド、高濃度に不純物を添
加したＧａＡｓ等から形成することができる。絶縁膜
は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性や構造に応じ、従来の方法によ
り、不純物が添加されたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、シリサイド層と
半導体層の２層構造、シリコン−ゲルマニウム（Ｓｉ−
Ｇｅ）、高濃度に不純物が添加されたＧａＡｓ等から形
成することができる。
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。第１のトランジスタあるいは第２のトランジスタ
のゲート領域は、従来の方法により、金属、不純物が添
加又はドープされたシリコン、アモルファスシリコンあ
るいはポリシリコン、シリサイド、高濃度に不純物を添
加したＧａＡｓ等から形成することができる。絶縁膜
は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性や構造に応じ、従来の方法によ
り、不純物が添加されたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、シリサイド層と
半導体層の２層構造、シリコン−ゲルマニウム（Ｓｉ−
Ｇｅ）、高濃度に不純物が添加されたＧａＡｓ等から形
成することができる。
【００２８】本発明の半導体メモリセルにおいては第３
の領域及び第４の領域を、要求される特性に応じて、シ
リサイドや金属、金属化合物から構成してもよいが、半
導体から構成することが好ましい。尚、本発明の半導体
メモリセルにおいて、第５の領域を設ける場合には、こ
の第５の領域を、半導体から構成してもよいし、シリサ
イドや金属、金属化合物から構成してもよい。
の領域及び第４の領域を、要求される特性に応じて、シ
リサイドや金属、金属化合物から構成してもよいが、半
導体から構成することが好ましい。尚、本発明の半導体
メモリセルにおいて、第５の領域を設ける場合には、こ
の第５の領域を、半導体から構成してもよいし、シリサ
イドや金属、金属化合物から構成してもよい。
【００２９】補助キャパシタによる電荷蓄積時間（情報
保持時間）の増加分について、以下、説明する。電荷は
主として接合リークによって失われるが、典型的なリー
ク値として、１ｆＡを想定する。保持すべき電位差を１
ボルトとし、データ保持時間を１秒とすれば、必要な保
持電荷は、 １（秒）×１（ｆＡ）＝１（ｆＣ） であり、必要とされる補助キャパシタの容量は、 １（ｆＣ）／１（ボルト）＝１ｆＦ となる。補助キャパシタの電極面積を０．３１２５μｍ
2（５Ｆ2，Ｆ＝０．２５μｍ）とすると、比誘電率が７
の誘電体材料（絶縁材料）を補助キャパシタの構成材料
として用いるとすれば、誘電体材料の膜厚ｄは、 ｄ＝（７×８．８５４×１０-12×０．３１２５×１０
-12）／（１×１０-15）＝１９．４ｎｍ となり、例えば、誘電体材料としてプラズマ窒化膜を用
いれば、容易に実現することができる。この１ｆＣとい
う値は、図５０の（Ａ）に示すような１つのトランジス
タと１つのキャパシタで構成されたダイナミックメモリ
セルに必要とされている容量値の１／２０〜１／３０の
大きさである。即ち、補助キャパシタを備えることによ
って、接合容量による情報保持時間に加え、更に、例え
ば１秒の保持時間を余分に確保することができる。
保持時間）の増加分について、以下、説明する。電荷は
主として接合リークによって失われるが、典型的なリー
ク値として、１ｆＡを想定する。保持すべき電位差を１
ボルトとし、データ保持時間を１秒とすれば、必要な保
持電荷は、 １（秒）×１（ｆＡ）＝１（ｆＣ） であり、必要とされる補助キャパシタの容量は、 １（ｆＣ）／１（ボルト）＝１ｆＦ となる。補助キャパシタの電極面積を０．３１２５μｍ
2（５Ｆ2，Ｆ＝０．２５μｍ）とすると、比誘電率が７
の誘電体材料（絶縁材料）を補助キャパシタの構成材料
として用いるとすれば、誘電体材料の膜厚ｄは、 ｄ＝（７×８．８５４×１０-12×０．３１２５×１０
-12）／（１×１０-15）＝１９．４ｎｍ となり、例えば、誘電体材料としてプラズマ窒化膜を用
いれば、容易に実現することができる。この１ｆＣとい
う値は、図５０の（Ａ）に示すような１つのトランジス
タと１つのキャパシタで構成されたダイナミックメモリ
セルに必要とされている容量値の１／２０〜１／３０の
大きさである。即ち、補助キャパシタを備えることによ
って、接合容量による情報保持時間に加え、更に、例え
ば１秒の保持時間を余分に確保することができる。
【００３０】本発明の半導体メモリセルにおける補助キ
ャパシタの容量は、典型的には、１〜５ｆＦ、セルサイ
ズを一層縮小する要求がある場合には、好ましくは１〜
２ｆＦとすることが望ましい。
ャパシタの容量は、典型的には、１〜５ｆＦ、セルサイ
ズを一層縮小する要求がある場合には、好ましくは１〜
２ｆＦとすることが望ましい。
【００３１】しかも、本発明の半導体メモリセルにおい
て、第１のトランジスタ及び第２のトランジスタの各々
のゲート領域を共通とし、メモリセル選択用の第１の配
線に接続すれば、メモリセル選択用の第１の配線は１本
でよく、チップ面積を小さくすることができる。更に
は、読み出し用の第１のトランジスタとスイッチ用の第
２のトランジスタとを１つに融合すれば、小さいセル面
積とリーク電流の低減を図ることができる。
て、第１のトランジスタ及び第２のトランジスタの各々
のゲート領域を共通とし、メモリセル選択用の第１の配
線に接続すれば、メモリセル選択用の第１の配線は１本
でよく、チップ面積を小さくすることができる。更に
は、読み出し用の第１のトランジスタとスイッチ用の第
２のトランジスタとを１つに融合すれば、小さいセル面
積とリーク電流の低減を図ることができる。
【００３２】本発明の半導体メモリセルにおいては、メ
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域と他方のソース／ドレイン領域との間の電位
差又は電荷に変換され、その電荷（情報）に依存して、
ゲート領域から見た第１のトランジスタのスレッショー
ルド値が変化する。従って、情報の読み出し時、適切に
選定された電位をゲート領域に印加することによって、
第１のトランジスタのオン／オフ動作を制御することが
できる。この第１のトランジスタの動作状態を検出する
ことによって、情報の読み出しを行うことができる。
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域と他方のソース／ドレイン領域との間の電位
差又は電荷に変換され、その電荷（情報）に依存して、
ゲート領域から見た第１のトランジスタのスレッショー
ルド値が変化する。従って、情報の読み出し時、適切に
選定された電位をゲート領域に印加することによって、
第１のトランジスタのオン／オフ動作を制御することが
できる。この第１のトランジスタの動作状態を検出する
ことによって、情報の読み出しを行うことができる。
【００３３】また、ダイオードを設ければ、第１のトラ
ンジスタの一方のソース／ドレイン領域（第２の領域あ
るいは第１の領域）に接続すべき第３の配線を設ける必
要がなくなる。ところで、このような本発明の半導体メ
モリセルにおいて、ダイオードを構成する各領域におけ
る電位設定、あるいは、各領域の不純物濃度関係の設計
が不適切であると、情報の書き込み時、書き込み情報設
定線に印加する電圧が、第３の領域と第２の領域あるい
は第１の領域との接合部において大きな順方向電流が流
れない程度の小電圧（ｐｎ接合の場合、０．４Ｖ以下）
でないと、ラッチアップの危険性がある。ラッチアップ
を回避する１つの方法として、先に説明したように、第
２の領域あるいは第１の領域の表面領域にダイオード構
成領域を形成し、ダイオード構成領域をシリサイドや金
属、金属化合物で構成してダイオード構成領域と第２の
領域あるいは第１の領域との接合をショットキ接合と
し、あるいは又、ダイオード構成領域と第２の領域ある
いは第１の領域との接合をＩＳＯ型ヘテロ接合とすると
いった、多数キャリアが主として順方向電流を構成する
接合とする方法を挙げることができる。
ンジスタの一方のソース／ドレイン領域（第２の領域あ
るいは第１の領域）に接続すべき第３の配線を設ける必
要がなくなる。ところで、このような本発明の半導体メ
モリセルにおいて、ダイオードを構成する各領域におけ
る電位設定、あるいは、各領域の不純物濃度関係の設計
が不適切であると、情報の書き込み時、書き込み情報設
定線に印加する電圧が、第３の領域と第２の領域あるい
は第１の領域との接合部において大きな順方向電流が流
れない程度の小電圧（ｐｎ接合の場合、０．４Ｖ以下）
でないと、ラッチアップの危険性がある。ラッチアップ
を回避する１つの方法として、先に説明したように、第
２の領域あるいは第１の領域の表面領域にダイオード構
成領域を形成し、ダイオード構成領域をシリサイドや金
属、金属化合物で構成してダイオード構成領域と第２の
領域あるいは第１の領域との接合をショットキ接合と
し、あるいは又、ダイオード構成領域と第２の領域ある
いは第１の領域との接合をＩＳＯ型ヘテロ接合とすると
いった、多数キャリアが主として順方向電流を構成する
接合とする方法を挙げることができる。
【００３４】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００３５】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。尚、以下の説明における模式的な一部断面図
は、特に断りの無い限り、ゲート領域が延びる方向と直
角の垂直面で半導体メモリセルを切断したときの図であ
る。
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。尚、以下の説明における模式的な一部断面図
は、特に断りの無い限り、ゲート領域が延びる方向と直
角の垂直面で半導体メモリセルを切断したときの図であ
る。
【００３６】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第２の態様に係る半導体メモリセルに
関する。図１にその原理図を示すように、実施の形態１
の半導体メモリセルは、（１）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域ＣＨ
1、及び、該チャネル形成領域ＣＨ1と容量結合したゲー
ト領域Ｇ1を有する第１導電形（例えば、ｎチャネル
形）の読み出し用の第１のトランジスタＴＲ1、（２）
ソース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域ＣＨ2、及び、該チャネル形成領域
ＣＨ2と容量結合したゲート領域Ｇ2を有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、並びに、（３）補助キャパシタＣ、から
成り、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第２のトランジスタＴＲ2のチャネル形成
領域ＣＨ2に相当し、第２のトランジスタＴＲ2の一方の
ソース／ドレイン領域は、第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に相当し、補助キャパシタＣ
は、第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
に接続されている。
の第１の態様及び第２の態様に係る半導体メモリセルに
関する。図１にその原理図を示すように、実施の形態１
の半導体メモリセルは、（１）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域ＣＨ
1、及び、該チャネル形成領域ＣＨ1と容量結合したゲー
ト領域Ｇ1を有する第１導電形（例えば、ｎチャネル
形）の読み出し用の第１のトランジスタＴＲ1、（２）
ソース／ドレイン領域、該ソース／ドレイン領域に接触
し、且つ、該ソース／ドレイン領域を離間する半導体性
のチャネル形成領域ＣＨ2、及び、該チャネル形成領域
ＣＨ2と容量結合したゲート領域Ｇ2を有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、並びに、（３）補助キャパシタＣ、から
成り、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第２のトランジスタＴＲ2のチャネル形成
領域ＣＨ2に相当し、第２のトランジスタＴＲ2の一方の
ソース／ドレイン領域は、第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に相当し、補助キャパシタＣ
は、第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
に接続されている。
【００３７】実施の形態１及び後述する実施の形態２の
半導体メモリセルにおいては、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域と第２のトランジスタ
ＴＲ2のチャネル形成領域ＣＨ2とが繋がっており、第２
のトランジスタＴＲ2の一方のソース／ドレイン領域と
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1とが
繋がっている。
半導体メモリセルにおいては、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域と第２のトランジスタ
ＴＲ2のチャネル形成領域ＣＨ2とが繋がっており、第２
のトランジスタＴＲ2の一方のソース／ドレイン領域と
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1とが
繋がっている。
【００３８】そして、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1及び第２のトランジスタＴＲ2のゲート領域Ｇ
2はメモリ選択用の第１の配線（例えば、ワード線）に
接続され、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域は第２の配線に接続され、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域は第３の配線
に接続され、第２のトランジスタＴＲ2の他方のソース
／ドレイン領域は書き込み情報設定線ＷＩＳＬに接続さ
れている。尚、第２の配線をビット線とし、第２の配線
に所定の電位を加える構成、あるいは、第３の配線をビ
ット線とし、第２の配線に所定の電位を加える構成とす
ることが好ましい。第１の配線は、第１のトランジスタ
ＴＲ1用の第１の配線（第１Ａの配線と呼ぶ）と第２の
トランジスタＴＲ2用の第１の配線（第１Ｂの配線と呼
ぶ）とすることもできる。この場合、第１Ａの配線と第
１Ｂの配線の接続は、１つの半導体メモリセル毎に、第
１のトランジスタＴＲ1のゲート領域Ｇ1と第２のトラン
ジスタＴＲ2のゲート領域Ｇ2とを第１の配線に接続して
もよいし（この場合には、メモリセル選択用の第１Ａの
配線とメモリセル選択用の第１Ｂの配線とが１つの配線
である第１の配線から構成される）、所定の数の第１の
トランジスタＴＲ1のゲート領域Ｇ1相互を第１Ａの配線
で接続し、所定の数の第２のトランジスタＴＲ2のゲー
ト領域Ｇ2相互を第１Ｂの配線で接続し、これらの第１
Ａ及び第１Ｂの配線を接続してもよい。尚、所定の数の
第１のトランジスタＴＲ1のゲート領域Ｇ1相互を第１Ａ
の配線で接続する形態には、ゲート領域Ｇ1の延在部が
かかる第１Ａの配線に相当する形態を含み、所定の数の
第２のトランジスタＴＲ2のゲート領域Ｇ2相互を第１Ｂ
の配線で接続する形態には、ゲート領域Ｇ2の延在部が
かかる第１Ｂの配線に相当する形態を含む。
ト領域Ｇ1及び第２のトランジスタＴＲ2のゲート領域Ｇ
2はメモリ選択用の第１の配線（例えば、ワード線）に
接続され、第１のトランジスタＴＲ1の他方のソース／
ドレイン領域は第２の配線に接続され、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域は第３の配線
に接続され、第２のトランジスタＴＲ2の他方のソース
／ドレイン領域は書き込み情報設定線ＷＩＳＬに接続さ
れている。尚、第２の配線をビット線とし、第２の配線
に所定の電位を加える構成、あるいは、第３の配線をビ
ット線とし、第２の配線に所定の電位を加える構成とす
ることが好ましい。第１の配線は、第１のトランジスタ
ＴＲ1用の第１の配線（第１Ａの配線と呼ぶ）と第２の
トランジスタＴＲ2用の第１の配線（第１Ｂの配線と呼
ぶ）とすることもできる。この場合、第１Ａの配線と第
１Ｂの配線の接続は、１つの半導体メモリセル毎に、第
１のトランジスタＴＲ1のゲート領域Ｇ1と第２のトラン
ジスタＴＲ2のゲート領域Ｇ2とを第１の配線に接続して
もよいし（この場合には、メモリセル選択用の第１Ａの
配線とメモリセル選択用の第１Ｂの配線とが１つの配線
である第１の配線から構成される）、所定の数の第１の
トランジスタＴＲ1のゲート領域Ｇ1相互を第１Ａの配線
で接続し、所定の数の第２のトランジスタＴＲ2のゲー
ト領域Ｇ2相互を第１Ｂの配線で接続し、これらの第１
Ａ及び第１Ｂの配線を接続してもよい。尚、所定の数の
第１のトランジスタＴＲ1のゲート領域Ｇ1相互を第１Ａ
の配線で接続する形態には、ゲート領域Ｇ1の延在部が
かかる第１Ａの配線に相当する形態を含み、所定の数の
第２のトランジスタＴＲ2のゲート領域Ｇ2相互を第１Ｂ
の配線で接続する形態には、ゲート領域Ｇ2の延在部が
かかる第１Ｂの配線に相当する形態を含む。
【００３９】あるいは又、図７に模式的な一部断面図を
示すように、実施の形態１の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇ1を有する第１導電形（例えば、ｎチ
ャネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇ2を有する第２導電形（例えば、ｐチ
ャネル形）のスイッチ用の第２のトランジスタＴＲ2、
並びに、（３）補助キャパシタＣ、から成り、（ａ）第
２導電形（例えば、ｐ+形）を有する半導体性の第１の
領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けら
れた、第１導電形（例えば、ｎ+形）を有する半導体性
の第２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域
に設けられ、且つ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第３の領域ＳＣ3、並
びに、（ｄ）第２の領域ＳＣ1とは離間して第１の領域
ＳＣ1の表面領域に設けられ、且つ、整流接合を形成し
て接する、第１導電形（例えばｎ+形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第４
の領域ＳＣ4、を有する。
示すように、実施の形態１の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇ1を有する第１導電形（例えば、ｎチ
ャネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇ2を有する第２導電形（例えば、ｐチ
ャネル形）のスイッチ用の第２のトランジスタＴＲ2、
並びに、（３）補助キャパシタＣ、から成り、（ａ）第
２導電形（例えば、ｐ+形）を有する半導体性の第１の
領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けら
れた、第１導電形（例えば、ｎ+形）を有する半導体性
の第２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域
に設けられ、且つ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第３の領域ＳＣ3、並
びに、（ｄ）第２の領域ＳＣ1とは離間して第１の領域
ＳＣ1の表面領域に設けられ、且つ、整流接合を形成し
て接する、第１導電形（例えばｎ+形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第４
の領域ＳＣ4、を有する。
【００４０】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
【００４１】一方、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
【００４２】また、（Ｃ）補助キャパシタＣは、第１の
領域ＳＣ1に接続され、（Ｄ）第１のトランジスタＴＲ1
のゲート領域Ｇ1及び第２のトランジスタＴＲ 2のゲート
領域Ｇ2は、メモリセル選択用の第１の配線（例えば、
ワード線）に接続され、（Ｅ）第３の領域ＳＣ3は、書
き込み情報設定線ＷＩＳＬに接続され、（Ｆ）第４の領
域ＳＣ4は、第２の配線に接続されている。尚、第２の
領域ＳＣ2を第３の配線に接続し、第２の配線をビット
線とし、第３の配線に所定の電位を加える構成、あるい
は、第３の配線をビット線とし、第２の配線に所定の電
位を加える構成とすることが好ましい。
領域ＳＣ1に接続され、（Ｄ）第１のトランジスタＴＲ1
のゲート領域Ｇ1及び第２のトランジスタＴＲ 2のゲート
領域Ｇ2は、メモリセル選択用の第１の配線（例えば、
ワード線）に接続され、（Ｅ）第３の領域ＳＣ3は、書
き込み情報設定線ＷＩＳＬに接続され、（Ｆ）第４の領
域ＳＣ4は、第２の配線に接続されている。尚、第２の
領域ＳＣ2を第３の配線に接続し、第２の配線をビット
線とし、第３の配線に所定の電位を加える構成、あるい
は、第３の配線をビット線とし、第２の配線に所定の電
位を加える構成とすることが好ましい。
【００４３】尚、図中、符号「ＩＲ」は素子分離領域を
示し、「ＩＬ」は絶縁層を示す。ゲート領域Ｇ1，Ｇ
2は、図面の紙面垂直方向に延びており、ゲート領域
Ｇ1，Ｇ2の延在部は隣接する半導体メモリセルのゲート
領域Ｇ1，Ｇ2と繋がっており、第１の配線として機能す
る。尚、ゲート領域Ｇ1，Ｇ2，Ｇの構成は、以下の半導
体メモリセルにおいても同様である。
示し、「ＩＬ」は絶縁層を示す。ゲート領域Ｇ1，Ｇ
2は、図面の紙面垂直方向に延びており、ゲート領域
Ｇ1，Ｇ2の延在部は隣接する半導体メモリセルのゲート
領域Ｇ1，Ｇ2と繋がっており、第１の配線として機能す
る。尚、ゲート領域Ｇ1，Ｇ2，Ｇの構成は、以下の半導
体メモリセルにおいても同様である。
【００４４】実施の形態１において、半導体メモリセル
（具体的には、第１の領域ＳＣ1）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。また、実施の形態１の半導体
メモリセルにおいて、第１の領域ＳＣ1の直下に、第１
導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
（具体的には、第１の領域ＳＣ1）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。また、実施の形態１の半導体
メモリセルにおいて、第１の領域ＳＣ1の直下に、第１
導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ10を
形成すれば、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1に蓄積される電位あるいは電荷
の増加を図ることができる。
【００４５】補助キャパシタＣは、必要とされる容量が
高々１ｆＦなので、図７に示すように、簡素な構成の所
謂スタック型キャパシタとすることができる。尚、参照
番号１０は補助キャパシタＣを構成する下部電極層であ
り、参照番号１１は補助キャパシタＣを構成する誘電体
材料層である。誘電体材料層１１の上には上部電極層が
形成されているが、かかる上部電極層の図示は省略し
た。あるいは又、図８に模式的な一部断面図を示すよう
に、補助キャパシタＣを、簡素な構成の所謂シャロージ
ャクショントレンチキャパシタによって構成することも
できる。必要とされる容量値が、図５０の（Ａ）に示す
ような１つのトランジスタと１つのキャパシタで構成さ
れたダイナミックメモリセルに必要とされている容量値
の１／２０〜１／３０の大きさであるが故に、補助キャ
パシタの形成は非常に容易であり、しかも、簡素な構造
とすることができる。
高々１ｆＦなので、図７に示すように、簡素な構成の所
謂スタック型キャパシタとすることができる。尚、参照
番号１０は補助キャパシタＣを構成する下部電極層であ
り、参照番号１１は補助キャパシタＣを構成する誘電体
材料層である。誘電体材料層１１の上には上部電極層が
形成されているが、かかる上部電極層の図示は省略し
た。あるいは又、図８に模式的な一部断面図を示すよう
に、補助キャパシタＣを、簡素な構成の所謂シャロージ
ャクショントレンチキャパシタによって構成することも
できる。必要とされる容量値が、図５０の（Ａ）に示す
ような１つのトランジスタと１つのキャパシタで構成さ
れたダイナミックメモリセルに必要とされている容量値
の１／２０〜１／３０の大きさであるが故に、補助キャ
パシタの形成は非常に容易であり、しかも、簡素な構造
とすることができる。
【００４６】更には、補助キャパシタＣとして、図９に
示すように、汎用ＤＲＡＭのような複雑な構造のキャパ
シタを用いず、ロジック回路用の配線層を流用したＭＩ
Ｍ（金属/絶縁体/金属）型キャパシタとすることができ
る。この補助キャパシタＣは、例えば半導体メモリセル
を構成する各領域の上に形成された下層絶縁層２０上に
設けられた下層配線２１（補助キャパシタＣを構成する
下部電極に相当する）と、下層配線２１上を含む下層絶
縁層２０上に形成された層間絶縁層２２と、層間絶縁層
２２に設けられた開口部２３内を含む層間絶縁層２２上
に形成された誘電体材料層２４と、誘電体材料層２４上
に形成された上層配線２５（補助キャパシタＣを構成す
る上部電極に相当する）から構成されている。下層配線
２１は、第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1を構成する第１の領域ＳＣ1と電気的に接続されて
いる。尚、誘電体材料層を構成する材料として、例えば
プラズマ窒化膜を用いることができる。プラズマ窒化膜
はアルミニウム等から成る配線が形成された後でも形成
できる低温プロセスによって形成することができるの
で、好ましい誘電体材料である。
示すように、汎用ＤＲＡＭのような複雑な構造のキャパ
シタを用いず、ロジック回路用の配線層を流用したＭＩ
Ｍ（金属/絶縁体/金属）型キャパシタとすることができ
る。この補助キャパシタＣは、例えば半導体メモリセル
を構成する各領域の上に形成された下層絶縁層２０上に
設けられた下層配線２１（補助キャパシタＣを構成する
下部電極に相当する）と、下層配線２１上を含む下層絶
縁層２０上に形成された層間絶縁層２２と、層間絶縁層
２２に設けられた開口部２３内を含む層間絶縁層２２上
に形成された誘電体材料層２４と、誘電体材料層２４上
に形成された上層配線２５（補助キャパシタＣを構成す
る上部電極に相当する）から構成されている。下層配線
２１は、第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1を構成する第１の領域ＳＣ1と電気的に接続されて
いる。尚、誘電体材料層を構成する材料として、例えば
プラズマ窒化膜を用いることができる。プラズマ窒化膜
はアルミニウム等から成る配線が形成された後でも形成
できる低温プロセスによって形成することができるの
で、好ましい誘電体材料である。
【００４７】以上に説明した補助キャパシタＣの構造
を、以下に説明する各種の半導体メモリセルに適用する
ことができる。
を、以下に説明する各種の半導体メモリセルに適用する
ことができる。
【００４８】図７に示した半導体メモリセルの変形例
を、図１０〜図１２に示す。
を、図１０〜図１２に示す。
【００４９】図１０に模式的な一部断面図を示し、原理
図を図２の（Ａ）に示す半導体メモリセルにおいては、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域は、第３の配線に接続される代わりに、ｐｎ接合ダイ
オードＤを介して書き込み情報設定線ＷＩＳＬに接続さ
れている。即ち、第２の領域ＳＣ2と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第２の領域Ｓ
Ｃ2は第３の領域ＳＣ3を介して書き込み情報設定線ＷＩ
ＳＬに接続されている。第２の領域ＳＣ2及び第３の領
域ＳＣ3の不純物濃度を最適化することによって、第２
の領域ＳＣ2と第３の領域ＳＣ3との間にｐｎ接合ダイオ
ードＤを形成することができる。尚、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に所定の電位を加
える構成とすることができる。
図を図２の（Ａ）に示す半導体メモリセルにおいては、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域は、第３の配線に接続される代わりに、ｐｎ接合ダイ
オードＤを介して書き込み情報設定線ＷＩＳＬに接続さ
れている。即ち、第２の領域ＳＣ2と第３の領域ＳＣ3と
の間でｐｎ接合ダイオードＤが形成され、第２の領域Ｓ
Ｃ2は第３の領域ＳＣ3を介して書き込み情報設定線ＷＩ
ＳＬに接続されている。第２の領域ＳＣ2及び第３の領
域ＳＣ3の不純物濃度を最適化することによって、第２
の領域ＳＣ2と第３の領域ＳＣ3との間にｐｎ接合ダイオ
ードＤを形成することができる。尚、第２の配線をビッ
ト線とする構成、あるいは、書き込み情報設定線ＷＩＳ
Ｌをビット線と兼用させ、第２の配線に所定の電位を加
える構成とすることができる。
【００５０】図１１に示す半導体メモリセルは、支持基
板上の絶縁層ＩＬ0の上に形成された半導体層ＳＣ0に、
図１０に示した構造を有する半導体メモリセルが形成さ
れている。このような構造を有する半導体メモリセル
は、半導体基板の全面に絶縁体（絶縁層）を形成した
後、絶縁体（絶縁層）と支持基板とを張り合わせ、次
に、半導体基板を裏面から研削、研磨することによって
得られた、所謂張り合わせ基板に基づき製造することが
できる。あるいは又、例えばシリコン半導体基板に酸素
をイオン注入した後に熱処理を行って得られるＳＩＭＯ
Ｘ法による絶縁体（絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。即
ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を有
する。あるいは又、例えばアモルファスシリコン層やポ
リシリコン層をＣＶＤ法等によって絶縁体（絶縁層）の
上に製膜し、次いで、レーザビームや電子ビームを用い
た帯域溶融結晶化法、絶縁体（絶縁層）に設けられた開
口部を介して結晶成長を行うラテラル固相結晶成長法等
の各種の公知の単結晶化技術によってシリコン層を形成
し、かかるシリコン層に半導体メモリセルを作製すれば
よい。あるいは又、支持基板上に製膜された絶縁体（絶
縁層）上に、例えばポリシリコン層あるいはアモルファ
スシリコン層を形成した後、かかるポリシリコン層ある
いはアモルファスシリコン層に半導体メモリセルを作製
することによって得ることができ、所謂ＴＦＴ構造を有
する。
板上の絶縁層ＩＬ0の上に形成された半導体層ＳＣ0に、
図１０に示した構造を有する半導体メモリセルが形成さ
れている。このような構造を有する半導体メモリセル
は、半導体基板の全面に絶縁体（絶縁層）を形成した
後、絶縁体（絶縁層）と支持基板とを張り合わせ、次
に、半導体基板を裏面から研削、研磨することによって
得られた、所謂張り合わせ基板に基づき製造することが
できる。あるいは又、例えばシリコン半導体基板に酸素
をイオン注入した後に熱処理を行って得られるＳＩＭＯ
Ｘ法による絶縁体（絶縁層）を形成し、その上に残され
たシリコン層に半導体メモリセルを作製すればよい。即
ち、これらの半導体メモリセルは、所謂ＳＯＩ構造を有
する。あるいは又、例えばアモルファスシリコン層やポ
リシリコン層をＣＶＤ法等によって絶縁体（絶縁層）の
上に製膜し、次いで、レーザビームや電子ビームを用い
た帯域溶融結晶化法、絶縁体（絶縁層）に設けられた開
口部を介して結晶成長を行うラテラル固相結晶成長法等
の各種の公知の単結晶化技術によってシリコン層を形成
し、かかるシリコン層に半導体メモリセルを作製すれば
よい。あるいは又、支持基板上に製膜された絶縁体（絶
縁層）上に、例えばポリシリコン層あるいはアモルファ
スシリコン層を形成した後、かかるポリシリコン層ある
いはアモルファスシリコン層に半導体メモリセルを作製
することによって得ることができ、所謂ＴＦＴ構造を有
する。
【００５１】原理図を図２の（Ｂ）に示し、模式的な一
部断面図を図１２に示す半導体メモリセルは、第２の領
域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接合を
形成して接するダイオード構成領域ＳＣDから構成され
た多数キャリア・ダイオードＤＳを更に備え、第２の領
域ＳＣ2は、第３の配線に接続される代わりに、該ダイ
オード構成領域ＳＣDを介して書き込み情報設定線ＷＩ
ＳＬに接続されている。即ち、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域は、多数キャリア・ダ
イオードＤＳを介して書き込み情報設定線ＷＩＳＬに接
続されている。図１２に示す半導体メモリセルにおいて
は、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接
して設けられているが、このような配置に限定するもの
ではない。尚、第２の配線をビット線とする構成、ある
いは、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
できる。
部断面図を図１２に示す半導体メモリセルは、第２の領
域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接合を
形成して接するダイオード構成領域ＳＣDから構成され
た多数キャリア・ダイオードＤＳを更に備え、第２の領
域ＳＣ2は、第３の配線に接続される代わりに、該ダイ
オード構成領域ＳＣDを介して書き込み情報設定線ＷＩ
ＳＬに接続されている。即ち、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域は、多数キャリア・ダ
イオードＤＳを介して書き込み情報設定線ＷＩＳＬに接
続されている。図１２に示す半導体メモリセルにおいて
は、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接
して設けられているが、このような配置に限定するもの
ではない。尚、第２の配線をビット線とする構成、ある
いは、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
できる。
【００５２】（実施の形態２）実施の形態２は、本発明
の第１の態様及び第３の態様に係る半導体メモリセルに
関する。実施の形態２の半導体メモリセルの原理図を図
３に示す。図１３に模式的な一部断面図を示すように、
実施の形態２の半導体メモリセルは、各領域の配置関係
が実施の形態１の半導体メモリセルと相違する。即ち、
実施の形態２の半導体メモリセルは、（１）ソース／ド
レイン領域、チャネル形成領域ＣＨ1及びゲート領域Ｇ1
を有する第１導電形（例えば、ｎチャネル形）の読み出
し用の第１のトランジスタＴＲ1、（２）ソース／ドレ
イン領域、チャネル形成領域ＣＨ2及びゲート領域Ｇ2を
有する第２導電形（例えば、ｐチャネル形）のスイッチ
用の第２のトランジスタＴＲ2、並びに、（３）補助キ
ャパシタＣ、から成り、（ａ）第１導電形（例えば、ｎ
形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第１
の領域ＳＣ1の表面領域に形成された、第２導電形（例
えば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、並びに、（ｄ）第
２の領域ＳＣ2の表面領域に設けられ、且つ、整流接合
を形成して接する、第１導電形（例えばｎ+形）の半導
体性の、又は、シリサイドや金属、金属化合物等の導電
性の第４の領域ＳＣ4、を有する。
の第１の態様及び第３の態様に係る半導体メモリセルに
関する。実施の形態２の半導体メモリセルの原理図を図
３に示す。図１３に模式的な一部断面図を示すように、
実施の形態２の半導体メモリセルは、各領域の配置関係
が実施の形態１の半導体メモリセルと相違する。即ち、
実施の形態２の半導体メモリセルは、（１）ソース／ド
レイン領域、チャネル形成領域ＣＨ1及びゲート領域Ｇ1
を有する第１導電形（例えば、ｎチャネル形）の読み出
し用の第１のトランジスタＴＲ1、（２）ソース／ドレ
イン領域、チャネル形成領域ＣＨ2及びゲート領域Ｇ2を
有する第２導電形（例えば、ｐチャネル形）のスイッチ
用の第２のトランジスタＴＲ2、並びに、（３）補助キ
ャパシタＣ、から成り、（ａ）第１導電形（例えば、ｎ
形）を有する半導体性の第１の領域ＳＣ1、（ｂ）第１
の領域ＳＣ1の表面領域に形成された、第２導電形（例
えば、ｐ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第１の領域ＳＣ1の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、並びに、（ｄ）第
２の領域ＳＣ2の表面領域に設けられ、且つ、整流接合
を形成して接する、第１導電形（例えばｎ+形）の半導
体性の、又は、シリサイドや金属、金属化合物等の導電
性の第４の領域ＳＣ4、を有する。
【００５３】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第１の領域ＳＣ1の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第２の領域ＳＣ2の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第１の領域ＳＣ1の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第２の領域ＳＣ2の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
【００５４】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第２の領域ＳＣ2の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第２の領域ＳＣ2の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
【００５５】そして、（Ｃ）補助キャパシタＣは、第２
の領域ＳＣ2に接続され、（Ｄ）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1及び第２のトランジスタＴＲ 2のゲ
ート領域Ｇ2は、メモリセル選択用の第１の配線（例え
ば、ワード線）に接続され、（Ｅ）第３の領域ＳＣ
3は、書き込み情報設定線ＷＩＳＬに接続され、（Ｆ）
第４の領域ＳＣ4は、第２の配線に接続されている。
の領域ＳＣ2に接続され、（Ｄ）第１のトランジスタＴ
Ｒ1のゲート領域Ｇ1及び第２のトランジスタＴＲ 2のゲ
ート領域Ｇ2は、メモリセル選択用の第１の配線（例え
ば、ワード線）に接続され、（Ｅ）第３の領域ＳＣ
3は、書き込み情報設定線ＷＩＳＬに接続され、（Ｆ）
第４の領域ＳＣ4は、第２の配線に接続されている。
【００５６】尚、第１の領域ＳＣ1を第３の配線に接続
し、第２の配線をビット線とし、第３の配線に所定の電
位を加える構成、あるいは、第３の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。また、第１の領域ＳＣ1の下部に、第３の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ11を設ければ、これによって、配線構
造の簡素化を図ることができる。
し、第２の配線をビット線とし、第３の配線に所定の電
位を加える構成、あるいは、第３の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。また、第１の領域ＳＣ1の下部に、第３の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ11を設ければ、これによって、配線構
造の簡素化を図ることができる。
【００５７】実施の形態２においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【００５８】尚、実施の形態２の半導体メモリセルにお
いて、第２の領域ＳＣ2の直下に、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10を形成すれば、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に蓄積される電位あるいは電荷の増加を図るこ
とができる。
いて、第２の領域ＳＣ2の直下に、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10を形成すれば、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に蓄積される電位あるいは電荷の増加を図るこ
とができる。
【００５９】実施の形態２の半導体メモリセルの変形例
を、図１４及び図１５の模式的な一部断面図に示す。
を、図１４及び図１５の模式的な一部断面図に示す。
【００６０】図１４に示す半導体メモリセル（原理図は
図４の（Ａ）参照）においては、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、第３の配線に接
続される代わりに、ｐｎ接合ダイオードＤを介して書き
込み情報設定線ＷＩＳＬに接続されている。即ち、第１
の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を最適化
することによって、第１の領域ＳＣ1と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成されている。そし
て、第１の領域ＳＣ1は、第３の領域ＳＣ3を介して書き
込み情報設定線ＷＩＳＬに接続されている。この場合、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。
図４の（Ａ）参照）においては、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、第３の配線に接
続される代わりに、ｐｎ接合ダイオードＤを介して書き
込み情報設定線ＷＩＳＬに接続されている。即ち、第１
の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を最適化
することによって、第１の領域ＳＣ1と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成されている。そし
て、第１の領域ＳＣ1は、第３の領域ＳＣ3を介して書き
込み情報設定線ＷＩＳＬに接続されている。この場合、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００６１】図１５に示す半導体メモリセル（原理図は
図４の（Ｂ）参照）においては、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、第３の配線に接
続される代わりに、ショットキ接合形の多数キャリア・
ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬに
接続されている。即ち、第１の領域ＳＣ1、及び第１の
領域ＳＣ1の表面領域に整流接合を形成して接するダイ
オード構成領域ＳＣDから構成された多数キャリア・ダ
イオードを更に備え、第１の領域ＳＣ1は、該ダイオー
ド構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬ
に接続されている。この場合にも、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に所定の電位を加え
る構成とすることができる。
図４の（Ｂ）参照）においては、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、第３の配線に接
続される代わりに、ショットキ接合形の多数キャリア・
ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬに
接続されている。即ち、第１の領域ＳＣ1、及び第１の
領域ＳＣ1の表面領域に整流接合を形成して接するダイ
オード構成領域ＳＣDから構成された多数キャリア・ダ
イオードを更に備え、第１の領域ＳＣ1は、該ダイオー
ド構成領域ＳＣDを介して書き込み情報設定線ＷＩＳＬ
に接続されている。この場合にも、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に所定の電位を加え
る構成とすることができる。
【００６２】（実施の形態３）実施の形態３は、本発明
の第１の態様及び第４の態様に係る半導体メモリセルに
関する。実施の形態３の半導体メモリセルの原理図は図
３と同じである。実施の形態３の半導体メモリセルにお
いては、読み出し用の第１のトランジスタＴＲ 1とスイ
ッチ用の第２のトランジスタＴＲ2とが１つに融合され
ている点が、実施の形態２の半導体メモリセルと相違し
ている。即ち、図１６及び図１７に模式的な一部断面図
を示す実施の形態３の半導体メモリセルは、（１）ソー
ス／ドレイン領域、チャネル形成領域ＣＨ1及びゲート
領域Ｇを有する第１導電形（例えば、ｎチャネル形）の
読み出し用の第１のトランジスタＴＲ1、（２）ソース
／ドレイン領域、チャネル形成領域ＣＨ2及びゲート領
域Ｇを有する第２導電形（例えば、ｐチャネル形）のス
イッチ用の第２のトランジスタＴＲ2、並びに、（３）
補助キャパシタＣ、から成り、（ａ）第１導電形（例え
ば、ｎ形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1と接し、第２導電形（例えば、
ｐ+形）を有する半導体性の第２の領域ＳＣ2、（ｃ）第
１の領域ＳＣ1の表面領域に設けられ、且つ、整流接合
を形成して接する、第２導電形（例えばｐ++形）の半導
体性の、又は、シリサイドや金属、金属化合物等の導電
性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面領
域に設けられ、且つ、整流接合を形成して接する、第１
導電形（例えばｎ++形）の半導体性の、又は、シリサイ
ドや金属、金属化合物等の導電性の第４の領域ＳＣ4、
並びに、（ｅ）第１の領域ＳＣ1と第４の領域ＳＣ4、及
び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2とで共有されたゲート領域
Ｇ、を有する。
の第１の態様及び第４の態様に係る半導体メモリセルに
関する。実施の形態３の半導体メモリセルの原理図は図
３と同じである。実施の形態３の半導体メモリセルにお
いては、読み出し用の第１のトランジスタＴＲ 1とスイ
ッチ用の第２のトランジスタＴＲ2とが１つに融合され
ている点が、実施の形態２の半導体メモリセルと相違し
ている。即ち、図１６及び図１７に模式的な一部断面図
を示す実施の形態３の半導体メモリセルは、（１）ソー
ス／ドレイン領域、チャネル形成領域ＣＨ1及びゲート
領域Ｇを有する第１導電形（例えば、ｎチャネル形）の
読み出し用の第１のトランジスタＴＲ1、（２）ソース
／ドレイン領域、チャネル形成領域ＣＨ2及びゲート領
域Ｇを有する第２導電形（例えば、ｐチャネル形）のス
イッチ用の第２のトランジスタＴＲ2、並びに、（３）
補助キャパシタＣ、から成り、（ａ）第１導電形（例え
ば、ｎ形）を有する半導体性の第１の領域ＳＣ1、
（ｂ）第１の領域ＳＣ1と接し、第２導電形（例えば、
ｐ+形）を有する半導体性の第２の領域ＳＣ2、（ｃ）第
１の領域ＳＣ1の表面領域に設けられ、且つ、整流接合
を形成して接する、第２導電形（例えばｐ++形）の半導
体性の、又は、シリサイドや金属、金属化合物等の導電
性の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2の表面領
域に設けられ、且つ、整流接合を形成して接する、第１
導電形（例えばｎ++形）の半導体性の、又は、シリサイ
ドや金属、金属化合物等の導電性の第４の領域ＳＣ4、
並びに、（ｅ）第１の領域ＳＣ1と第４の領域ＳＣ4、及
び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡すごとく
絶縁膜を介して設けられ、第１のトランジスタＴＲ1と
第２のトランジスタＴＲ2とで共有されたゲート領域
Ｇ、を有する。
【００６３】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【００６４】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【００６５】そして、（Ｃ）補助キャパシタＣは、第２
の領域ＳＣ2に接続され、（Ｄ）ゲート領域Ｇは、メモ
リセル選択用の第１の配線（例えば、ワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続されている。
の領域ＳＣ2に接続され、（Ｄ）ゲート領域Ｇは、メモ
リセル選択用の第１の配線（例えば、ワード線）に接続
され、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２
の配線に接続されている。
【００６６】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図１６、あるいは後述する図１８、図
２０、図２２、図２４、図２６、図２８、図３０、図３
１、図３３、図３５に示す半導体メモリセルにおいて
は、具体的には、第１の領域ＳＣ1の表面領域に第２の
領域ＳＣ2が設けられている。一方、図１７、あるいは
後述する図１９、図２１、図２３、図２５、図２７、図
２９、図３２、図３４、図３６に示す半導体メモリセル
においては、具体的には、第２の領域ＳＣ2の表面領域
に第１の領域ＳＣ1が設けられている。
は接しているが、図１６、あるいは後述する図１８、図
２０、図２２、図２４、図２６、図２８、図３０、図３
１、図３３、図３５に示す半導体メモリセルにおいて
は、具体的には、第１の領域ＳＣ1の表面領域に第２の
領域ＳＣ2が設けられている。一方、図１７、あるいは
後述する図１９、図２１、図２３、図２５、図２７、図
２９、図３２、図３４、図３６に示す半導体メモリセル
においては、具体的には、第２の領域ＳＣ2の表面領域
に第１の領域ＳＣ1が設けられている。
【００６７】尚、第１の領域ＳＣ1を第３の配線に接続
し、第２の配線をビット線とし、第３の配線に所定の電
位を加える構成、あるいは、第３の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。また、第１の領域ＳＣ1の下部に、第３の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ11を設ければ、これによって、配線構
造の簡素化を図ることができる。
し、第２の配線をビット線とし、第３の配線に所定の電
位を加える構成、あるいは、第３の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。また、第１の領域ＳＣ1の下部に、第３の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ11を設ければ、これによって、配線構
造の簡素化を図ることができる。
【００６８】尚、図１６に示す半導体メモリセル（具体
的には、第１の領域ＳＣ1）は、例えばｐ形半導体基板
に設けられた第１導電形（例えばｎ形）のウエル構造内
に形成されている。一方、図１７に示す半導体メモリセ
ル（具体的には、第２の領域ＳＣ2）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。これらの場合、第２の領域
ＳＣ2の直下に、第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ10を形成すれば、読み出し用の第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積され
る電位あるいは電荷の増加を図ることができる。
的には、第１の領域ＳＣ1）は、例えばｐ形半導体基板
に設けられた第１導電形（例えばｎ形）のウエル構造内
に形成されている。一方、図１７に示す半導体メモリセ
ル（具体的には、第２の領域ＳＣ2）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。これらの場合、第２の領域
ＳＣ2の直下に、第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ10を形成すれば、読み出し用の第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積され
る電位あるいは電荷の増加を図ることができる。
【００６９】尚、実施の形態３及び後述する実施の形態
４の半導体メモリセルにおいては、第１のトランジスタ
ＴＲ1の一方のソース／ドレイン領域と第２のトランジ
スタＴＲ2のチャネル形成領域ＣＨ2とが共有されてお
り、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域と第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1とが共有されている。
４の半導体メモリセルにおいては、第１のトランジスタ
ＴＲ1の一方のソース／ドレイン領域と第２のトランジ
スタＴＲ2のチャネル形成領域ＣＨ2とが共有されてお
り、第２のトランジスタＴＲ2の一方のソース／ドレイ
ン領域と第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1とが共有されている。
【００７０】図１８〜図３６に、実施の形態３の半導体
メモリセルの変形例の模式的な一部断面図を示す。
メモリセルの変形例の模式的な一部断面図を示す。
【００７１】図１８及び図１９に模式的な一部断面図を
示す半導体メモリセルにおいては、第２導電形（例えば
ｐ+形）を有する不純物領域ＳＣ2Aが埋め込みプラグ状
に形成され、かかる不純物領域ＳＣ2Aは、第４の領域Ｓ
Ｃ4を貫通し、第２の領域ＳＣ2まで達している。不純物
領域ＳＣ2Aの頂面は補助キャパシタＣと接続されてい
る。このような構造にすることによって、補助キャパシ
タＣと第２の領域ＳＣ 2とを接続することができる。こ
の点を除き、図１８及び図１９に示した半導体メモリセ
ルの構造は、図１６及び図１７に示した半導体メモリセ
ルの構造と実質的に同一とすることができる。
示す半導体メモリセルにおいては、第２導電形（例えば
ｐ+形）を有する不純物領域ＳＣ2Aが埋め込みプラグ状
に形成され、かかる不純物領域ＳＣ2Aは、第４の領域Ｓ
Ｃ4を貫通し、第２の領域ＳＣ2まで達している。不純物
領域ＳＣ2Aの頂面は補助キャパシタＣと接続されてい
る。このような構造にすることによって、補助キャパシ
タＣと第２の領域ＳＣ 2とを接続することができる。こ
の点を除き、図１８及び図１９に示した半導体メモリセ
ルの構造は、図１６及び図１７に示した半導体メモリセ
ルの構造と実質的に同一とすることができる。
【００７２】図２０及び図２１に模式的な一部断面図を
示す半導体メモリセルにおいては、第１導電形（例え
ば、ｎ++）を有する不純物含有層ＳＣ4Aが、第４の領域
ＳＣ4上に設けられている。そして、第４の領域ＳＣ
4は、不純物含有層ＳＣ4Aを介して第２の配線に接続さ
れている。ここで、第４の領域ＳＣ4は、不純物含有層
ＳＣ4Aからのｎ形不純物の固相拡散によって、自己整合
的に形成されており、浅いｎ接合を有する。また、不純
物含有層ＳＣ4Aは、絶縁材料層ＩＦを介してゲート領域
Ｇの側面に位置し、サイドウオール形状を有する。不純
物含有層ＳＣ4Aは、第２の配線を兼ねている。即ち、不
純物含有層ＳＣ4Aは、図面の紙面垂直方向に延びてお
り、不純物含有層ＳＣ4Aの延在部は隣接する半導体メモ
リセルの不純物含有層ＳＣ4Aに繋がっており、第２の配
線として機能する。これによって、配線構成の簡素化、
半導体メモリセルの微細化を達成することができる。こ
こで、サイドウオール形状とは、ゲート領域が形成され
た例えば半導体基板の全面に不純物含有層を形成するた
めの層を堆積させた後、かかる層をエッチバックするこ
とによってゲート領域の側面にかかる層（即ち、不純物
含有層）を残したときに得られる形状を指す。以下に説
明する半導体メモリセルにおける不純物含有層のサイド
ウオール形状も同様の意味である。ゲート領域が延びる
方向に対して垂直な平面で不純物含有層を切断したとき
の不純物含有層の断面形状として、円や楕円、長円を四
等分した形状、あるいはこれらの形状と線分とが組み合
わされた形状を例示することができる。また、不純物含
有層は、その構成に依存して、第１導電形あるいは第２
導電形の不純物が添加又はドープされたシリコン、アモ
ルファスシリコンあるいはポリシリコンから構成するこ
とができる。
示す半導体メモリセルにおいては、第１導電形（例え
ば、ｎ++）を有する不純物含有層ＳＣ4Aが、第４の領域
ＳＣ4上に設けられている。そして、第４の領域ＳＣ
4は、不純物含有層ＳＣ4Aを介して第２の配線に接続さ
れている。ここで、第４の領域ＳＣ4は、不純物含有層
ＳＣ4Aからのｎ形不純物の固相拡散によって、自己整合
的に形成されており、浅いｎ接合を有する。また、不純
物含有層ＳＣ4Aは、絶縁材料層ＩＦを介してゲート領域
Ｇの側面に位置し、サイドウオール形状を有する。不純
物含有層ＳＣ4Aは、第２の配線を兼ねている。即ち、不
純物含有層ＳＣ4Aは、図面の紙面垂直方向に延びてお
り、不純物含有層ＳＣ4Aの延在部は隣接する半導体メモ
リセルの不純物含有層ＳＣ4Aに繋がっており、第２の配
線として機能する。これによって、配線構成の簡素化、
半導体メモリセルの微細化を達成することができる。こ
こで、サイドウオール形状とは、ゲート領域が形成され
た例えば半導体基板の全面に不純物含有層を形成するた
めの層を堆積させた後、かかる層をエッチバックするこ
とによってゲート領域の側面にかかる層（即ち、不純物
含有層）を残したときに得られる形状を指す。以下に説
明する半導体メモリセルにおける不純物含有層のサイド
ウオール形状も同様の意味である。ゲート領域が延びる
方向に対して垂直な平面で不純物含有層を切断したとき
の不純物含有層の断面形状として、円や楕円、長円を四
等分した形状、あるいはこれらの形状と線分とが組み合
わされた形状を例示することができる。また、不純物含
有層は、その構成に依存して、第１導電形あるいは第２
導電形の不純物が添加又はドープされたシリコン、アモ
ルファスシリコンあるいはポリシリコンから構成するこ
とができる。
【００７３】図２２及び図２３に模式的な一部断面図を
示す半導体メモリセルにおいては、図２０及び図２１に
模式的な一部断面図を示した半導体メモリセルの第３の
領域ＳＣ3の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する不純物含有層ＳＣ3A
が、第３の領域ＳＣ3上に設けられている。そして、第
３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き込
み情報設定線ＷＩＳＬに接続されている。第３の領域Ｓ
Ｃ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相拡
散によって、自己整合的に形成されており、浅いｐ接合
を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの側面に位置し、サイドウオー
ル形状を有する。尚、不純物含有層ＳＣ3Aは、書き込み
情報設定線ＷＩＳＬを兼ねている。即ち、不純物含有層
ＳＣ3Aは、図面の紙面垂直方向に延びており、不純物含
有層ＳＣ3Aの延在部は隣接する半導体メモリセルの不純
物含有層ＳＣ3Aに繋がっており、書き込み情報設定線Ｗ
ＩＳＬとして機能する。これによって、配線構成の簡素
化、半導体メモリセルの微細化を達成することができ
る。尚、図１６及び図１７に示した半導体メモリセルの
第３の領域ＳＣ3を、図２２及び図２３に示した半導体
メモリセルの第３の領域ＳＣ3に置き換えることもでき
る。
示す半導体メモリセルにおいては、図２０及び図２１に
模式的な一部断面図を示した半導体メモリセルの第３の
領域ＳＣ3の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する不純物含有層ＳＣ3A
が、第３の領域ＳＣ3上に設けられている。そして、第
３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き込
み情報設定線ＷＩＳＬに接続されている。第３の領域Ｓ
Ｃ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相拡
散によって、自己整合的に形成されており、浅いｐ接合
を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの側面に位置し、サイドウオー
ル形状を有する。尚、不純物含有層ＳＣ3Aは、書き込み
情報設定線ＷＩＳＬを兼ねている。即ち、不純物含有層
ＳＣ3Aは、図面の紙面垂直方向に延びており、不純物含
有層ＳＣ3Aの延在部は隣接する半導体メモリセルの不純
物含有層ＳＣ3Aに繋がっており、書き込み情報設定線Ｗ
ＩＳＬとして機能する。これによって、配線構成の簡素
化、半導体メモリセルの微細化を達成することができ
る。尚、図１６及び図１７に示した半導体メモリセルの
第３の領域ＳＣ3を、図２２及び図２３に示した半導体
メモリセルの第３の領域ＳＣ3に置き換えることもでき
る。
【００７４】図２４及び図２５に模式的な一部断面図を
示す半導体メモリセルにおいては、第５の領域ＳＣ5が
第４の領域ＳＣ4の表面領域に形成され、第５の領域Ｓ
Ｃ5は第２の領域ＳＣ2と直接接続されている。このよう
に、第５の領域ＳＣ5と第２の領域ＳＣ2とを接続するこ
とによって、情報を蓄積すべき領域を更に増加させるこ
とができ、半導体メモリセルが情報を保持する時間を延
長させることができる。尚、これらの半導体メモリセル
においては、第２導電形（例えば、ｐ++形）を有する不
純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に設けられて
いる。また、補助キャパシタＣは、不純物含有層Ｓ
Ｃ5A、第５の領域ＳＣ5を介して、第２の領域ＳＣ2に接
続されている。ここで、第５の領域ＳＣ5は、不純物含
有層ＳＣ5Aからのｐ形不純物の固相拡散によって、自己
整合的に形成されており、浅いｐ接合を有する。また、
不純物含有層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート
領域Ｇの側面に位置し、サイドウオール形状を有する。
示す半導体メモリセルにおいては、第５の領域ＳＣ5が
第４の領域ＳＣ4の表面領域に形成され、第５の領域Ｓ
Ｃ5は第２の領域ＳＣ2と直接接続されている。このよう
に、第５の領域ＳＣ5と第２の領域ＳＣ2とを接続するこ
とによって、情報を蓄積すべき領域を更に増加させるこ
とができ、半導体メモリセルが情報を保持する時間を延
長させることができる。尚、これらの半導体メモリセル
においては、第２導電形（例えば、ｐ++形）を有する不
純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に設けられて
いる。また、補助キャパシタＣは、不純物含有層Ｓ
Ｃ5A、第５の領域ＳＣ5を介して、第２の領域ＳＣ2に接
続されている。ここで、第５の領域ＳＣ5は、不純物含
有層ＳＣ5Aからのｐ形不純物の固相拡散によって、自己
整合的に形成されており、浅いｐ接合を有する。また、
不純物含有層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート
領域Ｇの側面に位置し、サイドウオール形状を有する。
【００７５】第２の領域ＳＣ2と第５の領域ＳＣ5との接
続は、ゲート領域の延びる方向と平行な垂直面で半導体
メモリセルを切断したときの模式的な一部断面図である
図２４の（Ｂ）に示すように、例えば、第２の領域ＳＣ
2の一部分を半導体基板の表面近傍まで延在させ、第４
の領域ＳＣ4の外側で、第５の領域ＳＣ5と第２の領域Ｓ
Ｃ2の延在した部分とが接するような構造とすることに
よって、得ることができる。半導体メモリセルをこのよ
うな構造にすることにより、半導体メモリセルの配線構
造の簡素化を図ることができる。補助キャパシタＣの構
造として、例えば、図９に示した構造を採用すればよ
い。
続は、ゲート領域の延びる方向と平行な垂直面で半導体
メモリセルを切断したときの模式的な一部断面図である
図２４の（Ｂ）に示すように、例えば、第２の領域ＳＣ
2の一部分を半導体基板の表面近傍まで延在させ、第４
の領域ＳＣ4の外側で、第５の領域ＳＣ5と第２の領域Ｓ
Ｃ2の延在した部分とが接するような構造とすることに
よって、得ることができる。半導体メモリセルをこのよ
うな構造にすることにより、半導体メモリセルの配線構
造の簡素化を図ることができる。補助キャパシタＣの構
造として、例えば、図９に示した構造を採用すればよ
い。
【００７６】図２６及び図２７に模式的な一部断面図を
示す半導体メモリセルにおいては、図２４及び図２５に
模式的な一部断面図を示した半導体メモリセルの第３の
領域ＳＣ3の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する不純物含有層ＳＣ3A
が、第３の領域ＳＣ3上に設けられている。そして、第
３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き込
み情報設定線ＷＩＳＬに接続されている。第３の領域Ｓ
Ｃ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相拡
散によって、自己整合的に形成されており、浅いｐ接合
を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの側面に位置し、サイドウオー
ル形状を有する。尚、不純物含有層ＳＣ3Aは、書き込み
情報設定線ＷＩＳＬを兼ねている。
示す半導体メモリセルにおいては、図２４及び図２５に
模式的な一部断面図を示した半導体メモリセルの第３の
領域ＳＣ3の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する不純物含有層ＳＣ3A
が、第３の領域ＳＣ3上に設けられている。そして、第
３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き込
み情報設定線ＷＩＳＬに接続されている。第３の領域Ｓ
Ｃ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相拡
散によって、自己整合的に形成されており、浅いｐ接合
を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの側面に位置し、サイドウオー
ル形状を有する。尚、不純物含有層ＳＣ3Aは、書き込み
情報設定線ＷＩＳＬを兼ねている。
【００７７】図２８及び図２９に模式的な一部断面図を
示す半導体メモリセルにおいては、その原理図を図４の
（Ａ）に示すように、第１の領域ＳＣ1及び第３の領域
ＳＣ3の不純物濃度を最適化することによって、第１の
領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオー
ドＤが形成されている。そして、第１の領域ＳＣ1は、
第３の配線に接続される代わりに、第３の領域ＳＣ3を
介して書き込み情報設定線ＷＩＳＬに接続されている。
示す半導体メモリセルにおいては、その原理図を図４の
（Ａ）に示すように、第１の領域ＳＣ1及び第３の領域
ＳＣ3の不純物濃度を最適化することによって、第１の
領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオー
ドＤが形成されている。そして、第１の領域ＳＣ1は、
第３の配線に接続される代わりに、第３の領域ＳＣ3を
介して書き込み情報設定線ＷＩＳＬに接続されている。
【００７８】図３０に示す半導体メモリセルにおいて
は、支持基板上の絶縁層ＩＬ0の上に形成された半導体
層ＳＣ0に、図２８に示した構造を有する半導体メモリ
セルが形成されている。このような構造を有する半導体
メモリセルは、半導体基板の全面に絶縁体（絶縁層）を
形成した後、絶縁体（絶縁層）と支持基板とを張り合わ
せ、次に、半導体基板を裏面から研削、研磨することに
よって得られた、所謂張り合わせ基板に基づき製造する
ことができる。あるいは又、例えばシリコン半導体基板
に酸素をイオン注入した後に熱処理を行って得られるＳ
ＩＭＯＸ法による絶縁体（絶縁層）を形成し、その上に
残されたシリコン層に半導体メモリセルを作製すればよ
い。即ち、これらの半導体メモリセルは、所謂ＳＯＩ構
造を有する。あるいは又、例えばアモルファスシリコン
層やポリシリコン層をＣＶＤ法等によって絶縁体（絶縁
層）の上に製膜し、次いで、レーザビームや電子ビーム
を用いた帯域溶融結晶化法、絶縁体（絶縁層）に設けら
れた開口部を介して結晶成長を行うラテラル固相結晶成
長法等の各種の公知の単結晶化技術によってシリコン層
を形成し、かかるシリコン層に半導体メモリセルを作製
すればよい。あるいは又、支持基板上に製膜された絶縁
体（絶縁層）上に、例えばポリシリコン層あるいはアモ
ルファスシリコン層を形成した後、かかるポリシリコン
層あるいはアモルファスシリコン層に半導体メモリセル
を作製することによって得ることができ、所謂ＴＦＴ構
造を有する。
は、支持基板上の絶縁層ＩＬ0の上に形成された半導体
層ＳＣ0に、図２８に示した構造を有する半導体メモリ
セルが形成されている。このような構造を有する半導体
メモリセルは、半導体基板の全面に絶縁体（絶縁層）を
形成した後、絶縁体（絶縁層）と支持基板とを張り合わ
せ、次に、半導体基板を裏面から研削、研磨することに
よって得られた、所謂張り合わせ基板に基づき製造する
ことができる。あるいは又、例えばシリコン半導体基板
に酸素をイオン注入した後に熱処理を行って得られるＳ
ＩＭＯＸ法による絶縁体（絶縁層）を形成し、その上に
残されたシリコン層に半導体メモリセルを作製すればよ
い。即ち、これらの半導体メモリセルは、所謂ＳＯＩ構
造を有する。あるいは又、例えばアモルファスシリコン
層やポリシリコン層をＣＶＤ法等によって絶縁体（絶縁
層）の上に製膜し、次いで、レーザビームや電子ビーム
を用いた帯域溶融結晶化法、絶縁体（絶縁層）に設けら
れた開口部を介して結晶成長を行うラテラル固相結晶成
長法等の各種の公知の単結晶化技術によってシリコン層
を形成し、かかるシリコン層に半導体メモリセルを作製
すればよい。あるいは又、支持基板上に製膜された絶縁
体（絶縁層）上に、例えばポリシリコン層あるいはアモ
ルファスシリコン層を形成した後、かかるポリシリコン
層あるいはアモルファスシリコン層に半導体メモリセル
を作製することによって得ることができ、所謂ＴＦＴ構
造を有する。
【００７９】図３３及び図３４に模式的な一部断面図を
示す半導体メモリセルにおいては、その原理図を図４の
（Ｂ）に示すように、第１の領域ＳＣ1、及び第１の領
域ＳＣ1の表面領域に整流接合を形成して接するダイオ
ード構成領域ＳＣDから構成された多数キャリア・ダイ
オードを更に備え、第１の領域ＳＣ1は、第３の配線に
接続される代わりに、該ダイオード構成領域ＳＣDを介
して書き込み情報設定線ＷＩＳＬに接続されている。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが好ましい。
示す半導体メモリセルにおいては、その原理図を図４の
（Ｂ）に示すように、第１の領域ＳＣ1、及び第１の領
域ＳＣ1の表面領域に整流接合を形成して接するダイオ
ード構成領域ＳＣDから構成された多数キャリア・ダイ
オードを更に備え、第１の領域ＳＣ1は、第３の配線に
接続される代わりに、該ダイオード構成領域ＳＣDを介
して書き込み情報設定線ＷＩＳＬに接続されている。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが好ましい。
【００８０】また、図３１及び図３２、並びに、図３５
及び図３６に示す半導体メモリセルにおいては、第２導
電形（例えばｐ+形）を有する不純物領域ＳＣ2Aが埋め
込みプラグ状に形成され、かかる不純物領域ＳＣ2Aは、
第４の領域ＳＣ4を貫通し、第２の領域ＳＣ2まで達して
いる。不純物領域ＳＣ2Aの頂面は補助キャパシタＣと接
続されている。このような構造にすることによって、補
助キャパシタＣと第２の領域ＳＣ2とを接続することが
できる。この点を除き、図３１及び図３２に示した半導
体メモリセルの構造は、図２８及び図２９に示した半導
体メモリセルの構造と実質的に同一とすることができ
る。また、図３５及び図３６に示した半導体メモリセル
の構造は、図２８及び図２９に示した半導体メモリセル
の構造と実質的に同一とすることができる。
及び図３６に示す半導体メモリセルにおいては、第２導
電形（例えばｐ+形）を有する不純物領域ＳＣ2Aが埋め
込みプラグ状に形成され、かかる不純物領域ＳＣ2Aは、
第４の領域ＳＣ4を貫通し、第２の領域ＳＣ2まで達して
いる。不純物領域ＳＣ2Aの頂面は補助キャパシタＣと接
続されている。このような構造にすることによって、補
助キャパシタＣと第２の領域ＳＣ2とを接続することが
できる。この点を除き、図３１及び図３２に示した半導
体メモリセルの構造は、図２８及び図２９に示した半導
体メモリセルの構造と実質的に同一とすることができ
る。また、図３５及び図３６に示した半導体メモリセル
の構造は、図２８及び図２９に示した半導体メモリセル
の構造と実質的に同一とすることができる。
【００８１】（実施の形態４）実施の形態４は、本発明
の第１の態様及び第５の態様に係る半導体メモリセルに
関する。実施の形態４の半導体メモリセルの原理図を図
５の（Ａ）に示す。実施の形態４の半導体メモリセル
は、第１のトランジスタＴＲ1と第２のトランジスタＴ
Ｒ2に加えて、電流制御用の第３のトランジスタＴＲ3が
設けられている点が、実施の形態３の半導体メモリセル
と相違する。即ち、実施の形態４の半導体メモリセル
は、（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1及びゲート領域Ｇを有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇを有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ3及びゲート領域Ｇを有する第２導電形（例えば、ｐ
チャネル形）の電流制御用の第３のトランジスタＴ
Ｒ3、並びに、（４）補助キャパシタＣ、から成り、
（ａ）第１導電形（例えば、ｎ形）を有する半導体性の
第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２
導電形（例えば、ｐ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設けら
れ、且つ、整流接合を形成して接する、第２導電形（例
えばｐ++形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第２
の領域ＳＣ2の表面領域に設けられた、第１導電形（例
えば、ｎ++形）を有する第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられた、第２導電形（例
えば、ｐ++形）を有する半導体性の第５の領域ＳＣ5、
並びに、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ4、第
２の領域ＳＣ2と第３の領域ＳＣ3、及び、第２の領域Ｓ
Ｃ2と第５の領域ＳＣ5を橋渡すごとく絶縁膜を介して設
けられ、第１のトランジスタＴＲ1と第２のトランジス
タＴＲ2と第３のトランジスタＴＲ3とで共有されたゲー
ト領域Ｇ、を有する。
の第１の態様及び第５の態様に係る半導体メモリセルに
関する。実施の形態４の半導体メモリセルの原理図を図
５の（Ａ）に示す。実施の形態４の半導体メモリセル
は、第１のトランジスタＴＲ1と第２のトランジスタＴ
Ｒ2に加えて、電流制御用の第３のトランジスタＴＲ3が
設けられている点が、実施の形態３の半導体メモリセル
と相違する。即ち、実施の形態４の半導体メモリセル
は、（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1及びゲート領域Ｇを有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇを有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、（３）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ3及びゲート領域Ｇを有する第２導電形（例えば、ｐ
チャネル形）の電流制御用の第３のトランジスタＴ
Ｒ3、並びに、（４）補助キャパシタＣ、から成り、
（ａ）第１導電形（例えば、ｎ形）を有する半導体性の
第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と接し、第２
導電形（例えば、ｐ+形）を有する半導体性の第２の領
域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設けら
れ、且つ、整流接合を形成して接する、第２導電形（例
えばｐ++形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第２
の領域ＳＣ2の表面領域に設けられた、第１導電形（例
えば、ｎ++形）を有する第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられた、第２導電形（例
えば、ｐ++形）を有する半導体性の第５の領域ＳＣ5、
並びに、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ4、第
２の領域ＳＣ2と第３の領域ＳＣ3、及び、第２の領域Ｓ
Ｃ2と第５の領域ＳＣ5を橋渡すごとく絶縁膜を介して設
けられ、第１のトランジスタＴＲ1と第２のトランジス
タＴＲ2と第３のトランジスタＴＲ3とで共有されたゲー
ト領域Ｇ、を有する。
【００８２】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【００８３】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【００８４】更には、第３のトランジスタＴＲ3に関し
ては、（Ｃ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
ては、（Ｃ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
【００８５】そして、（Ｄ）補助キャパシタＣは、第２
の領域ＳＣ2に接続され、（Ｅ）ゲート領域Ｇは、メモ
リセル選択用の第１の配線（例えば、ワード線）に接続
され、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4は、第２
の配線に接続されている。
の領域ＳＣ2に接続され、（Ｅ）ゲート領域Ｇは、メモ
リセル選択用の第１の配線（例えば、ワード線）に接続
され、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線
ＷＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4は、第２
の配線に接続されている。
【００８６】第５の領域ＳＣ5をイオン注入法にて形成
したり、シリサイドや金属、金属化合物から構成しても
よいが、第２導電形（例えば、ｐ++形）を有する不純物
含有層ＳＣ5Aが、第５の領域ＳＣ5上に設けられた構成
を有することが好ましい。ここで、第５の領域ＳＣ
5は、不純物含有層ＳＣ5Aからのｐ形不純物の固相拡散
によって、自己整合的に形成されており、浅いｐ接合を
有する。また、不純物含有層ＳＣ5Aは、絶縁材料層ＩＦ
を介してゲート領域Ｇの側面に位置し、サイドウオール
形状を有する。また、第３のトランジスタＴＲ3のチャ
ネル形成領域ＣＨ3を構成する第４の領域ＳＣ4の表面領
域に、第２導電形（例えば、ｐ++形）の不純物含有層Ｓ
Ｃ4Bが設けられていることが好ましい。これによって、
情報の保持中、例えば、第１の配線の電位を０ボルトと
したとき、第３のトランジスタＴＲ3がオン状態とな
り、第５の領域ＳＣ2と第２の領域ＳＣ2とは導通状態に
置かれる。尚、不純物含有層ＳＣ4Bの不純物含有量を、
情報の読み出し時に加えられる第１の配線の電位により
第３のトランジスタＴＲ3がオフ状態となるように調整
することが望ましい。こうして、補助キャパシタＣは、
不純物含有層ＳＣ5A、第５の領域ＳＣ5、不純物含有層
ＳＣ4Bを介して、第２の領域ＳＣ2に接続される。補助
キャパシタＣの構造として、例えば、図９に示した構造
を採用すればよい。
したり、シリサイドや金属、金属化合物から構成しても
よいが、第２導電形（例えば、ｐ++形）を有する不純物
含有層ＳＣ5Aが、第５の領域ＳＣ5上に設けられた構成
を有することが好ましい。ここで、第５の領域ＳＣ
5は、不純物含有層ＳＣ5Aからのｐ形不純物の固相拡散
によって、自己整合的に形成されており、浅いｐ接合を
有する。また、不純物含有層ＳＣ5Aは、絶縁材料層ＩＦ
を介してゲート領域Ｇの側面に位置し、サイドウオール
形状を有する。また、第３のトランジスタＴＲ3のチャ
ネル形成領域ＣＨ3を構成する第４の領域ＳＣ4の表面領
域に、第２導電形（例えば、ｐ++形）の不純物含有層Ｓ
Ｃ4Bが設けられていることが好ましい。これによって、
情報の保持中、例えば、第１の配線の電位を０ボルトと
したとき、第３のトランジスタＴＲ3がオン状態とな
り、第５の領域ＳＣ2と第２の領域ＳＣ2とは導通状態に
置かれる。尚、不純物含有層ＳＣ4Bの不純物含有量を、
情報の読み出し時に加えられる第１の配線の電位により
第３のトランジスタＴＲ3がオフ状態となるように調整
することが望ましい。こうして、補助キャパシタＣは、
不純物含有層ＳＣ5A、第５の領域ＳＣ5、不純物含有層
ＳＣ4Bを介して、第２の領域ＳＣ2に接続される。補助
キャパシタＣの構造として、例えば、図９に示した構造
を採用すればよい。
【００８７】尚、原理図を図５の（Ｂ）に示し、模式的
な一部断面図を図３９及び図４０に示すように、補助キ
ャパシタＣを第２の領域ＳＣ2に直接、接続してもよ
い。以下に説明する半導体メモリセルの変形例において
も同様である。
な一部断面図を図３９及び図４０に示すように、補助キ
ャパシタＣを第２の領域ＳＣ2に直接、接続してもよ
い。以下に説明する半導体メモリセルの変形例において
も同様である。
【００８８】第１の領域ＳＣ1と第２の領域ＳＣ2とは接
している。より具体的には、図３７、図３９及び後述す
る図４１、図４３、図４５においては、第１の領域ＳＣ
1の表面領域に第２の領域ＳＣ2が形成されている。一
方、図３８、図４０及び後述する図４２、図４４、図４
６においては、第２の領域ＳＣ2の表面領域に第１の領
域ＳＣ1が形成されている。
している。より具体的には、図３７、図３９及び後述す
る図４１、図４３、図４５においては、第１の領域ＳＣ
1の表面領域に第２の領域ＳＣ2が形成されている。一
方、図３８、図４０及び後述する図４２、図４４、図４
６においては、第２の領域ＳＣ2の表面領域に第１の領
域ＳＣ1が形成されている。
【００８９】図３７に示す半導体メモリセル（具体的に
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図３８に示す半導体メモリセル
（具体的には、第２の領域ＳＣ 2）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。これらの半導体メモリセルに
おいて、第２の領域ＳＣ 2の直下に、第１導電形（例え
ばｎ++形）の高濃度不純物層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
は、第１の領域ＳＣ1）は、例えばｐ形半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。一方、図３８に示す半導体メモリセル
（具体的には、第２の領域ＳＣ 2）は、例えばｎ形半導
体基板に設けられた第２導電形（例えばｐ形）のウエル
構造内に形成されている。これらの半導体メモリセルに
おいて、第２の領域ＳＣ 2の直下に、第１導電形（例え
ばｎ++形）の高濃度不純物層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【００９０】また、図３７に示す半導体メモリセルにお
いては、第１の領域ＳＣ1の下部に、第３の配線として
機能する第１導電形（例えばｎ++形）の高濃度不純物層
ＳＣ 11が設けられている。図３８に示す半導体メモリセ
ルにおいては、第１の領域ＳＣ1に接続された第３の配
線が設けられているが、その図示は省略した。
いては、第１の領域ＳＣ1の下部に、第３の配線として
機能する第１導電形（例えばｎ++形）の高濃度不純物層
ＳＣ 11が設けられている。図３８に示す半導体メモリセ
ルにおいては、第１の領域ＳＣ1に接続された第３の配
線が設けられているが、その図示は省略した。
【００９１】図４１〜図４６に、実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図を示す。
メモリセルの変形例の模式的な一部断面図を示す。
【００９２】図４１及び図４２に模式的な一部断面図を
示す半導体メモリセルにおいては、図３７及び図３８に
模式的な一部断面図を示した半導体メモリセルの第３の
領域ＳＣ3の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する不純物含有層ＳＣ3A
が、第３の領域ＳＣ3上に設けられている。そして、第
３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き込
み情報設定線ＷＩＳＬに接続されている。第３の領域Ｓ
Ｃ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相拡
散によって、自己整合的に形成されており、浅いｐ接合
を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの側面に位置し、サイドウオー
ル形状を有する。尚、不純物含有層ＳＣ3Aは、書き込み
情報設定線ＷＩＳＬを兼ねている。
示す半導体メモリセルにおいては、図３７及び図３８に
模式的な一部断面図を示した半導体メモリセルの第３の
領域ＳＣ3の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する不純物含有層ＳＣ3A
が、第３の領域ＳＣ3上に設けられている。そして、第
３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き込
み情報設定線ＷＩＳＬに接続されている。第３の領域Ｓ
Ｃ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相拡
散によって、自己整合的に形成されており、浅いｐ接合
を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの側面に位置し、サイドウオー
ル形状を有する。尚、不純物含有層ＳＣ3Aは、書き込み
情報設定線ＷＩＳＬを兼ねている。
【００９３】図４３及び図４４に模式的な一部断面図を
示す半導体メモリセルにおいては、その原理図を図６の
（Ａ）に示すように、第１の領域ＳＣ1及び第３の領域
ＳＣ3の不純物濃度を最適化することによって、第１の
領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオー
ドＤが形成されている。そして、第１の領域ＳＣ1は、
第３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬ
に接続されている。図４５及び図４６に模式的な一部断
面図を示す半導体メモリセルにおいては、その原理図を
図６の（Ｂ）に示すように、第１の領域ＳＣ1、及び第
１の領域ＳＣ1の表面領域に整流接合を形成して接する
ダイオード構成領域ＳＣDから構成された多数キャリア
・ダイオードを更に備え、第１の領域ＳＣ1は、該ダイ
オード構成領域ＳＣDを介して書き込み情報設定線ＷＩ
ＳＬに接続されている。これらの場合、第２の配線をビ
ット線とする構成、あるいは、書き込み情報設定線ＷＩ
ＳＬをビット線と兼用させ、第２の配線に所定の電位を
加える構成とすることが好ましい。尚、図４３及び図４
４に示した半導体メモリセルの構造は、図３７に示した
半導体メモリセルの構造と実質的に同一とすることがで
きる。また、図４４及び図４６に示した半導体メモリセ
ルの構造は、図３８に示した半導体メモリセルの構造と
実質的に同一とすることができる。
示す半導体メモリセルにおいては、その原理図を図６の
（Ａ）に示すように、第１の領域ＳＣ1及び第３の領域
ＳＣ3の不純物濃度を最適化することによって、第１の
領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオー
ドＤが形成されている。そして、第１の領域ＳＣ1は、
第３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬ
に接続されている。図４５及び図４６に模式的な一部断
面図を示す半導体メモリセルにおいては、その原理図を
図６の（Ｂ）に示すように、第１の領域ＳＣ1、及び第
１の領域ＳＣ1の表面領域に整流接合を形成して接する
ダイオード構成領域ＳＣDから構成された多数キャリア
・ダイオードを更に備え、第１の領域ＳＣ1は、該ダイ
オード構成領域ＳＣDを介して書き込み情報設定線ＷＩ
ＳＬに接続されている。これらの場合、第２の配線をビ
ット線とする構成、あるいは、書き込み情報設定線ＷＩ
ＳＬをビット線と兼用させ、第２の配線に所定の電位を
加える構成とすることが好ましい。尚、図４３及び図４
４に示した半導体メモリセルの構造は、図３７に示した
半導体メモリセルの構造と実質的に同一とすることがで
きる。また、図４４及び図４６に示した半導体メモリセ
ルの構造は、図３８に示した半導体メモリセルの構造と
実質的に同一とすることができる。
【００９４】（半導体メモリセルの製造方法）以下、本
発明の半導体メモリセルの製造方法の概要を、図１６を
参照して説明した実施の形態３の半導体メモリセルを例
にとり、図４７〜図４９を参照して説明する。
発明の半導体メモリセルの製造方法の概要を、図１６を
参照して説明した実施の形態３の半導体メモリセルを例
にとり、図４７〜図４９を参照して説明する。
【００９５】［工程−１０］先ず、公知の方法に従い、
ｐ形シリコン半導体基板３０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ形
の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ++
形）の高濃度不純物含有層ＳＣ10（図示せず）や、絶縁
膜に相当するゲート絶縁膜３１を形成した後、例えばｐ
形不純物を含有するポリシリコンから成り、あるいは
又、ポリサイド構造を有するゲート領域Ｇを形成する。
こうして、図４７の（Ａ）に示す構造を得ることができ
る。尚、ｎ形の第１の領域ＳＣ1の不純物含有濃度を、
１．０×１０17／ｃｍ3とした。また、ゲート領域のゲ
ート長を０．２８μｍとした。
ｐ形シリコン半導体基板３０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ形
の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ++
形）の高濃度不純物含有層ＳＣ10（図示せず）や、絶縁
膜に相当するゲート絶縁膜３１を形成した後、例えばｐ
形不純物を含有するポリシリコンから成り、あるいは
又、ポリサイド構造を有するゲート領域Ｇを形成する。
こうして、図４７の（Ａ）に示す構造を得ることができ
る。尚、ｎ形の第１の領域ＳＣ1の不純物含有濃度を、
１．０×１０17／ｃｍ3とした。また、ゲート領域のゲ
ート長を０．２８μｍとした。
【００９６】［工程−２０］次いで、レジスト材料から
イオン注入用マスク３２を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第１の領域ＳＣ
1の表面領域に設けられ且つ整流接合を形成して接する
第３の領域ＳＣ3を形成する（図４７の（Ｂ）参照）。
イオン注入の条件を以下の表１に例示する。
イオン注入用マスク３２を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第１の領域ＳＣ
1の表面領域に設けられ且つ整流接合を形成して接する
第３の領域ＳＣ3を形成する（図４７の（Ｂ）参照）。
イオン注入の条件を以下の表１に例示する。
【００９７】［表１］ イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：１×１０13ｃｍ-2 イオン入射角 ：７度
【００９８】［工程−３０］その後、イオン注入用マス
ク３２を除去し、レジスト材料からイオン注入用マスク
３３を形成した後、第２導電形（例えば、ｐ形）の不純
物を斜めイオン注入法にてイオン注入し、第１の領域Ｓ
Ｃ1と接し（具体的には、第１の領域ＳＣ1の表面領域に
設けられ）、且つ、第３の領域ＳＣ3とは離間した第２
導電形（例えば、ｐ+形）の半導体性の第２の領域ＳＣ2
を形成する。斜めイオン注入法にてイオン注入を行うこ
とによって、ゲート領域Ｇの下方にも第２の領域ＳＣ2
が形成される（図４８の（Ａ）参照）。尚、以下の表２
に例示する条件の２回のイオン注入を行い、各イオン注
入におけるイオン入射角を異ならせた。特に、第１回目
のイオン注入におけるイオン入射角を６０度に設定する
ことで、ゲート領域Ｇの下方の半導体性の第２の領域Ｓ
Ｃ2の不純物含有濃度を高い精度で制御することができ
る。
ク３２を除去し、レジスト材料からイオン注入用マスク
３３を形成した後、第２導電形（例えば、ｐ形）の不純
物を斜めイオン注入法にてイオン注入し、第１の領域Ｓ
Ｃ1と接し（具体的には、第１の領域ＳＣ1の表面領域に
設けられ）、且つ、第３の領域ＳＣ3とは離間した第２
導電形（例えば、ｐ+形）の半導体性の第２の領域ＳＣ2
を形成する。斜めイオン注入法にてイオン注入を行うこ
とによって、ゲート領域Ｇの下方にも第２の領域ＳＣ2
が形成される（図４８の（Ａ）参照）。尚、以下の表２
に例示する条件の２回のイオン注入を行い、各イオン注
入におけるイオン入射角を異ならせた。特に、第１回目
のイオン注入におけるイオン入射角を６０度に設定する
ことで、ゲート領域Ｇの下方の半導体性の第２の領域Ｓ
Ｃ2の不純物含有濃度を高い精度で制御することができ
る。
【００９９】［表２］ 第１回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：１０ｋｅＶ ドーズ量 ：３．４×１０13／ｃｍ2 イオン入射角 ：６０度 第２回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：２．１×１０13／ｃｍ2 イオン入射角 ：１０度
【０１００】［工程−４０］次いで、第１導電形（例え
ば、ｎ形）の不純物をイオン注入し、第２の領域ＳＣ2
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性の第４の領域ＳＣ4を形成する（図４８の
（Ｂ）参照）。イオン注入の条件を以下の表３に例示す
る。
ば、ｎ形）の不純物をイオン注入し、第２の領域ＳＣ2
の表面領域に設けられ、且つ、整流接合を形成して接す
る半導体性の第４の領域ＳＣ4を形成する（図４８の
（Ｂ）参照）。イオン注入の条件を以下の表３に例示す
る。
【０１０１】［表３］ イオン種 ：ヒ素 加速エネルギー：２５ｋｅＶ ドーズ量 ：１×１０13／ｃｍ2 イオン入射角 ：７度
【０１０２】［工程−５０］次いで、イオン注入用マス
ク３３を除去し、ＣＶＤ法に全面にＳｉＯ2層を製膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇの側壁にゲートサイドウオール３４を
形成する。
ク３３を除去し、ＣＶＤ法に全面にＳｉＯ2層を製膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇの側壁にゲートサイドウオール３４を
形成する。
【０１０３】［工程−６０］次いで、レジスト材料から
イオン注入用マスク３５を形成した後、第１導電形（例
えば、ｎ形）の不純物をイオン注入し、第４の領域ＳＣ
4の不純物含有濃度を１０18〜１０20ｃｍ-3程度まで高
くすることによって、第４の領域ＳＣ4の低抵抗化を図
る（図４９の（Ａ）参照）。イオン注入の条件を以下の
表４に例示する。
イオン注入用マスク３５を形成した後、第１導電形（例
えば、ｎ形）の不純物をイオン注入し、第４の領域ＳＣ
4の不純物含有濃度を１０18〜１０20ｃｍ-3程度まで高
くすることによって、第４の領域ＳＣ4の低抵抗化を図
る（図４９の（Ａ）参照）。イオン注入の条件を以下の
表４に例示する。
【０１０４】［表４］ イオン種 ：ヒ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：５×１０15／ｃｍ2 イオン入射角 ：７度
【０１０５】［工程−７０］その後、イオン注入用マス
ク３５を除去し、レジスト材料からイオン注入用マスク
３６を形成した後、第２導電形（例えば、ｐ形）の不純
物をイオン注入し、第３の領域ＳＣ3の不純物含有濃度
を１０18〜１０20ｃｍ-3程度まで高くすることによっ
て、第３の領域ＳＣ3の低抵抗化を図る（図４９の
（Ｂ）参照）。イオン注入の条件を以下の表５に例示す
る。
ク３５を除去し、レジスト材料からイオン注入用マスク
３６を形成した後、第２導電形（例えば、ｐ形）の不純
物をイオン注入し、第３の領域ＳＣ3の不純物含有濃度
を１０18〜１０20ｃｍ-3程度まで高くすることによっ
て、第３の領域ＳＣ3の低抵抗化を図る（図４９の
（Ｂ）参照）。イオン注入の条件を以下の表５に例示す
る。
【０１０６】［表５］ イオン種 ：ＢＦ2 加速エネルギー：３０ｋｅＶ ドーズ量 ：３×１０15／ｃｍ2 イオン入射角 ：７度
【０１０７】以上のイオン注入条件により、第２の領域
ＳＣ2及び第３の領域ＳＣ3の不純物含有濃度は以下の表
６のとおりとなった。
ＳＣ2及び第３の領域ＳＣ3の不純物含有濃度は以下の表
６のとおりとなった。
【０１０８】［表６］ 第２の領域ＳＣ2：１．５×１０18／ｃｍ3 第３の領域ＳＣ3：２．１×１０19／ｃｍ3
【０１０９】［工程−８０］その後、層間絶縁層を全面
に形成し、第２の領域ＳＣ2の上方の層間絶縁層に開口
部を設けた後、全面に電極材料層１０、誘電体材料層１
１を順次、形成する。そして、これらの誘電体材料層１
１及び電極材料層１０をパターニングすることによっ
て、補助キャパシタＣを得ることができる。
に形成し、第２の領域ＳＣ2の上方の層間絶縁層に開口
部を設けた後、全面に電極材料層１０、誘電体材料層１
１を順次、形成する。そして、これらの誘電体材料層１
１及び電極材料層１０をパターニングすることによっ
て、補助キャパシタＣを得ることができる。
【０１１０】［工程−９０］その後、公知の方法に基づ
き、書き込み情報設定線、第２の配線、第３の配線等を
形成する。
き、書き込み情報設定線、第２の配線、第３の配線等を
形成する。
【０１１１】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−２０］を省略
することができる。［工程−３０］、［工程−４０］、
［工程−６０］の順序は任意の順序とすることができ
る。ゲート領域や素子分離領域の形成を、［工程−７
０］の後に行ってもよい。イオン注入の条件も例示であ
り、適宜変更することができる。
の方法に限定されない。例えば、［工程−２０］を省略
することができる。［工程−３０］、［工程−４０］、
［工程−６０］の順序は任意の順序とすることができ
る。ゲート領域や素子分離領域の形成を、［工程−７
０］の後に行ってもよい。イオン注入の条件も例示であ
り、適宜変更することができる。
【０１１２】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、第１の領域ＳＣ1の表面領
域に、例えばチタンシリサイド層から成るダイオード構
成領域ＳＣDを形成する。かかるチタンシリサイド層の
形成は、例えば、以下の方法で行うことができる。即
ち、例えば、全面に層間絶縁層を形成し、チタンシリサ
イド層を形成すべきシリコン半導体基板３０の領域の層
間絶縁層を除去する。次いで、露出したシリコン半導体
基板３０の表面を含む層間絶縁層の上にチタン層をスパ
ッタ法にて形成する。その後、第１回目のアニール処理
を施し、チタン層とシリコン半導体基板とを反応させ
て、シリコン半導体基板の表面にチタンシリサイド層を
形成する。次いで、層間絶縁層上の未反応のチタン層
を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏ
の混合溶液）で除去した後、第２回目のアニール処理を
行うことによって、安定なチタンシリサイド層を得るこ
とができる。多数キャリア・ダイオードＤＳを形成する
ための材料はチタンシリサイドに限定されず、コバルト
シリサイド、タングステンシリサイド等の材料を用いる
こともできる。
ードＤＳを設ける場合には、第１の領域ＳＣ1の表面領
域に、例えばチタンシリサイド層から成るダイオード構
成領域ＳＣDを形成する。かかるチタンシリサイド層の
形成は、例えば、以下の方法で行うことができる。即
ち、例えば、全面に層間絶縁層を形成し、チタンシリサ
イド層を形成すべきシリコン半導体基板３０の領域の層
間絶縁層を除去する。次いで、露出したシリコン半導体
基板３０の表面を含む層間絶縁層の上にチタン層をスパ
ッタ法にて形成する。その後、第１回目のアニール処理
を施し、チタン層とシリコン半導体基板とを反応させ
て、シリコン半導体基板の表面にチタンシリサイド層を
形成する。次いで、層間絶縁層上の未反応のチタン層
を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏ
の混合溶液）で除去した後、第２回目のアニール処理を
行うことによって、安定なチタンシリサイド層を得るこ
とができる。多数キャリア・ダイオードＤＳを形成する
ための材料はチタンシリサイドに限定されず、コバルト
シリサイド、タングステンシリサイド等の材料を用いる
こともできる。
【０１１３】多数キャリア・ダイオードＤＳを形成する
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線を形成する際、例えば、
チタンシリサイドやＴｉＮから成るバリア層やグルーレ
イヤーを形成するが、かかるバリア層やグルーレイヤー
を第１の領域ＳＣ1の表面にも形成する。これによっ
て、書き込み情報設定線の一部分（より具体的には、バ
リア層やグルーレイヤーの一部分）と共通であるダイオ
ード構成領域ＳＣDを第１の領域ＳＣ1の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線を形成する際、例えば、
チタンシリサイドやＴｉＮから成るバリア層やグルーレ
イヤーを形成するが、かかるバリア層やグルーレイヤー
を第１の領域ＳＣ1の表面にも形成する。これによっ
て、書き込み情報設定線の一部分（より具体的には、バ
リア層やグルーレイヤーの一部分）と共通であるダイオ
ード構成領域ＳＣDを第１の領域ＳＣ1の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
【０１１４】その他の実施の形態の半導体メモリセル
も、実質的には、上述の方法と同様の方法で製造するこ
とができるので、詳細な説明は省略する。
も、実質的には、上述の方法と同様の方法で製造するこ
とができるので、詳細な説明は省略する。
【０１１５】以下、図１６に示した実施の形態３の半導
体メモリセルを参照して、本発明の半導体メモリセルの
動作を説明するが、その他の実施の形態の半導体メモリ
セルの動作原理も実質的には同じである。
体メモリセルを参照して、本発明の半導体メモリセルの
動作を説明するが、その他の実施の形態の半導体メモリ
セルの動作原理も実質的には同じである。
【０１１６】書き込み時、各部位における電位を以下の
表７のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表８のとおりとする。
表７のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表８のとおりとする。
【０１１７】 ［表７］ メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【０１１８】 ［表８］ メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【０１１９】読み出し時、ゲート領域から見た読み出し
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表９のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表９の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1の電位が異なる。この影響を受け
て、”０”の読み出し時、及び、”１”の読み出し時に
おいて、ゲート領域から見た読み出し用の第１のトラン
ジスタＴＲ1のスレッショールド値が変化する。但し、
先に述べたように、従来のＤＲＡＭが必要とするような
大きなキャパシタを必要としない。
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表９のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表９の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1の電位が異なる。この影響を受け
て、”０”の読み出し時、及び、”１”の読み出し時に
おいて、ゲート領域から見た読み出し用の第１のトラン
ジスタＴＲ1のスレッショールド値が変化する。但し、
先に述べたように、従来のＤＲＡＭが必要とするような
大きなキャパシタを必要としない。
【０１２０】［表９］ ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【０１２１】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
【０１２２】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（Ｖ）とし、書き込み情報設定線の電
位をＶ1とすればよい。
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（Ｖ）とし、書き込み情報設定線の電
位をＶ1とすればよい。
【０１２３】情報の書き込み時、読み出し用の第１のト
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
【０１２４】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
【０１２５】読み出し用の第１のトランジスタＴＲ1の
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
【０１２６】こうして、蓄積された情報に依存して読み
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
【０１２７】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表１０に纏めた。尚、電流制御用の第３の
トランジスタＴＲ3が備えられている場合には、この第
３のトランジスタＴＲ3は、情報の書き込み時にはオン
状態となり、情報保持時にもオン状態であり、情報の読
み出し時にはオフ状態となるように制御される。ここ
で、表１０中、各電位の値は例示であり、上記の条件を
満足する値ならば如何なる値をとることも可能である。
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表１０に纏めた。尚、電流制御用の第３の
トランジスタＴＲ3が備えられている場合には、この第
３のトランジスタＴＲ3は、情報の書き込み時にはオン
状態となり、情報保持時にもオン状態であり、情報の読
み出し時にはオフ状態となるように制御される。ここ
で、表１０中、各電位の値は例示であり、上記の条件を
満足する値ならば如何なる値をとることも可能である。
【０１２８】［表１０］
【０１２９】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
をｐチャネル形とし、第２のトランジスタＴＲ2や第３
のトランジスタＴＲ3をｎチャネル形とすることができ
る。各トランジスタにおける各要素の配置は例示であ
り、適宜変更することができる。更には、図１１や図３
０に示したＳＯＩ構造やＴＦＴ構造を、各種の本発明の
半導体メモリセルに適用することができる。また、各種
の領域への不純物の導入はイオン注入法だけでなく、拡
散法にて行うこともできる。また、シリコン半導体のみ
ならず、例えばＧａＡｓ系等の化合物半導体から構成さ
れたメモリセルにも本発明を適用することができる。更
には、本発明の半導体メモリセルを、ＭＩＳ型ＦＥＴ構
造を有する半導体メモリセルにも適用することができ
る。
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
をｐチャネル形とし、第２のトランジスタＴＲ2や第３
のトランジスタＴＲ3をｎチャネル形とすることができ
る。各トランジスタにおける各要素の配置は例示であ
り、適宜変更することができる。更には、図１１や図３
０に示したＳＯＩ構造やＴＦＴ構造を、各種の本発明の
半導体メモリセルに適用することができる。また、各種
の領域への不純物の導入はイオン注入法だけでなく、拡
散法にて行うこともできる。また、シリコン半導体のみ
ならず、例えばＧａＡｓ系等の化合物半導体から構成さ
れたメモリセルにも本発明を適用することができる。更
には、本発明の半導体メモリセルを、ＭＩＳ型ＦＥＴ構
造を有する半導体メモリセルにも適用することができ
る。
【０１３０】
【発明の効果】本発明の半導体メモリセルにおいては、
比較的容量の小さい補助キャパシタが備えられており、
かかる補助キャパシタに保持された電荷が、読み出し用
の第１のトランジスタのスレッショールド値制御として
働くので、情報の保持時間を十分長くとることが可能と
なる。しかも、従来のＤＲＡＭのような著しく大きなキ
ャパシタや複雑な構造のキャパシタを必要としない。
比較的容量の小さい補助キャパシタが備えられており、
かかる補助キャパシタに保持された電荷が、読み出し用
の第１のトランジスタのスレッショールド値制御として
働くので、情報の保持時間を十分長くとることが可能と
なる。しかも、従来のＤＲＡＭのような著しく大きなキ
ャパシタや複雑な構造のキャパシタを必要としない。
【０１３１】また、トランジスタを一体化すれば、半導
体メモリセルの面積を一層小さくすることができる。
体メモリセルの面積を一層小さくすることができる。
【０１３２】本発明の半導体メモリセルのプロセスは、
図４７〜図４９に示したように、ＭＯＳロジック回路形
成プロセスとコンパチブルである。従って、半導体メモ
リセルの構成にも依るが、ほぼ１トランジスタの面積で
半導体メモリセルを実現することができ、しかも、ＭＯ
Ｓロジック回路内にＤＲＡＭ機能をほんの僅かの工程の
増加のみで組み込むことができる。また、必ずしもＳＯ
Ｉ技術を用いることなく、従来の半導体メモリセルの製
造技術で、ほぼ１トランジスタ分の面積の半導体メモリ
セルを実現することができる。
図４７〜図４９に示したように、ＭＯＳロジック回路形
成プロセスとコンパチブルである。従って、半導体メモ
リセルの構成にも依るが、ほぼ１トランジスタの面積で
半導体メモリセルを実現することができ、しかも、ＭＯ
Ｓロジック回路内にＤＲＡＭ機能をほんの僅かの工程の
増加のみで組み込むことができる。また、必ずしもＳＯ
Ｉ技術を用いることなく、従来の半導体メモリセルの製
造技術で、ほぼ１トランジスタ分の面積の半導体メモリ
セルを実現することができる。
【図１】本発明の第１の態様に係る半導体メモリセルの
原理図である。
原理図である。
【図２】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図３】本発明の第２〜第４の態様に係る半導体メモリ
セルの原理図である。
セルの原理図である。
【図４】本発明の第２〜第４の態様に係る半導体メモリ
セルの変形例の原理図である。
セルの変形例の原理図である。
【図５】本発明の第５の態様に係る半導体メモリセルの
原理図である。
原理図である。
【図６】本発明の第５の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図７】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
的な一部断面図である。
【図８】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図９】補助キャパシタの模式的な一部断面図である。
【図１０】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１１】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１２】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１３】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図１４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１６】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図１７】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１８】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２０】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２１】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２２】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２３】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２４】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２５】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２６】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２７】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２８】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３０】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３１】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３２】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３３】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３４】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３５】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３６】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３７】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図３８】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図３９】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４０】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４１】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４２】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４３】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４４】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４５】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４６】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図４７】発明の実施の形態３にて説明した半導体メモ
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
【図４８】図４７に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図４９】図４８に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図５０】従来の１トランジスタメモリセルの概念図、
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・第３のトランジスタ、Ｄ，Ｄ
Ｓ・・・ダイオード、ＳＣ0・・・半導体層、ＳＣ1・・
・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・第
３の領域、ＳＣ4・・・第４の領域、ＳＣ5・・・第５の
領域、ＳＣ3A，ＳＣ4A，ＳＣ4B，ＳＣ5A・・・不純物含
有層、ＳＣ10，ＳＣ11・・・高濃度不純物含有層、ＣＨ
1，ＣＨ2，ＣＨ3・・・チャネル形成領域、Ｇ，Ｇ1，Ｇ
2・・・ゲート領域、ＩＦ・・・絶縁材料層、ＩＲ・・
・素子分離領域、ＩＬ・・・層間絶縁層、ＩＬ0・・・
支持基板上の絶縁層、３０・・・シリコン半導体基板、
３１・・・ゲート絶縁膜、３２，３３，３５，３６・・
・イオン注入用マスク、３４・・・ゲートサイドウオー
ル
ランジスタ、ＴＲ3・・・第３のトランジスタ、Ｄ，Ｄ
Ｓ・・・ダイオード、ＳＣ0・・・半導体層、ＳＣ1・・
・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・第
３の領域、ＳＣ4・・・第４の領域、ＳＣ5・・・第５の
領域、ＳＣ3A，ＳＣ4A，ＳＣ4B，ＳＣ5A・・・不純物含
有層、ＳＣ10，ＳＣ11・・・高濃度不純物含有層、ＣＨ
1，ＣＨ2，ＣＨ3・・・チャネル形成領域、Ｇ，Ｇ1，Ｇ
2・・・ゲート領域、ＩＦ・・・絶縁材料層、ＩＲ・・
・素子分離領域、ＩＬ・・・層間絶縁層、ＩＬ0・・・
支持基板上の絶縁層、３０・・・シリコン半導体基板、
３１・・・ゲート絶縁膜、３２，３３，３５，３６・・
・イオン注入用マスク、３４・・・ゲートサイドウオー
ル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 豊 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F083 AD02 AD69 AD70 GA09 GA30 HA02 JA19 JA32 JA33 JA35 PR21 PR33 PR36
Claims (16)
- 【請求項１】（１）ソース／ドレイン領域、該ソース／
ドレイン領域に接触し、且つ、該ソース／ドレイン領域
を離間する半導体性のチャネル形成領域、及び、該チャ
ネル形成領域と容量結合したゲート領域を有する第１導
電形の読み出し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域、及び、該チャネル形成領域
と容量結合したゲート領域を有する第２導電形のスイッ
チ用の第２のトランジスタ、並びに、 （３）補助キャパシタ、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
第２のトランジスタのチャネル形成領域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
第１のトランジスタのチャネル形成領域に相当し、 補助キャパシタは、第１のトランジスタのチャネル形成
領域に接続されていることを特徴とする半導体メモリセ
ル。 - 【請求項２】第１のトランジスタのゲート領域及び第２
のトランジスタのゲート領域は、メモリ選択用の第１の
配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
第２の配線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
第３の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
書き込み情報設定線に接続されていることを特徴とする
請求項１に記載の半導体メモリセル。 - 【請求項３】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
第３の配線に接続される代わりに、ダイオードを介して
書き込み情報設定線に接続されていることを特徴とする
請求項２に記載の半導体メモリセル。 - 【請求項４】第１のトランジスタと第２のトランジスタ
とは、ゲート領域を共有していることを特徴とする請求
項１に記載の半導体メモリセル。 - 【請求項５】（１）ソース／ドレイン領域、チャネル形
成領域及びゲート領域を有する第１導電形の読み出し用
の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、 （３）補助キャパシタ、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、並びに、 （ｄ）第２の領域とは離間して第１の領域の表面領域に
設けられ、且つ、整流接合を形成して接する第４の領
域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の表面領域の該一部と第４の領域とで挟まれ
た第１の領域の表面領域の一部から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域の他の部分から構成さ
れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１の領域の表面領域の該他の部分と第３の領域とで挟
まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｃ）補助キャパシタは、第１の領域に接続され、 （Ｄ）第１のトランジスタのゲート領域及び第２のトラ
ンジスタのゲート領域は、メモリセル選択用の第１の配
線に接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項６】第２の領域と第３の領域とによってダイオ
ードが構成され、第２の領域は、第３の領域を介して書
き込み情報設定線に接続されていることを特徴とする請
求項５に記載の半導体メモリセル。 - 【請求項７】第２の領域、及び第２の領域の表面領域に
整流接合を形成して接するダイオード構成領域から構成
された多数キャリア・ダイオードを更に備え、第２の領
域は、該ダイオード構成領域を介して書き込み情報設定
線に接続されていることを特徴とする請求項５に記載の
半導体メモリセル。 - 【請求項８】（１）ソース／ドレイン領域、チャネル形
成領域及びゲート領域を有する第１導電形の読み出し用
の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、 （３）補助キャパシタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に形成された、第２導電形
を有する半導体性の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、並びに、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第４の領域、を有する半導体メモリ
セルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の表面領域の該一部と第４の領域とで挟まれ
た第２の領域の表面領域の一部から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域の他の部分から構成さ
れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第２の領域の表面領域の該他の部分と第３の領域とで挟
まれた第１の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、 （Ｃ）補助キャパシタは、第２の領域に接続され、 （Ｄ）第１のトランジスタのゲート領域及び第２のトラ
ンジスタのゲート領域は、メモリセル選択用の第１の配
線に接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項９】第１の領域と第３の領域とによってダイオ
ードが構成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項８に記載の半
導体メモリセル。 - 【請求項１０】第１の領域、及び第１の領域の表面領域
に整流接合を形成して接するダイオード構成領域から構
成された多数キャリア・ダイオードを更に備え、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項８
に記載の半導体メモリセル。 - 【請求項１１】（１）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第１導電形の読み出し
用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、 （３）補助キャパシタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第４の領域、並びに、 （ｅ）第１の領域と第４の領域、及び、第２の領域と第
３の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域とで挟まれた第２
の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、 （Ｃ）補助キャパシタは、第２の領域に接続され、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項１２】第１の領域と第３の領域とによってダイ
オードが構成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項１１に記載の
半導体メモリセル。 - 【請求項１３】第１の領域、及び第１の領域の表面領域
に整流接合を形成して接するダイオード構成領域から構
成された多数キャリア・ダイオードを更に備え、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項１
１に記載の半導体メモリセル。 - 【請求項１４】（１）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第１導電形の読み出し
用の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、 （３）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形の電流制御用の第３のトラ
ンジスタ、並びに、 （４）補助キャパシタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
を有する第４の領域、 （ｅ）第４の領域の表面領域に設けられた、第２導電形
を有する半導体性の第５の領域、並びに、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
域、及び、第２の領域と第５の領域を橋渡すごとく絶縁
膜を介して設けられ、第１のトランジスタと第２のトラ
ンジスタと第３のトランジスタとで共有されたゲート領
域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
第４の領域の該表面領域から構成され、 （Ｄ）補助キャパシタは、第２の領域に接続され、 （Ｅ）ゲート領域は、メモリセル選択用の第１の配線に
接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続されていること
を特徴とする半導体メモリセル。 - 【請求項１５】第１の領域と第３の領域とによってダイ
オードが構成され、 第１の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項１４に記載の
半導体メモリセル。 - 【請求項１６】第１の領域、及び第１の領域の表面領域
に整流接合を形成して接するダイオード構成領域から構
成された多数キャリア・ダイオードを更に備え、 第１の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項１
４に記載の半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105628A JP2000299392A (ja) | 1999-04-13 | 1999-04-13 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11105628A JP2000299392A (ja) | 1999-04-13 | 1999-04-13 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299392A true JP2000299392A (ja) | 2000-10-24 |
Family
ID=14412752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11105628A Pending JP2000299392A (ja) | 1999-04-13 | 1999-04-13 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299392A (ja) |
-
1999
- 1999-04-13 JP JP11105628A patent/JP2000299392A/ja active Pending
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