JP2000311954A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JP2000311954A JP2000311954A JP11118326A JP11832699A JP2000311954A JP 2000311954 A JP2000311954 A JP 2000311954A JP 11118326 A JP11118326 A JP 11118326A JP 11832699 A JP11832699 A JP 11832699A JP 2000311954 A JP2000311954 A JP 2000311954A
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Abstract
(57)【要約】
【課題】設計時あるいは製造時の自由度が高い、２つの
トランジスタが１つに融合された半導体メモリセルを提
供する。 【解決手段】半導体メモリセルは、読み出し用の第１の
トランジスタＴＲ1とスイッチ用の第２のトランジスタ
ＴＲ2から成り、第１の領域ＳＣ1、第２の領域ＳＣ2、
第３の領域ＳＣ3、第４の領域ＳＣ4、第５の領域ＳＣ5
並びにゲート領域Ｇを有し、第１のトランジスタＴＲ1
のソース／ドレイン領域及びチャネル形成領域ＣＨ1は
第２の領域ＳＣ2／第４の領域ＳＣ4及び第１の領域ＳＣ
1の表面領域から構成され、第２のトランジスタＴＲ2の
ソース／ドレイン領域及びチャネル形成領域ＣＨ2は、
第１の領域の該表面領域／第３の領域及び第２の領域の
該表面領域から構成され、第１仮想垂直面ＰＬ1で半導
体メモリセルを切断したとき、ゲート領域Ｇ近傍の第２
の領域ＳＣ2と第４の領域ＳＣ4とは第２仮想垂直面ＰＬ
2に対して対称である。
トランジスタが１つに融合された半導体メモリセルを提
供する。 【解決手段】半導体メモリセルは、読み出し用の第１の
トランジスタＴＲ1とスイッチ用の第２のトランジスタ
ＴＲ2から成り、第１の領域ＳＣ1、第２の領域ＳＣ2、
第３の領域ＳＣ3、第４の領域ＳＣ4、第５の領域ＳＣ5
並びにゲート領域Ｇを有し、第１のトランジスタＴＲ1
のソース／ドレイン領域及びチャネル形成領域ＣＨ1は
第２の領域ＳＣ2／第４の領域ＳＣ4及び第１の領域ＳＣ
1の表面領域から構成され、第２のトランジスタＴＲ2の
ソース／ドレイン領域及びチャネル形成領域ＣＨ2は、
第１の領域の該表面領域／第３の領域及び第２の領域の
該表面領域から構成され、第１仮想垂直面ＰＬ1で半導
体メモリセルを切断したとき、ゲート領域Ｇ近傍の第２
の領域ＳＣ2と第４の領域ＳＣ4とは第２仮想垂直面ＰＬ
2に対して対称である。
Description
【０００１】
【発明の属する技術分野】本発明は、少なくとも２つの
トランジスタ、あるいは、少なくとも２つのトランジス
タとダイオードを１つに融合した半導体メモリセルに関
する。
トランジスタ、あるいは、少なくとも２つのトランジス
タとダイオードを１つに融合した半導体メモリセルに関
する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図１８の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図１８の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
て、図１８の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図１８の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、この特
許公開公報に開示された半導体メモリセルにおいては、
各領域の配置・構造が導電ゲートに対して非対称であ
り、半導体メモリセルの設計時あるいは製造時に、導電
ゲートの方向に絶えず留意していなければならないとい
った問題がある。
許公開公報に開示された半導体メモリセルにおいては、
各領域の配置・構造が導電ゲートに対して非対称であ
り、半導体メモリセルの設計時あるいは製造時に、導電
ゲートの方向に絶えず留意していなければならないとい
った問題がある。
【０００９】従って、本発明の目的は、半導体メモリセ
ルの設計時あるいは製造時の自由度が高く、トランジス
タの動作が安定しており、従来のＤＲＡＭのような大容
量のキャパシタを必要とせず、情報の書き込み／読み出
しを確実に行うことができ、しかも、寸法を微小化する
ことができる半導体メモリセル、あるいはロジック用の
半導体メモリセル、更には、少なくとも２つのトランジ
スタ、あるいは、少なくとも２つのトランジスタとダイ
オードを１つに融合した半導体メモリセルを提供するこ
とにある。
ルの設計時あるいは製造時の自由度が高く、トランジス
タの動作が安定しており、従来のＤＲＡＭのような大容
量のキャパシタを必要とせず、情報の書き込み／読み出
しを確実に行うことができ、しかも、寸法を微小化する
ことができる半導体メモリセル、あるいはロジック用の
半導体メモリセル、更には、少なくとも２つのトランジ
スタ、あるいは、少なくとも２つのトランジスタとダイ
オードを１つに融合した半導体メモリセルを提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第１導電形の読み出し用の第１のトラ
ンジスタ、並びに、（２）ソース／ドレイン領域、チャ
ネル形成領域及びゲート領域を有する第２導電形のスイ
ッチ用の第２のトランジスタ、から成り、（ａ）第２導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
の表面領域に設けられた、第１導電形を有する半導体性
の第２の領域、（ｃ）第２の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第３の領域、
（ｄ）第２の領域とは離間して第１の領域の表面領域に
設けられた、第１導電形を有する半導体性の第４の領
域、（ｅ）第４の領域の表面領域に設けられ、且つ、整
流接合を形成して接する第５の領域、並びに、（ｆ）第
１の領域と第３の領域、及び、第２の領域と第４の領域
を橋渡すごとく絶縁膜を介して設けられ、第１のトラン
ジスタと第２のトランジスタとで共有されたゲート領
域、を有し、（Ａ−１）第１のトランジスタの一方のソ
ース／ドレイン領域は、第２の領域の表面領域から構成
され、（Ａ−２）第１のトランジスタの他方のソース／
ドレイン領域は、第４の領域の表面領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第１の領域の表面領域から構成され、（Ｂ−
１）第２のトランジスタの一方のソース／ドレイン領域
は、第１のトランジスタのチャネル形成領域を構成する
第１の領域の該表面領域から構成され、（Ｂ−２）第２
のトランジスタの他方のソース／ドレイン領域は、第３
の領域から構成され、（Ｂ−３）第２のトランジスタの
チャネル形成領域は、第１のトランジスタの一方のソー
ス／ドレイン領域を構成する第２の領域の該表面領域か
ら構成され、（Ｃ）ゲート領域は、メモリ選択用の第１
の配線に接続され、（Ｄ）第３の領域は、書き込み情報
設定線に接続され、（Ｅ）第４の領域は、第２の配線に
接続され、（Ｆ）第５の領域は、第１の領域に接続され
ており、ゲート領域の延びる方向に垂直であってゲート
領域の中心を通る第１仮想垂直面で半導体メモリセルを
切断したとき、ゲート領域近傍の第２の領域と第４の領
域とは、ゲート領域の延びる方向に平行であってゲート
領域の中心を通る第２仮想垂直面に対して略対称である
ことを特徴とする。尚、本明細書における「仮想垂直
面」とは、第１の領域の表面に対して垂直な仮想平面を
意味する。また、各領域を形成する方法に依存して対称
性にバラツキが生じた場合であっても対称であるという
概念を包含するために、「略対称」という用語を用い
た。以下においても、「略対称」を、かかる意味にて用
いる。
めの本発明の第１の態様に係る半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第１導電形の読み出し用の第１のトラ
ンジスタ、並びに、（２）ソース／ドレイン領域、チャ
ネル形成領域及びゲート領域を有する第２導電形のスイ
ッチ用の第２のトランジスタ、から成り、（ａ）第２導
電形を有する半導体性の第１の領域、（ｂ）第１の領域
の表面領域に設けられた、第１導電形を有する半導体性
の第２の領域、（ｃ）第２の領域の表面領域に設けら
れ、且つ、整流接合を形成して接する第３の領域、
（ｄ）第２の領域とは離間して第１の領域の表面領域に
設けられた、第１導電形を有する半導体性の第４の領
域、（ｅ）第４の領域の表面領域に設けられ、且つ、整
流接合を形成して接する第５の領域、並びに、（ｆ）第
１の領域と第３の領域、及び、第２の領域と第４の領域
を橋渡すごとく絶縁膜を介して設けられ、第１のトラン
ジスタと第２のトランジスタとで共有されたゲート領
域、を有し、（Ａ−１）第１のトランジスタの一方のソ
ース／ドレイン領域は、第２の領域の表面領域から構成
され、（Ａ−２）第１のトランジスタの他方のソース／
ドレイン領域は、第４の領域の表面領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第１の領域の表面領域から構成され、（Ｂ−
１）第２のトランジスタの一方のソース／ドレイン領域
は、第１のトランジスタのチャネル形成領域を構成する
第１の領域の該表面領域から構成され、（Ｂ−２）第２
のトランジスタの他方のソース／ドレイン領域は、第３
の領域から構成され、（Ｂ−３）第２のトランジスタの
チャネル形成領域は、第１のトランジスタの一方のソー
ス／ドレイン領域を構成する第２の領域の該表面領域か
ら構成され、（Ｃ）ゲート領域は、メモリ選択用の第１
の配線に接続され、（Ｄ）第３の領域は、書き込み情報
設定線に接続され、（Ｅ）第４の領域は、第２の配線に
接続され、（Ｆ）第５の領域は、第１の領域に接続され
ており、ゲート領域の延びる方向に垂直であってゲート
領域の中心を通る第１仮想垂直面で半導体メモリセルを
切断したとき、ゲート領域近傍の第２の領域と第４の領
域とは、ゲート領域の延びる方向に平行であってゲート
領域の中心を通る第２仮想垂直面に対して略対称である
ことを特徴とする。尚、本明細書における「仮想垂直
面」とは、第１の領域の表面に対して垂直な仮想平面を
意味する。また、各領域を形成する方法に依存して対称
性にバラツキが生じた場合であっても対称であるという
概念を包含するために、「略対称」という用語を用い
た。以下においても、「略対称」を、かかる意味にて用
いる。
【００１１】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域及びゲート領域を有する第
１導電形の読み出し用の第１のトランジスタ、（２）ソ
ース／ドレイン領域、チャネル形成領域及びゲート領域
を有する第２導電形のスイッチ用の第２のトランジス
タ、並びに、（３）ソース／ドレイン領域、チャネル形
成領域及びゲート領域を有する第２導電形の電流制御用
の第３のトランジスタ、から成り、（ａ）第２導電形を
有する半導体性の第１の領域、（ｂ）第１の領域の表面
領域に設けられた、第１導電形を有する半導体性の第２
の領域、（ｃ）第２の領域の表面領域に設けられ、且
つ、整流接合を形成して接する第３の領域、（ｄ）第２
の領域とは離間して第１の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第４の領域、（ｅ）
第４の領域の表面領域に設けられ、且つ、整流接合を形
成して接する第５の領域、並びに、（ｆ）第１の領域と
第４の領域、第２の領域と第３の領域、及び、第２の領
域と第５の領域を橋渡すごとく絶縁膜を介して設けら
れ、第１のトランジスタと第２のトランジスタと第３の
トランジスタとで共有されたゲート領域、を有し、（Ａ
−１）第１のトランジスタの一方のソース／ドレイン領
域は、第２の領域の表面領域から構成され、（Ａ−２）
第１のトランジスタの他方のソース／ドレイン領域は、
第４の領域の表面領域から構成され、（Ａ−３）第１の
トランジスタのチャネル形成領域は、第２の領域の該表
面領域と第４の領域の該表面領域とで挟まれた第１の領
域の表面領域から構成され、（Ｂ−１）第２のトランジ
スタの一方のソース／ドレイン領域は、第１のトランジ
スタのチャネル形成領域を構成する第１の領域の該表面
領域から構成され、（Ｂ−２）第２のトランジスタの他
方のソース／ドレイン領域は、第３の領域から構成さ
れ、（Ｂ−３）第２のトランジスタのチャネル形成領域
は、第１のトランジスタの一方のソース／ドレイン領域
を構成する第２の領域の該表面領域から構成され、（Ｃ
−１）第３のトランジスタの一方のソース／ドレイン領
域は、第１の領域の該表面領域から構成され、（Ｃ−
２）第３のトランジスタの他方のソース／ドレイン領域
は、第５の領域から構成され、（Ｃ−３）第３のトラン
ジスタのチャネル形成領域は、第４の領域の該表面領域
から構成され、（Ｄ）ゲート領域は、メモリ選択用の第
１の配線に接続され、（Ｅ）第３の領域は、書き込み情
報設定線に接続され、（Ｆ）第４の領域は、第２の配線
に接続されており、ゲート領域の延びる方向に垂直であ
ってゲート領域の中心を通る第１仮想垂直面で半導体メ
モリセルを切断したとき、ゲート領域近傍の第２の領域
と第４の領域とは、ゲート領域の延びる方向に平行であ
ってゲート領域の中心を通る第２仮想垂直面に対して略
対称であることを特徴とする。
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域及びゲート領域を有する第
１導電形の読み出し用の第１のトランジスタ、（２）ソ
ース／ドレイン領域、チャネル形成領域及びゲート領域
を有する第２導電形のスイッチ用の第２のトランジス
タ、並びに、（３）ソース／ドレイン領域、チャネル形
成領域及びゲート領域を有する第２導電形の電流制御用
の第３のトランジスタ、から成り、（ａ）第２導電形を
有する半導体性の第１の領域、（ｂ）第１の領域の表面
領域に設けられた、第１導電形を有する半導体性の第２
の領域、（ｃ）第２の領域の表面領域に設けられ、且
つ、整流接合を形成して接する第３の領域、（ｄ）第２
の領域とは離間して第１の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第４の領域、（ｅ）
第４の領域の表面領域に設けられ、且つ、整流接合を形
成して接する第５の領域、並びに、（ｆ）第１の領域と
第４の領域、第２の領域と第３の領域、及び、第２の領
域と第５の領域を橋渡すごとく絶縁膜を介して設けら
れ、第１のトランジスタと第２のトランジスタと第３の
トランジスタとで共有されたゲート領域、を有し、（Ａ
−１）第１のトランジスタの一方のソース／ドレイン領
域は、第２の領域の表面領域から構成され、（Ａ−２）
第１のトランジスタの他方のソース／ドレイン領域は、
第４の領域の表面領域から構成され、（Ａ−３）第１の
トランジスタのチャネル形成領域は、第２の領域の該表
面領域と第４の領域の該表面領域とで挟まれた第１の領
域の表面領域から構成され、（Ｂ−１）第２のトランジ
スタの一方のソース／ドレイン領域は、第１のトランジ
スタのチャネル形成領域を構成する第１の領域の該表面
領域から構成され、（Ｂ−２）第２のトランジスタの他
方のソース／ドレイン領域は、第３の領域から構成さ
れ、（Ｂ−３）第２のトランジスタのチャネル形成領域
は、第１のトランジスタの一方のソース／ドレイン領域
を構成する第２の領域の該表面領域から構成され、（Ｃ
−１）第３のトランジスタの一方のソース／ドレイン領
域は、第１の領域の該表面領域から構成され、（Ｃ−
２）第３のトランジスタの他方のソース／ドレイン領域
は、第５の領域から構成され、（Ｃ−３）第３のトラン
ジスタのチャネル形成領域は、第４の領域の該表面領域
から構成され、（Ｄ）ゲート領域は、メモリ選択用の第
１の配線に接続され、（Ｅ）第３の領域は、書き込み情
報設定線に接続され、（Ｆ）第４の領域は、第２の配線
に接続されており、ゲート領域の延びる方向に垂直であ
ってゲート領域の中心を通る第１仮想垂直面で半導体メ
モリセルを切断したとき、ゲート領域近傍の第２の領域
と第４の領域とは、ゲート領域の延びる方向に平行であ
ってゲート領域の中心を通る第２仮想垂直面に対して略
対称であることを特徴とする。
【００１２】本発明の第１の態様あるいは第２の態様に
係る半導体メモリセルにおいては、更に、前記第１仮想
垂直面で半導体メモリセルを切断したとき、ゲート領域
近傍の第３の領域と第５の領域とは、前記第２仮想垂直
面に対して略対称であることが好ましい。
係る半導体メモリセルにおいては、更に、前記第１仮想
垂直面で半導体メモリセルを切断したとき、ゲート領域
近傍の第３の領域と第５の領域とは、前記第２仮想垂直
面に対して略対称であることが好ましい。
【００１３】本発明の第１の態様あるいは第２の態様に
係る半導体メモリセルにおいては、第２の領域を第３の
配線に接続し、第２の配線をビット線とし、第３の配線
に所定の電位を加える構成、あるいは、第３の配線をビ
ット線とし、第２の配線に所定の電位を加える構成とす
ることが好ましい。
係る半導体メモリセルにおいては、第２の領域を第３の
配線に接続し、第２の配線をビット線とし、第３の配線
に所定の電位を加える構成、あるいは、第３の配線をビ
ット線とし、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００１４】あるいは又、本発明の第１の態様あるいは
第２の態様に係る半導体メモリセルにおいては、配線構
成の簡素化のために、第２の領域と第３の領域とによっ
てダイオードが構成され、第２の領域は第３の領域を介
して書き込み情報設定線に接続されている構成とするこ
とが望ましい。この場合、第２の配線をビット線とする
構成、あるいは、書き込み情報設定線をビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
が好ましい。
第２の態様に係る半導体メモリセルにおいては、配線構
成の簡素化のために、第２の領域と第３の領域とによっ
てダイオードが構成され、第２の領域は第３の領域を介
して書き込み情報設定線に接続されている構成とするこ
とが望ましい。この場合、第２の配線をビット線とする
構成、あるいは、書き込み情報設定線をビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
が好ましい。
【００１５】第３の領域が第２の領域とは逆の導電形を
有する半導体性の領域から構成されている場合、ダイオ
ードはｐｎ接合ダイオードであり、かかるｐｎ接合ダイ
オードは、ｐｎ接合ダイオードを構成する各領域の不純
物濃度を適切な値とすることによって形成することがで
きる。ところで、ｐｎ接合ダイオードを形成する各領域
における電位設定、あるいは、各領域の不純物濃度関係
の設計が不適切であると、このｐｎ接合ダイオードから
の注入キャリアが半導体メモリセルをラッチアップさせ
る可能性がある。
有する半導体性の領域から構成されている場合、ダイオ
ードはｐｎ接合ダイオードであり、かかるｐｎ接合ダイ
オードは、ｐｎ接合ダイオードを構成する各領域の不純
物濃度を適切な値とすることによって形成することがで
きる。ところで、ｐｎ接合ダイオードを形成する各領域
における電位設定、あるいは、各領域の不純物濃度関係
の設計が不適切であると、このｐｎ接合ダイオードから
の注入キャリアが半導体メモリセルをラッチアップさせ
る可能性がある。
【００１６】このような場合には、整流接合を形成して
接するダイオード構成領域を第２の領域の表面領域に設
け、該ダイオード構成領域と第２の領域とによって多数
キャリア・ダイオードが構成され、第２の領域は、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることが好ましい。尚、ダイオード構
成領域を構成する材料を、第２の領域の多数キャリアに
基づき動作し、しかも、接合部に順方向バイアスが印加
されたときにも多数キャリアを注入しないショットキ接
合あるいはＩＳＯ型ヘテロ接合を形成する材料とするこ
とが好ましい。即ち、整流接合を、ショットキ接合又は
ＩＳＯ型ヘテロ接合といった多数キャリア接合とするこ
とが好ましい。ここで、ＩＳＯ型ヘテロ接合とは、同じ
導電形を有し、しかも異種の２種類の半導体性の領域間
に形成されるヘテロ接合を意味する。ＩＳＯ型ヘテロ接
合の詳細は、例えば、S.M. Sze 著、"Physics of Semic
onductor Devices"、第２版、第１２２頁（John Wiley
& Sons 出版）に記載されている。尚、これらのショッ
トキ接合あるいはＩＳＯ型ヘテロ接合においては、順方
向電圧はｐｎ接合における順方向電圧よりも低い。多数
キャリア・ダイオードのこのような性質により、ラッチ
アップ現象を回避することができる。ショットキ接合
は、ダイオード構成領域がアルミニウム、モリブデン、
チタンといった金属や、ＴｉＳｉ2、ＷＳｉ2といったシ
リサイドから構成されている場合に、形成される。ＩＳ
Ｏ型ヘテロ接合は、ダイオード構成領域が、第２の領域
を構成する材料とは異なり、しかも、第２の領域と同じ
導電形を有する半導体材料から構成されている場合に、
形成される。尚、ダイオード構成領域は、書き込み情報
設定線と共通の材料（例えば、バリア層、グルーレイヤ
ーとして用いられるチタンシリサイドやＴｉＮ等の材
料）から構成することもできる。即ち、ダイオード構成
領域を第２の領域の表面領域に設け、このダイオード構
成領域を書き込み情報設定線の一部分と共通とする構造
とすることも可能である。この場合、配線材料とシリコ
ン半導体基板のシリコンとが反応して形成された化合物
からダイオード構成領域が構成された状態も、ダイオー
ド構成領域が書き込み情報設定線の一部分と共通である
構造に含まれる。
接するダイオード構成領域を第２の領域の表面領域に設
け、該ダイオード構成領域と第２の領域とによって多数
キャリア・ダイオードが構成され、第２の領域は、該ダ
イオード構成領域を介して書き込み情報設定線に接続さ
れている構成とすることが好ましい。尚、ダイオード構
成領域を構成する材料を、第２の領域の多数キャリアに
基づき動作し、しかも、接合部に順方向バイアスが印加
されたときにも多数キャリアを注入しないショットキ接
合あるいはＩＳＯ型ヘテロ接合を形成する材料とするこ
とが好ましい。即ち、整流接合を、ショットキ接合又は
ＩＳＯ型ヘテロ接合といった多数キャリア接合とするこ
とが好ましい。ここで、ＩＳＯ型ヘテロ接合とは、同じ
導電形を有し、しかも異種の２種類の半導体性の領域間
に形成されるヘテロ接合を意味する。ＩＳＯ型ヘテロ接
合の詳細は、例えば、S.M. Sze 著、"Physics of Semic
onductor Devices"、第２版、第１２２頁（John Wiley
& Sons 出版）に記載されている。尚、これらのショッ
トキ接合あるいはＩＳＯ型ヘテロ接合においては、順方
向電圧はｐｎ接合における順方向電圧よりも低い。多数
キャリア・ダイオードのこのような性質により、ラッチ
アップ現象を回避することができる。ショットキ接合
は、ダイオード構成領域がアルミニウム、モリブデン、
チタンといった金属や、ＴｉＳｉ2、ＷＳｉ2といったシ
リサイドから構成されている場合に、形成される。ＩＳ
Ｏ型ヘテロ接合は、ダイオード構成領域が、第２の領域
を構成する材料とは異なり、しかも、第２の領域と同じ
導電形を有する半導体材料から構成されている場合に、
形成される。尚、ダイオード構成領域は、書き込み情報
設定線と共通の材料（例えば、バリア層、グルーレイヤ
ーとして用いられるチタンシリサイドやＴｉＮ等の材
料）から構成することもできる。即ち、ダイオード構成
領域を第２の領域の表面領域に設け、このダイオード構
成領域を書き込み情報設定線の一部分と共通とする構造
とすることも可能である。この場合、配線材料とシリコ
ン半導体基板のシリコンとが反応して形成された化合物
からダイオード構成領域が構成された状態も、ダイオー
ド構成領域が書き込み情報設定線の一部分と共通である
構造に含まれる。
【００１７】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第３のトランジスタのチャネル形成領域
を構成する第４の領域の表面領域に、第２導電形の不純
物含有層が設けられていることが好ましい。これによっ
て、情報の保持中、例えば、第１の配線の電位を０ボル
トとしたとき、第３のトランジスタがオン状態となり、
第５の領域と第１の領域とは導通状態に置かれる。尚、
不純物含有層の不純物含有量を、情報の読み出し時に加
えられる第１の配線の電位により第３のトランジスタが
オフ状態となるように調整することが望ましい。
ルにおいては、第３のトランジスタのチャネル形成領域
を構成する第４の領域の表面領域に、第２導電形の不純
物含有層が設けられていることが好ましい。これによっ
て、情報の保持中、例えば、第１の配線の電位を０ボル
トとしたとき、第３のトランジスタがオン状態となり、
第５の領域と第１の領域とは導通状態に置かれる。尚、
不純物含有層の不純物含有量を、情報の読み出し時に加
えられる第１の配線の電位により第３のトランジスタが
オフ状態となるように調整することが望ましい。
【００１８】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体（絶縁層）上に
形成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を
有することが好ましい。尚、絶縁体や絶縁層は半導体基
板上のみならず、ガラス基板や石英基板の上に形成され
ていてもよい。
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体（絶縁層）上に
形成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を
有することが好ましい。尚、絶縁体や絶縁層は半導体基
板上のみならず、ガラス基板や石英基板の上に形成され
ていてもよい。
【００１９】本発明の半導体メモリセルにおいては、第
１の領域の下に、第１導電形の高濃度不純物層が形成さ
れていることが、第１のトランジスタのチャネル形成領
域に蓄積される電位あるいは電荷の増加を図ることがで
きる面から好ましい。
１の領域の下に、第１導電形の高濃度不純物層が形成さ
れていることが、第１のトランジスタのチャネル形成領
域に蓄積される電位あるいは電荷の増加を図ることがで
きる面から好ましい。
【００２０】チャネル形成領域は、従来の方法に基づ
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。第１のトランジスタあるいは第２のトランジスタ
のゲート領域は、従来の方法により、金属、不純物が添
加又はドープされたシリコン、アモルファスシリコンあ
るいはポリシリコン、シリサイド、高濃度に不純物を添
加したＧａＡｓ等から形成することができる。絶縁膜
は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性や構造に応じ、従来の方法によ
り、不純物が添加されたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、シリコン−ゲル
マニウム（Ｓｉ−Ｇｅ）、高濃度に不純物が添加された
ＧａＡｓ等から形成することができる。
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。第１のトランジスタあるいは第２のトランジスタ
のゲート領域は、従来の方法により、金属、不純物が添
加又はドープされたシリコン、アモルファスシリコンあ
るいはポリシリコン、シリサイド、高濃度に不純物を添
加したＧａＡｓ等から形成することができる。絶縁膜
は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ
2Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性や構造に応じ、従来の方法によ
り、不純物が添加されたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、シリコン−ゲル
マニウム（Ｓｉ−Ｇｅ）、高濃度に不純物が添加された
ＧａＡｓ等から形成することができる。
【００２１】本発明の半導体メモリセルにおいては第３
の領域を、要求される特性に応じて、シリサイドや金
属、金属化合物から構成してもよいが、半導体から構成
することが好ましい。また、第５の領域を、半導体から
構成してもよいし、シリサイドや金属、金属化合物から
構成してもよい。
の領域を、要求される特性に応じて、シリサイドや金
属、金属化合物から構成してもよいが、半導体から構成
することが好ましい。また、第５の領域を、半導体から
構成してもよいし、シリサイドや金属、金属化合物から
構成してもよい。
【００２２】本発明においては、第１仮想垂直面で半導
体メモリセルを切断したとき、ゲート領域近傍の第２の
領域と第４の領域とは、更には、構成に依っては、ゲー
ト領域近傍の第３の領域と第５の領域も、第２仮想垂直
面に対して略対称である。従って、半導体メモリセルの
設計時あるいは製造時の自由度を高めることができる。
体メモリセルを切断したとき、ゲート領域近傍の第２の
領域と第４の領域とは、更には、構成に依っては、ゲー
ト領域近傍の第３の領域と第５の領域も、第２仮想垂直
面に対して略対称である。従って、半導体メモリセルの
設計時あるいは製造時の自由度を高めることができる。
【００２３】しかも、本発明の半導体メモリセルにおい
て、第１のトランジスタ及び第２のトランジスタの各々
のゲート領域が共有であり、メモリセル選択用の第１の
配線に接続されているので、メモリセル選択用の第１の
配線は１本でよく、チップ面積を小さくすることができ
る。更には、読み出し用の第１のトランジスタとスイッ
チ用の第２のトランジスタとが１つに融合されているの
で、小さいセル面積とリーク電流の低減を図ることがで
きる。
て、第１のトランジスタ及び第２のトランジスタの各々
のゲート領域が共有であり、メモリセル選択用の第１の
配線に接続されているので、メモリセル選択用の第１の
配線は１本でよく、チップ面積を小さくすることができ
る。更には、読み出し用の第１のトランジスタとスイッ
チ用の第２のトランジスタとが１つに融合されているの
で、小さいセル面積とリーク電流の低減を図ることがで
きる。
【００２４】本発明の半導体メモリセルにおいては、メ
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域と他方のソース／ドレイン領域との間の電位
差又は電荷に変換され、その電荷（情報）に依存して、
ゲート領域から見た第１のトランジスタのスレッショー
ルド値が変化する。従って、情報の読み出し時、適切に
選定された電位をゲート領域に印加することによって、
第１のトランジスタのオン／オフ動作を制御することが
できる。この第１のトランジスタの動作状態を検出する
ことによって、情報の読み出しを行うことができる。
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、チャネル形成
領域に蓄積された電位あるいは電荷（情報）は、チャネ
ル形成領域と他方のソース／ドレイン領域との間の電位
差又は電荷に変換され、その電荷（情報）に依存して、
ゲート領域から見た第１のトランジスタのスレッショー
ルド値が変化する。従って、情報の読み出し時、適切に
選定された電位をゲート領域に印加することによって、
第１のトランジスタのオン／オフ動作を制御することが
できる。この第１のトランジスタの動作状態を検出する
ことによって、情報の読み出しを行うことができる。
【００２５】また、ダイオードを設ければ、第１のトラ
ンジスタの一方のソース／ドレイン領域（第２の領域）
に接続すべき第３の配線を設ける必要がなくなる。とこ
ろで、このような本発明の半導体メモリセルにおいて、
ダイオードを構成する各領域における電位設定、あるい
は、各領域の不純物濃度関係の設計が不適切であると、
情報の書き込み時、書き込み情報設定線に印加する電圧
が、第３の領域と第２の領域との接合部において大きな
順方向電流が流れない程度の小電圧（ｐｎ接合の場合、
０．４Ｖ以下）でないと、ラッチアップの危険性があ
る。ラッチアップを回避する１つの方法として、先に説
明したように、第２の領域の表面領域にダイオード構成
領域を形成し、ダイオード構成領域をシリサイドや金
属、金属化合物で構成してダイオード構成領域と第２の
領域との接合をショットキ接合とし、あるいは又、ダイ
オード構成領域と第２の領域との接合をＩＳＯ型ヘテロ
接合とするといった、多数キャリアが主として順方向電
流を構成する接合とする方法を挙げることができる。
ンジスタの一方のソース／ドレイン領域（第２の領域）
に接続すべき第３の配線を設ける必要がなくなる。とこ
ろで、このような本発明の半導体メモリセルにおいて、
ダイオードを構成する各領域における電位設定、あるい
は、各領域の不純物濃度関係の設計が不適切であると、
情報の書き込み時、書き込み情報設定線に印加する電圧
が、第３の領域と第２の領域との接合部において大きな
順方向電流が流れない程度の小電圧（ｐｎ接合の場合、
０．４Ｖ以下）でないと、ラッチアップの危険性があ
る。ラッチアップを回避する１つの方法として、先に説
明したように、第２の領域の表面領域にダイオード構成
領域を形成し、ダイオード構成領域をシリサイドや金
属、金属化合物で構成してダイオード構成領域と第２の
領域との接合をショットキ接合とし、あるいは又、ダイ
オード構成領域と第２の領域との接合をＩＳＯ型ヘテロ
接合とするといった、多数キャリアが主として順方向電
流を構成する接合とする方法を挙げることができる。
【００２６】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００２７】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。尚、以下の説明における模式的な一部断面図
は、特に断りの無い限り、ゲート領域の延びる方向に垂
直であってゲート領域の中心を通る第１仮想垂直面で半
導体メモリセルを切断したときの図である。
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。尚、以下の説明における模式的な一部断面図
は、特に断りの無い限り、ゲート領域の延びる方向に垂
直であってゲート領域の中心を通る第１仮想垂直面で半
導体メモリセルを切断したときの図である。
【００２８】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体メモリセルに関する。実施の
形態１の半導体メモリセルの原理図を図１に示し、模式
的な一部断面図を図５の（Ａ）及び（Ｂ）に示す。尚、
図５の（Ａ）は、ゲート領域の延びる方向に垂直であっ
てゲート領域の中心を通る第１仮想垂直面（図５の
（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリセルを
切断したときの図であり、図５の（Ｂ）は、ゲート領域
の延びる方向に平行であってゲート領域の中心を通る第
２仮想垂直面（図５の（Ａ）に一点鎖線ＰＬ2で示す）
と平行な仮想垂直面で第５の領域ＳＣ5を含む半導体メ
モリセルを切断したときの図である。
の第１の態様に係る半導体メモリセルに関する。実施の
形態１の半導体メモリセルの原理図を図１に示し、模式
的な一部断面図を図５の（Ａ）及び（Ｂ）に示す。尚、
図５の（Ａ）は、ゲート領域の延びる方向に垂直であっ
てゲート領域の中心を通る第１仮想垂直面（図５の
（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリセルを
切断したときの図であり、図５の（Ｂ）は、ゲート領域
の延びる方向に平行であってゲート領域の中心を通る第
２仮想垂直面（図５の（Ａ）に一点鎖線ＰＬ2で示す）
と平行な仮想垂直面で第５の領域ＳＣ5を含む半導体メ
モリセルを切断したときの図である。
【００２９】実施の形態１の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、並
びに、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇを有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、から成り、（ａ）第２導電形（例えば、ｐ+形）を有
する半導体性の第１の領域ＳＣ1、（ｂ）第１の領域Ｓ
Ｃ1の表面領域に設けられた、第１導電形（例えば、ｎ+
形）を有する半導体性の第２の領域ＳＣ2、（ｃ）第２
の領域ＳＣ2の表面領域に設けられ、且つ、整流接合を
形成して接する、第２導電形（例えばｐ++形）の半導体
性の、又は、シリサイドや金属、金属化合物等の導電性
の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2とは離間し
て第１の領域ＳＣ1の表面領域に設けられた、第１導電
形（例えば、ｎ+形）を有する半導体性の第４の領域Ｓ
Ｃ4、（ｅ）第４の領域ＳＣ4の表面領域に設けられ、且
つ、整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第５の領域ＳＣ5、並びに、（ｆ）第
１の領域ＳＣ1と第４の領域ＳＣ4、及び、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3を橋渡すごとく絶縁膜を介して設
けられ、第１のトランジスタＴＲ1と第２のトランジス
タＴＲ2とで共有されたゲート領域Ｇ、を有する。
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、並
びに、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇを有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、から成り、（ａ）第２導電形（例えば、ｐ+形）を有
する半導体性の第１の領域ＳＣ1、（ｂ）第１の領域Ｓ
Ｃ1の表面領域に設けられた、第１導電形（例えば、ｎ+
形）を有する半導体性の第２の領域ＳＣ2、（ｃ）第２
の領域ＳＣ2の表面領域に設けられ、且つ、整流接合を
形成して接する、第２導電形（例えばｐ++形）の半導体
性の、又は、シリサイドや金属、金属化合物等の導電性
の第３の領域ＳＣ3、（ｄ）第２の領域ＳＣ2とは離間し
て第１の領域ＳＣ1の表面領域に設けられた、第１導電
形（例えば、ｎ+形）を有する半導体性の第４の領域Ｓ
Ｃ4、（ｅ）第４の領域ＳＣ4の表面領域に設けられ、且
つ、整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第５の領域ＳＣ5、並びに、（ｆ）第
１の領域ＳＣ1と第４の領域ＳＣ4、及び、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3を橋渡すごとく絶縁膜を介して設
けられ、第１のトランジスタＴＲ1と第２のトランジス
タＴＲ2とで共有されたゲート領域Ｇ、を有する。
【００３０】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
【００３１】一方、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
【００３２】更には、（Ｃ）ゲート領域Ｇは、メモリ選
択用の第１の配線（例えば、ワード線）に接続され、
（Ｄ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｅ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｆ）第５の領域ＳＣ5は、第１の領域Ｓ
Ｃ1に接続されている。
択用の第１の配線（例えば、ワード線）に接続され、
（Ｄ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｅ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｆ）第５の領域ＳＣ5は、第１の領域Ｓ
Ｃ1に接続されている。
【００３３】そして、ゲート領域Ｇの延びる方向に垂直
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
５の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリセ
ルを切断したとき、ゲート領域Ｇの近傍の第２の領域Ｓ
Ｃ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方向
に平行であってゲート領域Ｇの中心を通る第２仮想垂直
面（図５の（Ａ）に一点鎖線ＰＬ2で示す）に対して略
対称である。即ち、ゲート領域Ｇの直下に位置する第２
の領域ＳＣ2の表面領域と第４の領域ＳＣ4の表面領域の
位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第２の領域ＳＣ2の深さ（第１の領域ＳＣ1の
表面からの深さ。以下においても、「深さ」という用語
を同様の意味で用いる）、及び第４の領域ＳＣ4の深さ
は略等しい。尚、各領域を形成する方法に依存して対称
性にバラツキが生じた場合を考慮して、「略」対称であ
るとした。また、各領域を形成する方法に依存して領域
の深さにバラツキが生じた場合を考慮して、「深さが略
等しい」とした。以下の説明においても同様である。
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
５の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリセ
ルを切断したとき、ゲート領域Ｇの近傍の第２の領域Ｓ
Ｃ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方向
に平行であってゲート領域Ｇの中心を通る第２仮想垂直
面（図５の（Ａ）に一点鎖線ＰＬ2で示す）に対して略
対称である。即ち、ゲート領域Ｇの直下に位置する第２
の領域ＳＣ2の表面領域と第４の領域ＳＣ4の表面領域の
位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第２の領域ＳＣ2の深さ（第１の領域ＳＣ1の
表面からの深さ。以下においても、「深さ」という用語
を同様の意味で用いる）、及び第４の領域ＳＣ4の深さ
は略等しい。尚、各領域を形成する方法に依存して対称
性にバラツキが生じた場合を考慮して、「略」対称であ
るとした。また、各領域を形成する方法に依存して領域
の深さにバラツキが生じた場合を考慮して、「深さが略
等しい」とした。以下の説明においても同様である。
【００３４】実施の形態１の半導体メモリセルにおいて
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
【００３５】図５に示した実施の形態１の半導体メモリ
セルにおいては、第２の領域ＳＣ2は第３の配線に接続
されている。尚、第２の配線をビット線とし、第３の配
線に所定の電位を加える構成、あるいは、第３の配線を
ビット線とし、第２の配線に所定の電位を加える構成と
することが好ましい。
セルにおいては、第２の領域ＳＣ2は第３の配線に接続
されている。尚、第２の配線をビット線とし、第３の配
線に所定の電位を加える構成、あるいは、第３の配線を
ビット線とし、第２の配線に所定の電位を加える構成と
することが好ましい。
【００３６】半導体メモリセル（具体的には、第１の領
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。尚、図中、符号ＩＲは素子分離領
域を表し、符号ＩＬは層間絶縁層を表す。
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。尚、図中、符号ＩＲは素子分離領
域を表し、符号ＩＬは層間絶縁層を表す。
【００３７】第５の領域ＳＣ5は第１の領域ＳＣ1と直接
接続されている。このように、第５の領域ＳＣ5と第１
の領域ＳＣ1とを接続することによって、情報を蓄積す
べき領域を増加させることができ、半導体メモリセルが
情報を保持する時間を延長させることができる。第１の
領域ＳＣ1と第５の領域ＳＣ5との接続は、図５の（Ｂ）
に示すように、例えば、第１の領域ＳＣ1の一部分を半
導体基板の表面近傍まで延在させ、第４の領域ＳＣ4の
外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延在した
部分とが接するような構造とすることによって、得るこ
とができる。半導体メモリセルをこのような構造にする
ことにより、半導体メモリセルの配線構造の簡素化を図
ることができる。
接続されている。このように、第５の領域ＳＣ5と第１
の領域ＳＣ1とを接続することによって、情報を蓄積す
べき領域を増加させることができ、半導体メモリセルが
情報を保持する時間を延長させることができる。第１の
領域ＳＣ1と第５の領域ＳＣ5との接続は、図５の（Ｂ）
に示すように、例えば、第１の領域ＳＣ1の一部分を半
導体基板の表面近傍まで延在させ、第４の領域ＳＣ4の
外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延在した
部分とが接するような構造とすることによって、得るこ
とができる。半導体メモリセルをこのような構造にする
ことにより、半導体メモリセルの配線構造の簡素化を図
ることができる。
【００３８】図５に示した半導体メモリセルの変形例
を、図６〜図１１に示す。
を、図６〜図１１に示す。
【００３９】図６に示す半導体メモリセルにおいては、
第１の領域ＳＣ1の下方に、第３の配線として機能する
第１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ
11が設けられており、かかる高濃度不純物含有層ＳＣ11
は第２の領域ＳＣ2と繋がっている。これによって、配
線構造の簡素化を図ることができる。
第１の領域ＳＣ1の下方に、第３の配線として機能する
第１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ
11が設けられており、かかる高濃度不純物含有層ＳＣ11
は第２の領域ＳＣ2と繋がっている。これによって、配
線構造の簡素化を図ることができる。
【００４０】図７に示す半導体メモリセルは、支持基板
上の絶縁層ＩＬ0の上に形成された半導体層ＳＣ0に、図
５に示した構造を有する半導体メモリセルが形成されて
いる。このような構造を有する半導体メモリセルは、半
導体基板の全面に絶縁体（絶縁層）を形成した後、絶縁
体（絶縁層）と支持基板とを張り合わせ、次に、半導体
基板を裏面から研削、研磨することによって得られた、
所謂張り合わせ基板に基づき製造することができる。あ
るいは又、例えばシリコン半導体基板に酸素をイオン注
入した後に熱処理を行って得られるＳＩＭＯＸ法による
絶縁体（絶縁層）を形成し、その上に残されたシリコン
層に半導体メモリセルを作製すればよい。即ち、これら
の半導体メモリセルは、所謂ＳＯＩ構造を有する。ある
いは又、例えばアモルファスシリコン層やポリシリコン
層をＣＶＤ法等によって絶縁体（絶縁層）の上に製膜
し、次いで、レーザビームや電子ビームを用いた帯域溶
融結晶化法、絶縁体（絶縁層）に設けられた開口部を介
して結晶成長を行うラテラル固相結晶成長法等の各種の
公知の単結晶化技術によってシリコン層を形成し、かか
るシリコン層に半導体メモリセルを作製すればよい。あ
るいは又、支持基板上に製膜された絶縁体（絶縁層）上
に、例えばポリシリコン層あるいはアモルファスシリコ
ン層を形成した後、かかるポリシリコン層あるいはアモ
ルファスシリコン層に半導体メモリセルを作製すること
によって得ることができ、所謂ＴＦＴ構造を有する。
上の絶縁層ＩＬ0の上に形成された半導体層ＳＣ0に、図
５に示した構造を有する半導体メモリセルが形成されて
いる。このような構造を有する半導体メモリセルは、半
導体基板の全面に絶縁体（絶縁層）を形成した後、絶縁
体（絶縁層）と支持基板とを張り合わせ、次に、半導体
基板を裏面から研削、研磨することによって得られた、
所謂張り合わせ基板に基づき製造することができる。あ
るいは又、例えばシリコン半導体基板に酸素をイオン注
入した後に熱処理を行って得られるＳＩＭＯＸ法による
絶縁体（絶縁層）を形成し、その上に残されたシリコン
層に半導体メモリセルを作製すればよい。即ち、これら
の半導体メモリセルは、所謂ＳＯＩ構造を有する。ある
いは又、例えばアモルファスシリコン層やポリシリコン
層をＣＶＤ法等によって絶縁体（絶縁層）の上に製膜
し、次いで、レーザビームや電子ビームを用いた帯域溶
融結晶化法、絶縁体（絶縁層）に設けられた開口部を介
して結晶成長を行うラテラル固相結晶成長法等の各種の
公知の単結晶化技術によってシリコン層を形成し、かか
るシリコン層に半導体メモリセルを作製すればよい。あ
るいは又、支持基板上に製膜された絶縁体（絶縁層）上
に、例えばポリシリコン層あるいはアモルファスシリコ
ン層を形成した後、かかるポリシリコン層あるいはアモ
ルファスシリコン層に半導体メモリセルを作製すること
によって得ることができ、所謂ＴＦＴ構造を有する。
【００４１】図８に模式的な一部断面図を示し、原理図
を図２の（Ａ）に示す半導体メモリセルにおいては、第
１のトランジスタＴＲ1の一方のソース／ドレイン領域
（第２の領域ＳＣ2）は、第３の配線に接続される代わ
りに、ｐｎ接合ダイオードＤを介して書き込み情報設定
線ＷＩＳＬに接続されている。即ち、第２の領域ＳＣ 2
と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが形
成され、第２の領域ＳＣ 2は第３の領域ＳＣ3を介して書
き込み情報設定線ＷＩＳＬに接続されている。第２の領
域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化する
ことによって、第２の領域ＳＣ2と第３の領域ＳＣ3との
間にｐｎ接合ダイオードＤを形成することができる。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることができる。
を図２の（Ａ）に示す半導体メモリセルにおいては、第
１のトランジスタＴＲ1の一方のソース／ドレイン領域
（第２の領域ＳＣ2）は、第３の配線に接続される代わ
りに、ｐｎ接合ダイオードＤを介して書き込み情報設定
線ＷＩＳＬに接続されている。即ち、第２の領域ＳＣ 2
と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが形
成され、第２の領域ＳＣ 2は第３の領域ＳＣ3を介して書
き込み情報設定線ＷＩＳＬに接続されている。第２の領
域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化する
ことによって、第２の領域ＳＣ2と第３の領域ＳＣ3との
間にｐｎ接合ダイオードＤを形成することができる。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることができる。
【００４２】模式的な一部断面図を図９に示す半導体メ
モリセル（原理図は図２の（Ｂ）参照）は、第２の領域
ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接合を形
成して接するダイオード構成領域ＳＣDから構成された
多数キャリア・ダイオードＤＳを更に備え、第２の領域
ＳＣ2は、第３の配線に接続される代わりに、該ダイオ
ード構成領域ＳＣDを介して書き込み情報設定線ＷＩＳ
Ｌに接続されている。即ち、第１のトランジスタＴＲ1
の一方のソース／ドレイン領域は、多数キャリア・ダイ
オードＤＳを介して書き込み情報設定線ＷＩＳＬに接続
されている。図９に示す半導体メモリセルにおいては、
ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接して
設けられているが、このような配置に限定するものでは
ない。尚、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
できる。
モリセル（原理図は図２の（Ｂ）参照）は、第２の領域
ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接合を形
成して接するダイオード構成領域ＳＣDから構成された
多数キャリア・ダイオードＤＳを更に備え、第２の領域
ＳＣ2は、第３の配線に接続される代わりに、該ダイオ
ード構成領域ＳＣDを介して書き込み情報設定線ＷＩＳ
Ｌに接続されている。即ち、第１のトランジスタＴＲ1
の一方のソース／ドレイン領域は、多数キャリア・ダイ
オードＤＳを介して書き込み情報設定線ＷＩＳＬに接続
されている。図９に示す半導体メモリセルにおいては、
ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣接して
設けられているが、このような配置に限定するものでは
ない。尚、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
できる。
【００４３】模式的な一部断面図を図１０に示す半導体
メモリセルにおいては、図５に模式的な一部断面図を示
した半導体メモリセルの第３の領域ＳＣ3及び第５の領
域ＳＣ5の構成に変形が加えられている。即ち、第２導
電形（例えば、ｐ++形）を有する不純物含有層ＳＣ
3Aが、第３の領域ＳＣ3上に設けられている。そして、
第３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き
込み情報設定線ＷＩＳＬに接続されている。第３の領域
ＳＣ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相
拡散によって、自己整合的に形成されており、浅いｐ接
合を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層
ＩＦを介してゲート領域Ｇの一方の側面に位置し、サイ
ドウオール形状を有する。尚、不純物含有層ＳＣ3Aが、
書き込み情報設定線ＷＩＳＬを兼ねている構成とするこ
ともできる。即ち、不純物含有層ＳＣ 3Aは、図面の紙面
垂直方向に延びており、不純物含有層ＳＣ3Aの延在部は
隣接する半導体メモリセルの不純物含有層ＳＣ3Aに繋が
っており、書き込み情報設定線ＷＩＳＬとして機能す
る。これによって、配線構成の簡素化、半導体メモリセ
ルの微細化を達成することができる。ここで、サイドウ
オール形状とは、ゲート領域が形成された例えば半導体
基板の全面に不純物含有層を形成するための層を堆積さ
せた後、かかる層をエッチバックすることによってゲー
ト領域の側面にかかる層（即ち、不純物含有層）を残し
たときに得られる形状を指す。以下に説明する半導体メ
モリセルにおける不純物含有層のサイドウオール形状も
同様の意味である。ゲート領域が延びる方向に対して垂
直な平面で不純物含有層を切断したときの不純物含有層
の断面形状として、円を四等分した形状、楕円を四等分
した形状や長円を四等分した形状、あるいはこれらの形
状と線分とが組み合わされた形状を例示することができ
る。また、不純物含有層は、その構成に依存して、第１
導電形あるいは第２導電形の不純物が添加又はドープさ
れたシリコン、アモルファスシリコンあるいはポリシリ
コン、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）から構成
することができる。
メモリセルにおいては、図５に模式的な一部断面図を示
した半導体メモリセルの第３の領域ＳＣ3及び第５の領
域ＳＣ5の構成に変形が加えられている。即ち、第２導
電形（例えば、ｐ++形）を有する不純物含有層ＳＣ
3Aが、第３の領域ＳＣ3上に設けられている。そして、
第３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き
込み情報設定線ＷＩＳＬに接続されている。第３の領域
ＳＣ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相
拡散によって、自己整合的に形成されており、浅いｐ接
合を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層
ＩＦを介してゲート領域Ｇの一方の側面に位置し、サイ
ドウオール形状を有する。尚、不純物含有層ＳＣ3Aが、
書き込み情報設定線ＷＩＳＬを兼ねている構成とするこ
ともできる。即ち、不純物含有層ＳＣ 3Aは、図面の紙面
垂直方向に延びており、不純物含有層ＳＣ3Aの延在部は
隣接する半導体メモリセルの不純物含有層ＳＣ3Aに繋が
っており、書き込み情報設定線ＷＩＳＬとして機能す
る。これによって、配線構成の簡素化、半導体メモリセ
ルの微細化を達成することができる。ここで、サイドウ
オール形状とは、ゲート領域が形成された例えば半導体
基板の全面に不純物含有層を形成するための層を堆積さ
せた後、かかる層をエッチバックすることによってゲー
ト領域の側面にかかる層（即ち、不純物含有層）を残し
たときに得られる形状を指す。以下に説明する半導体メ
モリセルにおける不純物含有層のサイドウオール形状も
同様の意味である。ゲート領域が延びる方向に対して垂
直な平面で不純物含有層を切断したときの不純物含有層
の断面形状として、円を四等分した形状、楕円を四等分
した形状や長円を四等分した形状、あるいはこれらの形
状と線分とが組み合わされた形状を例示することができ
る。また、不純物含有層は、その構成に依存して、第１
導電形あるいは第２導電形の不純物が添加又はドープさ
れたシリコン、アモルファスシリコンあるいはポリシリ
コン、シリコン−ゲルマニウム（Ｓｉ−Ｇｅ）から構成
することができる。
【００４４】一方、第２導電形（例えば、ｐ++形）を有
する不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に設け
られている。第５の領域ＳＣ5は、不純物含有層ＳＣ5A
からのｐ形不純物の固相拡散によって、自己整合的に形
成されており、浅いｐ接合を有する。また、不純物含有
層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート領域Ｇの他
方の側面に位置し、サイドウオール形状を有する。尚、
ゲート領域Ｇの延びる方向に平行であってゲート領域Ｇ
の中心を通る第２仮想垂直面と平行な仮想垂直面で第５
の領域ＳＣ5を含む半導体メモリセルを切断したときの
模式的な一部断面図を図１１に示す。
する不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に設け
られている。第５の領域ＳＣ5は、不純物含有層ＳＣ5A
からのｐ形不純物の固相拡散によって、自己整合的に形
成されており、浅いｐ接合を有する。また、不純物含有
層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート領域Ｇの他
方の側面に位置し、サイドウオール形状を有する。尚、
ゲート領域Ｇの延びる方向に平行であってゲート領域Ｇ
の中心を通る第２仮想垂直面と平行な仮想垂直面で第５
の領域ＳＣ5を含む半導体メモリセルを切断したときの
模式的な一部断面図を図１１に示す。
【００４５】尚、図６〜図９に示した半導体メモリセル
の第３の領域ＳＣ3、第５の領域ＳＣ5を、図１０に示し
た半導体メモリセルの不純物含有層ＳＣ3A，ＳＣ5A、第
３の領域ＳＣ3、第５の領域ＳＣ5の構成によって置き換
えることもできる。
の第３の領域ＳＣ3、第５の領域ＳＣ5を、図１０に示し
た半導体メモリセルの不純物含有層ＳＣ3A，ＳＣ5A、第
３の領域ＳＣ3、第５の領域ＳＣ5の構成によって置き換
えることもできる。
【００４６】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体メモリセルに関する。実施の
形態２の半導体メモリセルの原理図を図３に示し、模式
的な一部断面図を図１２の（Ａ）及び（Ｂ）に示す。
尚、図１２の（Ａ）は、ゲート領域の延びる方向に垂直
であってゲート領域の中心を通る第１仮想垂直面（図１
２の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリセ
ルを切断したときの図であり、図１２の（Ｂ）は、ゲー
ト領域の延びる方向に平行であってゲート領域の中心を
通る第２仮想垂直面（図１２の（Ａ）に一点鎖線ＰＬ2
で示す）と平行な仮想垂直面で第５の領域ＳＣ5を含む
半導体メモリセルを切断したときの図である。
の第２の態様に係る半導体メモリセルに関する。実施の
形態２の半導体メモリセルの原理図を図３に示し、模式
的な一部断面図を図１２の（Ａ）及び（Ｂ）に示す。
尚、図１２の（Ａ）は、ゲート領域の延びる方向に垂直
であってゲート領域の中心を通る第１仮想垂直面（図１
２の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリセ
ルを切断したときの図であり、図１２の（Ｂ）は、ゲー
ト領域の延びる方向に平行であってゲート領域の中心を
通る第２仮想垂直面（図１２の（Ａ）に一点鎖線ＰＬ2
で示す）と平行な仮想垂直面で第５の領域ＳＣ5を含む
半導体メモリセルを切断したときの図である。
【００４７】実施の形態２の半導体メモリセルは、電流
制御用の第３のトランジスタを有している点が、実施の
形態１の半導体メモリセルと相違している。即ち、実施
の形態２の半導体メモリセルは、（１）ソース／ドレイ
ン領域、チャネル形成領域ＣＨ1及びゲート領域Ｇを有
する第１導電形（例えば、ｎチャネル形）の読み出し用
の第１のトランジスタＴＲ1、（２）ソース／ドレイン
領域、チャネル形成領域ＣＨ2及びゲート領域Ｇを有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、並びに、（３）ソース／ド
レイン領域、チャネル形成領域ＣＨ3及びゲート領域Ｇ
を有する第２導電形（例えば、ｐチャネル形）の電流制
御用の第３のトランジスタＴＲ3、から成り、（ａ）第
２導電形（例えば、ｐ+形）を有する半導体性の第１の
領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けら
れた、第１導電形（例えば、ｎ+形）を有する半導体性
の第２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域
に設けられ、且つ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第３の領域ＳＣ3、
（ｄ）第２の領域ＳＣ2とは離間して第１の領域ＳＣ1の
表面領域に設けられた、第１導電形（例えば、ｎ+形）
を有する半導体性の第４の領域ＳＣ4、（ｅ）第４の領
域ＳＣ4の表面領域に設けられ、且つ、整流接合を形成
して接する、第２導電形（例えばｐ++形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第５の領域ＳＣ5、並びに、（ｆ）第１の領域ＳＣ1と第
３の領域ＳＣ3、第２の領域ＳＣ2と第４の領域ＳＣ4、
及び、第１の領域ＳＣ1と第５の領域ＳＣ5を橋渡すごと
く絶縁膜を介して設けられ、第１のトランジスタＴＲ1
と第２のトランジスタＴＲ2と第３のトランジスタＴＲ3
とで共有されたゲート領域Ｇ、を有する。
制御用の第３のトランジスタを有している点が、実施の
形態１の半導体メモリセルと相違している。即ち、実施
の形態２の半導体メモリセルは、（１）ソース／ドレイ
ン領域、チャネル形成領域ＣＨ1及びゲート領域Ｇを有
する第１導電形（例えば、ｎチャネル形）の読み出し用
の第１のトランジスタＴＲ1、（２）ソース／ドレイン
領域、チャネル形成領域ＣＨ2及びゲート領域Ｇを有す
る第２導電形（例えば、ｐチャネル形）のスイッチ用の
第２のトランジスタＴＲ2、並びに、（３）ソース／ド
レイン領域、チャネル形成領域ＣＨ3及びゲート領域Ｇ
を有する第２導電形（例えば、ｐチャネル形）の電流制
御用の第３のトランジスタＴＲ3、から成り、（ａ）第
２導電形（例えば、ｐ+形）を有する半導体性の第１の
領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けら
れた、第１導電形（例えば、ｎ+形）を有する半導体性
の第２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域
に設けられ、且つ、整流接合を形成して接する、第２導
電形（例えばｐ++形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第３の領域ＳＣ3、
（ｄ）第２の領域ＳＣ2とは離間して第１の領域ＳＣ1の
表面領域に設けられた、第１導電形（例えば、ｎ+形）
を有する半導体性の第４の領域ＳＣ4、（ｅ）第４の領
域ＳＣ4の表面領域に設けられ、且つ、整流接合を形成
して接する、第２導電形（例えばｐ++形）の半導体性
の、又は、シリサイドや金属、金属化合物等の導電性の
第５の領域ＳＣ5、並びに、（ｆ）第１の領域ＳＣ1と第
３の領域ＳＣ3、第２の領域ＳＣ2と第４の領域ＳＣ4、
及び、第１の領域ＳＣ1と第５の領域ＳＣ5を橋渡すごと
く絶縁膜を介して設けられ、第１のトランジスタＴＲ1
と第２のトランジスタＴＲ2と第３のトランジスタＴＲ3
とで共有されたゲート領域Ｇ、を有する。
【００４８】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
【００４９】一方、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
【００５０】また、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成されている。
は、（Ｃ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成されている。
【００５１】更には、（Ｄ）ゲート領域Ｇは、メモリ選
択用の第１の配線（例えば、ワード線）に接続され、
（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｆ）第４の領域ＳＣ4は、第２の配線
に接続されている。
択用の第１の配線（例えば、ワード線）に接続され、
（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｆ）第４の領域ＳＣ4は、第２の配線
に接続されている。
【００５２】そして、ゲート領域Ｇの延びる方向に垂直
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
１２の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリ
セルを切断したとき、ゲート領域Ｇ近傍の第２の領域Ｓ
Ｃ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方向
に平行であってゲート領域Ｇの中心を通る第２仮想垂直
面（図１２の（Ａ）に一点鎖線ＰＬ2で示す）に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
２の領域ＳＣ2の表面領域及び第４の領域ＳＣ4の表面領
域の位置は、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第２の領域ＳＣ2の深さ、及び第４の領域Ｓ
Ｃ4の深さは略等しい。
であってゲート領域Ｇの中心を通る第１仮想垂直面（図
１２の（Ｂ）に一点鎖線ＰＬ1で示す）で半導体メモリ
セルを切断したとき、ゲート領域Ｇ近傍の第２の領域Ｓ
Ｃ2と第４の領域ＳＣ4とは、ゲート領域Ｇの延びる方向
に平行であってゲート領域Ｇの中心を通る第２仮想垂直
面（図１２の（Ａ）に一点鎖線ＰＬ2で示す）に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
２の領域ＳＣ2の表面領域及び第４の領域ＳＣ4の表面領
域の位置は、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第２の領域ＳＣ2の深さ、及び第４の領域Ｓ
Ｃ4の深さは略等しい。
【００５３】実施の形態２の半導体メモリセルにおいて
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
は、更に、第１仮想垂直面ＰＬ1で半導体メモリセルを
切断したとき、ゲート領域Ｇの近傍の第３の領域ＳＣ3
と第５の領域ＳＣ5とは、第２仮想垂直面ＰＬ2に対して
略対称である。即ち、ゲート領域Ｇの直下に位置する第
３の領域ＳＣ3の表面領域の縁部の位置と、ゲート領域
Ｇの直下に位置する第５の領域ＳＣ5の表面領域の縁部
の位置とは、第２仮想垂直面ＰＬ2に対して略対称であ
る。また、第３の領域ＳＣ3の深さ、及び第５の領域Ｓ
Ｃ5の深さは略等しい。
【００５４】実施の形態２の半導体メモリセルにおいて
は、第３のトランジスタＴＲ3のチャネル形成領域ＣＨ3
を構成する第４の領域ＳＣ4の表面領域に、第２導電形
（例えば、ｐ++形）の不純物含有層ＳＣ4Aが設けられて
いることが好ましい。これによって、情報の保持中、例
えば、第１の配線の電位を０ボルトとしたとき、第３の
トランジスタＴＲ3がオン状態となり、第５の領域ＳＣ5
と第１の領域ＳＣ1とは導通状態に置かれる。このよう
に、第５の領域ＳＣ5と第１の領域ＳＣ1とを第３のトラ
ンジスタＴＲ3を介して接続することによって、情報を
蓄積すべき領域を増加させることができ、半導体メモリ
セルが情報を保持する時間を延長させることができる。
尚、不純物含有層ＳＣ4Aの不純物含有量を、情報の読み
出し時に加えられる第１の配線の電位により第３のトラ
ンジスタＴＲ3がオフ状態となるように調整することが
望ましい。
は、第３のトランジスタＴＲ3のチャネル形成領域ＣＨ3
を構成する第４の領域ＳＣ4の表面領域に、第２導電形
（例えば、ｐ++形）の不純物含有層ＳＣ4Aが設けられて
いることが好ましい。これによって、情報の保持中、例
えば、第１の配線の電位を０ボルトとしたとき、第３の
トランジスタＴＲ3がオン状態となり、第５の領域ＳＣ5
と第１の領域ＳＣ1とは導通状態に置かれる。このよう
に、第５の領域ＳＣ5と第１の領域ＳＣ1とを第３のトラ
ンジスタＴＲ3を介して接続することによって、情報を
蓄積すべき領域を増加させることができ、半導体メモリ
セルが情報を保持する時間を延長させることができる。
尚、不純物含有層ＳＣ4Aの不純物含有量を、情報の読み
出し時に加えられる第１の配線の電位により第３のトラ
ンジスタＴＲ3がオフ状態となるように調整することが
望ましい。
【００５５】図１２に示した実施の形態１の半導体メモ
リセルにおいては、第２の領域ＳＣ 2は第３の配線に接
続されている。尚、第２の配線をビット線とし、第３の
配線に所定の電位を加える構成、あるいは、第３の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
リセルにおいては、第２の領域ＳＣ 2は第３の配線に接
続されている。尚、第２の配線をビット線とし、第３の
配線に所定の電位を加える構成、あるいは、第３の配線
をビット線とし、第２の配線に所定の電位を加える構成
とすることが好ましい。
【００５６】半導体メモリセル（具体的には、第１の領
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。
域ＳＣ1）は、例えばｎ形半導体基板に設けられた第２
導電形（例えばｐ形）のウエル構造内に形成されてい
る。そして、第１の領域ＳＣ1の直下に、第１導電形
（例えばｎ++形）の高濃度不純物含有層ＳＣ10を形成す
れば、読み出し用の第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1に蓄積される電位あるいは電荷の増加
を図ることができる。
【００５７】図１２に示した半導体メモリセルの変形例
を、図１３〜図１６に示す。
を、図１３〜図１６に示す。
【００５８】図１３に示す半導体メモリセルにおいて
は、第１の領域ＳＣ1の下方に、第３の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ11が設けられており、かかる高濃度不純物含有層Ｓ
Ｃ11は第２の領域ＳＣ2と繋がっている。これによっ
て、配線構造の簡素化を図ることができる。
は、第１の領域ＳＣ1の下方に、第３の配線として機能
する第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ11が設けられており、かかる高濃度不純物含有層Ｓ
Ｃ11は第２の領域ＳＣ2と繋がっている。これによっ
て、配線構造の簡素化を図ることができる。
【００５９】図１４に模式的な一部断面図を示し、原理
図を図４の（Ａ）に示す半導体メモリセルにおいては、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域（第２の領域ＳＣ2）は、第３の配線に接続される代
わりに、ｐｎ接合ダイオードＤを介して書き込み情報設
定線ＷＩＳＬに接続されている。即ち、第２の領域ＳＣ
2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが形
成され、第２の領域ＳＣ2は第３の領域ＳＣ3を介して書
き込み情報設定線ＷＩＳＬに接続されている。第２の領
域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化する
ことによって、第２の領域ＳＣ2と第３の領域ＳＣ3との
間にｐｎ接合ダイオードＤを形成することができる。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることができる。
図を図４の（Ａ）に示す半導体メモリセルにおいては、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域（第２の領域ＳＣ2）は、第３の配線に接続される代
わりに、ｐｎ接合ダイオードＤを介して書き込み情報設
定線ＷＩＳＬに接続されている。即ち、第２の領域ＳＣ
2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが形
成され、第２の領域ＳＣ2は第３の領域ＳＣ3を介して書
き込み情報設定線ＷＩＳＬに接続されている。第２の領
域ＳＣ2及び第３の領域ＳＣ3の不純物濃度を最適化する
ことによって、第２の領域ＳＣ2と第３の領域ＳＣ3との
間にｐｎ接合ダイオードＤを形成することができる。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることができる。
【００６０】模式的な一部断面図を図１５に示す半導体
メモリセル（原理図は、図４の（Ｂ）参照）は、第２の
領域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接合
を形成して接するダイオード構成領域ＳＣDから構成さ
れた多数キャリア・ダイオードＤＳを更に備え、第２の
領域ＳＣ2は、第３の配線に接続される代わりに、該ダ
イオード構成領域ＳＣDを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。即ち、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、多数キャリア・
ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬに
接続されている。図１５に示す半導体メモリセルにおい
ては、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣
接して設けられているが、このような配置に限定するも
のではない。尚、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
ができる。
メモリセル（原理図は、図４の（Ｂ）参照）は、第２の
領域ＳＣ2、及び第２の領域ＳＣ2の表面領域に整流接合
を形成して接するダイオード構成領域ＳＣDから構成さ
れた多数キャリア・ダイオードＤＳを更に備え、第２の
領域ＳＣ2は、第３の配線に接続される代わりに、該ダ
イオード構成領域ＳＣDを介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。即ち、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、多数キャリア・
ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬに
接続されている。図１５に示す半導体メモリセルにおい
ては、ダイオード構成領域ＳＣDは第３の領域ＳＣ3に隣
接して設けられているが、このような配置に限定するも
のではない。尚、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
ができる。
【００６１】模式的な一部断面図を図１６に示す半導体
メモリセルにおいては、図１２に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3及び第５の
領域ＳＣ5の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する不純物含有層ＳＣ3A
が、第３の領域ＳＣ3上に設けられている。そして、第
３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き込
み情報設定線ＷＩＳＬに接続されている。第３の領域Ｓ
Ｃ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相拡
散によって、自己整合的に形成されており、浅いｐ接合
を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの一方の側面に位置し、サイド
ウオール形状を有する。尚、不純物含有層ＳＣ3Aが、書
き込み情報設定線ＷＩＳＬを兼ねている構成とすること
もできる。即ち、不純物含有層ＳＣ3Aは、図面の紙面垂
直方向に延びており、不純物含有層ＳＣ3Aの延在部は隣
接する半導体メモリセルの不純物含有層ＳＣ3Aに繋がっ
ており、書き込み情報設定線ＷＩＳＬとして機能する。
これによって、配線構成の簡素化、半導体メモリセルの
微細化を達成することができる。
メモリセルにおいては、図１２に模式的な一部断面図を
示した半導体メモリセルの第３の領域ＳＣ3及び第５の
領域ＳＣ5の構成に変形が加えられている。即ち、第２
導電形（例えば、ｐ++形）を有する不純物含有層ＳＣ3A
が、第３の領域ＳＣ3上に設けられている。そして、第
３の領域ＳＣ3は、不純物含有層ＳＣ3Aを介して書き込
み情報設定線ＷＩＳＬに接続されている。第３の領域Ｓ
Ｃ3は、不純物含有層ＳＣ3Aからのｐ形不純物の固相拡
散によって、自己整合的に形成されており、浅いｐ接合
を有する。また、不純物含有層ＳＣ3Aは、絶縁材料層Ｉ
Ｆを介してゲート領域Ｇの一方の側面に位置し、サイド
ウオール形状を有する。尚、不純物含有層ＳＣ3Aが、書
き込み情報設定線ＷＩＳＬを兼ねている構成とすること
もできる。即ち、不純物含有層ＳＣ3Aは、図面の紙面垂
直方向に延びており、不純物含有層ＳＣ3Aの延在部は隣
接する半導体メモリセルの不純物含有層ＳＣ3Aに繋がっ
ており、書き込み情報設定線ＷＩＳＬとして機能する。
これによって、配線構成の簡素化、半導体メモリセルの
微細化を達成することができる。
【００６２】一方、第２導電形（例えば、ｐ++形）を有
する不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に設け
られている。第５の領域ＳＣ5は、不純物含有層ＳＣ5A
からのｐ形不純物の固相拡散によって、自己整合的に形
成されており、浅いｐ接合を有する。また、不純物含有
層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート領域Ｇの他
方の側面に位置し、サイドウオール形状を有する。
する不純物含有層ＳＣ5Aが、第５の領域ＳＣ5上に設け
られている。第５の領域ＳＣ5は、不純物含有層ＳＣ5A
からのｐ形不純物の固相拡散によって、自己整合的に形
成されており、浅いｐ接合を有する。また、不純物含有
層ＳＣ5Aは、絶縁材料層ＩＦを介してゲート領域Ｇの他
方の側面に位置し、サイドウオール形状を有する。
【００６３】尚、図１２〜図１５に示した半導体メモリ
セルの第３の領域ＳＣ3、第５の領域ＳＣ5を、図１６に
示した半導体メモリセルの不純物含有層ＳＣ3A，Ｓ
Ｃ5A、第３の領域ＳＣ3、第５の領域ＳＣ5の構成によっ
て置き換えることもできる。
セルの第３の領域ＳＣ3、第５の領域ＳＣ5を、図１６に
示した半導体メモリセルの不純物含有層ＳＣ3A，Ｓ
Ｃ5A、第３の領域ＳＣ3、第５の領域ＳＣ5の構成によっ
て置き換えることもできる。
【００６４】（半導体メモリセルの製造方法）以下、本
発明の半導体メモリセルの製造方法の概要を、図５を参
照して説明した実施の形態１の半導体メモリセルを例に
とり、図１７を参照して説明する。
発明の半導体メモリセルの製造方法の概要を、図５を参
照して説明した実施の形態１の半導体メモリセルを例に
とり、図１７を参照して説明する。
【００６５】［工程−１０］先ず、公知の方法に従い、
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル。図示せ
ず）、ｎ形半導体層１１、第２導電形のウエル（例えば
ｐ形ウエル。図示せず）、第２導電形（例えば、ｐ
+形）の半導体の第１の領域ＳＣ1、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10（図示せず）や、
絶縁膜に相当するゲート絶縁膜１２を形成した後、例え
ばｎ形不純物を含有するポリシリコンから成り、あるい
は又、ポリサイド構造を有するゲート領域Ｇと、Ｓｉ3
Ｎ4から成るオフセット絶縁膜１３が積層された構造を
形成する。こうして、図１７の（Ａ）に示す構造を得る
ことができる。尚、ｎ形半導体層１１の不純物含有濃度
を、１．０×１０17／ｃｍ3とし、ｐ形の第１の領域Ｓ
Ｃ1の不純物含有濃度を、１．０×１０18／ｃｍ3とし
た。また、ゲート領域Ｇのゲート長を０．３μｍとし
た。
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル。図示せ
ず）、ｎ形半導体層１１、第２導電形のウエル（例えば
ｐ形ウエル。図示せず）、第２導電形（例えば、ｐ
+形）の半導体の第１の領域ＳＣ1、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10（図示せず）や、
絶縁膜に相当するゲート絶縁膜１２を形成した後、例え
ばｎ形不純物を含有するポリシリコンから成り、あるい
は又、ポリサイド構造を有するゲート領域Ｇと、Ｓｉ3
Ｎ4から成るオフセット絶縁膜１３が積層された構造を
形成する。こうして、図１７の（Ａ）に示す構造を得る
ことができる。尚、ｎ形半導体層１１の不純物含有濃度
を、１．０×１０17／ｃｍ3とし、ｐ形の第１の領域Ｓ
Ｃ1の不純物含有濃度を、１．０×１０18／ｃｍ3とし
た。また、ゲート領域Ｇのゲート長を０．３μｍとし
た。
【００６６】［工程−２０］次いで、第１導電形（例え
ば、ｎ形）の不純物をイオン注入し、第１の領域ＳＣ1
の表面領域に設けられた、第１導電形（例えば、ｎ
+形）を有する半導体性の第２の領域ＳＣ2、及び、第２
の領域ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に
設けられた、第１導電形（例えば、ｎ+形）を有する半
導体性の第４の領域ＳＣ4を形成する（図１７の（Ｂ）
参照）。第２の領域ＳＣ2及び第４の領域ＳＣ4の不純物
含有濃度を、１．０×１０19／ｃｍ3とした。
ば、ｎ形）の不純物をイオン注入し、第１の領域ＳＣ1
の表面領域に設けられた、第１導電形（例えば、ｎ
+形）を有する半導体性の第２の領域ＳＣ2、及び、第２
の領域ＳＣ2とは離間して第１の領域ＳＣ1の表面領域に
設けられた、第１導電形（例えば、ｎ+形）を有する半
導体性の第４の領域ＳＣ4を形成する（図１７の（Ｂ）
参照）。第２の領域ＳＣ2及び第４の領域ＳＣ4の不純物
含有濃度を、１．０×１０19／ｃｍ3とした。
【００６７】［工程−３０］その後、レジスト材料から
イオン注入用マスク１４を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第２の領域ＳＣ
2の表面領域に設けられ、且つ、整流接合を形成して接
する半導体性の第３の領域ＳＣ3、及び、第４の領域Ｓ
Ｃ4の表面領域に設けられ、且つ、整流接合を形成して
接する半導体性の第５の領域ＳＣ5を形成する（図１７
の（Ｃ）参照）。第３の領域ＳＣ3及び第５の領域ＳＣ5
の不純物含有濃度を、１．０×１０20／ｃｍ3とした。
イオン注入用マスク１４を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第２の領域ＳＣ
2の表面領域に設けられ、且つ、整流接合を形成して接
する半導体性の第３の領域ＳＣ3、及び、第４の領域Ｓ
Ｃ4の表面領域に設けられ、且つ、整流接合を形成して
接する半導体性の第５の領域ＳＣ5を形成する（図１７
の（Ｃ）参照）。第３の領域ＳＣ3及び第５の領域ＳＣ5
の不純物含有濃度を、１．０×１０20／ｃｍ3とした。
【００６８】［工程−４０］その後、公知の方法に基づ
き、書き込み情報設定線、第２の配線、第３の配線等を
形成する。
き、書き込み情報設定線、第２の配線、第３の配線等を
形成する。
【００６９】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。ゲート領域や素子分離領域の形
成を、［工程−３０］の後に行ってもよい。各領域にお
ける不純物濃度の条件は例示であり、適宜変更すること
ができる。
の方法に限定されない。ゲート領域や素子分離領域の形
成を、［工程−３０］の後に行ってもよい。各領域にお
ける不純物濃度の条件は例示であり、適宜変更すること
ができる。
【００７０】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、第２の領域ＳＣ2の表面領
域に、例えばチタンシリサイド層から成るダイオード構
成領域ＳＣDを形成する。かかるチタンシリサイド層の
形成は、例えば、以下の方法で行うことができる。即
ち、例えば、全面に層間絶縁層を形成し、チタンシリサ
イド層を形成すべきシリコン半導体基板１０の領域（第
２の領域ＳＣ2に該当する）の層間絶縁層を除去する。
次いで、露出したシリコン半導体基板１０の表面を含む
層間絶縁層の上にチタン層をスパッタ法にて形成する。
その後、第１回目のアニール処理を施し、チタン層とシ
リコン半導体基板とを反応させて、シリコン半導体基板
の表面にチタンシリサイド層を形成する。次いで、層間
絶縁層上の未反応のチタン層を、例えばアンモニア過水
（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液）で除去した
後、第２回目のアニール処理を行うことによって、安定
なチタンシリサイド層を得ることができる。多数キャリ
ア・ダイオードＤＳを形成するための材料はチタンシリ
サイドに限定されず、コバルトシリサイド、タングステ
ンシリサイド等の材料を用いることもできる。
ードＤＳを設ける場合には、第２の領域ＳＣ2の表面領
域に、例えばチタンシリサイド層から成るダイオード構
成領域ＳＣDを形成する。かかるチタンシリサイド層の
形成は、例えば、以下の方法で行うことができる。即
ち、例えば、全面に層間絶縁層を形成し、チタンシリサ
イド層を形成すべきシリコン半導体基板１０の領域（第
２の領域ＳＣ2に該当する）の層間絶縁層を除去する。
次いで、露出したシリコン半導体基板１０の表面を含む
層間絶縁層の上にチタン層をスパッタ法にて形成する。
その後、第１回目のアニール処理を施し、チタン層とシ
リコン半導体基板とを反応させて、シリコン半導体基板
の表面にチタンシリサイド層を形成する。次いで、層間
絶縁層上の未反応のチタン層を、例えばアンモニア過水
（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏの混合溶液）で除去した
後、第２回目のアニール処理を行うことによって、安定
なチタンシリサイド層を得ることができる。多数キャリ
ア・ダイオードＤＳを形成するための材料はチタンシリ
サイドに限定されず、コバルトシリサイド、タングステ
ンシリサイド等の材料を用いることもできる。
【００７１】多数キャリア・ダイオードＤＳを形成する
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線を形成する際、例えば、
チタンシリサイドやＴｉＮから成るバリア層やグルーレ
イヤーを形成するが、かかるバリア層やグルーレイヤー
を第２の領域ＳＣ2の表面にも形成する。これによっ
て、書き込み情報設定線の一部分（より具体的には、バ
リア層やグルーレイヤーの一部分）と共通であるダイオ
ード構成領域ＳＣDを第２の領域ＳＣ2の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
ための方法、あるいは又、各種の領域の表面領域に導電
性の領域を形成する方法は、上述の方法に限定されな
い。例えば書き込み情報設定線を形成する際、例えば、
チタンシリサイドやＴｉＮから成るバリア層やグルーレ
イヤーを形成するが、かかるバリア層やグルーレイヤー
を第２の領域ＳＣ2の表面にも形成する。これによっ
て、書き込み情報設定線の一部分（より具体的には、バ
リア層やグルーレイヤーの一部分）と共通であるダイオ
ード構成領域ＳＣDを第２の領域ＳＣ2の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
【００７２】その他の実施の形態の半導体メモリセル
も、実質的には、上述の方法と同様の方法で製造するこ
とができるので、詳細な説明は省略する。
も、実質的には、上述の方法と同様の方法で製造するこ
とができるので、詳細な説明は省略する。
【００７３】以下、図５に示した実施の形態１の半導体
メモリセルを参照して、本発明の半導体メモリセルの動
作を説明するが、その他の実施の形態の半導体メモリセ
ルの動作原理も実質的には同じである。
メモリセルを参照して、本発明の半導体メモリセルの動
作を説明するが、その他の実施の形態の半導体メモリセ
ルの動作原理も実質的には同じである。
【００７４】書き込み時、各部位における電位を以下の
表１のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表２のとおりとする。
表１のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表２のとおりとする。
【００７５】［表１］ メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【００７６】［表２］ メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【００７７】読み出し時、ゲート領域から見た読み出し
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表３のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表３の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1の電位が異なる。この影響を受け
て、”０”の読み出し時、及び、”１”の読み出し時に
おいて、ゲート領域から見た読み出し用の第１のトラン
ジスタＴＲ1のスレッショールド値が変化する。但し、
先に述べたように、従来のＤＲＡＭが必要とするような
大きなキャパシタを必要としない。
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表３のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表３の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、第１のトランジスタＴＲ1のチャネ
ル形成領域ＣＨ1の電位が異なる。この影響を受け
て、”０”の読み出し時、及び、”１”の読み出し時に
おいて、ゲート領域から見た読み出し用の第１のトラン
ジスタＴＲ1のスレッショールド値が変化する。但し、
先に述べたように、従来のＤＲＡＭが必要とするような
大きなキャパシタを必要としない。
【００７８】［表３］ ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【００７９】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
【００８０】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（Ｖ）とし、書き込み情報設定線の電
位をＶ1とすればよい。
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（Ｖ）とし、書き込み情報設定線の電
位をＶ1とすればよい。
【００８１】情報の書き込み時、読み出し用の第１のト
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
【００８２】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
【００８３】読み出し用の第１のトランジスタＴＲ1の
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
【００８４】こうして、蓄積された情報に依存して読み
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
【００８５】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表４に纏めた。尚、電流制御用の第３のト
ランジスタＴＲ3が備えられている場合には、この第３
のトランジスタＴＲ3は、情報の書き込み時にはオン状
態となり、情報保持時にもオン状態であり、情報の読み
出し時にはオフ状態となるように制御される。ここで、
表４中、各電位の値は例示であり、上記の条件を満足す
る値ならば如何なる値をとることも可能である。
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表４に纏めた。尚、電流制御用の第３のト
ランジスタＴＲ3が備えられている場合には、この第３
のトランジスタＴＲ3は、情報の書き込み時にはオン状
態となり、情報保持時にもオン状態であり、情報の読み
出し時にはオフ状態となるように制御される。ここで、
表４中、各電位の値は例示であり、上記の条件を満足す
る値ならば如何なる値をとることも可能である。
【００８６】［表４］
【００８７】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
をｐチャネル形とし、第２のトランジスタＴＲ2や第３
のトランジスタＴＲ3をｎチャネル形とすることができ
る。各トランジスタにおける各要素の配置は例示であ
り、適宜変更することができる。更には、図７に示した
ＳＯＩ構造やＴＦＴ構造を、各種の本発明の半導体メモ
リセルに適用することができる。また、各種の領域への
不純物の導入はイオン注入法だけでなく、拡散法にて行
うこともできる。また、シリコン半導体のみならず、例
えばＧａＡｓ系等の化合物半導体から構成されたメモリ
セルにも本発明を適用することができる。更には、本発
明の半導体メモリセルを、ＭＩＳ型ＦＥＴ構造を有する
半導体メモリセルにも適用することができる。
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
をｐチャネル形とし、第２のトランジスタＴＲ2や第３
のトランジスタＴＲ3をｎチャネル形とすることができ
る。各トランジスタにおける各要素の配置は例示であ
り、適宜変更することができる。更には、図７に示した
ＳＯＩ構造やＴＦＴ構造を、各種の本発明の半導体メモ
リセルに適用することができる。また、各種の領域への
不純物の導入はイオン注入法だけでなく、拡散法にて行
うこともできる。また、シリコン半導体のみならず、例
えばＧａＡｓ系等の化合物半導体から構成されたメモリ
セルにも本発明を適用することができる。更には、本発
明の半導体メモリセルを、ＭＩＳ型ＦＥＴ構造を有する
半導体メモリセルにも適用することができる。
【００８８】
【発明の効果】本発明においては、第１仮想垂直面で半
導体メモリセルを切断したとき、ゲート領域近傍の第２
の領域と第４の領域とは、更には、構成に依っては、ゲ
ート領域近傍の第３の領域と第５の領域も、第２仮想垂
直面に対して略対称であるが故に、半導体メモリセルの
設計時あるいは製造時の自由度を高めることができる。
また、トランジスタが一体化されているので、半導体メ
モリセルの面積を一層小さくすることができる。
導体メモリセルを切断したとき、ゲート領域近傍の第２
の領域と第４の領域とは、更には、構成に依っては、ゲ
ート領域近傍の第３の領域と第５の領域も、第２仮想垂
直面に対して略対称であるが故に、半導体メモリセルの
設計時あるいは製造時の自由度を高めることができる。
また、トランジスタが一体化されているので、半導体メ
モリセルの面積を一層小さくすることができる。
【００８９】本発明の半導体メモリセルのプロセスは、
図１７に示したように、ＭＯＳロジック回路形成プロセ
スとコンパチブルである。従って、半導体メモリセルの
構成にも依るが、ほぼ１トランジスタの面積で半導体メ
モリセルを実現することができ、しかも、ＭＯＳロジッ
ク回路内にＤＲＡＭ機能をほんの僅かの工程の増加のみ
で組み込むことができる。また、必ずしもＳＯＩ技術を
用いることなく、従来の半導体メモリセルの製造技術
で、ほぼ１トランジスタ分の面積の半導体メモリセルを
実現することができる。
図１７に示したように、ＭＯＳロジック回路形成プロセ
スとコンパチブルである。従って、半導体メモリセルの
構成にも依るが、ほぼ１トランジスタの面積で半導体メ
モリセルを実現することができ、しかも、ＭＯＳロジッ
ク回路内にＤＲＡＭ機能をほんの僅かの工程の増加のみ
で組み込むことができる。また、必ずしもＳＯＩ技術を
用いることなく、従来の半導体メモリセルの製造技術
で、ほぼ１トランジスタ分の面積の半導体メモリセルを
実現することができる。
【図１】本発明の第１の態様に係る半導体メモリセルの
原理図である。
原理図である。
【図２】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図３】本発明の第２の態様に係る半導体メモリセルの
原理図である。
原理図である。
【図４】本発明の第２の態様に係る半導体メモリセルの
変形例の原理図である。
変形例の原理図である。
【図５】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
的な一部断面図である。
【図６】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図７】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図８】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図９】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
例の模式的な一部断面図である。
【図１０】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１１】図１０に示した発明の実施の形態１の半導体
メモリセルの変形例を他の面から切断したときの模式的
な一部断面図である。
メモリセルの変形例を他の面から切断したときの模式的
な一部断面図である。
【図１２】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
式的な一部断面図である。
【図１３】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１６】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図１７】発明の実施の形態１にて説明した半導体メモ
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
【図１８】従来の１トランジスタメモリセルの概念図、
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・第３のトランジスタ、Ｄ，Ｄ
Ｓ・・・ダイオード、ＳＣ0・・・半導体層、ＳＣ1・・
・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・第
３の領域、ＳＣ4・・・第４の領域、ＳＣ5・・・第５の
領域、ＳＣ3A，ＳＣ4A，ＳＣ5A・・・不純物含有層、Ｓ
Ｃ10，ＳＣ11・・・高濃度不純物含有層、ＣＨ1，Ｃ
Ｈ2，ＣＨ3・・・チャネル形成領域、Ｇ・・・ゲート領
域、ＩＦ・・・絶縁材料層、ＩＲ・・・素子分離領域、
ＩＬ・・・層間絶縁層、ＩＬ0・・・支持基板上の絶縁
層、１０・・・シリコン半導体基板、１１・・・ｎ形半
導体層、１２・・・ゲート絶縁膜、１３・・・オフセッ
ト絶縁膜、１４・・・イオン注入用マスク
ランジスタ、ＴＲ3・・・第３のトランジスタ、Ｄ，Ｄ
Ｓ・・・ダイオード、ＳＣ0・・・半導体層、ＳＣ1・・
・第１の領域、ＳＣ2・・・第２の領域、ＳＣ3・・・第
３の領域、ＳＣ4・・・第４の領域、ＳＣ5・・・第５の
領域、ＳＣ3A，ＳＣ4A，ＳＣ5A・・・不純物含有層、Ｓ
Ｃ10，ＳＣ11・・・高濃度不純物含有層、ＣＨ1，Ｃ
Ｈ2，ＣＨ3・・・チャネル形成領域、Ｇ・・・ゲート領
域、ＩＦ・・・絶縁材料層、ＩＲ・・・素子分離領域、
ＩＬ・・・層間絶縁層、ＩＬ0・・・支持基板上の絶縁
層、１０・・・シリコン半導体基板、１１・・・ｎ形半
導体層、１２・・・ゲート絶縁膜、１３・・・オフセッ
ト絶縁膜、１４・・・イオン注入用マスク
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 豊 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F083 AD69 AD70 GA09 KA05 PR36
Claims (8)
- 【請求項１】（１）ソース／ドレイン領域、チャネル形
成領域及びゲート領域を有する第１導電形の読み出し用
の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第２の領域とは離間して第１の領域の表面領域に
設けられた、第１導電形を有する半導体性の第４の領
域、 （ｅ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第５の領域、並びに、 （ｆ）第１の領域と第３の領域、及び、第２の領域と第
４の領域を橋渡すごとく絶縁膜を介して設けられ、第１
のトランジスタと第２のトランジスタとで共有されたゲ
ート領域、を有し、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第１の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第１の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第２の領域の該表面領域から構成され、 （Ｃ）ゲート領域は、メモリ選択用の第１の配線に接続
され、 （Ｄ）第３の領域は、書き込み情報設定線に接続され、 （Ｅ）第４の領域は、第２の配線に接続され、 （Ｆ）第５の領域は、第１の領域に接続されている半導
体メモリセルであって、 ゲート領域の延びる方向に垂直であってゲート領域の中
心を通る第１仮想垂直面で半導体メモリセルを切断した
とき、ゲート領域近傍の第２の領域と第４の領域とは、
ゲート領域の延びる方向に平行であってゲート領域の中
心を通る第２仮想垂直面に対して略対称であることを特
徴とする半導体メモリセル。 - 【請求項２】第２の領域と第３の領域とによってダイオ
ードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項１に記載の半
導体メモリセル。 - 【請求項３】整流接合を形成して接するダイオード構成
領域が第２の領域の表面領域に設けられ、該ダイオード
構成領域と第２の領域とによって多数キャリア・ダイオ
ードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項１
に記載の半導体メモリセル。 - 【請求項４】前記第１仮想垂直面で半導体メモリセルを
切断したとき、ゲート領域近傍の第３の領域と第５の領
域とは、前記第２仮想垂直面に対して略対称であること
を特徴とする請求項１に記載の半導体メモリセル。 - 【請求項５】（１）ソース／ドレイン領域、チャネル形
成領域及びゲート領域を有する第１導電形の読み出し用
の第１のトランジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、 （３）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形の電流制御用の第３のトラ
ンジスタ、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、 （ｄ）第２の領域とは離間して第１の領域の表面領域に
設けられた、第１導電形を有する半導体性の第４の領
域、 （ｅ）第４の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第５の領域、並びに、 （ｆ）第１の領域と第３の領域、第２の領域と第４の領
域、及び、第１の領域と第５の領域を橋渡すごとく絶縁
膜を介して設けられ、第１のトランジスタと第２のトラ
ンジスタと第３のトランジスタとで共有されたゲート領
域、を有し、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
第２の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第１の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第１のトランジスタのチャネル形成領域を構
成する第１の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
第１のトランジスタの一方のソース／ドレイン領域を構
成する第２の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
ン領域は、第１の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
第４の領域の該表面領域から構成され、 （Ｄ）ゲート領域は、メモリ選択用の第１の配線に接続
され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続されている半導
体メモリセルであって、 ゲート領域の延びる方向に垂直であってゲート領域の中
心を通る第１仮想垂直面で半導体メモリセルを切断した
とき、ゲート領域近傍の第２の領域と第４の領域とは、
ゲート領域の延びる方向に平行であってゲート領域の中
心を通る第２仮想垂直面に対して略対称であることを特
徴とする半導体メモリセル。 - 【請求項６】第２の領域と第３の領域とによってダイオ
ードが構成され、 第２の領域は、第３の領域を介して書き込み情報設定線
に接続されていることを特徴とする請求項５に記載の半
導体メモリセル。 - 【請求項７】整流接合を形成して接するダイオード構成
領域が第２の領域の表面領域に設けられ、該ダイオード
構成領域と第２の領域とによって多数キャリア・ダイオ
ードが構成され、 第２の領域は、該ダイオード構成領域を介して書き込み
情報設定線に接続されていることを特徴とする請求項５
に記載の半導体メモリセル。 - 【請求項８】前記第１仮想垂直面で半導体メモリセルを
切断したとき、ゲート領域近傍の第３の領域と第５の領
域とは、前記第２仮想垂直面に対して略対称であること
を特徴とする請求項５に記載の半導体メモリセル。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118326A JP2000311954A (ja) | 1999-04-26 | 1999-04-26 | 半導体メモリセル |
| TW089107154A TW461080B (en) | 1999-04-26 | 2000-04-17 | Semiconductor memory cell |
| CA002306002A CA2306002A1 (en) | 1999-04-26 | 2000-04-18 | Semiconductor memory cell |
| US09/552,617 US6501110B1 (en) | 1999-04-26 | 2000-04-19 | Semiconductor memory cell |
| KR1020000021936A KR20010014825A (ko) | 1999-04-26 | 2000-04-25 | 반도체 메모리 셀 |
| EP00401143A EP1049101A3 (en) | 1999-04-26 | 2000-04-26 | Semiconductor memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11118326A JP2000311954A (ja) | 1999-04-26 | 1999-04-26 | 半導体メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000311954A true JP2000311954A (ja) | 2000-11-07 |
Family
ID=14733909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11118326A Pending JP2000311954A (ja) | 1999-04-26 | 1999-04-26 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000311954A (ja) |
-
1999
- 1999-04-26 JP JP11118326A patent/JP2000311954A/ja active Pending
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