TW511279B - Semiconductor memory device and its manufacturing method - Google Patents

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Fumio Horiguchi
Takashi Ohsawa
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Toshiba Corp
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Description

511279 A7 _____B7___._ 五、發明説明（1 ) 相關申請交互妻照 本專利申請依據並要求優先於曰本專利申請案號2〇〇〇一 274221 (於2000年9月8日提出），該份專利的整份内容以提 及方式併入本文中。 發明領域 此發明爲有關動態型半導體記憶裝置（DRAM)與其製造 方法。 發明背景 以往之DRAM由MOS電晶體與電容器來組成記憶單元。 DRAM之精細化乃因槽電容器構造及疊層電容器構造之採 用而大幅度進步。目前，單位記憶單元之大小（單元尺寸） 以F爲最小加工尺寸，縮小到2Fx4F= 8F2的面積。亦即，最 小加工尺寸F隨著新一代而漸漸縮小，將單元尺寸一般設在 〇cF2時，係數α亦隨著新一代而漸漸縮小，而目前的f = 〇18 μπι則實現了 α = 8。 今後爲了確保與以往相同之單元尺寸或晶片尺寸的趨勢 ’要求在 F< 0·18 μηι時，α< 8 ; F< 〇·13 μπι 時，ct< 6，在 • 精細加工的同時要如何形成小面積單元尺寸是一重大課題 。因，，i電晶體η電容器之記憶單元有人提案設計成6F2 及4F大小。但是，相鄰記憶單元之間的電子干涉變大等問 題X及加工及膜生成等之製造技術上的困難使得其不易於 實用化。 本發明之半導體記憶裝置具備以下部分·· F紙張尺度適用中國國冢標準(CNS) A4規格(21〇
(前述半導體基板上形成，連接於固定電位 挂ϋΑΜ—(S&置成矩陣狀，形成於前述源極擴散層上 ，騎連接於前述源極擴散層。以此源極擴散層而與前述 柱狀半導體層之特定者互相連接，其具備具有過剩之多個 載體所累積的第一臨限値電壓的第一資料狀態以及放出過 剩之多個載體所累積的第二臨限値電壓的第二資料狀態）； 1 極擴散層.(形成於前述柱狀半導體層之他端）；以及
Mi透過前述柱狀半導體層與閘絕緣膜而相對向，連接 於前述字元線）； 字元線（連接於間極）; H線(連接於前述汲極擴散層，此位元線與前述字元線 直角相交）。 遷式之簡要説明 圖1 表示本發明之實施型態的DRAM單元陣列草圖。 圖2 圖1之A-A1剖面圖。 圖3 圖1之B-B*剖面圖。 圖4 同DRAM單元陣列之等價電路圖。 圖5 同DRAM單元之字元線電位與分散電位關係圖。 圖6 説明同DRAM單元之資料讀取方式圖。 圖7 説明同DRAM單元之資料讀取方式圖。 圖8 同DRAM單元之"1"資料讀取/更新之動作波形。 圖9 同樣π〇"資料讀取/更新之動作波形。 圖10同樣”1"資料讀取/”〇”資料寫入之動作波形。 本纸張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 511279 A7 B7 五、發明説明（3 ) 圖11同樣”0”資料讀取/"1"資料寫入之動作波形。 圖12 表示同DRAM單元陣列之製造工程的圖。 圖13 表示同DRAM單元陣列之製造工程的圖。 圖14 表示同DRAM單元陣列之製造工程的圖。 圖15 表示同DRAM單元陣列之製造工程的圖。 圖16 表示同DRAM單元陣列之製造工程的圖。 圖17 表示同DRAM單元陣列之製造工程的圖。 圖1 8 表不·其他基板構造之圖0 圖19 表示其他DRAM單元陣列之製造工程的圖。 圖20 表示其他DRAM單元陣列之製造工程的圖。 圖2 1 表示其他實施型態之記憶單元結構的圖。 圖22 表示同實施型態之DRAM單元陣列草圖。 圖23 圖22之B-：^剖面圖。 圖24 圖22之A-A’剖面圖。 圖25 表示同實施型態的DRAM單元陣列製造工程的圖。 圖26 表示同實施型態的DRAM單元陣列製造工程的圖。 圖27 表示同實施型態的DRAM單元陣列製造工程的圖。 圖28 表示同實施型態的DRAM單元陣列製造工程的圖。 圖29 表示同實施型態的DRAM單元陣列製造工程的圖。 圖30 圖28之工程所得之結構的斜視圖。 圖3 1 其他實施型態之記憶單元結構圖。 圖32A相同實施型態之基板前處理工程平面圖。 圖32B圖32A之A-A·剖面圖。 圖33A相同實施型態之基板前處理工程平面圖。 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 511279 A7 _B7_._ 五、發明説明（4 ) 圖33B圖33A之A-A·剖面圖。 圖34 表示同實施型態之DRAM單元陣列平面圖。 圖3 5A表示同實施型態之製造工程的圖34之A-A·剖面圖。 圖35B表示同實施型態之製造工程的圖34之剖面圖。 圖36A表示同實施型態之製造工程的圖34之A-A1剖面圖。 圖36B表示同實施型態之製造工程的圖34之B-B々]面圖。 圖37A表示同實施型態之製造工程的圖34之面圖。 圖37B表示同實施型態之製造工程的圖34之B-；^剖面圖。 圖38A表示同實施型態之製造工程的圖34之A-AU面圖。 圖38B表示同實施型態之製造工程的圖34之剖面圖。 圖39A表示同實施型態之製造工程的圖34之A-A*剖面圖。 圖39B表示同實施型態之製造工程的圖34之B-B々丨面圖。 發明之實施型態 以下參考圖面來説明本發明之實施型態。 [第一實施型態] 圖1爲本發明之實施型態的DRAM單元陣列草圖，圖2及 圖3各爲圖1之A-A*及B-B’剖面圖。加工p型矽基板1來在各 記憶單元MC位置上形成柱狀矽層2。記憶單元MC乃由使用 此柱狀矽層2所形成之縱型MOS電晶體來組成。 亦即，各記憶單元MC之電晶體乃將柱狀矽層2的周圍透 過閘絕緣膜2而閘極將之捲繞而形成，由上端形成n+型汲極 擴散層5,而下端形成n+型源極擴散層6之NMOS電晶體來組 成。此電晶體結構在H.Takato等的論文"Impact of Surrounding Gate Transistor (SGT) for high density LSIfsf, 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 511279 A7 B7 五、發明説明（5 ) (IEEE Transactions on Electron Devices, vol. 38, No. 3, pp. 573-577, March 1991)以"SGT’，發表。 此處，在柱狀矽層2下端形成之源極擴散層6乃將柱狀矽 層2下端完全橫切之，重要的是將基板1之p型領域與柱狀矽 層2的p型領域以電氣來分離。因此，每一記憶單元MC中柱 狀矽層2被保持於流動狀態而可控制其分散電位，如後述般 此發明之1電晶體的動態記憶動作爲可能。此外，源極擴散 層6乃全面包覆基板1而形成之，此乃在所有的記憶單元MC 上形成共通的固定電位線SS。 包圍柱狀矽層2之閘極4雖由多晶矽膜形成，與此閘極相 同地將多晶矽膜在同一方向連續殘留於單元陣列上，來形 成將閘極4共通連接之字元線（WL)9。電晶體形成的面以層 間絕緣膜7覆蓋，其上形成位元線（BL)8。位元線8排列於與 字元線9直角相交之方向，連接於各記憶單元MC之汲極擴 散層4。 此DRAM單元陣列如圖1所示，將字元線9與位元線8各自 以最小加工尺寸F的線/空間加工時，單位單元面積變爲 2Fx2F= 4F2 °
圖4表示此DRAM單元陣列之等價電路。各記憶單元MC 只由一個NMOS電晶體來組成，汲極連接於位元線BL，閘 極連接於字元線WL，源極共通連接於固定電位線SS。此時 ，讀出放大器S A之連接採取開放位元線方式，構成配置於 讀出放大器SA之兩側單元陣列對的位元線BL、BBL連接於 讀出放大器SA。因此，雖圖中省略了，但位元線BL、BBL -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 511279 A7 B7 五、發明説明（6 ) 方之單元陣列至少配置於一個空單元中。 NMOS電晶體所組成之DRAM單元的運轉原理乃利用 MOS電晶體之分散領域（絕緣分離之p型柱狀矽層2)之多數 載體的空穴過剩累積。亦即，在閘極上外加特定正電位， 從汲極擴散層5流出大通路電流並由衝擊離子化來產生熱 載體，使矽層2之多數載體的空穴過剩保持於矽層2上。其 過剩之空穴的累積狀態（因熱平衡狀態而爲高電位狀態）設 爲資料"1"。將汲極擴散層5與矽層2之間的pn接合順向偏流 ，將矽層2之過剩空穴放出於汲極方的狀態設爲資料”〇”。 資料"0”、”1”乃是分散領域之電位差，記憶以作爲MOS 電晶體之臨限値差。亦即，因空穴累積而分散領域之電位 呈高資料η1π狀態的臨限値電壓Vthl，比資料”0"狀態之臨 限値電壓VthO低。爲了在分散領域上保持累積多數載體空 穴的” 1n狀態，必須在字元線WL上外加負偏流電壓。此資 料保持狀態只要不進行逆資料寫入動作（消去），則即使進 行讀出動作其亦不改變。亦即，與利用電晶體之電荷累積 的1電晶體/1電容器的DRAM不同？其可非破壞讀出。 資料讀取方式有數個。字元線電位Vwl與分散電位VB之 關係乃如圖5所示與資料”0”、”1"有關。因此資料讀取之第 一個方法乃是在字元線WL上賦予資料π0”、”1"之臨限値電 壓VthO、Vthl的中間讀取電位，利用在資料”〇”之記憶單元 上電流不流動，在資料”1"之記憶單元上電流流動現象。具 體而言，將位元線BL預先充電到特定之電位VBL，之後驅 動字元線WL。因此，如圖6所示，”0"資料時，位元線預先 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 511279 A7 B7 五、發明説明（ ） 充電電位VBL無變化，"1"資料時則預先充電電位VBL低下。 第二讀取方式爲利用字元線WL啓動後供給電流到位元 線BL上，配合Π0Π、”1”之電通度而未源線電位上升速度相 異此點。簡單來説，將位元線BL預先充電到Ο V，如圖7所 示啓動字元線WL，供給位元線電流。此時，位元線電位上 升差乃利用空單元而檢測出，而能判別資料。 第三讀取方式爲將位元線BL固定在特定電位時之於”〇" 、” 1Μ時之位元線電流差讀取方式。讀取電流差需要電流-電壓轉換電路，但最終乃將電位差差動增寬而使感應輸出。 此發明中，爲了許則性寫入"0”資料，亦即，由記憶單元 陣列中所選擇之字元線WL與只由位元線BL電位所選擇之 記憶單元分散領域來放出空穴時，字元線WL與分散領域之 間的容量結合變爲回歸本質。以資料” 1"而分散領域上空穴 累積過剩的狀態必需保持在將字元線WL往負方向充分偏 流，而記憶單元之閘極-大容量間容量變爲閘極氧化膜容量 之狀態（亦即表面未形成空乏層之狀態）。 此外，窝入動作在” Γ1時均同，脈衝寫入時減低消 耗電力。寫入’f〇"時，雖從選擇電晶體之大容量領域有空穴 電流在汲極流動，從汲極有電子電流在流動大容量領域流 動，但是空穴並不注入大容量領域中。 更具體説明動作波形。圖8〜圖11爲使用第一讀取方式時 之讀取/更新及讀取/寫入的動作波形，其乃由選擇單元有無 位元線的放電而進行資料判別。將各記憶單元MC之源極共 通連接之固定電位線SS上所賦予之基準電位爲0V。 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） A7 B7 五、發明説明（8 ) 圖8及圖9各爲"1”資料及，，〇”資料之讀取/更新動作。時刻 U前爲資料保持狀態（非選擇狀態），賦予負電位至字元線 WL上。以時刻^將字元線貿!^提升到特定電位上。此時之 字元線WL設定在”〇”、”1”資料的臨限値vthO、Vthl之間。 由此’ ”1"資料時，被預先充電之位元線VBL因放電而變爲 低電位。”〇”資料時被保持於位元線VBL上。因此判別”y 、π0"資料。 然後，時刻t2時’字元線WL之電位更加高，同時讀取資 料爲"1”時，在位元線BL上賦予正電位（圖8)，讀取資料爲 π〇"時在位元線BL上賦予負電位（圖9)。因此，選擇記憶單 元爲” Γ’資料時，大的通路電流流動而引起衝擊離子化，在 大容量領域上流入過剩的空穴而再度寫入"丨"資料。”〇"資 料時汲極接合爲順向偏流，大容量領域之空穴被放出，而 再度寫入"0”。 然後，在時刻t3將字元線WL負方向偏流，結束讀取/更新 動作。在與進行了 ”1，，資料讀取之記憶單元相同的位元線BL 連接之其他非選擇記憶單元中，字元線WL爲負電位，因此 大容量領域保持於負電位而通路電流不流勒，不產生寫入 。與進行了 ”0，，資料讀取之記憶單元相同的位元線Bl連接 之其他非選擇記憶單元中，字元線WL保持於負電位，不引 起空穴放出。 圖10及圖11乃是相同謂取方式下的各"1”資料與資料 之讀取/寫入動作。圖10及圖11之時刻ti的讀取動作各自與 圖8及圖9相同。讀取後，以時刻t2將字元線WL變爲更高電 -11 - 本紙張尺度適用中國國家標準(CNS) A4规格(210X297公釐) 511279 A7 B7 五、發明説明（9 ) 位，在相同選擇單元中寫入”0”資料的同時，賦予負電位到 位元線BL(•圖10)。寫入”1”資料時，賦予正電位到位元線BL( 圖11)。因此，賦予” 0π資料之單元中，没極接合變爲順向 偏流，大容量領域之空穴被放出。賦予” 1π資料之單元中， 通路電流流動而引起衝擊離子化，空穴累積於大容量領域 中 〇 如此般此發明之DRAM單元乃由具電氣分離之流動性大 容量領域之SGT所組成，可實現4F2之單元尺寸。此外，流 動之大容量領域電位控制乃利用來自於閘極之容量結合， 未利用後閘極控制，其源極擴散層亦爲固定電位。亦即， 讀取/寫入之控制只在字元線WL與位元線BL上進行，實爲 簡單。再者，記憶單元基本上因爲是非破壞讀取，故不須 將讀出放大器設在每一位元線上，讀出放大器之配置變的 容易了。再者因是電流讀取方式，故耐干擾，即使是開放 位元線方式亦能讀取。 再者，記憶單元上利用使用了柱狀矽層的SGT，可獲致 很多作用效果。上述之此發明的動作原理下的記憶單元中 ，大容量電位較傾向於追隨字元線（閘極）而變動，由此將 大容量所累積之電荷在不開放pn接合之下來保持。在一般 的平面型MOS電晶體中，閘極亦即字元線與大容量間的容 量愈將電晶體精細化則其愈小，此外亦無法忽視汲極之pn 接合容量。 相對於此，若SGT結構時，通路領域乃包圍柱狀矽層， 且通路長度因爲取決於柱狀矽層高度，故與取決於平版印 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 511279 A7 B7 五、發明説明（ 刷之平面上的尺寸相獨立，可獲致大的通路長度。換言之 ，可以在不加大平面面積，在與位元線接觸面幾乎相同之 内，實現大的通路長度。因此，可加大位元線與大容量領 域之谷"S'結合，字元線之大容量電位控制下的動作控制變 得確實。 此外，此發明之記憶單元中，對於大容量電位變化方面 希望其臨限値變化大。此也可由採用SGT結構而輕易實現 。亦即，提高通路中央部分之基板雜質濃度，且降低叩接 合附近之通路濃度以賦予基板厚度方向的濃度分佈，來邊 抑制接合缝漏’邊因基板偏流效果而加大對於大容量電位 變化之臨限値變化。再者，將接觸位元線之柱狀珍層上端 面積縮小可縮小連接於位元線之pn接合容量，此亦將字元 線與大容量領域之容量耦合比相對加大。由此，因位元線 容量亦變小，故讀取及寫入時之位元線容量充放電電流變 小而實現高速化及低消耗電力化。 其次，以圖1到圖3來説明之單元陣列的具體製造工程乃 使用對應於圖2之剖面的工程剖面圖的圖12〜圖17來説明如 下。 如圖12所示，在ρ型珍基板1上形成1〇 nm程度之缓衝器用 矽氧化膜11後，堆積200 nm程度之矽氮化膜12，其上以平 版印刷來模式化形成保護膜13。 接著，如圖13所示，罩住保護膜13以RIE蝕刻矽氮化膜12 與矽氧化膜11，再將矽基板1蝕刻，加工縱橫走向的槽14 ，形成柱狀矽層2。之後，除去保護膜13及矽氮化膜12,將 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
線 A7 B7 五、發明説明（11 )
As離子注入，如圖14所示，在槽14及柱狀矽層2的上方各自 元成源極、. >及極之擴散層6、5。 接著，如圖15所示，在柱狀矽層2外緣以熱氧化形成閘極 氧化膜3，然後堆積多晶矽膜4〇以形成閘極電流。以包含閘 極氧化的工程與之後的熱工程來形成於槽14底部之n+型源 極擴散層6乃橫向擴散。因此，柱狀矽層2ip型領域與基板 1之p型領域乃以源極擴散層6而電氣分離。 其後’以RIE將多晶碎膜40全面蚀刻，如圖η所示，只在 柱狀矽層2侧壁上形成閘極4。但乃以此蝕刻工程在與圖16 的面直角相交之方向上之柱狀矽層2空隙處乃以抗蝕劑覆 蓋。由此，如圖1及圖3所示，連結閘極4之字元線9乃由多 晶矽膜40來形成。 之後，如圖17所示般堆積矽氧化膜，將其以cmp來平坦 化處理之’形成層間絕緣膜7。其後如圖2所示，在柱狀矽 層2位置上形成接觸孔後堆積八丨膜，圖案化後形成位元線8 。在位元線8中可使用除A1之外的W等其他金屬膜或多晶 碎等其他的導電材料膜。之後圖示中雖無，其堆積層間絕 緣膜而形成與周邊電路之配線。在柱狀矽層2底部形成之源 極擴散層ό乃連接於單元陣列周邊之固定電位的信號線，例 如接地線上。 如上般之製程，可獲得將SGT結構之丨電晶體設爲記憶單 元的單元陣列，而此SGT結構之1電晶體乃確保了小面積及 大閘極容量。 上述之例中，乃利用了源極擴散層6之橫向擴散而將各柱 -14- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐) 511279 A7 B7 五、發明説明（12 ) 狀矽層2從基板1完全電氣分離之。這在柱狀矽層2之口徑非 系小時疋谷易的，但在某種程度大小之口徑下未必容易。 此時，傾向於在基板1内將源極擴散層6之^型層預先做好 亦即’預先準備圖18所示之結構以作爲硬基板1。 例如，以p型層20爲基板，於其表面全面形成^型埋入層 21，再將p型埋入層21異外延成長而得之。圖18之基板，也 可以各準備獨立之矽基板以作爲P型層20、21，在一邊形成 n+型層21後，將其直接接合來製作。如此使用外延基板或 貼合基板來蝕刻到n+型層21以形成柱狀矽層2時，其柱狀矽 層與基板之電氣分離會變得確實。 此外，柱狀矽層2底部不一定要由n+型層6來完全關閉。 例如，如圖19所示，即使從槽底延伸出的^型層6不將柱狀 矽層2¾全橫切，如虛線所示，零偏流時從柱狀矽層2周邊 延伸到中心之空乏層23在中心部連接，柱狀矽層2之卩型領 域與基板1之p型領域被電氣分離之。 圖20乃是將其他單元陣列結構與圖2對應之剖面。此例中 ’將柱狀矽層2上端加工成圓錐狀使之愈往上口徑愈小。因 此，形成於柱狀矽層2上端之汲極擴散層5與位元線8之接觸 面積可變小。 之前的例子中，n+型源極擴散層6及汲極擴散層5之p型珍 層2間的接合並不傾向於階梯狀接合，而設計成隔著從n+ 型層逐漸變爲低濃度之η型層而與p型層接合（Graded Junction)。以此可將接合缝漏變小，接合容量亦變小。此 外’因爲使用如此之接合結構，其與平面型電晶體相異， -15 本紙張尺度適財關家標準(CNS) A4規格(21GX挪公釐） 裝 訂 511279 A7 B7 五、發明説明（13 ) 而通路長度可由柱狀矽層高度而確保，故能將通路長度中 央部分之p型雜質濃度充分保持高水準。因此，在利用閘極 容量之大容量電位控制的動態記憶動作上亦佳。 [第二實施型態] 以上之第一實施型態乃將以柱狀矽層侧緣面作爲通路領 域之SGT結構電晶體當作記憶單元MC來使用。對於此，與 第二實施型態中將使用了柱狀矽層之一個電晶體當作記憶 早元M C相同地’該電晶體結構設爲如圖2 1般者。亦即將硬 基板101上呈凸狀之柱狀矽層102當作活性層使用，橫切此 柱狀矽層102，設置閘極104使上方及兩側透過閘極絕緣膜 103對向，此閘極1〇5之兩側形成汲極及源極擴散層。但是 ，柱狀矽層102在底部有絕緣膜在内，而保持在流動狀態。 圖22表示此實施型態之DRAM單元陣列之設置，圖23及 圖24各表示圖22之A-A1及B-B’剖面圖。柱狀矽層1〇2如後述 般，乃使用在矽基板101上異外延成長之p型矽層。此p型矽 層加工而得之凸狀矽層的活性層1 〇2乃以相鄰於位元線方 向之記憶單元MC來共有汲極擴散層，在字元線方向將源極 擴散層當作共通源極線連續形成，而設計成方格狀。 在活性層102底部有矽氧化膜110。元件分離領域中也有 矽氧化膜111。然後，橫切活性層1 〇2，設置字元線之閘極 104使之與其3面對向。在閘極1〇4上自我整合成n+蜇源極、 没極擴散層105。形成電晶體的面上覆蓋層間絕緣膜106， 其上設置位元線107。 如此，將一個NMOS電晶體當作記憶單元而組成之 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(2l〇x297公釐厂-----^ 511279 A7 __________ Β7 五、發明説明（14 )~" "" DRAM單元陣列之動作原理與先前之第一實施型態相同。 如先前之第一實施型態所説明，資料窝入/讀取動作中，從 閘極到流動的大容量領域的容量結合大小是重要的。此實 施型態時也是閘極104與由柱狀矽層所構成之活性層1 〇2的 3面對向，而得到大結合容量，可獲致較佳的特性。 獲致此第二實施型態之陣列結構的製程乃參考圖25以下 ’其乃使用了對應於圖23剖面之剖面來説明之。如圖25所 示在珍基板101表面上，在之後應該形成方格狀圖案之活性 領域的珍層領域上，有預留偏差的空間而將矽氧化膜1 i 〇 圖案形成。然後，在此矽基板1〇1上如圖26所示，異外延成 長P型矽層1020。 接著’如圖27所示，在碎層1〇2〇上堆積緩衝器用碎氧化 膜120、矽氮化膜121，其上以平版印刷形成保護膜123，其 乃包覆應成爲活性領域的領域。以使用此保護膜12 3之rie 來將矽氮化膜122、矽氧化膜121、矽層1〇2〇順序蝕刻。接 著，蚀刻矽氧化膜11 〇，將暴露出之矽基板丨〇丨蚀刻到特定 深度。 由此’可獲得將異外延成長層之p型矽層1〇2〇加工成凸狀 方格狀之活性層102。其底部有矽氧化膜11()。之後，堆積 石夕氧化膜111 ’以CMP處理來平坦化之後，以RIE蚀刻碎氧 化膜111，如圖28所示，埋到約略在矽氧化膜11〇的表面位 置上。此碎氧化膜111乃將各電晶體之橫向分離之元件分離 絕緣膜。 將圖28之狀態以斜視圖來表示時，即如圖3〇。p型活性層 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) Μ1279 A7 B7 五、發明説明（15 ) 1 〇2形成方格狀圖案，空隙處埋入元件分離絕緣膜。然後， 如圖29所示在P型活性層1〇2表面（上方及兩側之3面）上形 成閘極絕緣膜103後，堆積多晶矽膜，將其模式圖案化，形 成變爲字元線之閘極1 〇4。 之後如圖24所示，將閘極1〇4罩住進行As離子注入，形成 源極、汲極擴散層1〇5，這些擴散層1〇5如圖24所示，深度 達到被埋入之矽氧化膜11 〇。由此，各電晶體之p型大容量 領域可獨立成爲可電位控制之流動狀態。然後，堆積層間 絕緣膜106在其上的汲極擴散層位置上打開接觸孔，形成位 元線107使之與字元線直角相交。 [第三實施型態] 圖3 1乃使用其他的電晶體結構來組成記憶單元{^(：之實 施型怨。對於形成於梦基板2〇1之活性層202，其上下及兩 側形成閘極絕緣膜203，閘極204橫切此活性層202，且配置 成與活性層202之上下及側面對向。然後，在閘極2〇4兩側 形成源極、汲極擴散層。圖中，活性層2Q2雖顯示從基板201 浮出的狀態，但如後實際所説明者，此構造乃利用在矽基 板内部形成空穴的技術而製作，活性層2〇2不致浮出。 此實施型態時，將一個NMOS電晶體當作記憶單元MC而 組成DRAM單元陣列，其資料寫入與讀取與實施型態丨、2 相同進行之。此時亦如先前之實施型態丨所説明者，資料寫 入/碩取動作時，從閘極到流動之大容量領域之容量結合大 小疋重要的。閘極204因使之與柱狀矽層組成之活性層2〇2 上下方對向，故可得到大結合容量與較佳特性。
裝 訂
線
511279 A7 B7 五、發明説明（16 ) 以圖32A以下來具體説明此實施型態3之DRAM單元陣列 製程。首先在矽基板201上形成管狀走向之空穴。因此，如 圖32A及其A-A*剖面圖之圖32B所示，在矽基板201上，槽 狀DRAM上使用時以同樣技術而在之後形成字元線之領域 上沿著字元線方向形成多數的槽304。亦即，堆積緩衝用矽 氧化膜30卜矽氮化膜302 ,其上形成保護膜303圖案，以RIE 蝕刻矽基板301，形成槽304。槽304之排列在字元線方向爲 密，在直角交叉方向爲疏。槽304之深度爲口徑之數倍程度。 然後，除去保護膜303，再除去矽氮化膜302及矽氧化膜 301後，於氫氣中進行1100°C程度之退火。此時，產生表面 遷移，因矽原子之移動而槽304開口關閉，於槽密集排列的 方向上形成空洞成管狀連續之多條空穴305被埋入之狀態 。圖33A與圖33B爲此狀態之草圖及A-A*之剖面圖。 如此，關於在矽基板内部形成管狀空穴之技術方面，詳 見由丁· Sato等發表的論文"A New Substrate Engineering for Formation Empty Space in Silicon (ESS) Induced by Silicon Surface MigrationH (IE DM 99 Technical Digest, pp. 517-520)。 如此般，使用埋入於空穴304之矽基板201，如圖34所示 ，以元件分離領域306而區劃成方格狀之活性領域形成，組 成單元陣列，其乃配置了於空穴305上呈重疊狀態之字元線 204、與其直交之位元線205。具體而言，乃使用與圖34之 A-A1剖面、B-B’剖面對應之圖35A、圖35B〜圖39A、圖39B ，以下從元件分離製程説明元件形成製程。 -19 ** 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 511279 A7 B7 五、發明説明（17 ) 首先，如圖35A及圖35B所示，堆積矽氧化膜310與矽氮 化膜3 11，將保護膜3 12模式圖案化使其上包覆活性層領域 。然後，將矽氮化膜311、矽氧化膜310以RIE蝕刻之，再蝕 刻矽基板201，加工元件分離槽313。元件分離槽313之深度 設爲比空穴305深。由此，空穴305橫向貫穿狀態之柱狀（ 凸狀）的活性層202各自形成於各電晶體形成領域。實際上 活性層202將相鄰於位元線方向之電晶體汲極擴散層共通 形成之，且將源極擴散層共通形成於字元線方向，故與先 前實施型態2相同，形成連續方格狀的圖案。 之後，如圖36A及圖36B所示，將矽氮化膜3 11與矽氧化 膜310蝕刻除去之，重新堆積矽氧化膜315，將其蝕刻之， 埋入元件分離槽313當作元件分離絕緣膜。矽氧化膜315的 表面設做與空穴305底部略爲一致的狀態，將貫穿活性層 202之空穴305的開口端關閉。 之後，如圖37A及圖37B所示，形成閘極絕緣膜203，圖 案化形成閘極204，其乃沿著空穴305而成爲字元線之多晶 矽膜所產生。在閘極204上方，以矽氮化膜316來包覆。閘 極絕緣膜203以熱氧化形成時，不只是活性層202上方，在 空穴305之内壁亦形成之。此外，閘極204亦被埋入於空穴 305中。亦即，形成於活性層202上方之閘極204a與埋入於 空穴305之閘極204b乃與空穴305—體連接之，作爲字元線 而連續下去。換言之，在活性層202上下方將此連續側面當 作通路，形成電晶體。此電晶體結構乃是將之前之實施型 態一的SGT結構90度旋轉狀態。 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 511279 A7 B7 五、發明説明（18 ) 之後，如圖38A及圖38B所示，堆積矽氮化膜317，以RIE 來蝕刻而只殘留於閘極側壁上，As離子注入可形成源極、 汲極擴散層206。源極、汲極擴散層206比空穴305上端位置 深。以此而各電晶體大容量領域由閘極絕緣膜203、擴散層 及元件分離絕緣膜而電氣分離，可保持流動狀態。 之後，如圖39A及圖39B所示，堆積層間絕緣膜207，在 汲極擴散層領域上打開接觸孔，在與字元線直角相交的方 向配置位元線205。此時，因位元線接觸與字元線之偏差而 即使接觸到字元線，在字元線上方與側面因爲有矽氮化膜 ，此變爲接觸面之矽氧化膜蝕刻蝕之保護膜，防止位元線 與字元線之短路。因此，可將字元線以最小間距來配置。 此實施型態下之1電晶體的記憶單元MC也與實施型態一 相同原理，進行動態之寫入/讀取。與SGT結構時相同，閘 極以包圍矽層之狀態而與4面對向來形成之，故可以小單元 面積得到大閘極容量，因此可得到好的寫入與讀取特性。 此外，此第二、三實施型態下之電晶體結構不限於1電晶 體之DRAM單元，可適用層積更普通之小面積且大閘極容 量之電晶體的積體電路。且第三實施型態3時，雖將矽層之 上下同時利用作爲通路，但是可將任一方當作通路來利用 。例如，也可形成只將空穴305上壁當作通路的電晶體。 若根據以上所述之本發明時，使用小單元面積而大閘極 容量之1電晶體記憶單元，可提供以較少信號線而能做二値 資料動態記憶之半導體記憶裝置。 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

Claims (1)

  1. A8B8C8D8 六、申請專利範圍 •種半導體記憶裝置，其特徵在於具備以下部分： 、(形成於前述半導體基板上，連接於固定電 位線上）； 隹配置成矩陣狀，形成於前述源極擴散層 上，一端連接於前述源極擴散層，依此源極擴散層，^ 述柱狀半導體層之特定者彼此互相連接，其具備具有= 積過剩之多個載體的第一臨限値電壓的第一資料狀態以 及放出過剩之多個載體的第二臨限値電壓的第二資^狀 態）； JLj择擴散層（形成於前述柱狀半導體層之他端); 週A(透過前述柱狀半導體層與閘絕緣膜而相對向，連 接於前述字元線）； 主元線（連接於閘極);及 H、線（連接於前述汲極擴散層，此位元線與前述字元 線直角相交）。 2·如申請專利範圍第丨項之半導體記憶裝置，前述源極擴散 層以面狀構成，將沿著前述位元線及前數字元線而呈矩 陣狀排列之前述多個電晶體之前述多個柱狀半導體層共 通連接而組成。 3·如申請專利範圍第丨項之半導體記憶裝置，前述源極擴散 層將沿著前述位元線而排列之前述多個電晶體之前述多 個柱狀半導體層共通連接而組成。 4.如申請專利範圍第1項之半導體記憶裝置，前述源極擴散 層將沿著如述字元線而排列之前述多個電晶體之前述多 -22- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） (請先閱讀背面之注意事項再填寫本頁) -n n n I n n tt— 0 n I .1 ·1 n «I · 經濟部智慧財產局員工消費合作社印製 員 六 申請專利範圍 A8 B8 C8 D8 個柱狀半導體層共通連接而組成。 5 ·如申請專利範園第丨項之半導體記憶裝置，其中前述柱狀 半導體層爲加工前述半導體基板而形成者，且前述源極 擴散層橫切前述柱狀半導體層而形成，保持將前述柱狀 半導fj«層從前述半導體基板以電氣分離之流動狀態。 6·如申請專利範圍第1項之半導體記憶裝置，其中前述第一 貝料狀態乃從前述汲極擴散層將通路電流流到由前述閘 極賦予特定電位之前述柱狀半導體層上，而由衝擊離子 化而產生之過剩的多數載體乃保持於前述柱狀半導體層 來寫， 前述第二資料狀態乃從前述閘極將偏流順向供給於前 述柱狀半導體層與前述汲極擴散層之間，而將前述柱狀 半導體層之過剩載體脱離汲極擴散層而寫入。 7·如申請專利範園第丨項之半導體記憶裝置，其中前述半導 體基板爲p型矽基板，前述電晶體爲]^[1^〇8電晶體。 8·如申請專利範園第i項之半導體記憶裝置，其中資料寫入 時將前述固定電位當作基準電位線，供給比前述基準電 位更高之第一電位到選擇字元線上，供給較前述基準電 位低I第二電位到非選擇字元線上，配合第一及第二資 料狀態而供給較前述基準電位高之第三電位及較前述基 準電位低之第四電位到位元線上。 9·如申請專利範圍第8項之半導體記憶裝置，其中資料讀取 時將前述固定電位當作基準電位，供給較前述第一=限 値電壓與第二臨限値電壓間之基準電位高的第五電位到 (請先閱讀背面之注意事項再填寫本頁) ----!| 訂---------Λ -23- 本紙張尺度適財國國家標準(CNS)A4規格（210 X 297公釐） 六、申請專利範園 選擇字元線上，检％丨山 踴出所選摆 路。 記憶早元的通路戒#通 10·如申請專利範圍第8項之 4 料，時將前述固定電位當作電裝/’其特徵爲，5 一臨限値電壓與第- 包位，供給較前述弟 第五電位到選擇字元値包壓且較前逑基準電位高的 電通度。 檢測出所選擇之記憶單元的 11· —種半導體記憶 魏錢(配w : 具備以下部分·· 上，一::、m ^成矩陣狀’形成於前述源極擴散層 上1連接於前述㈣擴散I， 前=半導體層之特定者互相連接二= 足多個載體所累積的第一臨限値電壓的第一資料狀態以 及放出過剩之多個載體所累積的第二臨限値電壓的第二 資料狀態）； 形成前述柱狀半導體層之一端，連接於固 定電位線上）； ~極擴散層_(形成於前述柱狀半導體層之他端）； 盟&(透過前述柱狀半導體層與閘極絕緣膜而相對向）； 經濟部智慧財產局員工消費合作社印製 土 元線(連接於閘極）；及 ϋ·線(連接於前述汲極擴散層，此位元線與前述字元 線直角相交）。 12· —種半導體記憶裝置，其特徵在於具備以下部分： 柱狀半導體層，(形成於半導體基板之一方向）·， 閘極—(由第一部分與第二部分所組成；形成於他方向（ -24 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 511279 A8 B8 C8 D8 六、申請專利範圍 M (請先閱讀背面之注意事項再填寫本頁) 與一万向成直角）、第一、第二部分與前述柱狀半導體層 相交，其上下透過絕緣膜相隔形成之；前述第一、第二 部分與他端互相連接及 I極擴散層極擴散t(形成於前述柱狀半導體層 之隔著前述閘極之兩側上）； 生jt線（連接於閘極）； 鱼立A(連接於前述汲極擴散層；此位元線與前述字元 線直角相交）。 13.-種半導體積體電路裝置，其係在半導體基板上將電晶 .體予以積體而形 其特徵在於前述電晶冑具備以下 部分： 半導體層_，(形成於半導體基板之一方向）； Mi(由第一部分與第二部分所組成，形成於他方向（ 與-方向垂直）；第-、第二部分與前述柱狀半導體層相 交，其上下透過絕緣膜相隔形成之，前述.第一、第二部 分與他端互相連接）；及 盈差擴散層與汲極後鬼u形成於前述柱狀半導體層 之隔著前述閘極之兩側上）。 經濟部智慧財產局員工消費合作社印製 14·-種半導體記憶裝置之製造方法，其特徵爲具有：將第 -資料狀態與第r資料#態動態記憶之彳法，前者乃具 有將大容量領域中過剩的多數載體累積之第一臨限値電 壓，後者乃具有將大容量領域中過剩的多數載體放 第二臨限値電壓； 在半導體基板上將㈣予以形《，圖冑以將形成有活 ___ -25- 1紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A8B8C8D8 六、申請專利範圍 性層之部分予以覆蓋的製程； 將前述半導體層蚀刻而形成柱狀半導體層之製程； 件分離絕緣膜埋入前述元件分離槽底部之製程； ㈣所形成之槽底邵及前述柱狀半導體層上 使-：電型雜質擴散而形成源極没極擴散層之製程； .在則述活性層（上面及兩側面上形成閘絕緣膜之製程 ;及 在前述閘極絕緣膜上形成閘極之製程。 15.-種半導體記憶裝置之製造方法，其特徵爲具有：將第 -資料狀態與第二資料狀態動態記憶之方法，前者乃具 有將大容量領域中過剩的多數載體累積之第—臨限値電 壓’後者乃具有將大容量領域中過剩的多數載體放出之 第二臨限値電壓； 在半導體基板上，第-方向爲密集，與第一方向直交 之第二方向爲疏而排列形成槽之製程； ，形成下逑狀態之製程，即形成將前述半導體基板予以 退火處理而產生表面遷移，前述槽之上方開口關閉，在 前述半導體基板上於第一方向上連續之空穴被埋入之狀 態； 藉由在前述半導體基板之元件分離領域上形成比前述 2 K深的元件分離槽，形成前述空穴貫穿底部之狀態的 活性層之製程； 埋入元件分離槽之製程，而深度爲使前述元件分離槽 上其空穴兩端不關閉的深度； (請先閱讀背面之注意事項再填寫本頁) --------^--------
    經濟部智慧財產局員工消費合作社印製 -26- 511279 A8B8C8D8 六、申清專利範圍 在則述活性層表面及前述空穴内壁面上形成閘極 膜的製程； ^ 橫切前述活性層，形成閘極使與前述活性層上方搿向 相同地被埋入前述空穴内部而與空穴上部壁面對 程；及 形成源極與没極擴散層之製程，其乃在前述活性層上 被自我整合於前述閘極。 — II J — Hl·------- (請先閱讀背面之注意事項再填寫本頁)
    經濟部智慧財產局員工消費合作社印製 r •27- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
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