CN117337027A - 半导体结构及其形成方法 - Google Patents

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Abstract

本公开实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供基底，所述基底包括沿第一方向和第二方向阵列排布的双异质结构；其中，所述双异质结构包括沿所述第一方向依次排列的第一半导体层、第二半导体层和所述第一半导体层；所述第一半导体层的禁带宽度与所述第二半导体层的禁带宽度不同；所述第一方向垂直于所述第二方向，且所述第一方向和所述第二方向均平行于所述基底所在平面；在所述双异质结构沿所述第一方向的侧壁形成双栅结构。

Description

半导体结构及其形成方法
技术领域
本公开涉及半导体技术领域，本公开涉及但不限于一种半导体结构及其形成方法。
背景技术
传统1(Transistor，T)0(Capacitance，C)(即一个晶体管，无电容)的静态随机存储器(Dynamic Random Access Memory，DRAM)是利用垂直全环栅结构(Vertical Gate AllAround，VGAA)的浮体效应(Floating Body Effect，FBE)来存储电荷以造成阈值电压(Vt)漂移，从而区分驱动电路来分辨“1”和“0”。然而浮体只是理论上存在存储电荷的可能性，实际应用中很难实现。
发明内容
本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，其中，所述方法包括：
提供基底，所述基底包括沿第一方向和第二方向阵列排布的双异质结构；其中，所述双异质结构包括沿所述第一方向依次排列的第一半导体层、第二半导体层和所述第一半导体层；所述第一半导体层的禁带宽度与所述第二半导体层的禁带宽度不同；所述第一方向垂直于所述第二方向，且所述第一方向和所述第二方向均平行于所述基底所在平面；
在所述双异质结构沿所述第一方向的侧壁形成双栅结构。
在一些实施例中，所述双异质结构中具有量子阱。
在一些实施例中，所述基底还包括源极层，所述源极层构成所述半导体结构的源极；所述双异质结构形成于所述源极层的表面；所述双异质结构通过以下步骤形成：
在所述源极层的表面形成沿所述第一方向间隔排布的初始双异质结构；
采用自对准双重图案或自对准四重图案技术，刻蚀所述初始双异质结构，形成沿所述第一方向和所述第二方向阵列排布的所述双异质结构。
在一些实施例中，所述初始双异质结构通过以下步骤形成：
在所述源极层的表面形成沿所述第一方向排列、且沿所述第二方向延伸的初始第二半导体层；
在所述初始第二半导体层沿所述第一方向的侧壁外延形成初始第一半导体层，以形成所述初始双异质结构。
在一些实施例中，所述第一半导体层为P型掺杂的硅层；所述第二半导体层为P型掺杂的硅锗层。
在一些实施例中，在形成所述初始双异质结构之后，且在形成所述双异质结构之前，所述方法还包括：
在相邻的两个所述初始双异质结构之间形成第一牺牲层。
在一些实施例中，在形成所述双异质结构之后，所述方法还包括：
在所述第二方向上相邻的两个所述双异质结构之间形成第一隔离层；
去除所述第一牺牲层。
在一些实施例中，在所述双异质结构沿所述第一方向的侧壁形成双栅结构，包括：
在所述双异质结构和所述第一隔离层的侧壁形成第二牺牲层；
在相邻的所述第二牺牲层之间形成第二隔离层；
去除所述第二牺牲层，形成栅极沟槽；
在所述栅极沟槽中，形成所述双栅结构。
在一些实施例中，所述双栅结构包括第一栅极结构和第二栅极结构；在所述栅极沟槽中，形成所述双栅结构，包括：
在所述双异质结构的侧壁形成初始栅极氧化层；
在具有所述初始栅极氧化层的栅极沟槽中形成初始栅极导电层；
回刻所述初始栅极氧化层和所述初始栅极导电层，暴露出部分所述双异质结构、部分所述第一隔离层和部分所述第二隔离层的侧壁，形成隔离凹槽、以及由栅极氧化层、栅极导电层构成的所述第一栅极结构和所述第二栅极结构。
在一些实施例中，在形成所述双栅结构之后，所述方法还包括：
在所述隔离凹槽中形成第三隔离层。
在一些实施例中，所述方法还包括：
在所述双异质结构远离所述源极层的一端形成漏极；
形成与所述漏极连接的位线结构。
在一些实施例中，形成与所述漏极连接的位线结构，包括：
在所述第一隔离层、所述第二隔离层、所述第三隔离层和所述漏极的表面形成第四初始隔离层；
刻蚀所述第四初始隔离层，形成沿所述第二方向排列、且沿所述第一方向延伸的位线沟槽，所述位线沟槽暴露出所述漏极、部分所述第二隔离层和部分所述第三隔离层；
在所述位线沟槽中形成所述位线结构。
在一些实施例中，所述方法还包括：
在所述漏极与所述位线结构之间形成连接层。
第二方面，本公开实施例提供一种半导体结构，通过上述半导体结构的形成方法形成，包括：
基底，所述基底包括沿第一方向和第二方向阵列排布的双异质结构；其中，所述双异质结构包括沿所述第一方向依次排列的第一半导体层、第二半导体层和所述第一半导体层；所述第一半导体层的禁带宽度与所述第二半导体层的禁带宽度不同；所述第一方向垂直于所述第二方向，且所述第一方向和所述第二方向均平行于所述基底所在平面的方向；
双栅结构，位于所述双异质结构沿所述第一方向的侧壁。
在一些实施例中，所述双异质结构中具有量子阱。
在一些实施例中，所述双栅结构包括第一栅极结构和第二栅极结构；所述第一栅极结构和所述第二栅极结构均包括栅极氧化层和栅极导电层。
在一些实施例中，所述第一半导体层为P型掺杂的硅层；所述第二半导体层为P型掺杂的硅锗层。
在一些实施例中，所述半导体结构还包括：第一隔离层；
所述第一隔离层位于所述第二方向上相邻的两个所述双异质结构之间。
在一些实施例中，所述半导体结构还包括：第三隔离层；
所述第三隔离层位于所述栅极氧化层和所述栅极导电层的表面，且所述第三隔离层的表面与所述双异质结构的表面平齐。
在一些实施例中，所述半导体结构还包括：第二隔离层；
所述第二隔离层位于相邻两个双异质结构中一个双异质结构的所述第一栅极结构和另一个双异质结构的所述第二栅极结构之间、以及所述第三隔离层之间；
所述第二隔离层的表面与所述第三隔离层的表面平齐。
在一些实施例中，所述基底还包括：源极层；
所述源极层构成所述半导体结构的源极，所述双异质结构位于所述源极层的表面。
在一些实施例中，所述半导体结构还包括：漏极和位线结构；
所述漏极位于所述双异质结构远离所述源极层的一端；
所述位线结构沿所述第二方向排列、且沿所述第一方向延伸；所述位线结构与所述漏极相连。
在一些实施例中，所述半导体结构还包括：位于相邻所述位线结构之间的第四隔离层。
本公开实施例提供一种半导体结构及其形成方法，其中，半导体结构的形成方法包括：提供基底，所述基底包括沿第一方向和第二方向阵列排布的双异质结构；所述双异质结构包括沿所述第一方向依次排列的第一半导体层、第二半导体层和所述第一半导体层；所述第一半导体层的禁带宽度与所述第二半导体层的禁带宽度不同；所述第一方向垂直于所述第二方向，且所述第一方向和所述第二方向均平行于所述基底所在平面；在所述双异质结构沿所述第一方向的侧壁形成双栅结构。本公开实施例中，由于构成双异质结构的第一半导体层和第二半导体层的禁带宽度不同，且双异质结构中的第一半导体层可以作为沟道，第二半导体层可以作为陷阱，从而能够捕获电子或空穴，进而使得双异质结构可以作为一个电荷存储体，从而将多余的空穴积累在双栅结构中的一个栅极结构的沟道中，使得保持时间大大增加，进而使1T0C的可行性大大增强。另外，由于本公开实施例中的双异质结构会作为一个电荷存储体，可以存储数据，因此无需额外在半导体结构中设置电容，从而可以提高半导体结构的集成度，进而可以实现微缩。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构形成方法的流程示意图；
图2a为本公开实施例提供的半导体结构形成过程中的结构示意图一；
图2b为本公开实施例提供的半导体结构形成过程中的结构示意图二；
图2c为本公开实施例提供的半导体结构形成过程中的结构示意图三；
图2d为本公开实施例提供的半导体结构形成过程中的结构示意图四；
图2e为本公开实施例提供的半导体结构形成过程中的结构示意图五；
图2f为本公开实施例提供的半导体结构形成过程中的结构示意图六；
图2g为本公开实施例提供的半导体结构形成过程中的结构示意图七；
图2h为本公开实施例提供的半导体结构形成过程中的结构示意图八；
图2i为本公开实施例提供的半导体结构形成过程中的结构示意图九；
图2j为本公开实施例提供的半导体结构形成过程中的结构示意图十；
图2k为图2j中虚线框部分200的放大图；
图2l为本公开实施例提供的半导体结构形成过程中的结构示意图十一；
图2m为本公开实施例提供的半导体结构形成过程中的结构示意图十二；
图2n为本公开实施例提供的半导体结构形成过程中的结构示意图十三；
图2o为本公开实施例提供的半导体结构形成过程中的结构示意图十四；
图2p为本公开实施例提供的半导体结构形成过程中的结构示意图十五；
图2q为本公开实施例提供的半导体结构形成过程中的结构示意图十六；
图3a为本公开实施例提供的半导体结构的结构示意图一；
图3b为本公开实施例提供的半导体结构的结构示意图二；
附图标记说明如下：
100—基底；101—双异质结构；101a—初始双异质结构；1011—第一半导体层；1012—第二半导体层；1011a—初始第一半导体层；1012a—初始第二半导体层；1012a＇—初始第二半导体材料层；102—源极层；103—第一牺牲层；104—第一隔离层；105—第二牺牲层；106—第二隔离层；107—双栅结构；107a＇—初始栅极氧化层；107b＇—初始栅极导电层；107a—栅极氧化层；107b—栅极导电层；1071—第一栅极结构；1072—第二栅极结构；108—第三隔离层；109—漏极；110—第四隔离层；110a—第四初始隔离层；111—位线结构；200—虚线框部分；300—半导体结构；A/B—侧壁；C—栅极沟槽；D—隔离沟槽；E—位线沟槽。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
本公开实施例提供一种半导体结构的形成方法，图1为本公开实施例提供的半导体结构形成方法的流程示意图，如图1所示，半导体结构的形成方法包括步骤S101和步骤S102，其中：
步骤S101，提供基底，基底包括沿第一方向和第二方向阵列排布的双异质结构；其中，双异质结构包括沿第一方向依次排列的第一半导体层、第二半导体层和第一半导体层；第一半导体层的禁带宽度与第二半导体层的禁带宽度不同；第一方向垂直于第二方向，且第一方向和第二方向均平行于基底所在平面。
基底可以包括处于正面的顶表面以及处于与正面相对的底表面；在忽略顶表面和底表面的平整度的情况下，可以在基底所在的平面上定义两个彼此垂直的第一方向和第二方向，定义垂直基底顶表面和底表面的方向为第三方向。本公开实施例中，定义第一方向为X轴方向，第二方向为Y轴方向，第三方向为Z轴方向。
本公开实施例中，双异质结构是由三层半导体层依次排列组成的类似三明治样式的结构。构成双异质结构的三层半导体层可以各不相同，也可以间隔相同，例如，位于外侧的两层半导体层相同，中间的半导体层与外侧的半导体层不同。
本公开实施例中，双异质结构中的第一半导体层和第二半导体层的禁带宽度分别为Eg1和Eg2，且Eg1>Eg2，禁带宽度为Eg1的第一半导体层将禁带宽度为Eg2的第二半导体层夹在中间，形成势阱。这样，双异质结构中的第一半导体层可以作为沟道，第二半导体层可以作为陷阱，从而能够捕获电子或空穴，进而使得双异质结构可以作为一个电荷存储体。
本公开实施例中，第一半导体层可以是硅层，也可以包括半导体化合物，例如：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟，或包括其它半导体合金，例如：硅锗化硅、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、和/或磷砷化铟镓或其组合。第二半导体层可以是锗、锗硅、碳化硅等；也可以是绝缘体上硅(Silicon-on-Insulator，SOI)，绝缘体上锗(Germanium-on-Insulator，GOI)。本公开实施例中以第一半导体层为硅层、第二半导体层为锗硅层，也就是双异质结构包括硅层/锗硅层/硅层为例进行说明。
本公开实施例中，第一半导体层的厚度可以为2至20纳米(nm)，第二半导体层的厚度可以为2至10nm。
本公开实施例中，双异质结构包括两个同型的PN结，例如，第一半导体层可以为P型掺杂的硅层；第二半导体层可以为P型掺杂的硅锗层，由于P型掺杂的半导体中多子是空穴，因此可以增加存储电荷的通道。
步骤S102，在双异质结构沿第一方向的侧壁形成双栅结构。
本公开实施例中，双异质结构沿第一方向有两个侧壁，在一个侧壁形成一个栅极结构，这样就形成了双栅结构，并且双栅结构中的两个栅极是沿第一方向排列的。双栅结构中的其中一个栅极可以作为传统开关器件，控制晶体管的导通与截止，双栅结构中的另一个栅极可以产生浮体存储单元，通过反向偏转该栅极电压获得存储单元的运行，这样可以实现编程、擦除、数据读取和保持。
本公开实施例中，一方面，由于构成双异质结构的第一半导体层和第二半导体层的禁带宽度不同，且双异质结构中的第一半导体层可以作为沟道，第二半导体层可以作为陷阱，从而能够捕获电子或空穴，进而使得双异质结构可以作为一个电荷存储体，从而将多余的空穴积累在双栅结构中的一个栅极结构的沟道(Channel Body)中，使得保持时间大大增加，进而使1T0C的可行性大大增强。另一方面，由于本公开实施例中的双异质结构会作为一个电荷存储体，可以存储数据，因此无需额外在半导体结构中设置电容，从而可以提高半导体结构的集成度，进而可以实现微缩。
图2a至2q为本公开实施例提供的半导体结构形成过程中的结构示意图。下面结合图2a至2q对本公开实施例提供的半导体结构的形成过程进行详细的说明。
首先，参考图2a至2g，执行步骤S101，提供基底100，基底100包括沿第一方向(X轴方向)和第二方向(Y轴方向)阵列排布的双异质结构101；其中，双异质结构101包括沿第一方向依次排列的第一半导体层1011、第二半导体层1012和第一半导体层1011；第一半导体层1011的禁带宽度Eg1与第二半导体层1012的禁带宽度Eg2不同。
在一些实施例中，双异质结构101中可以具有量子阱，量子阱可以提高电荷捕获能力，从而可以实现更好的电荷存储效果。
在一些实施例中，基底100还包括源极层102，源极层102构成半导体结构的源极；双异质结构101形成于源极层102的表面；双异质结构101通过以下步骤形成：在源极层102的表面形成沿第一方向间隔排布的初始双异质结构101a；采用自对准双重图案或自对准四重图案技术，刻蚀初始双异质结构101a，形成沿第一方向和第二方向阵列排布的双异质结构101。
在一些实施例中，初始双异质结构101a可以通过以下步骤形成：在源极层102的表面形成沿第一方向排列、且沿第二方向延伸的初始第二半导体层1012a；在初始第二半导体层1012a沿第一方向的侧壁外延形成初始第一半导体层1011a，以形成初始双异质结构101a。
在实施时，如图2a和2b所示，可以通过以下步骤来形成初始第二半导体层1012a，首先，在源极层102上外延生成初始第二半导体材料层1012a＇，其次，采用自对准双重图案或自对准四重图案技术刻蚀初始第二半导体材料层1012a＇，得到如图2b所示的沿X轴方向排列、且沿Y轴方向延伸的初始第二半导体层1012a，每一个初始第二半导体层1012a在X轴方向上都有两个侧壁，即侧壁A和侧壁B；最后，在初始第二半导体层1012a的侧壁A和侧壁B的表面外延形成如图2c所示的初始第一半导体层1011a，以形成初始双异质结构101a。
本公开实施例中，通过自对准双重图案或自对准四重图案技术来形成初始第二半导体层，可以实现优异的线宽和节距控制效果。
需要说明的是，在侧壁A和侧壁B外延形成初始第一半导体层1011a时，形成的初始第一半导体层1011a的顶表面可能高于初始第二半导体层1012a的顶表面，甚至在相邻初始第二半导体层1012a之间的沟槽底部也形成了初始第一半导体层1011a。由于形成的相邻两个初始双异质结构需要暴露部分源极层的表面，以在后续过程中形成双栅结构，且初始双异质结构的顶表面需要在同一个平面，以方便后续在初始双异质结构上形成其它结构，所以需要对初始第一半导体层1011a以及沟槽底部的初始第一半导体层1011a进行回刻，以暴露出初始第二半导体层1012a和源极层102。实施时，可以采用干法刻蚀或者湿法刻蚀技术，在采用干法刻蚀时可以通过控制刻蚀时间从而刻蚀预设高度或厚度的初始第二半导体层；在采用湿法刻蚀时，在同一刻蚀条件下，初始第一半导体层1011a的刻蚀速率要大于源极层102和初始第二半导体层1012a的刻蚀速率，这样才能去除多余的初始第一半导体层1011a。
由于后续要在双异质结构沿第一方向的侧壁形成双栅结构，因此，需要在形成初始双异质结构之后，且在形成双异质结构之前，在相邻的两个初始双异质结构之间形成第一牺牲层，这样第一牺牲层可以先占据形成双栅结构的空间，后续在形成双栅结构的时候再去除第一牺牲层。
如图2d所示，在相邻的两个初始双异质结构101a之间形成第一牺牲层103。第一牺牲层103沿X轴方向排列、且沿Y轴方向延伸。
本公开实施例中，第一牺牲层103可以通过任意一种合适的沉积工艺形成，例如，化学气相沉积工艺(Chemical Vapor Deposition)、物理气相沉积(Physical VaporDeposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺、涂敷工艺或者炉管工艺。
第一牺牲层103的材料可以是二氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、无定型碳(Amorphous Carbon，a-C)或者碳氮氧化硅(SiOCN)中的一种或任意组合。
结合图2d和2e，采用自对准双重图案或自对准四重图案技术，刻蚀初始双异质结构101a，形成沿X轴方向和Y轴方向阵列排布的双异质结构101，在X轴方向上，相邻两个双异质结构101之间有第一牺牲层103，在Y轴方向上，相邻两个双异质结构101之间形成一沟槽。
需要说明的是，在形成双异质结构101时，并没有刻蚀去除部分第一牺牲层103(如图2e中所示的第一牺牲层103在Y轴方向是连续的)，这是因为，第一牺牲层103的位置后续要形成双栅结构，而半导体结构中处于每一行或者每一列的存储单元的字线结构是电连接的，因此，在形成双异质结构时，不会去除第一牺牲层103。
如图2f所示，由于每一个双异质结构后续都要形成一个存储单元，为了减少第二方向上相邻的两个双异质结构之间的影响，在一些实施例中，在形成双异质结构之后，半导体结构的形成方法还包括以下步骤：在Y轴方向上相邻的两个双异质结构101之间形成第一隔离层104；第一隔离层104用于隔离相邻两个双异质结构101，这样可以减小相邻的两个双异质结构101之间导通的情况，从而可以提高半导体结构的性能。
本公开实施例中，第一隔离层104的材料可以是氧化物、氮化物、氮氧化物等，例如氮化硅。第一隔离层104可以采用与第一牺牲层103相同的工艺形成，例如可以是采用原子层沉积工艺形成的。
在一些实施例中，如图2g所示，在形成第一隔离层104之后，半导体结构的形成方法还包括：去除第一牺牲层103。实施时，可以通过湿法刻蚀技术或者干法刻蚀技术(例如，等离子刻蚀技术、离子铣技术或者反应离子刻蚀技术)去除第一牺牲层103。其中，干法刻蚀采用的气体可以为三氟甲烷(CHF3)、四氟化碳(CF4)、二氟甲烷(CH2F2)、氢溴酸(HBr)、氯气(Cl2)或六氟化硫(SF6)中的一种或它们的组合；湿法刻蚀采用的溶液可以是稀释氢氟酸(DHF)与氨水(NH4OH)的混合溶液，也可以是包括稀释氢氟酸与四甲基氢氧化铵(TMAH)的混合溶液。
接下来，参考图2h至图2l，执行步骤S102，在双异质结构沿第一方向的侧壁形成双栅结构。
在一些实施例中，双栅结构102可以通过以下步骤形成：在双异质结构101和第一隔离层104的侧壁形成第二牺牲层105；在相邻的第二牺牲层105之间形成第二隔离层106；去除第二牺牲层105，形成栅极沟槽C；在栅极沟槽C中，形成双栅结构107。
如图2h所示，在双异质结构101的侧壁和第一隔离层104的侧壁形成第二牺牲层105，在相邻的第二牺牲层105之间形成第二隔离层106。
本公开实施例中，第二牺牲层105的材料可以包括：二氧化硅、氮化硅、氮氧化硅、无定型碳或者碳氮氧化硅中的一种或任意组合。第二隔离层106的材料可以包括氧化物、氮化物、氮氧化物中的一种或任意组合，例如氮化硅。可以采用与第一牺牲层103相同的工艺形成第二牺牲层105和第二隔离层106，例如，可以是采用原子层沉积工艺形成的。
在一些实施例中，第二方向上的双异质结构101和第一隔离层104形成一个连续结构，第二隔离层还可以通过以下步骤形成：首先，在相邻的连续结构之间填充满牺牲材料；其次，刻蚀去除部分牺牲材料，形成一沟槽；最后，在沟槽中填充隔离材料，形成第二隔离层。
本公开实施例中的第二隔离层，一方面，可以用于隔离双栅结构中的两个栅极，从而可以减小相邻的栅极结构导通的情况，进而可以实现对单个晶体管进行控制；另一方面，还可以实现双栅结构和后续形成的位线结构之间的隔离作用。
如图2i所示，去除第二牺牲层105，在第二隔离层106的两侧均形成栅极沟槽C。本公开实施例中，可以通过高选择比湿法刻蚀技术或者干法刻蚀技术(例如，等离子刻蚀技术、离子铣技术或者反应离子刻蚀技术)去除第二牺牲层105。
在一些实施例中，双栅结构107包括第一栅极结构1071和第二栅极结构1072，在栅极沟槽C中，形成双栅结构107可以通过以下步骤来实现：
同时参考图2i、图2j和图2k，其中图2k为图2j中虚线框部分200的放大图，在双异质结构101的侧壁形成初始栅极氧化层107a＇；在具有初始栅极氧化层107a＇的栅极沟槽中形成初始栅极导电层107b＇。
回刻初始栅极氧化层107a＇和初始栅极导电层107b＇，暴露出部分双异质结构101的侧壁、部分第一隔离层104的侧壁和部分第二隔离层106的侧壁，形成如图2l所示的隔离凹槽D、以及由栅极氧化层107a、栅极导电层107b构成的第一栅极结构1071和第二栅极结构1072。
本公开实施例中，可以采用干法或者湿法刻蚀技术来回刻初始栅极氧化层107a＇和初始栅极导电层107b＇形成栅极氧化层107a和栅极导电层107b。
需要说明的是，初始栅极氧化层107a＇的材料可以是氧化物、高k材料等。其中，氧化物可以是氧化硅；高k材料可以包括铪基材料，如二氧化铪(HfO2)、硅酸铪(HfSiOx)、氮氧化铪(HfON)层、氮氧化硅铪(HfSiON)、氧化铝铪(HfAlOx)层其组合和/或者其它适当的材料层，例如三氧化二铝(Al2O3)、二氧化锆(ZrO2)、氧化硅锆(ZrSiOx)、五氧化二钽(Ta2O5)层、三氧化二镧(La2O3)以及以上所述材料的氮化物、以上所述材料的氮氧化物、其它稀土元素氧化物、其它稀土元素氮化物。初始栅极导电层可以是金属材料或者多晶硅等，例如可以是钨(W)、钴(Co)、铜(Cu)、铝(Al)、钼(Mo)、钌(Ru)、氮化钛(TiN)、含钛金属层、多晶硅或其任何组合。
实施时，可以采用化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺、旋涂工艺、涂敷工艺或者炉管工艺来形成初始栅极氧化层和初始栅极导电层。当初始栅极氧化层为氧化硅时，由于双异质结构中的第一半导体层可以是硅层，因此还可以通过热氧化工艺氧化部分第一半导体层，以形成初始栅极氧化层，这样可以简化工艺流程。
本公开实施例中，采用高k材料作为栅氧化层，可以减小基底中的电子以量子的形式越过栅极氧化层进入到栅极结构中，产生栅极结构漏电流的情况。换句话说，可以减小栅极氧化层的量子隧穿的效应，从而降低栅极结构漏电流及其引起的功耗。
在一些实施例中，参考图2m，在形成双栅结构107之后，形成半导体结构的方法还包括：
在隔离凹槽D中形成第三隔离层108。
实施时，第三隔离层108的顶表面与双异质结构101(或第一隔离层104或第二隔离层106)的顶表面齐平，这样形成的半导体结构的表面是平坦的，方便后续在半导体结构的表面上形成其它结构。
在一些实施例中，形成半导体结构的方法还包括：在双异质结构远离源极层的一端形成漏极；形成与漏极连接的位线结构。
实施时，参考图2n，可以采用预设浓度的离子对双异质结构101远离源极层102的一端进行离子注入，以形成漏极109。其中，注入的离子可以是磷、砷、锑等VA族的离子；也可以是硼、铟等ⅢA族的离子。离子注入可以通过热扩散和等离子体掺杂等工艺来实现。离子注入工艺采用的能量和剂量以及注入的离子的类型可以根据将要形成的半导体器件的电性来确定。
在一些实施例中，离子注入后，还可以包括高温退火过程，一方面可以激活离子注入区中杂质离子，使得杂质离子再分布；另一方面可以修复离子注入导致的晶格损伤。
在一些实施例中，如图2o至2q所示，位线结构的形成方法可以包括以下步骤：在第一隔离层104、第二隔离层106、第三隔离层108和漏极109的表面形成第四初始隔离层110a；刻蚀第四初始隔离层110a，形成沿第二方向排列、且沿第一方向延伸的位线沟槽E和第四隔离层110，位线沟槽E暴露出漏极109、部分第二隔离层106和部分第三隔离层108；在位线沟槽E中形成位线结构111。
本公开实施例中，可以在第一隔离层104、第二隔离层106、第三隔离层108和漏极109的表面沉积第四初始隔离材料，例如可以是氧化物(如二氧化硅)、氮化物(如氮化硅)、氮氧化物(如氮氧化硅)等。第四初始隔离材料可以通过以下任意一种沉积工艺：化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺。第四隔离层110用于隔离相邻的位线结构111，避免相邻位线结构111导通。
在一些实施例中，半导体结构的形成方法还包括：在漏极109与位线结构111之间形成连接层(图中未示出)。
本公开实施例中，连接层可以为金属硅化物。实施时，可以在漏极109上沉积一层金属(例如钛、钴或者镍等)，然后在较低的温度(例如450至600摄氏度)下进行快速热退火(Rapid Thermal Annealing，RTA)，这样，金属会与漏极109中的硅反应生成高阻态的金属硅化物；之后可以采用选择性湿法刻蚀去除没有反应的金属；最后在较高的温度(例如750至900摄氏度)下进行快速热退火，将高阻态金属硅化物转化为低阻态的金属硅化物。低阻态的金属硅化物为面心斜方晶系结构，因此热力学特性很好，非常稳定，且可以减小漏极与后续形成的位线结构之间的接触电阻，从而可以减小电容电阻(Resistor-Capacitance，RC)延时，进而提高半导体结构的响应速度。
本公开实施例中，半导体结构包括多个存储单元，每一个存储单元包括一个双异质结构101、位于双异质结构101部分侧壁的双栅结构107、以及位于双异质结构101沿Z轴方向两端的源极和漏极，由于本公开实施例中的多个存储单元共用一个源极，如此，可以简化半导体结构的制备工艺流程，降低半导体结构的制造成本。
本公开实施例提供一种半导体结构，图3a和3b为本公开实施例提供的半导体结构的结构示意图，如图3a和3b所示，半导体结构300包括：基底100和双栅结构107。
其中，基底100包括沿X轴方向和Y轴方向阵列排布的双异质结构101；双异质结构101包括沿X轴方向依次排列的第一半导体层1011、第二半导体层1012和第一半导体层1011；第一半导体层1011的禁带宽度与第二半导体层1012的禁带宽度不同。
双栅结构107，位于双异质结构101沿第一方向的侧壁。
下面将介绍1T0C存储器的工作原理，存储器的读写功能包括写“0”、写“1”、读“0”和读“1”。在1T0C存储器中共存有四种操作来控制晶体管的存储状态以及实现读写功能，这四种操作分别是擦除(erase)、编程(program)、数据保持(hold)和数据读取(read)，对应的晶体管各端口的控制电压如下表1所示。
表1 1T0C存储器中晶体管四种工作状态电压
编程 擦除 读取 保持
第一栅极结构的电压(V) 1 1.5 0.8 0
漏极电压(V) 1.2 -1.5 0.2 0
第二栅极结构的电压(V) -1.5 -1.5 -1.5 -1.5
在编程(即写“1”)过程中，第一栅极结构的电压为1V，漏极电压为1.2V，晶体管导通并在第一栅极结构中产生浮体存储单元，由于漏极处于高电位，电子从源极注入并通过浮体存储单元到达漏极，电子在加速的过程中产生电子空穴对，此时在第二栅极结构上施加-1.5V的电压，就会有大量空穴吸附在第二栅极结构中的栅氧化层中，以此来判断为写“1”。
在擦除(即写“0”)过程中，第一栅极结构的电压为1.5V，漏极电压为-1.5V，第一栅极结构中的浮体存储单元被破坏，会得到一个反向的漏极电流，以此判断为写“0”。
在读取“1”的过程中，第一栅极结构的电压为0.8V，漏极电压为0.2V，此时会得到一个较大的漏极电流，以此来判断为读取“1”。在读取“0”的过程中，浮体存储单元被破坏，第一栅极结构的电压为0.8V，漏极电压为0.2V，此时，产生一个较小的漏极电流，以此来判断为读取“0”。
在上述过程中，为了控制浮体存储单元一直保持在第一栅极结构所在的区域，第二栅极结构的电压一直保持在-1.5V。
本公开实施例中，一方面，双异质结构101中的第一半导体层1011和第二半导体层1012的禁带宽度不同，且双异质结构中的第一半导体层可以作为沟道，第二半导体层可以作为陷阱，从而能够捕获电子或空穴，进而使得双异质结构可以作为一个电荷存储体，从而将多余的空穴积累在双栅结构中的一个栅极结构的沟道中，使得保持时间大大增加，进而使1T0C的可行性大大增强。另一方面，由于本公开实施例中的双异质结构会作为一个电荷存储体，可以存储数据，因此无需额外在半导体结构中设置电容，从而可以提高半导体结构的集成度，进而可以实现微缩。
在一些实施例中，双异质结构101中具有量子阱，量子阱可以提高电荷捕获能力，从而可以实现更好的电荷存储效果。
本公开实施例中，请继续参考图3a和3b，双栅结构107包括第一栅极结构1071和第二栅极结构1072；第一栅极结构1071和第二栅极结构1072包括栅极氧化层107a和栅极导电层107b。
其中，双栅结构107中的第一栅极结构1071可以作为传统开关器件，控制晶体管的导通与截止，双栅结构中的第二栅极结构1072可以产生浮体存储单元，通过反向偏转该栅极电压获得存储单元的运行，这样可以实现编程、擦除、数据读取和保持过程。
在一些实施例中，双异质结构101包括两个同型的PN结，例如，第一半导体层1011为P型掺杂的硅层；第二半导体层1012为P型掺杂的硅锗层。
本公开实施例中，第一半导体层和第二半导层均为P型掺杂，P型掺杂的半导体中多子是空穴，因此可以增加存储电荷的通道。
在一些实施例中，请继续参考图3a，半导体结构300还包括：第一隔离层104；第一隔离层104位于第二方向上相邻的两个双异质结构101之间。第一隔离层104用于隔离相邻两个双异质结构101，这样可以减小相邻的两个双异质结构101之间导通的情况，从而可以提高半导体结构300的性能。
在一些实施例中，半导体结构300还包括：第三隔离层108；第三隔离层108位于栅极氧化层107a和栅极导电层107b的表面，且第三隔离层108的表面与双异质结构101的表面平齐。第三隔离层108的顶表面与双异质结构101(或第一隔离层104或第二隔离层106)的顶表面齐平，这样形成的半导体结构300的表面是平坦的，方便后续在半导体结构300的表面上形成其它结构。
在一些实施例中，请继续参考图3a，半导体结构300还包括：第二隔离层106。第二隔离层106位于相邻两个双异质结构101中一个双异质结构的第一栅极结构1071和另一个双异质结构的第二栅极结构1072之间、以及第三隔离层108之间；第二隔离层106的表面与第三隔离层108的表面平齐。
本公开实施例中的第二隔离层106，一方面，可以用于隔离双栅结构中的两个栅极，从而可以减小相邻的栅极结构导通的情况，进而可以实现对单个晶体管进行控制；另一方面，还可以实现双栅结构107和后续形成的位线结构之间的隔离作用。
在一些实施例中，请继续参考图3a和3b，基底100还包括：源极层102。源极层102构成半导体结构300的源极，双异质结构101位于源极层102的表面。
在一些实施例中，请继续参考图3b，半导体结构300还包括：漏极109和位线结构111。其中，漏极109位于双异质结构101远离源极层102的一端；位线结构111沿Y轴方向排列、且沿X轴方向延伸；位线结构111与漏极109相连。
本公开实施例中，位线结构111可以传输数据，从而实现存储单元从双异质结构中的电荷存储体读取数据或者向电荷存储体中存储数据。X轴方向上相邻两个漏极109之间可以具有第二隔离层106和第三隔离层108，这样X轴方向上相邻两个漏极109之间的隔离结构即可以为氮化层-氧化层-氮化层(即N-O-N)结构或者氧化层-氮化层-氧化层(即O-N-O)结构等，从而减少双栅结构107与漏极109之间的寄生电容，进而可以提高半导体结构的响应速度。
在一些实施例中，请继续参考图3b，半导体结构300还包括：位于相邻位线结构111之间的第四隔离层110。从图3b可以看出，位线结构111和第四隔离层110的排列和延伸方向相同。
在一些实施例中，源极层的材料包括磷化硅。在另一些实施例中，源极层还可以是含有砷、锑等VA族的离子的半导体材料。
本公开实施例中，源极层102的材料包括磷化硅，这样源极层102可以具有较低的电阻和较高的导电性，从而可以提高半导体结构300的导电性能。
在一些实施例中，半导体结构300还可以包括连接层(图中未示出)，连接层位于漏极109与位线结构111之间。
本公开实施例中，连接层可以是金属硅化物，金属硅化物可以减小漏极109和位线结构111之间的接触电阻，从而可以减小RC延时，进而提高器件的响应速度。
本公开实施例提供的半导体结构与上述实施例提供的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开实施例的一些实施方式，但本公开实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开实施例的保护范围之内。因此，本公开实施例的保护范围应以权利要求的保护范围为准。

Claims (23)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括沿第一方向和第二方向阵列排布的双异质结构；其中，所述双异质结构包括沿所述第一方向依次排列的第一半导体层、第二半导体层和所述第一半导体层；所述第一半导体层的禁带宽度与所述第二半导体层的禁带宽度不同；所述第一方向垂直于所述第二方向，且所述第一方向和所述第二方向均平行于所述基底所在平面；
在所述双异质结构沿所述第一方向的侧壁形成双栅结构。
2.根据权利要求1所述的方法，其特征在于，所述双异质结构中具有量子阱。
3.根据权利要求1所述的方法，其特征在于，所述基底还包括源极层，所述源极层构成所述半导体结构的源极；所述双异质结构形成于所述源极层的表面；所述双异质结构通过以下步骤形成：
在所述源极层的表面形成沿所述第一方向间隔排布的初始双异质结构；
采用自对准双重图案或自对准四重图案技术，刻蚀所述初始双异质结构，形成沿所述第一方向和所述第二方向阵列排布的所述双异质结构。
4.根据权利要求3所述的方法，其特征在于，所述初始双异质结构通过以下步骤形成：
在所述源极层的表面形成沿所述第一方向排列、且沿所述第二方向延伸的初始第二半导体层；
在所述初始第二半导体层沿所述第一方向的侧壁外延形成初始第一半导体层，以形成所述初始双异质结构。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述第一半导体层为P型掺杂的硅层；所述第二半导体层为P型掺杂的硅锗层。
6.根据权利要求3所述的方法，其特征在于，在形成所述初始双异质结构之后，且在形成所述双异质结构之前，所述方法还包括：
在相邻的两个所述初始双异质结构之间形成第一牺牲层。
7.根据权利要求6所述的方法，其特征在于，在形成所述双异质结构之后，所述方法还包括：
在所述第二方向上相邻的两个所述双异质结构之间形成第一隔离层；
去除所述第一牺牲层。
8.根据权利要求7所述的方法，其特征在于，在所述双异质结构沿所述第一方向的侧壁形成双栅结构，包括：
在所述双异质结构和所述第一隔离层的侧壁形成第二牺牲层；
在相邻的所述第二牺牲层之间形成第二隔离层；
去除所述第二牺牲层，形成栅极沟槽；
在所述栅极沟槽中，形成所述双栅结构。
9.根据权利要求8所述的方法，其特征在于，所述双栅结构包括第一栅极结构和第二栅极结构；在所述栅极沟槽中，形成所述双栅结构，包括：
在所述双异质结构的侧壁形成初始栅极氧化层；
在具有所述初始栅极氧化层的栅极沟槽中形成初始栅极导电层；
回刻所述初始栅极氧化层和所述初始栅极导电层，暴露出部分所述双异质结构、部分所述第一隔离层和部分所述第二隔离层的侧壁，形成隔离凹槽、以及由栅极氧化层、栅极导电层构成的所述第一栅极结构和所述第二栅极结构。
10.根据权利要求9所述的方法，其特征在于，在形成所述双栅结构之后，所述方法还包括：
在所述隔离凹槽中形成第三隔离层。
11.根据权利要求10所述的方法，其特征在于，所述方法还包括：
在所述双异质结构远离所述源极层的一端形成漏极；
形成与所述漏极连接的位线结构。
12.根据权利要求11所述的方法，其特征在于，形成与所述漏极连接的位线结构，包括：
在所述第一隔离层、所述第二隔离层、所述第三隔离层和所述漏极的表面形成第四初始隔离层；
刻蚀所述第四初始隔离层，形成沿所述第二方向排列、且沿所述第一方向延伸的位线沟槽，所述位线沟槽暴露出所述漏极、部分所述第二隔离层和部分所述第三隔离层；
在所述位线沟槽中形成所述位线结构。
13.根据权利要求11或12所述的方法，其特征在于，所述方法还包括：
在所述漏极与所述位线结构之间形成连接层。
14.一种半导体结构，其特征在于，通过权利要求1至13任一项所述的半导体结构的形成方法形成，包括：
基底，所述基底包括沿第一方向和第二方向阵列排布的双异质结构；其中，所述双异质结构包括沿所述第一方向依次排列的第一半导体层、第二半导体层和所述第一半导体层；所述第一半导体层的禁带宽度与所述第二半导体层的禁带宽度不同；所述第一方向垂直于所述第二方向，且所述第一方向和所述第二方向均平行于所述基底所在平面的方向；
双栅结构，位于所述双异质结构沿所述第一方向的侧壁。
15.根据权利要求14所述的半导体结构，其特征在于，所述双异质结构中具有量子阱。
16.根据权利要求14所述的半导体结构，其特征在于，所述双栅结构包括第一栅极结构和第二栅极结构；所述第一栅极结构和所述第二栅极结构均包括栅极氧化层和栅极导电层。
17.根据权利要求16所述的半导体结构，其特征在于，所述第一半导体层为P型掺杂的硅层；所述第二半导体层为P型掺杂的硅锗层。
18.根据权利要求17所述的半导体结构，其特征在于，所述半导体结构还包括：第一隔离层；
所述第一隔离层位于所述第二方向上相邻的两个所述双异质结构之间。
19.根据权利要求18所述的半导体结构，其特征在于，所述半导体结构还包括：第三隔离层；
所述第三隔离层位于所述栅极氧化层和所述栅极导电层的表面，且所述第三隔离层的表面与所述双异质结构的表面平齐。
20.根据权利要求19所述的半导体结构，其特征在于，所述半导体结构还包括：第二隔离层；
所述第二隔离层位于相邻两个双异质结构中一个双异质结构的所述第一栅极结构和另一个双异质结构的所述第二栅极结构之间、以及所述第三隔离层之间；
所述第二隔离层的表面与所述第三隔离层的表面平齐。
21.根据权利要求14至20任一项所述的半导体结构，其特征在于，所述基底还包括：源极层；
所述源极层构成所述半导体结构的源极，所述双异质结构位于所述源极层的表面。
22.根据权利要求21所述的半导体结构，其特征在于，所述半导体结构还包括：漏极和位线结构；
所述漏极位于所述双异质结构远离所述源极层的一端；
所述位线结构沿所述第二方向排列、且沿所述第一方向延伸；所述位线结构与所述漏极相连。
23.根据权利要求22所述的半导体结构，其特征在于，所述半导体结构还包括：位于相邻所述位线结构之间的第四隔离层。
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