JP2009170779A

JP2009170779A - 半導体装置の製造方法及び半導体装置

Info

Publication number: JP2009170779A
Application number: JP2008009277A
Authority: JP
Inventors: Hiroyuki Fujimoto; 紘行藤本
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2008-01-18
Filing date: 2008-01-18
Publication date: 2009-07-30
Anticipated expiration: 2028-01-18
Also published as: US20090184367A1; JP5555408B2; US8017468B2

Abstract

【課題】埋込配線を容易に形成できる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】シリコン基板１の主面上で選択エッチングにより、二次元アレイ状に配列された柱状パターン２と、柱状パターン２を列方向に接続するブリッジパターン３とを形成する工程と、柱状パターン２及びブリッジパターン３の表面部分と、シリコン基板１の表面部分とに不純物イオンを注入し、不純物注入層４を形成する工程と、柱状パターン２及びブリッジパターン３の側壁にサイドウォール５を形成する工程と、サイドウォール５の底部に覆われた不純物注入層４を除いて、シリコン基板１に形成された不純物注入層４を除去する工程と、エッチバックによりサイドウォール５を除去する工程と、ブリッジパターン３の表面部分を熱酸化した後に、エッチング除去する工程と、をこの順に有し、柱状パターン２の列方向に延びる埋込配線６をシリコン基板１内に形成する。
【選択図】図５

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、更に詳しくは、デバイスの下部に不純物を注入して、縦型トランジスタに配線を形成する際に好適な半導体装置の製造方法及び半導体装置に関する。

近年、半導体装置では、プロセスの微細化に伴い集積度が向上している。このような高集積の半導体装置のデバイスの一例として、縦型トランジスタが知られている（例えば、特許文献１）。縦型トランジスタでは、シリコン基板の縦方向、即ちシリコン基板の主面に対して垂直方向に、ドレイン領域、チャネル領域及びソース領域が積層される。このため、縦型トランジスタは、プレーナ構造を有するトランジスタに比べて、シリコン基板での占有面積を小さくできる。

以下、図１５〜図１７を参照して、従来の縦型トランジスタでの埋込配線の製造工程を説明する。まず、シリコン基板１上に、フォトリソグラフィにより、図１５（ａ）に示すように二次元アレイ状に円形の開口が配列されたマスクパターンを形成する。次に、このマスクパターンをマスクとしてシリコン基板１のエッチングを行い、シリコン円柱（以下、柱状パターンという）２０を形成する。なお、図１５（ｂ）は、同図（ａ）のａ−ａ’断面図である。

図１５に示す工程に続いて、図１６（ａ）及び（ｂ）に示すように、柱状パターン２０の側壁にサイドウォール（絶縁膜）２１を形成し、不純物を注入して、不純物注入層２２を形成する。次に、図１７（ａ）及び（ｂ）に示すように、上記サイドウォール２１の更に外側に別のサイドウォール２３を形成した後に、エッチングを行い、埋込配線２４をパターニングする。なお、エッチングの際には、柱状パターン２０の上面に形成された不純物注入層２２が除去される。

特開２００５−１９７４１号公報

ところで、図１５〜図１７で示した縦型トランジスタでは、シリコン基板１内に埋込配線２４を形成するために、二次元アレイ状に配列された柱状パターン２０の図面上で横方向（以下、行方向という）の間隔Ａよりも、図面上で縦方向（以下、列方向という）の間隔Ｂを小さくしたマスクパターンでフォトリソグラフィを行う必要があった。これは、列方向に配列された複数の柱状パターン２０の底部に、１本の埋込配線（ここでは、ビット線）２４を形成するためである。

間隔Ａと間隔Ｂとが異なるアレイを形成する際には、パターンが微細化するに従ってフォトリソグラフィの精度が低下する。その結果として、フォトリソグラフィの難易度が上がり、ビット線の形成が困難になるという問題があった。特許文献１に記載の縦型トランジスタでは、間隔Ａ＞間隔Ｂとなるパターンでフォトリソグラフィを行うことに起因する上記問題を考慮していない。

本発明は、埋込配線を容易に形成できる半導体装置の製造方法及び半導体装置を提供することを目的とする。

上記目的を達成するために、本発明は、半導体基板上に、二次元アレイ状に配列された柱状パターン及び該柱状パターンを列方向に接続するブリッジパターンを形成する工程と、
前記柱状パターン及びブリッジパターンの頂部表面部分と前記半導体基板の露出した表面部分とに不純物を注入し、拡散領域を形成する工程と、
前記柱状パターン及びブリッジパターンの側壁を覆う側壁酸化膜を形成する工程と、
前記側壁酸化膜に覆われる拡散領域を除いて、前記半導体基板の表面部分の拡散領域を除去する工程と、
前記側壁酸化膜を除去する工程とを有し、
前記半導体基板上に残された拡散領域を列方向に延びる列配線とすることを特徴とする半導体装置の製造方法を提供する。

また、本発明は、半導体基板と、
前記半導体基板上に二次元アレイ状に配列され、それぞれが頂部に第１の拡散層を有する、半導体からなる複数の柱状パターンと、
前記半導体基板の表面上に形成され、列方向に並ぶ柱状パターンの周囲を囲み且つ該柱状パターンを列方向に接続する第２の拡散層と、
行方向に並ぶ柱状パターンの側壁に絶縁膜を介してそれぞれ形成され、行方向に相互に接続されたゲート電極とを備えることを特徴とする半導体装置を提供する。

本発明の方法で製造される半導体装置によると、二次元アレイ状に配列された柱状パターンをブリッジパターンで列方向に接続したので、行方向に隣り合う柱状パターンの間隔よりも、列方向に隣り合う柱状パターンの間隔を小さくしなくてもよい。従って、フォトリソグラフィの精度を損なうことなく、埋込配線を容易に形成できる。

以下、図面を参照し、本発明の実施の形態について詳細に説明する。まず、図１〜図４を参照し、半導体装置に含まれるメモリセルの拡散層を兼ねた埋込配線、例えばビット線を形成する方法を説明する。なお、図１〜図４での（ａ）は平面図、（ｂ）は、（ａ）のａ−ａ’断面図である。半導体基板（以下、シリコン基板という）１を例えば１０００℃で熱酸化し、その表面に酸化膜を１０ｎｍ程度形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、窒化膜を１５０ｎｍ程度堆積する。

次に、シリコン基板１の主面上で、図１（ａ）に示す円形部分と矩形部分とが繰り返されるようなパターンで、堆積した窒化膜をドライエッチングし、その窒化膜をマスクとして例えば１００ｎｍ程度のエッチングを行う。ここで図１（ｂ）に示すように、エッチング後には、円形部分は、二次元アレイ状に配列された柱状パターン２となり、矩形部分は、柱状パターン２を列方向に接続するブリッジパターン３となる。なお、ブリッジパターン３は、柱状パターン２を列方向に接続できるのであれば、完全な矩形でなくてもよい。また、行方向に隣り合う柱状パターン２の離隔距離（第２距離）を間隔Ａとし、列方向に隣り合う柱状パターン２の離隔距離（第１距離）を間隔Ｂとする。なお、本実施形態では、Ａ＞Ｂとする。

次に、柱状パターン２及びブリッジパターン３の上面部分と、柱状パターン２及びブリッジパターン３から露出するシリコン基板１の表面部分とに、不純物イオンを注入して、不純物注入層４を形成する。このとき、Ｎ型拡散層を形成するのであれば、例えばＰを１０ｋｅＶ、１Ｅ＋１３／ｃｍ^２の注入量で注入する。

続いて、全面に酸化膜を堆積してエッチバックすることにより、図２に示すように、柱状パターン２及びブリッジパターン３の側壁に側壁酸化膜（サイドウォール５）を５ｎｍ程度の厚みで形成する。次に、同図（ｂ）に示すサイドウォール５の底部に覆われた不純物注入層４を除き、シリコン基板１の上面に形成された不純物注入層４をドライエッチングにより除去する。この際、柱状パターン２の上面はマスクで保護する。ここでのドライエッチングは、深さ３０ｎｍ程度とする。この段階で、サイドウォール５の底部には、同図（ｂ）に示すように、柱状パターン２及びブリッジパターン３の側壁に沿った埋込配線６が形成される。

次に、サイドウォール５をウエットエッチで全て除去した後に、図３に示すように、犠牲酸化によりブリッジパターン３のシリコンを両側の側壁から完全に酸化して、熱酸化膜７を形成する。なお、犠牲酸化を行う際には、柱状パターン２の上面にマスクをつけているので、柱状パターン２の高さは、犠牲酸化の前後で変化しない。続いて、ブリッジパターン３の熱酸化膜７をエッチング除去して、埋込配線６を露出させる。

次に、酸化膜ウエットエッチを行うことで、図４に示すシリコンパターンを得る。シリコンパターンでは、同図（ａ）に示すように、柱状パターン２の列方向に延びる埋込配線６がシリコン基板１内に形成されている。埋込配線６は、下部拡散層（ドレイン領域）を兼ねたビット線となる。柱状パターン２の上面には、上部拡散層４ａ（ソース領域）が形成される。さらに、柱状パターン２は、チャネル領域として機能する。なお、シリコンパターンでは、柱状パターン２が細くなり、底部に埋込配線６が注入されていない低い柱部分２ａが形成される。

本実施形態では、柱状パターン２と、柱状パターン２を列方向に接続したブリッジパターン３とを形成するためのマスクパターンで、選択エッチングを行うので、列方向に隣り合う柱状パターン２の間隔Ｂを小さくする必要がない。その結果、フォトリソグラフィの精度が低下することを回避できる。これは、行方向に隣り合う柱状パターン２の間隔Ａよりも、列方向に隣り合う柱状パターン２の間隔Ｂを小さくしなくても（即ち、Ａ＞Ｂ）、埋込配線６を形成できることを意味する。つまり、本実施形態によれば、埋込配線６を形成する場合に、柱状パターン２とブリッジパターン３とからなるマスクパターンを用いることで、上記Ａ＞Ｂであるマスクパターンに限らず、Ａ≒Ｂ、Ａ＜Ｂであるマスクパターンを用いてもよい（図９〜図１４参照）。

その後、後述する既知の方法により、図５に示す半導体装置１００を形成する。即ち、図４の工程に続いて、ゲート酸化膜（ゲート絶縁膜）８、ゲート電極（ワード線）９、及び層間絶縁膜１０を形成した後に、上部拡散層４ａに接触するコンタクトプラグ１１を形成する。コンタクトプラグ１１は、上部拡散層４ａ上のコンタクト形成領域４ｂと接触する。更に、コンタクトプラグ１１の上面には、キャパシタ（又は層変化物質等）１２等を形成して、層間絶縁膜を堆積する。

上記のようにして、半導体装置１００では、下部拡散層を兼ねた埋込配線（ビット線）６と、チャネル領域となる柱状パターン２と、上部拡散層４ａとが、シリコン基板１の主面に対して垂直方向に積層され、更に、ゲート絶縁膜８を介してゲート電極（ワード線）９が形成される。これにより、半導体装置１００には、各柱状パターン２毎に縦型トランジスタが形成される。

ワード線は、フォトリソグラフィでパターニングする方法、又は、自己整合的に形成する方法によって形成される。図６は、ワード線をフォトリソグラフィでパターニングする工程を示す図である。まず、同図（ａ）に示すように、例えば下部拡散層を兼ねたビット線（埋込配線）６と、チャネル領域となるシリコン円柱（柱状パターン）２との表面部分に、例えばＣＶＤ法によりシリコン酸化膜（ゲート絶縁膜）８を形成し、その後、シリコン円柱２の上面にシリコン窒化膜１３を堆積する。次に、同図（ｂ）に示すように、ＣＶＤ法により成長時に導電型不純物を添加したＤＯＰＯＳ（doped polycrystalline silicon）１４を堆積する。続いて、ＤＯＰＯＳ１４をＣＭＰ（chemical mechanical polish）法により平坦化して、シリコン窒化膜１３を露出させる。最後に、同図（ｃ）に示すように、フォトリソグラフィでパターニングを行い、ＤＯＰＯＳ１４をドライエッチングすることにより、ゲート電極（ワード線）を形成する。

図７及び図８は、ワード線を自己整合的に形成する工程を示す図である。なお、図６で示した工程と重複する部分については説明を適宜省略する。まず、図７（ａ）の工程は、図６（ａ）の工程と同様に、ビット線６とシリコン円柱２との表面部分に、シリコン酸化膜８を形成した後に、シリコン円柱２の上面にシリコン窒化膜１３を堆積する。次に、同図（ｂ）に示すように、ＤＯＰＯＳ１４を堆積する。続いて、同図（ｃ）に示すように、ＤＯＰＯＳ１４をエッチバックして、シリコン窒化膜１３を露出させる。

更に、図７（ｃ）に示した工程に続いて、図８（ａ）に示すように、ＣＶＤ法等により層間絶縁膜１５を成長させて、ＣＭＰ法により平坦化して、シリコン窒化膜１３を露出させる。次に、同図（ｂ）に示すように、露出したシリコン窒化膜１３をウエットエッチにより除去した後に、不純物イオンを注入して上部拡散層４ａを形成する。最後に、同図（ｃ）に示すように、上部拡散層４ａの上面のシリコン酸化膜８を除去して、層間絶縁膜１０を堆積させ、更に、上部拡散層４ａのコンタクト形成領域４ｂと接続するためのコンタクトプラグ１１を形成する。このようにして、縦型トランジスタとなる半導体装置１００Ａでは、柱状パターン２の周囲に円形にワード線が形成される。

以下、図９〜図１２を参照して、ワード線をフォトリソグラフィでパターニングした場合での、マスクパターンの各形状を示す。なお、図９〜図１２での（ａ）は、上記した柱状パターン２及びブリッジパターン３を選択エッチングにより形成するために用いたマスクパターン２０ａ〜２０ｄを示している。（ｂ）は、マスクパターン２０ａ〜２０ｄを用いて選択エッチングを行った後のパターンを示している。（ｃ）は、図５に示した縦型トランジスタである半導体装置１００を上から見たイメージを示す図であり、上部拡散層４ａ上に形成され、コンタクトプラグ１１と接続されるコンタクト形成領域４ｂと、埋込配線６と、ワード線形成領域（ゲート電極）９とが示されている。

図９は、Ａ≒Ｂであり、かつ、隣り合うビット線とのずれがない場合に、ワード線をフォトリソグラフィでパターニングした状態を示す平面図である。このように、Ａ≒Ｂのマスクパターン２０ａを用いると、図１に示したＡ＞Ｂのマスクパターンを用いる場合に比べて、列方向に隣り合う柱状パターン２の間隔Ｂが大きくできる。そのため、同図（ｃ）に示すように、列方向に隣り合うワード線形成領域９の離隔距離が大きくなるので、ワード線の加工が容易になる。

図１０は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがない場合に、ワード線をフォトリソグラフィでパターニングした状態を示す平面図である。このように、Ａ＜Ｂのマスクパターン２０ｂを用いると、Ａ≒Ｂのマスクパターン２０ａを用いる場合に比べて、列方向に隣り合う柱状パターン２の間隔Ｂを更に大きくできる。従って、同図（ｃ）に示すように、列方向に隣り合うワード線形成領域９の離隔距離が更に大きくなるので、ワード線の加工が更に容易になる。

図１１は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがＢである場合に、ワード線をフォトリソグラフィでパターニングした状態を示す平面図である。このようなマスクパターン２０ｃを用いて、隣り合うビット線を長さＢだけずらしてレイアウトすることにより、同図（ｃ）に示すように、コンタクト形成領域４ｂ同士の間隔を大きくできる。

図１２は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがＢ／２である場合に、ワード線をフォトリソグラフィでパターニングした状態を示す平面図である。このようなマスクパターン２０ｄを用いて、隣り合うビット線を長さＢ／２だけずらしてレイアウトすることにより、図１０に示したマスクパターン２０ｂを用いた場合に比べて、コンタクト形成領域４ｂ同士の間隔を大きくできる。また、図１１に示したマスクパターン２０ｃを用いた場合に比べて、コンタクト形成領域４ｂ同士の間隔が小さく、ワード線の加工が容易になる。

以下、図１３及び図１４を参照して、ワード線を自己整合的に形成した場合での、マスクパターンの各形状を示す。なお、（ｃ）は、例えば図８（ｃ）に示した縦型トランジスタである半導体装置１００Ａを上から見たイメージを示す図であり、コンタクトプラグ１１と接続されるコンタクト形成領域４ｂと、埋込配線６（ビット線）と、柱状パターン２の周囲に円形に形成されたワード線形成領域（ＤＯＰＯＳ）１４とが示されている。図１３は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがない場合に、ワード線を自己整合的に形成した状態を示す平面図である。即ち、図１３で用いられるマスクパターン２０ｂは、図１０で用いられたマスクパターンと同一であるから、Ａ≒Ｂのマスクパターン２０ａを用いる場合に比べて、ワード線を自己整合的に形成することが容易になる。

図１４は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがＢ／２である場合に、ワード線を自己整合的に形成した状態を示す平面図である。即ち、図１４で用いられるマスクパターン２０ｄは、図１２で用いられたマスクパターンと同一であるから、図１３に示したマスクパターン２０ｂを用いた場合に比べて、コンタクト形成領域４ｂ同士の間隔を大きくできる。

上記実施形態では、図３に示す工程で、サイドウォール５の酸化膜を全てウエットエッチで取り除いた後に、犠牲酸化でブリッジパターン３のシリコンを完全に酸化するようにしたが、これに限定されない。即ち、サイドウォール５の酸化膜を取り除かずに、犠牲酸化でブリッジパターン３のシリコンを完全に酸化した後に、酸化膜ウエットエッチを行い、図４に示すシリコンパターンを得るようにしてもよい。このようにすれば、ブリッジパターン３をエッチング除去する際の工程数を少なくできる。

さらに、図１０〜図１４で用いたマスク２０ｂ，２０ｃ，２０ｄでは、隣り合うビット線とずれがない場合、Ｂだけずらした場合、更にＢ／２だけずらした場合を示したが、これに限定されず、隣り合うビット線とずれを、０より大きくＢより小さい距離だけずらしたレイアウトが可能なマスクを用いてもよい。このようにすれば、ワード線の加工のし易さやコンタクト形成領域４ｂ間の距離を適宜変更できる。

以上、説明したように、本発明の半導体装置の製造方法では、以下の態様の採用が可能である。側壁酸化膜（５）を除去する工程に後続し、熱酸化法により少なくともブリッジパターン（３）を酸化する工程と、該酸化されたブリッジパターンを除去する工程とを更に有する。このようにして、二次元アレイ状に配置された柱状パターン毎にチャネル領域が形成される。

ブリッジパターンを除去する工程に後続し、柱状パターン（２）及び半導体基板（１）の表面部分を覆う酸化膜（８）を形成する工程と、酸化膜の表面上に、柱状パターンの側壁及び半導体基板の表面上で行方向に延びる行配線（９）を形成する工程とを更に有する。この場合、チャネル領域となる柱状パターンと、柱状パターンと酸化膜を介して形成される行配線と、列配線と、柱状パターンの頂部に形成された拡散領域とにより、トランジスタとして動作可能となる。

柱状パターン及びブリッジパターンを形成する工程では、ブリッジパターンで接続された列方向に隣り合う柱状パターン間の第１距離（Ｂ）と、行方向に隣り合う柱状パターン間の第２距離（Ａ）とを略同一とする。これにより、第１距離が第２距離よりも小さい場合に比べて、ワード線の加工が容易となる。

柱状パターン及びブリッジパターンを形成する工程では、ブリッジパターンで接続された列方向に隣り合う柱状パターン間の第１距離を、行方向に隣り合う柱状パターン間の第２距離よりも大きくする。これにより、第１距離と第２距離とが略同一である場合に比べて、ワード線の加工が容易となる。

行方向に隣り合う柱状パターンは、列方向に第１距離以下ずれている。これにより、柱状パターンの頂部に形成された拡散領域と接触するコンタクト同士の間隔を大きくできる。

半導体基板は、シリコン基板である。この場合、シリコン基板内に柱状パターンの列方向に延びる埋込配線が形成されることになる。

以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置の製造方法及び半導体装置は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

（ａ）及び（ｂ）は、本発明の実施形態に係る配線の形成方法での一部の工程を示す図。（ａ）及び（ｂ）は、図１に後続して、サイドウォールを形成し、ドライエッチングを行う工程を示す図。図２に後続して、サイドウォールウエットエッチングを行い、犠牲酸化を行う工程を示す図。（ａ）及び（ｂ）は、図３に後続して、酸化膜ウエットエッチングを行う工程を示す図。（ａ）及び（ｂ）は、図４に後続して形成された半導体装置を示す断面図。（ａ）〜（ｃ）は、ワード線をフォトリソグラフィでパターニングする一般的な工程を示す図。（ａ）〜（ｃ）は、ワード線を自己整合的に形成する一般的な工程の一部を示す図。（ａ）〜（ｃ）は、図７に後続して、半導体装置を形成する工程を示す図。（ａ）〜（ｃ）は、Ａ≒Ｂであり、かつ、隣り合うビット線とのずれがない場合に、ワード線をフォトリソグラフィでパターニングした状態を示す平面図。（ａ）〜（ｃ）は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがない場合に、ワード線をフォトリソグラフィでパターニングした状態を示す平面図。（ａ）〜（ｃ）は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがＢである場合に、ワード線をフォトリソグラフィでパターニングした状態を示す平面図。（ａ）〜（ｃ）は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがＢ／２である場合に、ワード線をフォトリソグラフィでパターニングした状態を示す平面図。（ａ）〜（ｃ）は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがない場合に、ワード線を自己整合的に形成した状態を示す平面図。（ａ）〜（ｃ）は、Ａ＜Ｂであり、かつ、隣り合うビット線とのずれがＢ／２である場合に、ワード線を自己整合的に形成した状態を示す平面図。（ａ）及び（ｂ）は、従来の半導体装置の製造工程の一部を示す図。（ａ）及び（ｂ）は、図１５に後続して、サイドウォールを形成し、不純物を注入する工程を示す図。（ａ）及び（ｂ）は、図１６に後続して、サイドウォールを形成し、エッチングを行う工程を示す図。

符号の説明

１：シリコン基板
２：柱状パターン
３：ブリッジパターン
４：不純物注入層
４ａ：上部拡散層
４ｂ：コンタクト形成領域
５：サイドウォール
６：埋込配線
７：熱酸化膜
８：ゲート酸化膜
９：ゲート電極
１０，１５：層間絶縁膜
１１：コンタクトプラグ
１２：キャパシタ
１３：シリコン窒化膜
１４：ＤＯＰＯＳ
２０ａ〜２０ｄ：マスクパターン
１００，１００Ａ：半導体装置
Ａ：第２距離
Ｂ：第１距離

Claims

半導体基板上に、二次元アレイ状に配列された柱状パターン及び該柱状パターンを列方向に接続するブリッジパターンを形成する工程と、
前記柱状パターン及びブリッジパターンの頂部表面部分と前記半導体基板の露出した表面部分とに不純物を注入し、拡散領域を形成する工程と、
前記柱状パターン及びブリッジパターンの側壁を覆う側壁酸化膜を形成する工程と、
前記側壁酸化膜に覆われる拡散領域を除いて、前記半導体基板の表面部分の拡散領域を除去する工程と、
前記側壁酸化膜を除去する工程とを有し、
前記半導体基板上に残された拡散領域を列方向に延びる列配線とすることを特徴とする半導体装置の製造方法。
前記側壁酸化膜を除去する工程に後続し、熱酸化法により少なくとも前記ブリッジパターンを酸化する工程と、該酸化されたブリッジパターンを除去する工程とを更に有する、請求項１に記載の半導体装置の製造方法。
前記ブリッジパターンを除去する工程に後続し、前記柱状パターン及び前記半導体基板の表面部分を覆う酸化膜を形成する工程と、前記酸化膜の表面上に、前記柱状パターンの側壁及び前記半導体基板の表面上で行方向に延びる行配線を形成する工程とを更に有する、請求項２に記載の半導体装置の製造方法。
前記柱状パターン及びブリッジパターンを形成する工程では、前記ブリッジパターンで接続された列方向に隣り合う前記柱状パターン間の第１距離と、行方向に隣り合う前記柱状パターン間の第２距離とを略同一とする、請求項１〜３の何れか一に記載の半導体装置の製造方法。
前記柱状パターン及びブリッジパターンを形成する工程では、前記ブリッジパターンで接続された列方向に隣り合う前記柱状パターン間の第１距離を、行方向に隣り合う前記柱状パターン間の第２距離よりも大きくする、請求項１〜３の何れか一に記載の半導体装置の製造方法。
行方向に隣り合う前記柱状パターンは、列方向に前記第１距離以下ずれている請求項５に記載の半導体装置の製造方法。
前記半導体基板がシリコン基板である、請求項１〜６の何れか一に記載の半導体装置の製造方法。
半導体基板と、
前記半導体基板上に二次元アレイ状に配列され、それぞれが頂部に第１の拡散層を有する、半導体からなる複数の柱状パターンと、
前記半導体基板の表面上に形成され、列方向に並ぶ柱状パターンの周囲を囲み且つ該柱状パターンを列方向に接続する第２の拡散層と、
行方向に並ぶ柱状パターンの側壁に絶縁膜を介してそれぞれ形成され、行方向に相互に接続されたゲート電極とを備えることを特徴とする半導体装置。