JPH09284122A

JPH09284122A - 半導体集積回路装置

Info

Publication number: JPH09284122A
Application number: JP11544896A
Authority: JP
Inventors: Yoshinori Sakamoto; 善▲徳▼ 坂本; Tatsuya Ishii; 達也石井; Yasuhiro Nakamura; 靖宏中村; Toshihiro Tanaka; 利広田中; Yasuhiro Korogi; 泰宏興梠
Original assignee: Hitachi Ltd; Mitsubishi Electric Corp
Current assignee: Hitachi Ltd; Mitsubishi Electric Corp
Priority date: 1996-04-12
Filing date: 1996-04-12
Publication date: 1997-10-31

Abstract

(57)【要約】【課題】簡単な構成と低消費電力化とを実現したＣＭ
ＯＳ回路を備えた半導体集積回路装置を提供する。【解決手段】第１の動作電圧がソース側に供給された
第１導電型のＭＯＳＦＥＴ及び第２の動作電圧がソース
側に供給された第２導電型のＭＯＳＦＥＴを備えてなる
第１のＣＭＯＳ回路の出力信号を第１導電型の伝送ゲー
トＭＯＳＦＥＴを介して第２のＣＭＯＳ回路の入力に伝
えるとともに、かかる第２のＣＭＯＳ回路を構成する第
２導電型のＭＯＳＦＥＴのソース側には上記第２の動作
電圧をＭＯＳＦＥＴのしきい値電圧相当だけレベルシフ
トさせた動作電圧を供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えばＣＭＯＳ構成の各種メモリに利用し
て有効な技術に関するものである。

【０００２】

【従来の技術】ゲートが共通化された一対のＮチャンネ
ル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴとを組
み合わせて、インバータ回路や各種論理ゲート回路を構
成するようにしたＣＭＯＳ回路が公知である。このよう
なＣＭＯＳ回路に関しては、例えば、昭和６０年１２月
２５日（株）オーム社発行「マイクロコンピュータハン
ドブック」第９６頁〜第９６頁等がある。

【０００３】

【発明が解決しようとする課題】上記のようなＣＭＯＳ
回路に対して、例えば、Ｎチャンネル型の伝送ゲートＭ
ＯＳＦＥＴを用いて入力信号を伝えようとすると、ハイ
レベル側の入力信号が伝送ゲートＭＯＳＦＥＴのしきい
値電圧分だけ低下してしまう。かかる入力信号を受ける
ＣＭＯＳ回路では、Ｐチャンネル型ＭＯＳＦＥＴのゲー
トとソースに上記しきい値電圧相当分の電圧が印加され
ることとなり、オフ状態であるべきＰチャンネル型ＭＯ
ＳＦＥＴがウィークリィにオン状態となり、上記ハイレ
ベルの信号によりオン状態にされるＮチャンネル型ＭＯ
ＳＦＥＴとを通して定常的な直流電流が流れてしまい、
ＣＭＯＳ回路の特長である信号の定常状態時での低消費
電力が損なわれてしまう。そこで、従来のＣＭＯＳ回路
ではＮチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯ
ＳＦＥＴとを並列形態に接続したＣＭＯＳスイッチを用
いる。しかし、この場合には、伝送ゲートＭＯＳＦＥＴ
の数が増加するばかりか、Ｎチャンネル型ＭＯＳＦＥＴ
とＰチャンネル型ＭＯＳＦＥＴとを同時にオン／オフ状
態にスイッチ制御するような相補の制御信号を形成する
ためにＣＭＯＳインバータ回路を追加する必要があり、
素子数が増大してしまう。

【０００４】この発明の目的は、簡単な構成と低消費電
力化とを実現したＣＭＯＳ回路を備えた半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１の動作電圧がソース側
に供給された第１導電型のＭＯＳＦＥＴ及び第２の動作
電圧がソース側に供給された第２導電型のＭＯＳＦＥＴ
を備えてなる第１のＣＭＯＳ回路の出力信号を第１導電
型の伝送ゲートＭＯＳＦＥＴを介して第２のＣＭＯＳ回
路の入力に伝えるとともに、かかる第２のＣＭＯＳ回路
を構成する第２導電型のＭＯＳＦＥＴのソース側には上
記第２の動作電圧をＭＯＳＦＥＴのしきい値電圧相当だ
けレベルシフトさせるた動作電圧を供給する。

【０００６】

【発明の実施の形態】図１には、この発明に係る半導体
集積回路装置の一実施例の基本的な回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯＳ集積回路の製
造技術により、他の回路を構成する素子とともに単結晶
シリコンのような１個の半導体基板上において形成され
る。

【０００７】図示しないＣＭＯＳ回路により形成された
信号は、Ｎチャンネル型の伝送ゲートＭＯＳＦＥＴＱ１
を介して、ＣＭＯＳ論理ゲートの代表としてのＰチャン
ネル型ＭＯＳＦＥＴＱＰとＮチャンネル型ＭＯＳＦＥＴ
ＱＮからなるＣＭＯＳインバータ回路に供給される。こ
の場合、ＣＭＯＳ論理ゲートとしてのＣＭＯＳインバー
タ回路の入力に伝えられる入力信号電圧振幅は、電源電
圧Ｖccに対してＭＯＳＦＥＴＱ１のしきい値電圧Ｖthだ
け低下したＶcc−Ｖthと、回路の接地電位のようなＶss
となる。

【０００８】この実施例では、上記のようなハイレベル
（Ｖcc−Ｖth) が入力されたとき、Ｐチャンネル型ＭＯ
ＳＦＥＴＱＰのゲートとソース間に、上記しきい値電圧
Ｖthに相当する電圧が印加されて、かかるＰチャンネル
型ＭＯＳＦＥＴＱＰがウィークリィにオン状態となり、
上記ハイレベル（Ｖcc−Ｖth) がゲートに印加されてオ
ン状態になっているＮチャンネル型ＭＯＳＦＥＴＱＮと
を通して定常的に直流電流が流れてしまうのを防ぐため
に、言い換えるならば、ＣＭＯＳ回路の特長である低消
費電力化を維持するために、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱＰのソースには、ゲートとドレインが接続され
たＮチャンネル型ＭＯＳＦＥＴＱ３を介して動作電圧Ｖ
ccを供給する。

【０００９】上記ＭＯＳＦＥＴＱ３は、ゲートとドレイ
ンとが接続されることにより、ダイオード形態とされ
て、定常的にオン状態となってソース側からＶcc−Ｖth
のようなレベルシフトされた動作電圧を形成し、上記Ｐ
チャンネル型ＭＯＳＦＥＴＱＰのソースに伝える。この
構成により、上記のように入力信号がハイレベル（Ｖcc
−Ｖth) のときには、Ｐチャンネル型ＭＯＳＦＥＴＱＰ
のゲートとソースとが同じＶcc−Ｖthの同電位となりる
ためにオフ状態に維持することができる。これにより、
上記のように入力信号が伝送ゲートＭＯＳＦＥＴＱ１に
よりレベルシフトされたハイレベル（Ｖcc−Ｖth) であ
っても、それを受けるＣＭＯＳ回路には直流電流が流れ
なくできる。

【００１０】入力信号が回路の接地電位Ｖssのようなロ
ウレベルのきには、Ｎチャンネル型の伝送ゲートＭＯＳ
ＦＥＴＱ１は、それをそのままＣＭＯＳ回路に伝える。
これにより、Ｎチャンネル型ＭＯＳＦＥＴＱＮは、ゲー
トとソースとが同電位のＶssとなりオフ状態となる。こ
れにより、上記のようなロウレベルによりＰチャンネル
型ＭＯＳＦＥＴＱＰがオン状態であっても、定常的な直
流電流が流れることはない。

【００１１】伝送ゲートＭＯＳＦＥＴは、Ｎチャンネル
型ＭＯＳＦＥＴの他にＰチャンネル型ＭＯＳＦＥＴに置
き換えることができる。この場合には、ＣＭＯＳ回路に
伝えられる回路の接地電位Ｖss側がＶss＋Ｖthだけ持ち
上がってしまう。そこで、上記Ｎチャンネル型ＭＯＳＦ
ＥＴ３に代えて、Ｎチャンネル型ＭＯＳＦＥＴＱＮのソ
ース側に、ゲートとドレインとが接続されたＰチャンネ
ル型ＭＯＳＦＥＴを介して回路の接地電位Ｖssを供給す
るようにすればよい。これにより、上記Ｎチャンネル型
ＭＯＳＦＥＴＱＮのソース電位を入力信号のロウレベル
と同電位となるＶss＋Ｖthにできるから、上記のように
入力信号がロウレベルのときでも、上記同様に定常的に
直流電流が流れてしまうことを防止することができる。

【００１２】図２には、この発明をＲＯＭ（リード・オ
ンリー・メモリ）におけるデコーダ回路に適用した場合
の一実施例の回路図が示されている。同図のデコーダ回
路は、特に制限されないが、ＲＯＭワード線の選択信号
を生成するＸ系のデコーダ回路に向けられている。この
実施例のデコーダ回路は、大きく２つに分けられてい
る。

【００１３】ナンドゲート回路Ｇ１は、アドレス信号の
うちの下位ビットのアドレス信号を解読して、特に制限
されないが、同図に代表として例示的に示されている２
本のワード線ＷＬ１とＷＬ２を選択するための選択信号
を形成する。このナンドゲート回路Ｇ１の上記のような
選択信号は、Ｎチャンネル型の伝送ゲートＭＯＳＦＥＴ
Ｑ１とＱ４を介して、上記ワード線ＷＬ１とＷＬ２を駆
動するＲＯＭワード線ドライバＤＶ１とＤＶ２の入力端
子に伝えられる。

【００１４】上記伝送ゲートＭＯＳＦＥＴＱ１ゲートに
は、図示しない上位ビットのアドレス信号を解読するナ
ンドゲート回路等のデコーダ回路により形成された選択
信号がインバータ回路Ｎ１を介して伝えられる。上記ド
ライバＤＶ１の入力と電源電圧Ｖccとの間には、上記伝
送ゲートＭＯＳＦＥＴＱ１がオフ状態のときにドライバ
ＤＶ１の入力端子を非選択レベルに対応した電源電圧Ｖ
ccにプルアップするＮチャンネル型ＭＯＳＦＥＴＱ２が
設けられている。このＭＯＳＦＥＴＱ２のゲートには、
上記インバータ回路Ｎ１の出力信号を受けるインバータ
回路Ｎ２の出力信号が供給される。これにより、伝送ゲ
ートＭＯＳＦＥＴＱ１と上記プルアップＭＯＳＦＥＴＱ
２とは、伝送ゲートＭＯＳＦＥＴＱ１がオン状態のとき
にはプルアップＭＯＳＦＥＴＱ２がオフ状態に、上記伝
送ゲートＭＯＳＦＥＴＱ１がオフ状態のときにはプルア
ップＭＯＳＦＥＴＱ２がオン状態になるように相補的に
スイッチ制御される。

【００１５】他のドライバＤＶ２の入力に対応した伝送
ゲートＭＯＳＦＥＴＱ４にも、図示しない上記同様な上
位ビットのデコーダ回路により形成された選択信号がイ
ンバータ回路を介して伝えらる。このドライバＤＶ２の
入力と電源電圧Ｖccとの間にも、上記伝送ゲートＭＯＳ
ＦＥＴＱ２がオフ状態のときにドライバＤＶ２の入力端
子を非選択レベルに対応した電源電圧Ｖccにプルアップ
するＮチャンネル型ＭＯＳＦＥＴＱ５が設けられ、上記
同様なインバータ回路により形成された制御信号によ
り、伝送ゲートＭＯＳＦＥＴＱ４がオン状態のときには
プルアップＭＯＳＦＥＴＱ５がオフ状態に、上記伝送ゲ
ートＭＯＳＦＥＴＱ４がオフ状態のときにはプルアップ
ＭＯＳＦＥＴＱ５がオン状態になるように相補的にスイ
ッチ制御される。

【００１６】このように、デコーダ回路を２分割して配
置する構成は、次のような利点をもたらす。ワード線と
ビット線の交点に設けられるメモリセルＱｍは、マスク
型ＲＯＭの場合には、記憶情報の０と１に対応して、か
かる交点に実質的にＭＯＳＦＥＴが形成されるか否か、
つまりワード線の選択レベルに対してオン状態になるよ
うな比較的低いしきい値電圧を持つＭＯＳＦＥＴが形成
されるか否か、あるいはメモリセルのゲート又はドレイ
ンがワード線又はビット線に接続されるか否か等であ
る。そのため、ワード線ＷＬ１とＷＬ２等は狭いピッチ
に配置される。

【００１７】これに対して、ワード線の選択信号を形成
するデコーダは、複数ビットのアドレス信号を解読する
ナンドゲート回路Ｇ１等の論理ゲート回路により構成さ
れる。かかる論理ゲート回路は、複数のＮチャンネル型
ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴから構成さ
れて、上記のようなワード線ＷＬ１，ＷＬ２の狭いピッ
チに比較すると、大きな回路規模となるものである。そ
こで、上記のようにデコーダ回路を分割し、論理ゲート
回路Ｇ１等により複数のワード線が割り当てられた選択
信号を形成するようにし、その中から１つを選ぶために
伝送ゲートＭＯＳＦＥＴを用いるようにすることによ
り、かかる上記狭いピッチで配列されるワード線ＷＬ
１，ＷＬ２等と論理ゲート回路Ｇ１との幾何学的な整合
性が採れて、全体としての高集積化が実現できるものと
なる。

【００１８】この場合、伝送ゲートＭＯＳＦＥＴとして
Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦ
ＥＴからなるＣＭＯＳスイッチを用いると、この他にイ
ンバータ回路が更に必要となり、上記のように狭い間隔
にこれらの回路素子を嵌め込むことが必要となり高集積
化の点で問題が生じる。

【００１９】上記のように伝送ゲートＭＯＳＦＥＴを用
いた場合には、それを通して伝えられるハイレベルの信
号が、前記のようにＶcc−Ｖthのように低下してしま
う。特に、この実施例のようにＣＭＯＳインバータ回路
からなるドライバを用いた場合には、その入力信号がハ
イレベルが非選択レベルとなる。このため、複数のワー
ド線に対応した複数のドライバの中の選択されたものの
入力信号がロウレベルで、残りの入力信号は全部がハイ
レベルになる。したがって、多数のメモリセルが接続さ
れることにより大きな寄生容量を持つようにされたＲＯ
Ｍワード線を高速に駆動できるように比較的大きな電流
供給能力を持つようにされたドライバにおいて、上記の
ようにレベル低下させられたハイレベル（Ｖcc−Ｖth)
によって、Ｐチャンネル型ＭＯＳＦＥＴがウィークリィ
にオン状態にされて流れる電流はＲＯＭ全体としても無
視でない大きくな電流値となり、消費電力を増大させて
しまうという問題が生じる。

【００２０】そこで、この実施例のＲＯＭワード線ドラ
イバＤＶ１，ＤＶ２等には、そのゲートとドレインとが
接続されたＮチャンネル型ＭＯＳＦＥＴＱ３、Ｑ６を通
してＶcc−Ｖthのようにレベルシフトさせたものが動作
電圧として印加される。これにより、上記のようなハイ
レベル（Ｖcc−Ｖth) の入力信号が供給された場合で
も、前記図１の実施例の同様なドライバを構成するＰチ
ャンネル型ＭＯＳＦＥＴＱＰとＮチャンネル型ＭＯＳＦ
ＥＴＱＮを通して直流電流が流れることがなく、従来の
ＣＭＯＳ回路と同等の低消費電力を維持できるようにな
る。

【００２１】上記プルアップＭＯＳＦＥＴＱ２やＱ５
は、上記のように伝送ゲートＭＯＳＦＥＴＱ１とＱ２が
オフ状態にされたときに、ドライバの入力信号がフロー
ティング状態にならないよう電源電圧Ｖccにプルアップ
するだけでよいので、極く小さなサイズでよい。これに
対応してインバータ回路Ｎ２も小さなサイズのＭＯＳＦ
ＥＴにより実現できるから、これらの回路規模は極く小
さく形成することができるものである。

【００２２】図３には、この発明をＲＯＭ（リード・オ
ンリー・メモリ）におけるデコーダ回路に適用した場合
の他の一実施例の回路図が示されている。同図のデコー
ダ回路も、前記同様ＲＯＭワード線の選択信号を生成す
るＸ系のデコーダ回路に向けられている。

【００２３】この実施例では、Ｖcc−Ｖthのようなレベ
ルシフトした動作電圧を形成するＭＯＳＦＥＴＱ３が、
複数のドライバＤＶ１，ＤＶｉ等に共通に供給される例
が示されている。このようにＭＯＳＦＥＴＱ３を複数の
ドライバにおいて共通化した場合でも、１つのドライバ
のみがワード線をロウレベルからハイレベルの選択レベ
ルにするものである。したがって、レベルシフト用のＭ
ＯＳＦＥＴＱ３は、ワード線の選択動作に無関係に１つ
のワード線の選択動作に必要な駆動電流に必要な電流供
給能力を持つだけでよく、駆動能力を落とすことなく回
路素子数の大幅な低減が可能になる。他の構成は、前記
図２の実施例と同様であるので、その説明を省略する。

【００２４】図４には、この発明をデータセレクタ適用
した場合の一実施例の回路図が示されている。この実施
例は、データＤＡＴＡＡとＤＡＴＡＢを選択的に出力す
るものである。上記一方のデータＤＡＴＡＡは、Ｎチャ
ンネル型の伝送ゲートＭＯＳＦＥＴＱ７を介して、上記
他方のデータＤＡＴＡＢは、Ｎチャンネル型の伝送ゲー
トＭＯＳＦＥＴＱ８を介して、それぞれ選択的にドライ
バＤＶの入力端子に供給される。上記ＭＯＳＦＥＴＱ７
とＱ８は、制御信号ＩＮにより相補的にスイッチ制御さ
れる。つまり、制御信号ＩＮは、上記ＭＯＳＦＥＴＱ７
のゲートに供給され、制御信号ＩＮがインバータ回路Ｎ
３により反転されて上記ＭＯＳＦＥＴＱ８のゲートに供
給される。

【００２５】制御信号ＩＮがハイレベルのときには、上
記一方のデータＤＡＴＡＡに対応した伝送ゲートＭＯＳ
ＦＥＴＱ７がオン状態になる。このとき、インバータ回
路Ｎ３の出力信号はロウレベルとなり、伝送ゲートＭＯ
ＳＦＥＴＱ８はオフ状態になる。したがって、ドライバ
ＤＶの入力端子には上記オン状態の伝送ゲートＭＯＳＦ
ＥＴＱ７を通してデータＤＡＴＡＡが供給され、それに
対応した出力信号がドライバＤＶを通して出力される。
逆に、制御信号ＩＮがロウレベルのときには、上記一方
のデータＤＡＴＡＡに対応した伝送ゲートＭＯＳＦＥＴ
Ｑ７がオフ状態になる。このとき、インバータ回路Ｎ３
の出力信号はハイレベルとなり、伝送ゲートＭＯＳＦＥ
ＴＱ８はオン状態になる。したがって、ドライバＤＶの
入力端子には上記オン状態の伝送ゲートＭＯＳＦＥＴＱ
８を通してデータＤＡＴＡＢが供給され、それに対応し
た出力信号がドライバＤＶを通して出力される。

【００２６】このように伝送ゲートＭＯＳＦＥＴＱ７又
はＱ８を通して入力信号は、上記のようにハイレベルが
Ｖcc−Ｖthのようにレベルシフトされたものとなるの
で、ドライバＤＶでの前記同様な直流電流が流れるのを
防止するために、ゲートとドレインとが接続されたＮチ
ャンネル型ＭＯＳＦＥＴＱ９を通してＶcc−Ｖthのよう
にレベルシフトされた動作電圧が与えられる。これによ
り、前記同様に伝送ゲートＭＯＳＦＥＴＱ７又はＱ８を
通して伝えられたデータＤＡＴＡＡ又はＤＡＴＡＢがハ
イレベルのときでも、上記ドライバＤＶに直流電流が流
れてしまうことを防止することができる。

【００２７】図５には、この発明を１チップのマイクロ
コンピュータに搭載されるプログラムＲＯＭに適用した
場合の一実施例のブロック図が示されている。ＲＯＭコ
ントールは、ＲＯＭアドレスカウンタを制御して、マイ
クロコンピュータの機能を実現するための一連のコマン
ドの読み出しを指示する。ＲＯＭワードデコーダは、前
記のようなデコーダ回路からなり、ＲＯＭアレイのワー
ド線をアドレス順序に従い選択する。ＲＯＭアレイは、
特に制限されないが、１つのワード線当たり、ｍビット
のコマンド記憶され、ｎ本のワード線に対応してｎ個の
コマンドが記憶されている。

【００２８】ＲＯＭコントロールは、処理すべき先頭ア
ドレスを指示し、動作シーケンスに対応してＲＯＭアド
レスカウンタを動作させる。これにより、一連のコマン
ドがＲＯＭアレイから順次に読み出されることになる。
複数からなる処理プログラムが存在する場合には、ＲＯ
Ｍコントロールは、その中から現在処理すべきプログラ
ムの先頭アドレスを指定して、上記ＲＯＭアドレスカウ
ンタの計数動作を制御する。

【００２９】ＲＯＭコマンド読み出し回路から出力され
るコマンドＲＣＯＭは、基本的には図示しないマイクロ
コンピュータのインストラクションデコーダに伝えら
れ、そのコマンドに対応した一連のマイクロプログラム
により演算器、レジスタ、ゲート等が制御されて一連の
動作シーケンスが行われる。この実施例では、ＲＯＭコ
マンド読み出し回路の出力部に、データセレクタが設け
られられる。このデータセレクタは、上記ＲＯＭコマン
ドＲＣＯＭの他に、外部コマンドＥＸＣＯＭの取り込み
が可能にされる。つまり、コマンド選択信号ＥＸＣＭＢ
により、特殊なデータ処理等のために外部コマンドＥＸ
ＣＯＭの取り込みが可能にされる。

【００３０】上記データセレクタは、コマンド選択信号
ＥＸＣＭＢがハイレベルのときには、上記ＲＯＭコマン
ドＲＣＯＭを選択して上記インストラクションデコーダ
に伝えられ、かかるコマンドに対応したデータ処理を行
う。また、コマンド選択信号ＥＸＣＭＢをロウレベルに
すると、上記ＲＯＭコマンドＲＣＯＭに代えて、外部コ
マンドＥＸＣＯＭを選択して上記インストラクションデ
コーダに伝え、かかる外部コマンドに対応した特殊デー
タ処理を行う。

【００３１】このようなデータセレクタを設けることに
より、１チップのマイクロコンピュータの機能を、内蔵
のＲＯＭに格納されたコマンドを外部から供給される任
意のコマンドに置き換えることが可能となり、マイクロ
コンピュータの機能拡張や変更が可能なり、マイクロコ
ンピュータに柔軟性を持たせることができる。

【００３２】上記のようなＲＯＭワードデコーダや、デ
ータセレクタに伝送ゲートＭＯＳＦＥＴを用いることに
より回路の簡素化が可能となり、かかる伝送ゲートＭＯ
ＳＦＥＴを用いることによる伝達信号レベルの低下によ
る次段ＣＭＯＳ回路の動作電圧を、前記のようにゲート
とドレインとが接続されたダイオード形態のＭＯＳＦＥ
Ｔによりレベルシフトした電源電圧Ｖcc−Ｖthを用いる
ことにより、かかる次段ＣＭＯＳ回路での消費電流の増
大を防止することができる。

【００３３】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、（１）第１の動作電圧がソース側に供給された第１導
電型のＭＯＳＦＥＴ及び第２の動作電圧がソース側に供
給された第２導電型のＭＯＳＦＥＴを備えてなる第１の
ＣＭＯＳ回路の出力信号を第１導電型の伝送ゲートＭＯ
ＳＦＥＴを介して第２のＣＭＯＳ回路の入力に伝えると
ともに、かかる第２のＣＭＯＳ回路を構成する第２導電
型のＭＯＳＦＥＴのソース側には上記第２の動作電圧を
ＭＯＳＦＥＴのしきい値電圧相当だけレベルシフトさせ
るた動作電圧を供給することにより、回路の簡素化と第
２のＣＭＯＳ回路での低消費電力を維持することができ
るという効果が得られる。

【００３４】（２）上記レベルシフト手段としてダイ
オード形態にされた第１導電型のＭＯＳＦＥＴを用いる
ことにより、素子プロセス等のバラツキに影響されない
で所望のレベルを簡単な構成により得ることができると
いう効果が得られる。

【００３５】（３）上記第１のＣＭＯＳ回路は、アド
レス信号の一部を解読する第１のデコード回路を構成
し、上記伝送ゲートＭＯＳＦＥＴのゲートには、アドレ
ス信号の残り一部を解読したデコード信号が伝えられる
とともに、上記第２のＣＭＯＳ回路の入力と第２の動作
電圧との間には上記デコード信号の反転信号が供給され
る第１導電型のプルアップＭＯＳＦＥＴが設けるように
することにより、狭いピッチに配置されるワード線等に
対応してデコーダを整合性をもって高密度に配置しつ
つ、ＣＭＯＳ回路の持つ低消費電力を維持することがで
きるという効果が得られる。

【００３６】（４）上記第１のＣＭＯＳ回路は複数個
が設けられ、それぞれの出力信号を複数個の伝送ゲート
ＭＯＳＦＥＴを介して択一的に上記第２のＣＭＯＳ回路
の入力に伝えられるようなデータセレクタに適用するこ
とにより、回路の簡素化と第２のＣＭＯＳ回路の低消費
電力を維持することができるという効果が得られる。

【００３７】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図２
ないし図４の実施例においても、伝送ゲートＭＯＳＦＥ
ＴをＰチャンネル型ＭＯＳＦＥＴを用いるようにするこ
とができる。この場合には、ドライバを構成するＮチャ
ンネル型ＭＯＳＦＥＴのソースに、ダイオード接続した
Ｐチャンネル型ＭＯＳＦＥＴを設けるようにすればよ
い。また、レベルシフト手段としては、ダイオード形態
のＭＯＳＦＥＴの他に、ＰＮ接合ダイオード等を利用す
るものであってもよい。この発明は、ＣＭＯＳ回路の半
導体集積回路装置に広く利用することができる。

【００３８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１の動作電圧がソース側
に供給された第１導電型のＭＯＳＦＥＴ及び第２の動作
電圧がソース側に供給された第２導電型のＭＯＳＦＥＴ
を備えてなる第１のＣＭＯＳ回路の出力信号を第１導電
型の伝送ゲートＭＯＳＦＥＴを介して第２のＣＭＯＳ回
路の入力に伝えるとともに、かかる第２のＣＭＯＳ回路
を構成する第２導電型のＭＯＳＦＥＴのソース側には上
記第２の動作電圧をＭＯＳＦＥＴのしきい値電圧相当だ
けレベルシフトさせるた動作電圧を供給することによ
り、回路の簡素化と第２のＣＭＯＳ回路での低消費電力
を維持することができる。

【図面の簡単な説明】

【図１】この発明に係る半導体集積回路装置の一実施例
を示す基本的な回路図である。

【図２】この発明をＲＯＭにおけるデコーダ回路に適用
した場合の一実施例を示す回路図である。

【図３】この発明をＲＯＭにおけるデコーダ回路に適用
した場合の他の一実施例を示す回路図である。

【図４】この発明をデータセレクタ適用した場合の一実
施例を示す回路図である。

【図５】この発明を１チップのマイクロコンピュータに
搭載されるプログラムＲＯＭに適用した場合の一実施例
を示すブロック図である。

【符号の説明】

Ｑ１〜Ｑ９…ＭＯＳＦＥＴ（Ｎチャンネル型）、ＱＰ…
Ｐチャンネル型ＭＯＳＦＥＴ、ＱＮ…Ｎチャンネル型Ｍ
ＯＳＦＥＴ、Ｎ１〜Ｎ３…インバータ回路、ＤＶ，ＤＶ
１，ＤＶ２，ＤＶｉ…ドライバ、ＷＬ１，ＷＬ２…ワー
ド線、Ｇ１…ゲート回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 19/00 １０１Ｄ 19/0185 19/094 Ｂ 19/0948 (72)発明者中村靖宏東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者田中利広東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者興梠泰宏東京都千代田区丸の内２丁目２番３号三菱電機株式会社内

Claims

【特許請求の範囲】

【請求項１】第１の動作電圧がソース側に供給された
第１導電型のＭＯＳＦＥＴ及び第２の動作電圧がソース
側に供給された第２導電型のＭＯＳＦＥＴを備えてなる
第１のＣＭＯＳ回路と、かかる第１のＣＭＯＳ回路の出
力信号を伝える第１導電型の伝送ゲートＭＯＳＦＥＴ
と、かかる伝送ゲートＭＯＳＦＥＴを通した入力信号が
その入力端子に供給されてなる第２のＣＭＯＳ回路と、
かかるＣＭＯＳ回路を構成する第２導電型のＭＯＳＦＥ
Ｔのソース側に与えられるべき上記第２の動作電圧を、
ＭＯＳＦＥＴのしきい値電圧相当だけレベルシフトさせ
るレベルシフト手段とを備えてなることを特徴とする半
導体集積回路装置。
【請求項２】上記レベルシフト手段は、ダイオード形
態にされた第１導電型のＭＯＳＦＥＴにより構成される
ものであることを特徴とする請求項１の半導体集積回路
装置。
【請求項３】上記第１のＣＭＯＳ回路は、アドレス信
号の一部を解読する第１のデコード回路を構成するもの
であり、上記伝送ゲートＭＯＳＦＥＴのゲートには、ア
ドレス信号の残り一部を解読したデコード信号が伝えら
れるとともに、上記第２のＣＭＯＳ回路の入力と第２の
動作電圧との間には上記デコード信号の反転信号が供給
される第１導電型のプルアップＭＯＳＦＥＴが設けられ
るものであることを特徴とする請求項１又は請求項２の
半導体集積回路装置。
【請求項４】上記第１のＣＭＯＳ回路は複数個が設け
られ、それぞれの出力信号が複数個の伝送ゲートＭＯＳ
ＦＥＴを介して上記第２のＣＭＯＳ回路の入力に伝えら
れるものであり、上記複数個の伝送ゲートＭＯＳＦＥＴ
は、選択信号により１つがオン状態にされるものである
ことを特徴とする請求項１又は請求項２の半導体集積回
路装置。