TW201616499A - 半導體記憶裝置 - Google Patents

Abstract

本發明提供一種半導體記憶裝置，係對應各字元線設置根據記憶單元電晶體之臨限值電壓的變動來調整選擇字元線時之電壓位準的位準移位元件。該位準移位元件係使驅動器電源電壓降壓，並傳達至選擇字元線上。另外，亦可取代位準移位元件，而設置根據記憶單元電晶體的臨限值電壓位準下拉字元線電壓的下拉元件。在兩種情況下，皆可在不必使用其他電源系統的狀態下，根據記憶單元電晶體之臨限值電壓的變動來調整選擇字元線電壓位準，且不會使電源系統複雜化，而在低電源電壓下依然可進行穩定的資料寫入/讀出。

Description

半導體記憶裝置

本發明係關於半導體記憶裝置，特別是關於一種在低電壓動作條件下亦能穩定地進行資料的寫入及讀出的穩定型半導體記憶裝置的構成。

電晶體元件隨著細微化技術的進展而微細化後，由元件的可靠性及消耗電力的觀點而言，因應微細化的電壓調整(voltage scaling)是必要的。但是，隨著微細化，製造參數的變動影響變大，導致構成記憶單元(memory cell)之電晶體(絕緣閘極型場效電晶體：MOS電晶體)的臨限值電壓不均變大，而降低其動作限度(margin)。結果，導致在半導體記憶裝置中即使在低電源電壓下也不易穩定地進行資料寫入及讀出。

亦已提案一種以即使在上述低電源電壓下，也能夠穩定地進行資料之寫入/讀出為目的的各種構成。

在文獻(K.Zhang et al., “A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-Based Dynamic Power Supply” ISSCC 2005, Digest of Technical Papers, Feb. 2005,pp.474-475)中，揭示一種藉由在進行資料讀出及寫入時切換記憶單元電源電壓位準，以改善靜態雜訊限度(Static Noise Margin)SNM及寫入限度的構成。

在該文獻1中，係以記憶單元行單位控制記憶單元電源電壓，於寫入資料時，將選擇行的記憶單元電源電壓設定在較低的電壓VCC-LO，而將非選擇行(column縱線)的單元電源電壓，設定成與讀出時一樣略高的電壓VCC-HI，藉此提升讀出時的靜態雜訊限度，並確保寫入限度。[註：本文中，「行」表示column(縱向)，「列」表示row(橫向)]。

文獻2(M.Yamaoka et al., “Low-Power Embedded SRAM Modules with Expanded Margins for Writing,” ISSCC 2005, Digest of Technical Papers, Feb.2005, pp.480-481)，係顯示：於寫入資料時，將選擇行的記憶單元電源線設定成浮動(floating)狀態，而對剩下的非選擇行與讀出時相同將記憶單元電源線維持在預定的電壓位準的構成。在該文獻2中，另外，使用虛設位元線(dummy bit line)，並根據該虛設位元線電位，產生字元線非活性化時序信號WOFF，使字元線驅動器呈非活性狀態，並將選擇字元線驅動至非選擇狀態。

在該文獻2所示之構成中，另外，在各字元線與字元線驅動器另外設置設定成接地電壓位準的放電用電晶體。該放電用電晶體係於待機狀態時，維持在關斷狀態，而在將選擇字元線驅動為非活性狀態時，利用該強大電流驅動力，將字元線以高速驅動成非選擇狀態。將字元線驅動成非選擇狀態後，隨著遮斷流向該字元線驅動器的電源，放電用電晶體的閘極電位，會根據驅動器電源電壓變為L位準，而使放電用電晶體呈關斷狀態。

此外，先前技術文獻1(日本特開2005-038557號公 報)，係揭示：於字元線驅動器中，使用位準移位電路，並以與記憶單元電源電壓不同的振幅驅動選擇字元線的構成。藉由變更選擇字元線的電位，即使在記憶單元電晶體的臨限值電壓不均時，亦可達到改善寫入及讀出限度的目的。

在文獻1所示之構成中，係以記憶單元行單位切換控制記憶單元電源電壓的位準。因此，作為記憶單元電源電壓，需要2種電壓，而為了實現2電源構成，則會產生電源電路複雜化的問題。

此外，記憶單元電源電壓雖可切換，但該切換電壓位準係由內部電源電路所產生的固定電位。因此，即使記憶單元電晶體的臨限值電壓因製程參數變動而產生不均時，該電壓位準也不會跟著變化，且不易保證臨限值電壓的變化，而在臨限值電壓等的記憶單元電晶體的電氣特性變化時不易確實確保寫入/讀出的限度。

此外，在文獻2所示之構成中，在寫入資料時，將選擇行的記憶單元電源線設定成浮動狀態，並降低寫入行的記憶單元的電源電壓，以求確保寫入限度。但是，在該文獻2中，雖揭示改善寫入限度、以及降低消耗電力之方法，但關於記憶單元電晶體的臨限值電壓產生不均時改善讀出限度的方法，則未做出任何考量。

在先前技術文獻1所示之構成中，記憶單元電晶體係以薄膜電晶體(TFT)構成，即使該臨限值電壓產生不均時，亦可利用位準移位電路，變更選擇字元線的電位振幅，藉此達到改善寫入及讀出界限。具體而言，在該先前技術文獻1中，在寫入資 料時，係將選擇字元線驅動成比記憶單元電源電位更高的電位位準，以增加記憶單元之存取電晶體(access transistor)的電流驅動力，並以高速進行寫入，以達到確保寫入限度的目的。此外，在讀出資料時，藉由將記憶單元驅動成比high(高位準)側電源電壓更低的電壓位準，以降低記憶單元之存取電晶體的閘極電位，使其電流驅動能力降低，而確保靜態雜訊限度，以防止讀出資料時之資料破壞。

但是，在該先前技術文獻1所示之構成中，位準移位電路之動作電源電壓，係由不同於記憶單元電源電壓的系統所供給，而該經過位準移位之電壓位準係不受記憶單元之臨限值電壓影響的固定電壓位準。在專利文獻1中，同樣必須以不同於記憶單元電源之系統設置位準移位用的電源，而使該電源系統的構成變為複雜。此外，該選擇字元線的電位係被固定，因此無法靈活地對應記憶單元電晶體之臨限值電壓的不均。

此外，寫入資料時，係將選擇字元線驅動成電位比記憶單元電源更高的位準，而針對在寫入資料時連接選擇列的非選擇記憶單元的資料的穩定性，則尚未做出任何考量。

本發明之目的係提供一種可利用簡易的電路構成，即使在低電源電壓下，也能夠穩定地進行資料之寫入及讀出的半導體記憶裝置。

本發明之其他目的則在提供一種可靈活地隨著記憶單元電晶體之臨限值電壓的不均來調整選擇字元線電位，即使在低電源電壓下，也能夠確保寫入及讀出限度的半導體記憶裝置。

本發明第1態樣之半導體記憶裝置，係具備有：排列成行列狀的複數個靜態型記憶單元；對應各記憶單元列而配置，且分別連接有對應之列的記憶單元的複數條字元線；以及對應各字元線而配置，並根據字元線選擇信號將所對應之字元線驅動成選擇狀態的複數個字元線驅動器。各字元線驅動器係具備有將驅動電源節點之電壓位準移位成比驅動電源節點之電壓位準低的電壓位準的位準移位元件。各字元線驅動器係在進行對應之字元線的選擇時，係將對應的字元線驅動成藉由該位準移位元件使驅動電源節點之電壓位準移位的電壓位準。

本發明第2態樣之半導體記憶裝置，係具備有：排列成行列狀的複數個靜態型記憶單元；對應各記憶單元列而配置，且分別連接有對應之列的記憶單元的複數條字元線；對應各字元線而配置，並根據字元線選擇信號將所對應之字元線驅動成選擇狀態的複數個字元線驅動器；以及對應各字元線而設置，以使選擇對應之字元線之選擇時的電壓位準降低的複數個下拉(pull down)元件。

本發明第3態樣之半導體記憶裝置，係具備有：排列成行列狀，分別包含存取電晶體與儲存資料用之驅動電晶體的複數個靜態型記憶單元；對應各記憶單元列而配置，且分別連接有對應之列的記憶單元的存取電晶體的複數條字元線；對應各字元線而配置，分別根據字元線選擇信號將所對應之字元線驅動成選擇狀態的複數個字元線驅動器；以彼此分離且沿著記憶單元行方向連續延伸而與各字元線交叉之方式配置，且與各字元線在交叉部電性結合的複數個活性區域；以及於記憶單元行方向中，以 與存取電晶體之閘極電極相同的間距及配置方式(layout)設置於各活性區域的複數個複製(replica)閘極電極。該等複數個複製閘極電極，係排列配置在列及行方向，且各字元線係在各複製閘極電極的行方向的第1側與對應的活性區域結合。

本發明第3態樣之半導體記憶裝置，復具備有：以與各複製閘極電極交叉之方式連續配設於行方向，且與對應之行的複製閘極電極電性結合，而分別將控制信號傳達至對應之行的複製閘極電極的複數條控制信號線；以及在與各活性區域之各複製閘極電極的行方向的第1側相對向的第2側電性結合，而分別傳達接地電壓的複數條單元接地線。

本發明第4態樣之半導體記憶裝置，係具備有：排列成行列狀的複數锢靜態型記憶單元；對應各記憶單元列而配置，且分別連接有對應之列的記憶單元的複數條字元線；對應各字元線而配置，並根據字元線選擇信號將對應之字元線驅動為選擇狀態的複數個字元線驅動器；以及對應各各記憶單元行分別配置，且分別與對應之行的記憶單元的單元電源節點結合的複數條單元電源線；對應各記憶單元行而配置，讀出資料時維持在接地電壓位準，而在寫入資料時設定為浮動狀態的複數條下行(down)電源線；對應各單元電源線而配置，根據寫入行指示信號，停止對選擇行之單元電源線供給單元電源電壓，同時使對應選擇行而配置的單元電源線，至少結合於對應之行的下行電源線的複數個寫入輔助元件。

本發明第5態樣之半導體記憶裝置，係具備有：排列成行列狀的複數個靜態型記憶單元；對應各記憶單元列而配 置，且分別連接有對應之列的記憶單元的複數條字元線；對應各字元線而設置，且在對應之字元線經位址指定時，將該對應之字元線驅動為選擇狀態的複數個字元線驅動器；分別對應複數條字元線之預定數的字元線的群組而配置，在選擇對應之字元線群組的字元線時，將第1電壓位準之電壓供給至對應之字元線群組的字元線驅動器的複數個驅動器預充電電路；對應各驅動器預充電電路而設置，並分別使對應之驅動器預充電電路所輸出的第1位準的電壓轉換成較低電壓位準的複數個位準移位電路。

在本發明第1態樣之半導體記憶裝置中，係使用包含在字元線驅動器的位準移位元件，對驅動器電源電壓進行位準移位，並傳達至選擇字元線。因此，可降低讀出時之選擇字元線電位，降低記憶單元之存取電晶體的電導，改善讀出時之靜態雜訊限度，並穩定地進行資料的讀出。

此外，僅利用位準移位元件，不需要位準移位用的電源，而得以簡化電源構成。此外，並未利用到用以轉換選擇字元線的電壓的位準移位電路，而得以抑制字元線驅動器之配置面積的增大。

在本發明第2態樣半導體記憶裝置中，係於各字元線連接下拉元件，而可將選擇字元線的電位設定成比字元線驅動器更低的電源電壓。因此，與第1態樣之半導體記憶裝置相同，可改善讀出時之記憶單元的靜態雜訊限度。

此外，僅利用下拉元件，而不需要選擇字元線的電壓轉換用的電源，而得以簡化電源構成。

此外，僅在各字元線連接下拉元件，而不需要用以 轉換選擇字元線之電壓位準的位準移位電路，故可抑制字元線驅動器之配置面積的增大。

在本發明第3態樣之半導體記憶裝置中，連接於各字元線的下拉元件，係以與記憶單元之存取電晶體相同的閘極電極間距配置。下拉用電晶體的複製閘極電極係沿著列及行方向排列配置。因此，相較於利用虛設單元的構成，更能夠有效地配置下拉用電晶體元件。此外，藉由將必要數量的下拉用電晶體元件設定成導通狀態，可將選擇字元線電位設定於最適位準，可確實地改善讀出時的靜態雜訊限度，並穩定地進行資料的讀出。

另外，在本發明第4態樣之半導體記憶裝置中，雖係藉由使用寫入輔助元件，使選擇行的單元電源線與下行電源線電性結合，並降低其位準，以減少記憶單元之負載電晶體的驅動力，但由於存取電晶體的驅動力與讀出時相同而無變化，因此可在不損及讀出限度的狀態下增加寫入限度，而實現高速寫入。此外，電性連接單元電源線與下行電源線，並藉由電荷的移動使單元電源線的電壓位準高速變化。此外，單元電源線的電壓位準係可藉由電容分割而設定成中間電壓位準，而使寫入限度達到最適化。

本發明第5態樣之半導體記憶裝置中，可於對字元線驅動器傳達電壓的驅動器電源線連接下拉用的位準移位電路，而透過字元線驅動器降低選擇字元線的電位。因此，與第1態樣之半導體記憶裝置相同，可改善讀出時之計憶單元的靜態雜訊限度。

此外，僅進行字元線驅動器之電源電壓的下拉，而 不需要選擇字元線的電壓轉換用的電源，故得以簡化電源構成。此外，可於複數個字元線驅動器中共通配置位準移位電路，以降低位準移位用的元件數量，並抑制配置面積的增大。

本發明之上述及其他目的、特徵、形態以及優點，可透過經由附圖而理解之與本發明相關的詳細說明更為清楚。

1‧‧‧記憶單元陣列

2‧‧‧列解碼器

3‧‧‧字元線驅動電路

4‧‧‧行選擇電路

5‧‧‧寫入電路

6‧‧‧讀出電路

7‧‧‧主控制電路

8‧‧‧陣列電源電路

10‧‧‧反相器

12‧‧‧字元線驅動段

22‧‧‧區塊解碼器電路

50‧‧‧正規記憶陣列

52‧‧‧字元線電壓調整部

56‧‧‧字元線驅動器

58‧‧‧字元線電壓調整部電路

60a至60d‧‧‧活性區域

62a至62d‧‧‧多晶矽配線

64a‧‧‧字元線接點

64d、64e‧‧‧電源用接點

64b‧‧‧接地電壓用接點

64c‧‧‧位元線用接點

65a、65b‧‧‧共用接點

70a至70i‧‧‧第1金屬配線

72c、72f‧‧‧通孔

74a至74g‧‧‧第2金屬配線

76a‧‧‧第2通孔

80a至80c‧‧‧第3金屬配線

108‧‧‧寫入輔助陣列電源電路

110a、110b‧‧‧P通道MOS電晶體

111a、111b、112‧‧‧N通道MOS電晶體

130a至130e、152‧‧‧N型活性區域

132a、132b‧‧‧P型活性區域

133a至133d、150‧‧‧閘極電極

136a至136c、167‧‧‧第3金屬配線

140a至140h、170‧‧‧第4金屬配線

161、166、172‧‧‧通孔

AD‧‧‧位址信號

AC1至AC6‧‧‧活性區域

AR1至AR4‧‧‧活性區域

BQ‧‧‧位元線負載

BL、/BL、BL0-BLm‧‧‧位元線

BS、BS0-BSk‧‧‧區塊選擇信號

CA‧‧‧內部行位址信號

CC1至CC8‧‧‧接點

CBK0至CBKK‧‧‧行區塊

CLK‧‧‧時脈信號

DI‧‧‧寫入資料

DMC‧‧‧虛設單元

DPL、DPLC‧‧‧驅動器電源線

DPG‧‧‧預充電電路

DPLA、DPLB‧‧‧箝位電源線

DTr‧‧‧下拉電晶體

FM、154、155‧‧‧第1金屬配線

G0至Gk‧‧‧下接控制閘極

IVG1‧‧‧反相器電路

LSF、LSF0-LSF1‧‧‧位準移位器

MC‧‧‧記憶單元

MWL‧‧‧主字元線

MWG‧‧‧主字元線群

N‧‧‧通道MOS電晶體

NQ1至NQn‧‧‧N通道MOS電晶體

ND1、ND2‧‧‧儲存節點

NU0至Nuk‧‧‧單位N通道電晶體

P‧‧‧通道MOS電晶體

PQ1至PQn‧‧‧P通道MOS電晶體

PVL‧‧‧單元電源線

PD00至PDjk、PD、PDa、PDb‧‧‧下拉元件

RA‧‧‧內部列位址信號

RA‧‧‧列位址信號

Rn‧‧‧導通電阻

SNM‧‧‧靜態雜訊限度

SWL、SWL00至SWLj‧‧‧副字元線

SD‧‧‧副字元線驅動器

SMG‧‧‧控制信號群

SM、160、162‧‧‧第2金屬配線

TM‧‧‧第3金屬配線

TG1至TG4‧‧‧多晶矽配線

UATr‧‧‧單位電晶體

VA、VV、VX‧‧‧通孔

VDD‧‧‧電源電壓

VH‧‧‧高位準側電源節點

VL‧‧‧低位準側電源節點

Vthn‧‧‧臨限值電壓

VSS‧‧‧接地電壓

WL、WL₀-WLn‧‧‧字元線

WS‧‧‧字元線選擇信號

WE‧‧‧寫入指示信號

WDR、WDR0-WDRn、WDV‧‧‧字元線驅動器

XM、XH‧‧‧預解碼信號

第1圖係概略性顯示本發明實施形態1的半導體記憶裝置的整體構成圖。

第2圖係第1圖所示之記憶單元的電性等效電路的示意圖。

第3圖係概略性顯示第1圖所示之字元線驅動器的構成圖。

第4A圖及第4B圖係第3圖所示之字元線驅動器的動作及記憶單元的靜態雜訊限度的示意圖。

第5A圖及第5B圖係記憶單元電晶體之臨限值電壓的絕對值變小時的選擇字元線的電壓及記憶單元的靜態雜訊限度的變化的示意圖。

第6圖係顯示根據本發明實施形態1之字元線驅動器的變形例圖。

第7圖係概略性顯示根據本發明實施形態2的半導體記憶裝置的整體構成圖。

第8圖係顯示第7圖所示之字元線驅動器及下拉元件的構成例圖。

第9圖係顯示在本發明實施形態2中選擇字元線時的電性等效電路圖。

第10A圖以及第10B圖，係顯示本發明實施形態2中的記憶單元電晶體的臨限值電壓的絕對值較大時的選擇字元線電壓位準及靜態雜訊限度之變化的模式圖。

第11A圖及第11B圖係顯示本發明實施形態2中的記憶單元電晶體的臨限值電壓的絕對值較小時的選擇字元線電壓及靜態雜訊限度的改善的模式圖。

第12圖係顯示本發明實施形態2的半導體記憶裝置的主要節點之電壓變化的信號波形圖。

第13圖係顯示本發明實施形態2的變形例的位準移位元件的構成圖。

第14圖係顯示本發明實施形態2的下拉元件的配置位置的效果圖。

第15圖係概略性顯示本發明實施形態2之下拉元件的變形例圖。

第16圖係概略性顯示本發明實施形態2的下拉元件及記憶單元的平面配置圖。

第17圖係概略性顯示根據本發明實施形態3之字元線驅動器及下拉元件的構成圖。

第18圖係顯示第17圖所示之字元線驅動器及下拉元件之動作的信號波形圖。

第19圖係概略性顯示根據本發明實施形態4之記憶單元陣列部的構成圖。

第20圖係顯示第19圖所示之字元線驅動器及下拉元件的構成例圖。

第21圖係顯示第20圖所示之副字元線驅動器及下拉元件之動作的信號波形圖。

第22圖係顯示根據本發明實施形態5之下拉元件的變形例圖。

第23圖係顯示取決於第22圖所示之下拉元件的臨限值電壓變化的選擇字元線的電壓位準變化圖。

第24圖係顯示本發明實施形態5之變形例的下拉元件的構成圖。

第25圖係概略性顯示第24圖所示之下拉元件的平面配置圖。

第26圖係概略性顯示本發明實施形態5的變形例2的下拉元件的平面配置圖。

第27圖係顯示第26圖所示之下拉元件的電性等效電路圖。

第28圖係概略性顯示根據本發明實施形態6之半導體記憶裝置的陣列部及字元線選擇部的構成圖。

第29圖係顯示第28圖所示之位準移位器的構成例圖。

第30圖係顯示第28圖所示之構成之選擇字元線時之動作的信號波形圖。

第31圖係概略性顯示本發明實施形態6之變形例的陣列部的構成圖。

第32圖係概略性地顯示本發明實施形態6之變形例2的陣列部及字元線驅動部的構成圖。

第33圖係顯示第32圖所示之字元線電壓調整電路的構成圖。

第34圖係概略性顯示第32圖所示之字元線驅動器的構成圖。

第35圖係顯示第33圖所示字元線電壓調整電路的平面配置 圖。

第36圖係顯示第35圖所示之平面配置的上層的配線配置圖。

第37圖係顯示第36圖所示之配線配置的上層的配線配置圖。

第38圖係概略性顯示本發明實施形態7的半導體記憶裝置的整體構成圖。

第39A圖以及第39B圖係顯示第38圖所示之半導體記憶裝置的下拉元件的具體構成圖。

第40圖係顯示第38圖所示之半導體記憶裝置的主要部位構成圖。

第41圖係顯示第38圖所示之半導體記憶裝置之動作的信號波形圖。

第42圖係放大顯示第41圖所示之區域I的信號波形圖。

第43圖係顯示第40圖所示產生控制信號之部分的構成例圖。

第44圖係顯示根據本發明實施形態7之記憶單元的活性區域及第1金屬配線的平面配置圖。

第45圖係顯示第40圖所示配線配置之上層的第2金屬配線的配置圖。

第46圖係顯示第45圖所示平面配置之上層的第3金屬配線的配置圖。

第47圖係顯示第46圖所示配線配置之上層的第4金屬配線的配置圖。

第48圖係顯示第44圖至第47圖所示配線配置之記憶單元的電性等效電路圖。

第49圖係顯示根據本發明實施形態7之下拉元件的活性區域 至第1金屬配線的平面配置圖。

第50圖係顯示第49圖所示配線配置之上層的第2金屬配線的平面配置圖。

第51圖係顯示第50圖所示平面配置之上層的第3金屬配線的平面配置圖。

第52圖係顯示第51圖所示平面配置之上層的第4金屬配線的平面配置圖。

第53圖係顯示第49圖至第52圖所示配線配置之下拉元件的電性等效電路圖。

第54圖係顯示本發明實施形態8的半導體記憶裝置的主要部位構成圖。

第55A圖以及第55B圖係分別顯示第54圖所示之位準移位器的具體構成圖。

第56圖係顯示第54圖所示之半導體記憶裝置的資料讀出時的字元線驅動器電源部的電性等效電路圖。

[實施形態1]

第1圖係概略顯示本發明實施形態1之半導體記憶裝置的整體構成圖。在第1圖中，半導體記憶裝置係包含記憶單元MC排列成陣列狀之記憶單元陣列1。在記憶單元陣列1中，記憶單元MC係以(n+1)列(m+1)行之方式排列。

字元線WL0-WLn係對應記憶單元MC之各列而配設，記憶單元MC分別連接對應之列的字元線。此外，位元線對BL0、/BL0-BLm、/BLm係對應記憶單元MC之各行而配設。記憶 單元MC如以下之詳細說明，係一種靜態型記憶單元，用以將互補資料傳達至互補位元線對BLi、/BLi(i=0-m)。

分別對應位元線BL0、/BL0-BLm、/BLm的對，設置位元線負載(BL負載)BQ。該位元線負載BQ係在讀出資料時，升高(pull-up)對應之位元線的電位，且提供記憶單元資料讀出時的欄電流(column current)。

在記憶單元陣列1中為了將經指定位址之位元線驅動成選擇狀態而設置有：根據列位址信號RA產生列選擇信號之列解碼器2；以及根據列解碼器2所產生之列選擇信號，將所選擇之位元線驅動為選擇狀態的字元線驅動電路3。列解碼器2係接收電源電壓VDD以作為動作電源電壓而進行動作，並對內部列位址信號RA進行解碼，以產生列選擇信號。

字元線驅動電路3係分別對應字元線WL0-WLn而設置，包含：根據來自列解碼器2之列選擇信號，將對應之字元線驅動為選擇狀態的字元線驅動器WDR0-WDRn。字元線驅動器WDR0-WDRn係分別接收電源電壓VDD作為動作電源電壓，其在選擇對應之字元線時，進行電源電壓VDD的位準移位(電壓降)，再將位準移位後的電壓傳達至對應的字元線上。有關該字元線選擇電壓的位準下降的作用效果於後文做詳細說明。

半導體記憶裝置復包含有：根據內部行位址信號CA選擇對應選擇行的位元線對的行選擇電路4；在寫入資料時，將寫入資料傳達至對應由行選擇電路4所選擇之行的位元線對的寫入電路5；讀出資料時，檢測並放大對應由行選擇電路4所選擇之行的位元線對的資料，以產生讀出資料的讀出電路6；根據來 自外部之位址信號AD、寫入指示信號WE及晶片致能信號CE，產生內部列位址信號RA、內部行位址信號CA及進行各動作所需之控制信號的主控制電路7。主控制電路7係產生字元線活性化時序信號、行選擇時序信號，以規定列解碼器2及行選擇電路4之動作時序及動作順序。

寫入電路5係包含：輸入緩衝器及輸入驅動電路，在寫入資料時，係根據來自外部的寫入資料DI來產生內部寫入資料。讀出電路6係包含：感測放大器(sense amplifier)電路及輸出緩衝器，在讀出資料時，利用輸出緩衝器再次對由感測放大器電路所檢測、放大的內部資料進行緩衝處理，以產生外部讀出資料DO。

寫入電路5及寫出電路6亦可分別進行複數位元寬度的資料的寫入及讀出，此外，記憶單元陣列1係對應1位元的輸出入資料，而寫入電路5及讀出電路6亦可分別形成進行1位元資料之輸入及輸出的構成。在進行複數位元資料的寫入/讀出時，第1圖所示之記憶單元陣列1、寫入電路5及讀出電路6，係對應各資料位元而配置。

另外，來自陣列電源電路8的陣列電源電壓，係經由單元電源線PVL供給至記憶單元MC的高位準側電源節點。該單元電源線PVL如第1圖所示雖係依照各記憶單元行分割配置，但由陣列電源電路8共同對上述單元電源線PVL供給陣列電源電壓，亦即，單元電源線PVL係具備有在列方向與行方向排列成相互連接之網格狀的構成。

來自陣列電源電路8的陣列電源電壓，在本實施形 態及以下的實施形態中係被設定在與供給至字元線驅動器WDR之電源電壓VDD相同的電壓位準。但是，即使陣列電源電壓與供給至字元線驅動電路之電源電壓為不同的電壓位準，亦可適用於本發明。此外，將電源電壓供給至陣列電源電路8與字元線驅動電路3等周邊電路的電路亦可個別配置。

第2圖係顯示第1圖所示之記憶單元MC之構成例圖。在第2圖中，記憶單元MC係具有完全CMOS單埠(single-port)SRAM單元之構成。在第2圖中，記憶單元MC係包含：連接於高位準側電源節點VH與儲存節點ND1之間，且該閘極連接於儲存節點ND2之P通道MOS電晶體(絕緣閘極型場效電晶體)PQ1；連接於儲存節點ND1與低位準側電源節點VL之間，且該閘極連接於儲存節點ND2之N通道MOS電晶體NQ1；連接於高位準側電源節點VH與儲存節點ND2之間，且該閘極連接於儲存節點ND1之P通道MOS電晶體PQ2；連接於儲存節點ND2與低位準側電源節點VL之間，且該閘極連接於儲存節點ND1之N通道MOS電晶體NQ2；以及根據字元線WL上的電壓，使儲存節點ND1及ND2分別結合於位元線BL及/BL的N通道MOS電晶體NQ3及NQ4。

字元線WL係第1圖所示之字元線WL0-WLn中任一條字元線，而位元線BL及/BL為第1圖所示之位元線BL0、/BL0-BLm及/BLm中任一條位元線。

在第2圖所示之記憶單元MC的構成中，MOS電晶體PQ1及NQ1構成CMOS反相器，另外，MOS電晶體PQ2及NQ2則構成CMOS反相器，該等反相器的輸入與輸出交叉結合，構成 反相器閂鎖(正反器(flip-flop))。互補資料係相互保持在儲存節點ND1及ND2。依據該反相器閂鎖之資料保持力，決定寫入/讀出資料時的限度(margin)。

第3圖顯示第1圖所示之字元線驅動器WDR0-WDRn的構成例圖。由於字元線驅動器WDR0-WDRn具有相同構成，故在第3圖中，該等字元線驅動器係以字元線驅動器WDR代表顯示。

在第3圖中，字元線驅動器WDR係包含：接收來自列解碼器2的字元線選擇信號(解碼信號)WS的反相器10；以及根據反相器10的輸出信號，將字元線WL驅動成選擇狀態的字元線驅動段12。反相器10係接收電源電壓VDD作為動作電源電壓，以使字元線選擇信號WS逆轉。

字元線驅動段12係包含：一方導通節點(源極節點)連接於接收電源電壓VDD之節點的P通道MOS電晶體PQ10；連接於MOS電晶體PQ10與字元線WL之間且該閘極接收反相器10的輸出信號的P通道MOS電晶體PQ11；連接於字元線WL與基準電位節點(接地電位位準；以下稱為接地節點)之間且該閘極接收反相器10的輸出信號的N通道MOS電晶體NQ10。

MOS電晶體PQ10之閘極與汲極相互連接，並以二極體模式進行動作，使電源電壓VDD降低約其臨限值電壓之絕對值Vthp的程度。藉由一段之MOS電晶體的臨限值電壓的電壓降，即使電源電壓VDD為例如1、2V的低電壓時，亦可使字元線驅動段12進行動作，並確實降低選擇字元線電壓，此外，可防止選擇字元線電壓位準過度降低，使記憶單元的存取電晶體維持在導通狀態，並確實執行資料的讀出及寫入。

MOS電晶體PQ10的臨限值電壓係具有與記憶單元的P通道負載MOS電晶體(PQ1及PQ2)相同的臨限值電壓特性，並與記憶單元MC之負載電晶體(P通道MOS電晶體PQ1及PQ2)的臨限值電壓變動產生連動，使該臨限值電壓產生變化。字元線WL係在選擇時，被驅動為電壓VDD-Vthp位準，其實際電壓位準會與記憶單元的負載電晶體的臨限值電壓的變動產生連動而變化。

第4A圖顯示在記憶單元的負載電晶體(P通道MOS電晶體PQ1、PQ2)的臨限值電壓的絕對值Vthp較大時之選擇字元線WL的電壓位準。第4A圖係顯示電源電壓VDD為1.2V時的字元線WL的信號波形。

第4B圖顯示在記憶單元的負載電晶體的臨限值電壓的絕對值Vthp為較大的Vthp1時之記憶單元的傳達特性。該傳達特性係構成記憶單元的2個CMOS反相器的輸出入傳達特性。在第4B圖中，實線所示之曲線ND1及ND2係分別顯示選擇字元線WL的電壓位準在電源電壓VDD位準時的儲存節點ND1及ND2的傳達特性。靜態雜訊限度SNM係以曲線ND1及ND2之間的實線的正方形對角線顯示。

亦即，當記憶單元的負載電晶體(PQ1、PQ2)的臨限值電壓的絕對值Vthp1變大時，記憶單元的反相器的輸入邏輯臨限值會移位至較高的一方，此外，在負載電晶體的電流驅動力變小時，因存取電晶體(NQ3、NQ4)的電流驅動力，而使1個反相器的輸出節點的放電更為增強，而使保持資料受到破壞的可能性增高。因此，資料保持特性惡化，且該實線所示之傳達曲線ND1及 ND2的寬度，亦即靜態雜訊限度SNM會變小。

此時，在字元線驅動器WDR中，位準移位用的P通道MOS電晶體PQ10的臨限值電壓的絕對值，也會根據記憶單元負載電晶體的臨限值電壓的絕對值Vthp1而變大，且選擇字元線WL的電壓位準也隨之降低(在第4A圖中，係以電壓VDD-Vthp1顯示)。因此，此時存取電晶體的電導會變小，而抑制記憶單元的儲存節點的L位準電壓的上升，此外，在第4B圖中，如虛線的曲線ND2A及ND1A所示，傳達特性曲線會較實線的曲線ND1與ND2，往左下側區域擴展。藉此，如虛線之正方形對角線所示，會使靜態雜訊限度SNM變大，且讀出限度獲得改善。

關於資料的寫入特性，在記憶單元的負載電晶體的臨限值電壓的絕對值Vthp為較大之Vthp1時，記憶單元的資料保持特性的穩定性較小，而得以改善寫入特性。因此，在進行寫入時，即使將選擇字元線WL的電壓位準設定在較電壓VDD更低的電壓位準，由於寫入限度較大之故，而得以抑制對寫入特性造成的影響，並實現高速的寫入。

第5A圖係顯示記憶單元的負載電晶體的臨限值電壓的絕對值較小時的選擇字元線的電位變化，第5B圖係顯示該記憶單元的負載電晶體的臨限值電壓的絕對值較小時的輸出入傳達特性圖。

在第5A圖中，記憶單元的負載電晶體的臨限值電壓的絕對值為Vthp2，一般認為是比先前的臨限值電壓的絕對值Vthp1小的狀態。此時，在字元線驅動器中，經二極體連接之位準下降用的MOS電晶體PQ10的臨限值電壓Vthp，同樣地，會變 為對應電壓Vthp2的值，而字元線WL的選擇狀態的電壓位準，則變為對應電壓VDD-Vthp2的電壓位準。

如第5B圖所示，當記憶單元的負載電晶體的臨限值電壓的絕對值較低時，如該實線的曲線ND1及ND2所示，即使在字元線WL被驅動成電壓VDD位準時，靜態雜訊限度SNM亦具有足夠之大小，而得以確保讀出限度。此乃因為負載電晶體的電流供給能力獲得改善，且抑制透過存取電晶體使L位準的儲存節點充電為H位準之情形，另外，在記憶單元中，藉由負載電晶體來補償因儲存節點之電位上升導致驅動電晶體(NQ1、NQ2)產生的放電，而使資料得以穩定地保持在記憶單元的反相器閂鎖。

在該狀態下，使選擇字元線WL的電壓位準降低至電壓VDD-Vthp2時，存取電晶體的電導會稍稍降低，並如第5B圖之虛線曲線ND2B及ND1B所示，特性曲線會在實線曲線ND1及ND2的左側下側區域擴展，而使靜態雜訊限度SNM稍獲改善。

因此，做成在字元線驅動器中，使該經二極體連接之P通道MOS電晶體PQ10的臨限值電壓，與記憶單元的負載電晶體的臨限值電壓產生連動而變動之構成時，當往記憶單元的負載電晶體的臨限值電壓的絕對值Vthp為較高的方向偏移時，選擇字元線的電壓位準會移位至較低的方向，反之，當往該記憶單元的負載電晶體的臨限值電壓的絕對值為較低的方向偏移時，選擇字元線的電壓位準則移位至較高的方向。因此，往記憶單元的負載電晶體的臨限值電壓的絕對值較高的方向偏移且靜態雜訊限度SNM變小時，選擇字元線的電壓位準會隨之降低，使該降低幅度變大，而改善靜態雜訊限度SNM。此外，當往記憶單元的負載電 晶體的臨限值電壓的絕對值Vthp為較低的方向偏移時，靜態節邊限度SNM會大幅變大，因此無需過度改善靜態雜訊限度。此時，選擇字元線的電壓位準的下降量變小(電壓Vthp2)，選擇字元線WL的電壓位準會維持在比電壓電壓VDD稍低的程度。

記憶單元的負載電晶體的臨限值電壓的絕對值Vthp較低時，記憶單元的資料保持特性變大，而不易進行資料的寫入。但是，此時因選擇字元線的電壓位準設定在較高的電壓位準，故存取電晶體的電流驅動力會變大，而使寫入限度獲得改善。

因此，選擇字元線的電壓位準可根據記憶單元的負載電晶體的臨限值電壓變動自動調整。亦即讀出限度較小時，選擇字元線的電壓位準會變低，而使靜態雜訊限度SNM獲得改善。另一方面，讀出限度較大時，藉由避免選擇字元線的電壓位準過度降低，可在寫入限度增大的方向設定選擇字元線電壓位準。藉此，針對記憶單元的負載電晶體的臨限值電壓的不均，可自動地修正選擇字元線電壓位準，而實現動作更穩定之靜態型半導體記憶裝置。

記憶單元的負載電晶體PQ1及PQ2與字元線驅動器的位準移位用的MOS電晶體，只要臨限值電壓特性彼此具有連動性即可，而不特別要求必須完全相同。

第6圖係顯示包含於字元線驅動器之字元線驅動段12的位準移位用電晶體PQ10的構成例圖。在第6圖中，位準移位用MOS電晶體PQ10係相互並聯連接，且分別包含予以二極體連接之複數個單位P通道MOS電晶體PU0-PUk。上述單位MOS電晶體PU0-Puk係分別具有與包含於記憶單元MC之負載電晶體 PQ1與PQ2相同或同樣臨限值電壓(Vth)的特性。亦即，尺寸(通道寬度與通道長度的比W/L)、單位電晶體PU0-Puk係分別為負載電晶體PQ1與PQ之0.5倍至5倍的程度。最好設定為具有0.8倍至2倍的尺寸比。理想上最好設定為相同尺寸(閘極寬度相同；閘極長度相同的情形)。尺寸相差1位數時，負載電晶體與位準移位用的單位電晶體的電氣特性的連動性(臨限值電壓的變動的連動性)會產生偏移，而無法正確地將負載電晶體的臨限值電壓變動的影響反映在選擇字元線的電壓。但是，在0.5倍至5倍尺寸比的電晶體間時，大致可使MOS電晶體的電氣特性產生連動，並在單位P通道MOS電晶體中正確反映記憶單元MC的負載電晶體的臨限值電壓變動，藉此，即可使記憶單元負載電晶體的臨限值電壓變動反映在位準移位用MOS電晶體PQ10的臨限值電壓。

單位電晶體相對於負載電晶體的尺寸比最好在0.8至2倍的範圍，其原因係基於以下理由。通常，在製造步驟中，考量製造參數與遮罩定位等的不均，最多可容許1成左右的不均。因此，尺寸比(閘極長度相同時的閘極寬度)係被認為可能會變為0.9倍，甚至以1成的限度為下限值而設定為0.8倍。此外，相較於閘極寬度較寬的情形，在閘極寬度較窄的情況下臨限值電壓的變動會變大，雖然也會受負載電晶體的閘極寬度所影響，但是當閘極寬度(尺寸)超過2倍時，考量到負載電晶體相對於臨限值電壓之變動的連動性會變小，因此尺寸最好設定在2倍以下。

由於係根據字元線的驅動速度，設定字元線驅動段12的驅動電流量，因此，構成位準移位元件PQ10的單位P通道MOS電晶體的數量，可根據所要求之字元線驅動電流量而設定為 適當的值。

此外，單位電晶體PU0-PUk係設定成與負載電晶體PQ1及PQ2相同的圖案配置(pattern layout)，且雜質注入條件亦同。藉此，可進一步改善位準移位用MOS電晶體PQ10的臨限值電壓特性與記憶單元的負載電晶體PQ1及PQ2的臨限值電壓特性的連動性，並根據負載電晶體PQ1及PQ2的臨限值電壓變動，正確調整因位準移位用MOS電晶體PQ10所產生之選擇字元線電壓位準，而得以根據負載電晶體臨限值電壓變動，正確修正選擇字元線電壓位準。藉此，可針對電源電壓、溫度條件及製程的不均在更廣的範圍內提升動作限度。

該位準移位電晶體PQ10可藉由利用複數個單位P通道MOS電晶體PU0-PUk，在各個元件中雖可能受到雜質濃度之波動(fluctuation)或配置之邊緣形狀的不均等隨機性不均的影響，但藉由並聯連接複數個以形成位準移位電晶體，而可使該隨機性不均平均化，以抵消隨機性不均，再藉由利用與記憶單元MC的負載電晶體PQ1及PQ2相同程度的尺寸(最好尺寸為相同(0.8倍)至2倍左右(0.5倍至5倍範圍內的尺寸亦可)可實現相同電氣特性)的電晶體，即使使用尺寸較小的電晶體，亦可使單位P通道MOS電晶體PU0-PUk的特性不均平均化，更正確地說，可根據記憶單元MC之負載電晶體PQ1及PQ2的臨限值電壓的不均，正確修正字元線WL的選擇電壓位準。

如上所述，根據本發明之實施形態1，係利用位準移位元件使選擇字元線的電壓位準降低，而針對記憶單元的負載電晶體的臨限值電壓的不均，穩定地維持讀出特性及寫入特性。 特別是，該位準移位元件係可藉由利用具備與記憶單元之負載電晶體相同之臨限值電壓特性的電晶體，正確反映記憶單元的負載電晶體的不均，並自動修正選擇字元線電壓位準。

此外，可單獨使用位準移位元件進行驅動器電源電壓的位準移位，並傳達至選擇字元線，且因電源系統與習知技術相同，故可防止電源電路構成複雜化。

此外，在第3圖所示之構成中，係分別在各字元線驅動器WDR，設置位準移位用之予以二極體連接的P通道MOS電晶體PQ10。但該位準移位用之P通道MOS電晶體PQ10，亦可共同設置於字元線驅動器WDR0-WDRn。

[實施形態2]

第7圖係概略顯示本發明實施形態2的半導體記憶裝置的整體構成圖。該第7圖所示之半導體記憶裝置係在以下各點的構成中，與第1圖所示之半導體記憶裝置不同。

亦即，在字元線驅動器電路3中，對應各字元線WL0-WLn而設置字元線驅動器WDV。該字元線驅動器WDV並未具有位準移位功能。接收電源電壓VDD作為動作電源電壓，並根據來自列解碼器2的字元線選擇信號，在選擇時，將字元線WL0-WLn驅動成電源電壓VDD位準。

分別於字元線WL0-WLn配設下拉(pull-down)元件PD。該下拉元件PD係構成：包含於後文參照第8圖所說明的字元線驅動器WDV的充電用之P通道MOS電晶體(PQ15)與電阻分壓電路，並藉由電阻分割，將選擇字元線的電壓位準設定在電源電壓VDD位準與接地電壓位準間的電壓位準。

該第7圖所示之半導體記憶裝置的其他構成係與第1圖所示之半導體記憶裝置的構成相同，故以相同符號標示對應之部分，並省略其詳細說明。

在本發明之實施形態2中，選擇字元線的電壓位準係電源電壓VDD經電阻分壓而成為分壓位準，且該電壓位準變為比電源電壓VDD更低的電壓位準，而與實施形態1相同，可不受記憶單元的電晶體的臨限值電壓變動之影響，維持讀出限度以及寫入限度。

第8圖係顯示第7圖所示之字元線驅動器WDV及下拉元件PD的構成例圖。在第8圖中，字元線驅動器WDV係包含：接收來自列解碼器2之字元線選擇信號WS的反相器10；以及構成反相器10之輸出信號使逆轉而驅動字元線WL的CMOS反相器的P通道MOS電晶體PQ15及NQ15。

在選擇字元線WL時，字元線選擇信號WS為H位準，因此，反相器10的輸出信號變為L位準，因P通道MOS電晶體PQ15導通，而將來自電源節點之電源電壓VDD傳達至字元線WL。

下拉元件PD係包含以電阻模式動作之N通道MOS電晶體NQ20。亦即，MOS電晶體NQ20之閘極及汲極係連接在字元線WL，而其源極係結合於例如接地節點。

因此，在選擇字元線WL時，藉由MOS電晶體PQ15的導通電阻、與MOS電晶體NQ20的導通電阻構成電阻分壓電路，並將字元線WL設定為符合該分壓比的電壓位準。

下拉電晶體NQ20係配置在記憶單元陣列內，具有 與記憶單元的驅動電晶體NQ1、NQ2相同的臨限值電壓特性，記憶單元驅動電晶體NQ1、NQ2的臨限值電壓降低時，下拉電晶體NQ20的臨限值電壓同樣地也會降低，使其驅動電流量增大，並使導通電阻等效性地降低。此時，選擇字元線的電壓位準會隨之降低。

第9圖係選擇字元線WL時之字元線驅動器WDV及下拉元件PD的電性等效電路圖。在選擇字元線WL時，由MOS電晶體PQ15所產生之導通電阻Rp係連接於電源節點與字元線WL之間，而字元線WL與接地節點之間，則連接有MOS電晶體NQ20的導通電阻Rn。因此，字元線WL的電壓位準係以VDD‧Rn/(Rp+Rn)表示。

第10A圖顯示記憶單元之驅動電晶體(NQ1、NQ2)的臨限值電壓Vthn較低時之選擇字元線的電壓變化圖，第10B圖係顯示記憶單元驅動電晶體NQ1、NQ2之臨限值電壓較低時之輸出入傳達特性圖。記憶單元驅動電晶體NQ1、NQ2的臨限值電壓Vthn變低時，下拉元件PD的N通道MOS電晶體NQ20的臨限值電壓亦同樣降低，其電流驅動力變大，電導亦等效性地變大。亦即，導通電阻Rn變低。因此，選擇字元線的電壓VWL係以下述數學式表示。

VWL=VDD/(1+(Rp/Rn))

因此，在MOS電晶體NQ20的導通電阻Rn變小時，將MOS電晶體PQ15的導通電阻Rp維持一定時(假設字元線驅動器的電晶體的臨限值電壓與記憶單元電晶體的臨限值電壓的變動的連動性小，且字元線驅動器電晶體的臨限值電壓的變動相較於 記憶單元電晶體的臨限值電壓的變動小很多時)，分壓比會變小，選擇字元線電壓VWL的電壓位準會降低(電壓降量變大)。

記憶單元的驅動電晶體NQ1、NQ2的臨限值電壓較低時，在記憶單元內部高位準側的儲存節點的電位容易放電，如第10B圖之實線曲線ND1及ND2所示，節點ND1及ND2的電壓傳達特性寬度變窄，且靜態雜訊限度SNM變小。此時，使字元線WL的電壓位準大幅降低，並使存取電晶體的電導變小。藉此，記憶單元內部的儲存節點ND1及ND2與位元線之間的電阻會變大，而使內部的儲存節點ND1及ND2的電位上升受到抑制(選擇字元線時因存取電晶體所產生之儲存節點的上拉(pull-up)轉弱)。

因此，如曲線ND2C與ND1C所示，配合儲存節點電壓位準的些微變化及早開始放電，電壓傳達特性曲線係在曲線ND1及ND2的左側下側區域擴展，其輸出入傳達特性寬度變寬，且靜態雜訊限度SNM變大。因此，即使在記憶單元的驅動電晶體的臨限值電壓大幅降低的情況下，字元線的電位的下降量也會跟著變大，使存取電晶體的電導降低，以增大讀出限度並進行穩定的資料讀出。

第11A圖係顯示記憶單元的驅動電晶體NQ1及NQ2的臨限值電壓Vthn較高時的選擇字元線WL的電壓變化，第11B圖係顯示記憶單元的驅動電晶體的臨限值電壓較低時的輸出入傳達特性圖。

記憶單元的驅動電晶體NQ1及NQ2的臨限值電壓Vthn較大時，電流驅動能力較小，而其導通電阻變大。因此，根據上述數學式，下拉元件PD的N通道MOS電晶體NQ2的導通電 阻亦隨之變大，選擇字元線WL的電壓位準，由電源電壓的下降量較小，而形成較高的電壓位準。

如第11B圖所示，記憶單元的驅動電晶體NQ1及NQ2的臨限值電壓Vthn較高時，即使其內部節點的L位準的儲存節點的電位上升，H位準的保持電位位準並不會產生變化，靜態雜訊限度SNM原本即較大。選擇字元線WL的電壓位準低於電源電壓VDD時，存取電晶體的電導會對應該降低量而變小，使靜態雜訊限度獲得些許的改善。往記憶單元的驅動電晶體的臨限值電壓Vthn較高的方向偏移時，靜態雜訊限度SNM會變得相當大，而無需多餘的改善。此時，選擇字元線的電壓降量變小，選擇字元線的電壓位準係略低於電源電壓VDD的位準。

記憶單元的驅動電晶體的臨限值電壓Vthn較低時，即使字元線的選擇電壓設定在較低的電壓位準，由於在該狀態下，寫入限度原本就大，因此不會有任何問題。此外，往該記憶單元的驅動電晶體Vthn為較高的方向移位時，因選擇字元線的電壓位準會移位至較高的方向，故可移位至改善寫入限度的方向。

第12圖係顯示本發明實施形態2之寫入及讀出資料時的位元線及儲存節點的電壓變化圖。

亦即，在讀出資料時，在字元線WL被驅動為選擇狀態時，藉由下拉元件PD，該電壓位準係形成比電源電壓VDD更低的電壓位準。隨著字元線WL被驅動為選擇狀態，位元線BL及/BL會與選擇記憶單元的儲存節點ND1及ND2結合，且該電壓位準會根據選擇記憶單元的記憶資料產生變化。即使在記憶單元中保持儲存節點ND1及ND2中的L位準資料之儲存節點的電壓 位準，係藉由流通於位元線的欄電流而上升。但是，即使在上述情況下，亦可根據驅動電晶體(NQ1、NQ2)的臨限值電壓，利用下拉元件PD設定選擇字元線WL的電壓位準，來調整存取電晶體的電導，以充分地確保記憶單元的靜態雜訊限度SNM，並穩定地進行資料的讀出，而不會產生資料的破壞。

即使在寫入資料時，同樣地，字元線WL的電壓位準係利用下拉元件PD而使該電壓位準降低。此時，位元線BL及/BL的一方會根據寫入資料，驅動成L位準。此時，可根據記憶單元的驅動電晶體的臨限值電壓Vthn來設定選擇字元線的電壓位準，充分確保寫入限度，而進行正常且高速的資料寫入。

此外，第12圖所示的動作波形亦可適用於實施形態1。此時，可取代利用下拉元件PD降低字元線電壓的方式，而根據負載電晶體的臨限值電壓，藉由字元線驅動器的位準移位電晶體(PQ10)來調整字元線電壓的位準。

如上所述，可利用該下拉元件，而根據記憶單元的驅動電晶體的臨限值電壓的變動來調整選擇字元線的電壓位準。亦即，在讀出限度較小時(記憶單元的驅動電晶體的臨限值電壓較低時)，降低選擇字元線的電壓位準，以改善靜態雜訊限度SNM，另一方面，當讀出限度較大時(記憶單元的驅動電晶體的臨限值電壓較高時)，則避免選擇字元線的電壓位準降低至不必要的低位準，以進行高速的寫入。藉此，針對記憶單元的驅動電晶體的臨限值電壓的不均，選擇字元線的電壓位準可自動進行修正，因此，可修正記憶單元的寫入及讀出限度，而以高速進行更穩定的資料寫入/讀出動作。對於寫入限度，亦可藉由該字元線電壓調整動 作，自動進行設定，以修正記憶單元驅動電晶體的臨限值電壓的製程變動所導致的不均(寫入限度的不均)。

[變形例1]

第13圖係顯示本發明實施形態2的下拉元件的變形例圖。在該第13圖所示構成中，下拉元件PD係以在該閘極接收電源電壓VDD的N通道MOS電晶體NQ21所構成。該MOS電晶體NQ21之汲極係連接於字元線WL，而源極係結合於接地節點。字元線WL係由字元線驅動器WDV所驅動。該字元線驅動器WDV係具有與第8圖所示構成相同之構成。

在第13圖所示之下拉元件PD的情況下，MOS電晶體NQ21係於其閘極接收電源電壓VDD，經時維持在導通狀態，並利用該通道電阻，下拉字元線WL的電位。因此，在將字元線驅動為選擇狀態時，在字元線WL的電位上升到下拉電晶體NQ21之臨限值電壓Vthn以上前，MOS電晶體NQ21即形成導通狀態，並自較早時間點使下拉動作發揮功能。

即使在該MOS電晶體NQ21中，當其導通電阻與記憶單元的驅動電晶體的臨限值電壓產生連動，記憶單元驅動電晶體的臨限值電壓變高時，該下拉的MOS電晶體NQ21的導通電阻亦隨之變大(電流驅動力變小)。因此，即使利用第13圖所示之構成，也會與先前第8圖所示之構成相同，可根據記憶單元驅動電晶體(NQ1、NQ2)的臨限值電壓的變動，來調整選擇字元線WL的電壓位準。

[變形例2]

第14圖係概略顯示本發明實施形態2之半導體記憶 裝置的變形例2的構成圖。在第14圖中，係顯示在字元線WL中，接近字元線驅動器WDV而配設下拉元件PDa的情形，以及字元線WL之配設於離開字元線驅動器WDV之遠方端的下拉元件PDb。使用下拉元件PDa及PDb中任一方。

接近字元線驅動器WDV而配設下拉元件PDa時，字元線WL的電壓位準係在不受字元線的配線電阻Rwl的影響下，設定在VDD‧Rn/(Rp+Rn)的電壓位準。因此，可依據下拉元件PDa的導通電阻Rn的值，設定字元線WL的電位。

另一方面，在使用下拉元件PDb時，同樣地，設定其導通電阻為Rn，在接近字元線驅動器WDV的端部，字元線WL的電壓VWL1係以下述數學式表示。

VWL1=VDD‧(Rwl+Rn)/(Rp+Rwl+Rn)

另一方面，字元線WL之遠方端的字元線WL的電壓VWL2，係以下述數學式表示。

VWL2=VDD‧Rn/(Rp+Rwl+Rn)

因此，字元線電阻Rwl會對該字元線WL的電位造成影響，而難以根據下拉元件PDb的導通電阻Rn來正確地調整字元線WL的選擇電壓位準，且難以根據該記憶單元的驅動電晶體的臨限值電壓變動來調整字元線WL的電壓位準。因此，欲正確地根據記憶單元的驅動電晶體的臨限值電壓的變動來修正字元線WL的選擇電壓位準時，該下拉元件PD最好如第14圖所示之下拉元件PDa，儘可能地接近字元線驅動器WDV，亦即，最好配置在字元線驅動器與記憶單元之間。

此外，在字元線電阻Rwl較小，且下拉元件PD對 電阻分割比的影響較小時，亦可使用字元線遠端的下拉元件PDb。此外，亦可使用上述下拉元件PDa及PDb兩者。

此外，作為下拉元件PDa的構成，可使用第8圖所示之MOS電晶體NQ20，或如第13圖所示，經常將電源電壓VDD傳送至其閘極之MOS電晶體NQ21中任一個。

[變形例3]

第15圖係顯示本發明實施形態2的變形例3的構成圖。在第15圖中顯示下拉元件PD與記憶單元MC。下拉元件PD係包含複數個並聯連接之單位N通道MOS電晶體NU0-NUk。該等N通道MOS電晶體NU0-NUk的閘極係連接於字元線WL，或共同接收電源電壓VDD。該等單位N通道MOS電晶體MU0-Nuk係具有與記憶單元MC的驅動電晶體NQ1及NQ2同等的臨限值電壓條件。亦即，儘量將通道區域之雜質注入條件、配置或尺寸(通道寬度W與通道長度L的比，W/L)設定成與該等單位N通道MOS電晶體NU0-NUk及記憶單元的驅動電晶體NQ1-NQ2相同。因此，在同一製造步驟中形成該等驅動電晶體NQ1及NQ2與單位N通道MOS電晶體NU0-NUk。藉此，可藉由提高記憶單元MC的驅動電晶體NQ1及NQ2的特性不均的連動性，而根據記憶單元驅動電晶體NQ1及NQ2的臨限值電壓的不均，修正字元線WL的選擇電壓位準，並於更廣的範圍內，針對電源電壓、動作溫度條件及製程不均等，改善動作限度。

下拉元件PD的電阻值Rn一般係以字元線WL的選擇電壓位準維持降低至100mV至200mV之程度的方式，來設定該字元線驅動器WDV的充電用P通道MOS電晶體的導通電阻(Rp) 與下拉元件PD(導通電阻)的電阻分割比。

該下拉元件PD係可藉由利用複數個單位N通道MOS電晶體NU0-NUk，雖在各個元件中可能受到雜質濃度的波動或配置之邊緣形狀的不均等隨機性不均的影響，但藉由並聯連接複數個並連接下拉元件PD，而可使該隨機性不均平均化，並因此抵銷隨機性不均。利用與記憶單元MC的驅動電晶體NQ1及NQ2同程度的尺寸(使用相同尺寸至2倍左右程度的尺寸，可實現相同的電氣特性)的電晶體作為單位電晶體，如此一來即使使用尺寸小的電晶體，亦可使單位N通道MOS電晶體NU0-NUk的特性不均平均化，更正確而言，可根據記憶單元MC的驅動電晶體NQ1及NQ2的臨限值電壓的不均，正確地修正字元線WL的選擇電壓位準。

單位N通道MOS電晶體NU0-NUk的個數，係以根據字元線驅動器WDV的充電用P通道MOS電晶體的導通電阻Rp的電阻值來設定最適當之電阻分割比的方式，決定最適當之個數。

此外，在下拉元件PD中，並聯連接複數個N通道MOS電晶體時，一般認為導通電阻會因其並聯連接而導致合成電阻變小。但是，藉由包含於字元驅動器WDV之充電用電晶體的電流驅動力及包含於該下拉元件PD之單位N通道MOS電晶體NU0-NUk的合成的電流驅動力，來設定字元線WL的電壓位準。因此，藉由調整包含於該下拉元件PD之單位N通道MOS電晶體NU0-NUk的數量，即可調整字元線WL的選擇電壓位準，因此亦可根據記憶單元MC的驅動電晶體NQ1及NQ2的臨限值電壓的變動，來調整/修正選擇電壓位準。

[變形例4]

第16圖係顯示本發明實施形態2的變形例4的構成圖。第16圖係顯示下拉元件PD及記憶單元MC的平面配置。在第16圖中，記憶單元MC係包含：形成於N阱域的活性區域AC4、AC5；及分別形成於該N阱兩側的P阱的活性區域AC3及AC6。活性區域AC4及AC5分別形成有負載電晶體(PQ1、PQ2)。在各個活性區域AC3及AC6中，形成有驅動電晶體(NQ1、NQ2)及存取電晶體(NQ3、NQ4)。

活性區域AC3係具有：X方向的長度為W2的區域(狹幅區域)；及X方向的長度較W2的長度長的W3的區域(寬幅區域)。以朝X方向橫切活性區域AC3之狹幅區域的方式，配設多晶矽配線TG2，此外，以朝X方向橫切寬幅區域的方式配設多晶矽配線TG3。在活性區域AC3之狹幅區域的X方向之端部，形成用以電性連接位元線BL的接點(contact)CC3，並在寬幅區域的X方向的端部，配設用以接收接地電壓VSS的接點CC6。在該等多晶矽配線TG2及TG3之間，於活性區域AC3中，形成與第1金屬配線FM1電性連接的接點CV3。第1金屬配線FM1係以沿著X方向延伸至活性區域AC4的方式配置。

在活性區域AC4中，於X方向的端部，形成用以接收電源電壓VDD之接點CC7，並於另一端配設共用接點(shared contact)SCT1。該共用接點SCT1係一端與活性區域AC4接合，另一端則連接在以朝X方向橫切活性區域AC5及AC6之方式配設的多晶矽配線TG4。因此，該共用接點SCT1具備接點及中間連接配線的兩個功能。此外，該共用接點SCT1亦電性連接於上層 的金屬配線FM1。利用該金屬配線FM1，使負載電晶體、驅動電晶體(NQ1)及存取電晶體(NQ3)的各個雜質區域(汲極)連接於儲存節點。

在活性區域AC5中，係於X方向的一端，形成共用接點SCT2，而在該共用接點SCT2連接有多矽晶配線TG3。該共用接點SCT2係電性連接活性區域AC5且與延伸於X方向的金屬配線FM2連接。於活性區域AC5之另一端，形成用以接收電源電壓VDD的接點CC4。藉由沿著X方向橫切活性區域AC5之方式配設的多晶矽配線TG4，形成負載電晶體的閘極。

在活性區域AC6中，係在寬幅區域的X方向的端部，形成與接地電壓結合的接點CC5，並以朝X方向橫切的方式配設多晶矽配線TG4。該多晶矽配線TG4係構成驅動電晶體NQ2的閘極。另外，在該寬幅區域的另一端部，經由接點CV4與金屬配線FM2連接。

以朝X方向橫切活性區域AC6的狹幅區域的方式，形成多矽晶配線TG5，並在該狹幅區域的端部形成用以與補的位元線/BL電性連接的接點CC8。

以朝X方向橫切記憶單元MC之方式，使之與金屬配線FM1及FM2平行，並在其上層形成金屬配線SM1。該金屬配線SM1係構成字元線WL，連續朝X方向延伸，與字元線驅動器結合，並與下拉元件PD結合。金屬配線SM1係在該Y方向的突出部經由通孔/接點VV3與多矽晶配線TG5結合，另外，在-Y方向的突出部經由通孔/接點VV2而與多矽晶配線TG2結合。

利用構成該字元線的金屬配線SM1所形成的連接， 使存取電晶體的閘極分別與字元線連接。分別在活性區域AC3及AC6，形成寬幅區域及狹幅區域，並分別形成記憶單元驅動電晶體及存取電晶體。活性區域AC3及AC6的X方向的寬度，係對應電晶體的閘極寬度W。因此，長度W1係對應存取電晶體的閘極寬度，長度W3係對應驅動電晶體的閘極寬度。一般而言，從確保記憶單元的靜態雜訊限度的觀點來看，驅動電晶體的閘極寬度W3最好設定在存取電晶體的閘極寬度W1的0.5倍至5倍的值，而以設定在0.8倍至2.0倍更為理想。

在下拉元件PD中，係隔著間隔形成Y方向較長之矩形形狀的活性區域AC1及AC2。該等活性區域AC1及AC2係形成於P阱域內。第16圖係顯示記憶單元MC的P阱延伸至下拉元件PD的形成區域，在記憶單元MC及下拉元件PD中P阱係共通使用(因記憶單元MC鄰接下拉元件PD之故)。但是，亦可分別在記憶單元MC及下拉元件PD配設P阱。

分別在活性區域AC1及AC2的Y方向的下側端部，形成用以接收接地電壓VSS的接點CC1及CC2，並在另一端形成通孔/接點CV1及CV2。該等通孔/接點CV1及CV2係與金屬配線FM3結合。以朝X方向橫切該等活性區域AC1及AC2之方式，配設構成字元線WL的金屬配線SM1，通孔/接點VVA係於其Y方向的突出部與金屬配線SM1連接。另一方面，於多矽晶配線TG1形成通孔VV1，並經由通孔VV1使多矽晶配線TG1連接於金屬配線SM1。藉此，可實現分別在活性區域AC1以及AC2中，下拉元件PD之電晶體的閘極及汲極連接於字元線的構成。

活性區域AC1及AC2的X方向的寬度W0，係設定 在記憶單元電晶體的寬度W1及W3之間。此外，記憶單元MC的電晶體的閘極係延伸於下拉元件PD之電晶體的閘極的同一方向(X方向)。藉由平行配置該等電晶體的閘極，可使照片製版時的邊緣效果等相同，並可抑制電晶體形狀的不均，此外，可抑制在進行雜質注入時因閘極形狀所產生之雜質注入的差異，並且可抑制電晶體特性的差異。藉此，可將下拉元件PD的電晶體特性設定為與記憶單元的電晶體特性一致(可使電晶體特性的變動產生連動)，可正確根據記憶單元電晶體的臨限值電壓的變動，設定選擇字元線的電壓位準。

此外，在上述說明中，係使用與記憶單元之驅動電晶體的特性變動產生連動的電晶體，來調整選擇字元線的電壓位準。但是，亦可使用與記憶單元的存取電晶體的臨限值電壓的變動產生連動的電晶體來形成下拉元件。

亦即，記憶單元的存取電晶體的臨限值電壓降低時，存取電晶體的電流驅動力變大，而記憶單元的靜態雜訊限度降低。此時，選擇字元線的電壓隨之降低，而使存取電晶體的電導降低，並使其電流驅動力降低，藉此可抑制靜態雜訊限度降低，並改善讀出限度。資料的寫入係在存取電晶體的臨限值電壓較低時，確保寫入限度，即使字元線電壓降低，亦充分確保寫入限度。

此外，存取電晶體的臨限值電壓上昇時，存取電晶體的電流驅動力會下降，並使靜態雜訊限度大致獲得確保。此時，下拉元件的臨限值電壓會隨之上昇，使選擇字元線的電壓降量受到抑制，並抑制選擇字元線電壓過度降低。在進行寫入時，寫入限度會隨著存取電晶體的電流驅動量的降低而降低，選擇字元線 的電壓降量變小，而抑制寫入限度之劣化，而實現高速寫入。

此外，為了使構成該下拉元件的電晶體具有與記憶單元之驅動電晶體(NQ1、NQ2)相同的電氣特性，乃藉由將其雜質注入條件、配置、尺寸等設成一致，使之可正確地與該記憶單元的驅動電晶體的臨限值電壓變動產生連動，並調整下拉元件的導通電阻(等效性導通電阻)，而正確地進行選擇字元線WL的電壓位準的自動修正。

具體而言，該第16圖所示之單位N通道MOS電晶體的尺寸(通道長度與通道寬度的比，或通道長度與通道寬度相同)，亦可具有記憶單元驅動電晶體NQ1及NQ2或存取電晶體NQ3及NQ4的尺寸的0.5倍至5倍，但最好具有範圍在0.8倍至2倍的尺寸。其理由係因一般認為可藉由將單位N通道MOS電晶體的尺寸設定為接近存取電晶體及/或驅動電晶體的尺寸(閘極寬度與閘極長度的比)的值，而使該等電晶體之臨限值電壓變動等的電氣特性的動作一致。尺寸產生1位數的差異時，單位電晶體與存取電晶體及/或驅動電晶體的電氣特性的連動性會變小，及/或難以透過單位電晶體將驅動電晶體的電氣特性的變動反映在下拉元件。

理想而言最好具有相同的尺寸(閘極寬度)，但一般製造步驟會進行調整而使電晶體的形狀參數的不均縮小在10%左右的不均範圍內。因此，製造時即使在正常情況下，下拉單位電晶體的尺寸也可能為記憶單元電晶體的0.9倍，但因顧及限度的因素而將尺寸的下限值設定在0.8倍的尺寸。即使在該情況下，亦可確保記憶單元的電晶體與下拉電晶體之間的臨限值電壓的變 動的連動性，並且可設定選擇字元線電壓，俾使根據記憶單元電晶體的臨限值電壓的變動來正確地抑制其變動。

此外，與閘極寬度較寬的情形相較，閘極寬度較窄時容易出現臨限值電壓變動程度較大的傾向，該情形雖然也會受存取電晶體及驅動電晶體的閘極寬度所左右，但只要下拉單位電晶體的閘極寬度(尺寸)超過記憶單元的存取電晶體及/或驅動電晶體的閘極寬度(尺寸)的2倍時，記憶單元電晶體的臨限值電壓的變動的影響反映在單位電晶體的程度會變小，因此尺寸比的上限以2倍較為理想。

此外，閘極長度在記憶單元存取電晶體及驅動電晶體中彼此相等時，下拉元件的單位電晶體的閘極寬度亦可設定在存取電晶體及驅動電晶體閘極寬度之間。此外，基於靜態雜訊限度的觀點，相較於存取電晶體(NQ3、NQ4)的閘極寬度，加大設定驅動電晶體(NQ1、NQ2)的閘極寬度的情形較多(閘極寬度相同時)，下拉單位電晶體的閘極寬度(尺寸)，亦可設定在該等存取電晶體與驅動電晶體的閘極寬度之間。此時，下拉電晶體的尺寸(閘極寬度)為接近存取電晶體及驅動電晶體兩者的尺寸(閘極寬度)的值，可反映存取電晶體及驅動電晶體的臨限值電壓的變動並設定選擇字元線的電壓。

如上所述，根據本發明之實施形態2，可使下拉元件連接字元線，以抑制字元線電壓位準的上昇，即使在低電源電壓的情況下，亦不會受到臨限值電壓不均的影響，而可穩定地確保讀出限度。

[實施形態3]

第17圖係顯示本發明實施形態3的下拉元件PD的構成圖。在第17圖中，下拉元件PD係包含：連接於字元線與接地節點之間且於閘極接收補的寫入指示信號/WE的N通道MOS電晶體NQ25。字元線驅動器WDV係與第8圖所示之字元線驅動器WDV的構成相同，故以相同的參照符號標示對應部分，並省略其說明。

補的寫入指示信號/WE係由第7圖所示之主控制電路7所產生，本發明實施形態3的半導體記憶裝置的整體構成係與第7圖所示之構成相同。

補的寫入指示信號/WE係由寫入指示信號WE所產生，在讀出資料模式時為H位準，而在進行寫入資料時為L位準。

第18圖係顯示使用第17圖所示之下拉元件PD時進行資料之讀出及寫入時之主要節點的信號波形圖。在進行資料讀出時，補的寫入指示信號/WE被設定在H位準，使下拉元件PD中之N通道MOS電晶體NQ25形成導通狀態。因此，將選擇字元線WL驅動成由字元線驅動器WDV中的驅動段的P通道MOS電晶體PQ15的導通電阻與該下拉用N通道MOS電晶體NQ25的導通電阻的比所決定的電壓位準。字元線WL之電壓較低時，在第7圖所示之位元線BL及/BL中會根據記憶單元的記憶資料產生電位變化，即使內部儲存節點ND1及ND2的電壓位準會因欄電流(位元線電流)而上昇，亦可充分確保讀出限度(靜態雜訊限度SNM)，而穩定地保持資料，並在不損壞資料的情況下進行資料的讀出。該讀出時的限度確保與實施形態1及2的情形相同。

另一方面，在寫入資料時，將補的寫入指示信號/WE設定在L位準，使下拉用的N通道MOS電晶體NQ25形成非導通狀態。因此，在該情況下，字元線WL係在選擇時，利用字元線驅動器WDV的充電用P通道MOS電晶體PQ15，驅動至電源電壓VDD位準。因此，在進行資料寫入時字元線WL的電壓位準會被調高，使寫入限度變高，而得以進行高速的資料寫入。

因此，在進行資料寫入時，藉由停止下拉元件PD的下拉動作，可將寫入資料時之字元線電壓位準設定為電源電壓位準，而防止寫入時的限度劣化，並避免產生資料之寫入不良。藉此，不論是進行資料的寫入或讀出，均可充分地確保限度，且在不受記憶單元之臨限值電壓不均的影響下，穩定地進行資料的寫入/讀出。

此外，在第17圖所示的下拉PD中，MOS電晶體NQ25係被設定成與記憶單元的驅動電晶體(NQ1、NQ2)具備相同電性電阻特性，並可滿足與先前之實施形態2的下拉用MOS電晶體NQ20或NQ21相同的條件。

如上所述，根據本發明之實施形態3，下拉元件係以在執行資料寫入模式時停止該下拉功能的方式構成，而得以在進行資料寫入時抑制選擇字元線的電壓位準降低，並在進行資料讀出時，可使選擇字元線的電壓位準降低，以充分確保資料的讀出及寫入限度，並穩定地進行資料的寫入/讀出。

此外，可利用先前實施形態2所示之下拉元件的構成來作為下拉元件。取代字元線或電源電壓，使控制信號傳達線與下拉元件電晶體的閘極結合。

[實施形態4]

第19圖係概略顯示本發明實施形態4之半導體記憶裝置的主要部位構成圖。在第19圖中，記憶單元陣列1係被分割為複數個行區塊CBK0-CBKk。各行區塊CBK0-CBKk中記憶單元MC係以行列狀之方式排列，並對應記憶體列而配設副字元線。在第19圖中，行區塊CKB0中，係分別對應記憶單元列，配設副字元線SWL00、SWL10、…SWLj0，在行區塊CKB1中，分別對應記憶單元列，配設SWL01、SWL11、…SWLj1。另外，在行區塊CBKk中，係對應記憶單元列，配設副字元線SWL0k、SWL1k、…SWLjk。

在上述行區塊CBK0-CBKk的記憶單元列中，共同配設主字元線MWL01、MWL11、…MWLj1。主字元線MWL01-MWLj1係根據來自列解碼器電路20(對應第1圖的列解碼器)的列選擇信號而驅動成選擇狀態。

分別對應副字元線SWL00-SWLjk，配設副字元線驅動器SD00-SDjk。副字元線驅動器SDih(i=0至j、h=0至k)係根據對應的主字元線MWLi上的信號電位與區塊選擇信號BSh，將對應的副字元線SWLih驅動成選擇狀態。

區塊選擇信號BS0-BSk係根據行位址信號CA，由區塊解碼器電路22(包含於第1圖所示之行選擇電路4)所產生，使用以指定含有選擇行之行區塊的區塊選擇信號驅動為選擇狀態(H位準)。

此外，分別對應副字元線SWL00-SWLjk，配設下拉元件PD00-PDjk。該等下拉元件PD00-PDjk係以N通道MOS 電晶體(NQ25)構成。該下拉元件PD00-PDjk係根據行區塊選擇信號BS0-BSk與寫入指示信號WE，在進行寫入資料時，將選擇行區塊的下拉元件設定為非導通狀態。亦即，分別對應行區塊CBK0-CBKk，配設下拉控制閘極G0-Gk。下拉控制閘極G0-Gk係於第1輸入接收區塊選擇信號BS0-BSk，且於第2輸入接收寫入指示信號WE，當對應的區塊選擇信號BSi為選擇狀態的H位準且寫入指示信號WE為顯示寫入模式之H位準時，即輸出L位準的信號。

下拉控制閘極G0的輸出信號係共同供應至行區塊CBK0的下拉元件PD00、PD01、…PD0j的控制閘極，下拉控制閘極G1的輸出信號係共同供應至行區塊CBK1的下拉元件PD01、PD11、…PDj1的控制閘極。而下拉控制閘極Gk的輸出信號，則共同供應至行區塊CBKk的下拉元件PD0k-PDjk的控制閘極。

讀出資料時，寫入指示信號WE為L位準，下拉控制閘極G0-Gk的輸出信號為H位準，下拉元件PD00-PDjk，不管區塊選擇信號BS0-BSk的狀態為何，均維持在導通狀態。另一方面，寫入指示信號WE為H位準時，下拉控制閘極G0-Gk係作為反相器進行動作，使選擇行區塊對應的下拉控制閘極Gi的輸出信號變為L位準，選擇行區塊的下拉元件變為非導通狀態。在其他非選擇行區塊中，區塊選擇信號為L位準的非選擇狀態，對應之下拉控制閘極的輸出信號為H位準，下拉元件係維持導通狀態，而對應之副字元線則維持在接地電壓位準(在非選擇區塊中，副字元線為非選擇狀態)。

第20圖係顯示第19圖所示之副字元線驅動器及下 拉元件的構成圖。在第20圖中，係代表性地顯示對應1條副字元線SWL而配置之副字元線驅動器SD及下拉元件PD。

在第20圖中，副字元線驅動器SD係包含：接收對應之主字元線MWL上的信號與行區塊選擇信號BS(BS0-BSk中任一者)的NAND電路25；以及構成使該NAND電路25之輸出信號反相的CMOS反相器的P通道MOS電晶體PQ15及N通道MOS電晶體NQ15。

下拉元件PD係由在其閘極接收來自對應之下拉控制閘極的信號/(BS‧WE)的N通道MOS電晶體NQ25所構成。

如第20圖所示，利用副字元線驅動器SD，將對應之副字元線SWL驅動為高位準時，MOS電晶體PQ15及NQ25均形成導通狀態，而副字元線SWL的電壓位準則維持在由該等MOS電晶體PQ15及NQ25的導通電阻比所決定的電壓位準。

第21圖係顯示本發明實施形態4之半導體記憶裝置寫入資料時的主要節點的信號波形圖。以下，參照第21圖所示之信號波形圖，說明第19圖及第20圖所示構成之寫入資料時的動作。

在寫入資料時，寫入指示信號WE係被設定在H位準。根據來自外部的行位址信號(CA)，相對於包含選擇行之行區塊的區塊選擇信號BS被驅動為選擇狀態，而區塊選擇信號BS則相對於非選擇區塊，維持L位準的非選擇狀態。

在該非選擇區塊中，如第19圖所示，即使對應的主字元線MWL被驅動成選擇狀態，副字元線驅動器SD的輸出信號也會維持在L位準，而副字元線SWL則維持接地電壓位準。因此 在記憶單元中，存取電晶體係維持非導通狀態，位元線BL、/BL(未顯示於第19圖)的電壓位準係維持預充電電壓位準。此外，非選擇行區塊的記憶單元的內部節點的儲存節點ND1、ND2亦維持在符合該記憶資料的電位位準，且該等電壓位準並不會產生變化。

另一方面，在選擇行區塊中，行區塊選擇信號BS為”1(H位準)”，副字元線驅動器SD係根據對應之主字元線MWL(MWL0-MWLj中任一者)的電位，將對應的副字元線SWL驅動為選擇狀態。在該選擇列區塊中，下拉控制閘極(GiG0-Gk中任一者)的輸出信號變為L位準，而下拉元件PD形成非導通狀態。因此，選擇副字元線SWL係藉由包含於副字元線驅動器SD之充電用的P通道MOS電晶體PQ15，充電至電源電壓VDD位準。因此，在寫入資料時，可充分地確保寫入限度，並根據出現在位元線BL及/BL的寫入電位，高速設定記憶單元內部的儲存節點ND1及ND2的電壓位準，並實現高速的寫入資料。

即使對應之副字元線的電壓位準為非選擇狀態且寫入限度增大時，非選擇記憶單元依然可在非選擇記憶單元中防止讀出的劣化，並實現穩定的資料寫入。藉由儘量減少連接於1條副字元線的記憶單元數量，而平行地對連接於1條副字元線的記憶單元進行資料存取(寫入/讀出)，即可在進行寫入資料時，防止非選擇記憶單元的靜態雜訊限度劣化之問題產生。且得以穩定地進行資料的寫入及讀出。

在讀出資料時，寫入指示信號WE為L位準，下拉控制閘極G0-GIi的輸出信號不受行區塊選擇信號BS的影響，而 維持在H位準。因此，下拉信號PD(PD00-PDjk)均為導通狀態，並與實施形態2及3相同，將選擇副字元線的電壓位準設定在符合MOS電晶體PQ15及NQ25之導通電阻的比的電壓位準。亦即，選擇副字元線的電壓位準會根據記憶單元之驅動電晶體的臨限值電壓特性進行調整。記憶單元之驅動電晶體的臨限值電壓較高時，副字元線之電壓位準的下拉元件的導通電阻會變高。在該狀態下，由於充分地確保靜態雜訊限度SNM，因此使副字元線的電壓位準變高。另一方面，記憶單元驅動電晶體的臨限值電壓較低時，其汲極電流Ids的驅動力變大，而靜態雜訊限度SNM降低。此時，選擇副字元線的電壓位準會降低(下拉元件的導通電阻變小)，而使靜態雜訊限度獲得改善(藉由調整存取電晶體的驅動電流量)。

此外，下拉控制閘極係可利用實施形態2中所使用的下拉元件。

如上所述，根據本發明之實施形態4，將記憶單元陣列分割為複數個行區塊，在選擇行區塊中進行資料的寫入/讀出，在非選擇行區塊中，使副字元線維持在非活性狀態(非選擇狀態)，而可防止因非選擇行記憶單元之靜態雜訊限度劣化而導致資料破壞。藉此，即使在行數較多的情況下，亦可針對記憶單元的臨限值電壓不均，穩定地進行具有限度的讀出與寫入。

[實施形態5]

第22圖係顯示本發明實施形態5的半導體記憶裝置的主要部位構成圖。在第22圖中，係顯示與1條字元線WL關連部分的構成。字元線WL係藉由字元線驅動器WDV，被驅動至選 擇狀態/非選擇狀態。該字元線驅動器WDV係在其驅動段中，包含構成CMOS反相器之P通道MOS電晶體PQ15及N通道MOS電晶體NQ15。

在字元線WL共同連接有記憶單元MC與虛設單元(dummy cell)DMC。記憶單元MC係包含：構成正反器之P通道MOS電晶體PQ1、PQ2與N通道MOS電晶體NQ1、NQ2；以及根據字元線WL的電位，使記憶節點ND1及ND2結合於位元線BL及/BL之存取電晶體NQ3及NQ4。

虛設單元DMC係包含：分別對應記憶單元MC之P通道MOS電晶體PQ1及PQ2之P通道MOS電晶體PT1及PT2；對應記憶單元MC之N通道MOS電晶體NQ1及NQ2之N通道MOS電晶體NT1及NT2；以及分別對應記憶單元MC之存取電晶體NQ3以及NQ4之N通道MOS電晶體DT1及DT2。

記憶單元MC及虛設單元DMC之配線連接方式雖不同，但其內部電晶體的配置方式相同。亦即，在虛設單元DMC中，MOS電晶體PT、PT2、NT1及NT2，與記憶單元MC的MOS電晶體PQ1、PQ2、NQ1及NQ2具有相同的配置方式，且以相同形態連接。

亦即，在虛設單元DMC中，對應記憶單元MC之存取電晶體NQ3及NQ4的N通道MOS電晶體DT1及DT2，其閘極與第1節點(汲級節點)係分別結合於字元線WL，而第2節點(源極節點)則結合於接地節點。因此，在虛設單元DMC中，N通道MOS電晶體DT1及DT2，係與對應記憶單元MC之記憶節點ND1及ND2的節點ND1及ND2分離。虛設單元DMC的MOS電晶體 DT1及DT2的電晶體的配置，與記憶單元MC的存取電晶體NQ3及NQ4的配置方式相同，其相異處僅在於配線的連接方式。因此，該虛設單元DMC的MOS電晶體DT1及DT2的電氣特性，與記憶單元MC的存取電晶體NQ3及NQ4的電氣特性係大致相同。

在第22圖所示之構成中，係使虛設單元DMC的MOS電晶體DT1及DT2，發揮下拉元件的功能。虛設單元DMC的MOS電晶體DT1及DT2係與記憶單元MC的驅動電晶體NQ1及NQ2接近配置，製造參數的不均係同樣發生在記憶單元與虛設單元兩者，可使記憶單元MC的驅動電晶體NQ1、NQ2的電氣特性(臨限值電壓特性)的不均，與虛設單元的下拉用MOS電晶體DT1及DT2的電氣特性(臨限值電壓特性)的不均相同，並使記憶單元的電晶體參數的變動反映在虛設單元DMC的下拉電晶體DT1及DT2的臨限值電壓，藉此，可將選擇字元線的電壓位準設定在根據記憶單元的臨限值電壓的變動而修正的電壓位準。

將該字元線驅動器WDV之P通道MOS電晶體PQ15的導通電阻Rp，與虛設單元DMC的N通道MOS電晶體DT1及DT2的合成導通電阻Rn的比，設定例如為1：23。此時，若電源電壓VDD為1.2V時，字元線WL在選擇狀態時的電壓VWL係以下述數學式表示。

1.2‧23/24=1.15V

因此，可在選擇字元線WL中，產生約50mV的電壓降。上述導通電阻Rp及合成電阻Rn係藉由對應MOS電晶體PQ15及MOS電晶體DT1及DT2的電流驅動力，將通道寬度W設定為適當的值，即可進行設定使其實現所希望的分壓比。例如， 若MOS電晶體PQ15的導通電阻Rp為1.1KΩ，N通道MOS電晶體DT1及DT2的合成導通電阻Rn為25KΩ。在該電阻值的情況下，隔著字元線WL而由字元線驅動器WDV的電源節點經由下拉用MOS電晶體DT1及DT2流入接地節點的貫通電流量為1.2/(26.1×10^3)，約44μA。該貫通電流係僅於字元線選擇期間流通在選擇列的字元線，故可充分地抑制消耗電流的增加。

第23圖係概略顯示第22圖所示之下拉元件，利用虛設單元DMC的電晶體DT1及DT2時的字元線WL的電位圖。記憶單元MC的驅動MOS電晶體NQ1及NQ2的臨限值電壓Vth變高時，相對地在虛設單元DMC中，MOS電晶體DT1及DT2的臨限值電壓也會上昇，而使導通電阻(電導)上昇，其汲極電流Ids會降低。在記憶單元MC中，靜態雜訊限度SNM雖上昇，但寫入特性卻會劣化。此時，在虛設單元DMC中，MOS電晶體DT1及DT2的導通電阻增大，選擇字元線WL的電壓位準會變高，故可確保記憶單元MC的寫入限度。

記憶單元MC的驅動用N通道MOS電晶體NQ1及NQ2的臨限值電壓Vth降低時，記憶單元的寫入特性雖提昇，但靜態雜訊限度SNM卻降低。在虛設單元DMC中，MOS電晶體DT1及DT2的臨限值電壓也會降低，故其汲極電流會隨之上昇，且導通電阻會降低。此時，選擇字元線WL的電壓位準會根據該MOS電晶體DT1及DT2的導通電阻而降低，以抑制記憶單元MC的靜態雜訊限度SNM的劣化。

因此，藉由利用相當於該虛設單元DMC之存取電晶體的電晶體DT1及DT2作為下拉元件，即可根據記憶單元MC的 驅動電晶體的臨限值電壓的變動，使選擇字元線WL的電壓位準與該臨限值電壓變動產生連動並自動調整，而穩定地進行資料的寫入/讀出。

在該虛設單元DMC中，係將對應記憶單元MC之存取電晶體的電晶體作為下拉電晶體來利用。因此，在記憶單元的存取電晶體的臨限值變動的影響大於驅動電晶體的臨限值電壓的變動影響時，可與該存取電晶體之臨限值電壓的變動產生連動，而調整選擇字元線電壓，並確保讀出限度及寫入限度。

此外，虛設單元DMC與記憶單元MC係具有相同之配置，下拉電晶體與記憶單元所對應之存取電晶體，係以相同尺寸(閘極寬度與閘極長度的比)配置。但是，該虛設單元的尺寸係可根據該字元線WL的電壓降量，而與實施形態2相同也亦可為0.8至2倍的尺寸比。

此外，虛設單元DMC係於各個記憶單元列中配設1個，並配置2個下拉電晶體。但是，該虛設單元的數量係視字元線的電壓降量來適度選擇。

[變形例1]

第24圖係顯示本發明實施形態5之變形例的虛設單元DMC的構成圖。第24圖所示之虛設單元DMC，其構成元件與第22圖所示之記憶單元MC相同。在記憶單元MC及虛設單元DMC中，電晶體的配置方式相同，但配線連接方式不同。亦即，對應記憶單元MC的存取電晶體NQ3及NQ4之N通道MOS電晶體DT3及DT4，其各自的第1節點係分別連接於字元線WL，且各自的閘極係連接於字元線WL。該等N通道MOS電晶體DT3 及DT4的第2節點，係分別連接於內部節點DN1及DN2並連接於接地節點。

MOS電晶體PT1及PT2、NT1及NT2係分別對應構成第22圖所示之記憶單元MC的正反器的MOS電晶體PQ1、PQ2、NQ1及NQ2。

在第24圖所示之虛設單元DMC中，其內部節點DN1及DN2係分別與MOS電晶體DT3及DT4的第2節點結合。另一方面，MOS電晶體PT1及PT2的高位準側電源節點，係維持在浮動狀態。

在該第24圖所示之虛設單元DMC的構成中，MOS電晶體DT3及DT4係作為下拉元件發揮作用。節點DN1及DN2為接地電壓位準，相當於MOS電晶體PT1、PT2之高側電源節點的源極節點，係藉由MOS電晶體PT1及PT2，箝位至電壓Vthp的位準(將MOS電晶體PT1及PT2的臨限值電壓的絕對值設定為Vthp)。

即使在該第24圖所示之虛設單元DMC的連接構成中，記憶單元MC的驅動電晶體NQ1及NQ2的臨限值電壓不均的影響，同樣出現在接近配置之存取用N通道MOS電晶體NQ3及NQ4。因此，在虛設單元DMC中，下拉用MOS電晶體DT3及DT4，係顯示與記憶單元MC的驅動電晶體NQ1及NQ2的臨限值電壓的不均相同的不均，可將字元線WL的電壓位準設定成對應記憶單元MC之臨限值電壓之不均的電壓位準。

此外，將對應存取電晶體之電晶體作為下拉電晶體來利用，即可反映記憶單元存取電晶體的臨限值電壓的變動，並 調整選擇字元線電壓。此外，記憶單元存取電晶體及驅動電晶體為尺寸(閘極寬度與閘極長度的比)相同的構成時，可將選擇字元線電壓設定在藉由虛設單元之下拉電晶體反映存取電晶體及驅動電晶體兩者之臨限值電壓變動的電壓位準。

第25圖係概略顯示第24圖所示之虛設單元DMC的平面配置圖。在第25圖中，同時顯示記憶單元MC的平面配置。

在第25圖中，虛設單元DMC係包含：形成於N阱內之P型活性區域AR2及AR3；以及分別形成於該N阱兩側之P阱區域的活性區域AR1及AR4作為電晶體元件形成區域。活性區域AR1-AR4係分別形成在Y方向具有長邊的矩形形狀。

分別在活性區域AR1的兩端部形成有接點CT1及接點/通孔VC1，在活性區域AR1的中心區域形成有接點CT2。

以橫切活性區域AR1及AR2之方式延伸於X方向而形成第1多晶矽配線PS，另外，接近接點/通孔VC1，並以橫切活性區域AR1之方式形成第1多晶矽配線PS1。此外，以橫切活性區域AR3及AR4的方式，朝X方向形成延伸於記憶單元區域內的第1多晶矽配線PS3，另外，接近接點/通孔VC2，並以朝X方向延伸且橫切活性區域AR4之方式形成第1多晶矽配線PS4。第1多晶矽配線PS2係經由共用接點SC2與活性區域AR3結合，而活性區域AR2則經由共用接點SC1與多晶矽配線PS3結合。上述共用接點SC1以及SC2係由：連接活性區域的接點部；以及分別連續延伸至多晶矽配線PS2及PS3的配線部所形成，而藉由1層配線，具備接點及配線的功能。

在活性區域AR1中，接點CT1及CT2係藉由第1 金屬配線MM1相互連接。第1金屬配線MM1係位於多晶矽配線PS2之更上層的配線。接點CT1係與供給接地電壓VSS之接地線結合。

以橫切該虛設單元DMC之方式延伸於X方向配設構成字元線WL的第3金屬配線MM3。構成字元線WL的第3金屬配線MM3係經由通孔VA1與多晶矽配線PS1結合，且經由通孔/接點VC1與活性區域AR1結合。此外，該第3金屬配線MM3係經由通孔VA2與第1多晶矽配線PS4結合，並經由通孔/接點VC2與活性區域AR4結合。

在活性區域AR4中，接點CT5及CT6係藉由第1金屬配線MM2相互連接，並使接點CT6與接地節點結合。

在活性區域AR1及AR4中，記憶單元之驅動電晶體所對應之電晶體，其源極及汲極均與接地節點結合，對應記憶單元之存取電晶體的電晶體(DT3、DT4)之閘極及汲極與字元線連接，而其源極係與接地節點結合。

採用第3金屬配線MM3作為字元線WL3的理由係因：記憶單元內部中用以傳達電源電壓VDD的配線係使用第2金屬配線來進行配置之故。

活性區域AR2及AR3的接點CT3及CT4分別未與用以傳達電源電壓VDD之電源線結合，而呈浮動狀態。

記憶單元MC中，亦與該虛設單元DMC相同，活性區域AR12及AR13係在N阱域內形成為朝Y方向較長之矩形形狀，另外在其兩側的P阱域內，形成有朝Y方向較長之矩形形狀的活性區域AR11以及AR14。以橫切該活性區域AR11的方式， 形成多晶矽配線PS11，該多晶矽配線PS11係經由通孔VA11與形成字元線WL的第3金屬配線MM3結合。

接點CT18係在活性區域AR11的中央部與第1金屬配線MM11結合，該第1金屬配線MM11係經由共用接點CS11與活性區域AR12結合。接點CT18係電性連接第1金屬配線MM11與活性區域AR11，藉此，即可形成電晶體相對於記憶單元內之儲存節點的連接。該共用接點SC11係以橫切活性區域AR13及AR14的方式與朝X方向延伸於記憶單元MC區域內的多晶矽配線PS13連接。

在活性區域AR12中，於與共用接點SC11相對向的端部形成對應電源節點的接點CT13，在活性區域AR13中，於與接點CT13呈鏡射(mirroring)對稱位置形成接收電源電壓之接點CT14。此外在活性區域AR13中，係在與接點CT14相對向的端部區域，形成共用接點SC12。在以橫切活性區域AR12及AR11之方式朝X方向延伸之多晶矽配線PS12，連接有共用接點SC12。

該共用接點SC12係與形成於活性區域AR14之中央區域的接點CT19連接。接點CT19係與活性區域AR14的區域電性連接，並利用第1金屬配線MM12，配置記憶單元內之另一方的儲存節點之電晶體的連接。

活性區域AR14上側的接點CT15結合於位元線/BL，此外，形成於與接點CT15對抗的位置的接點CT16，係與傳達接地電壓VSS之接地線結合。

以橫切該活性區域AR14之方式將朝X方向延伸的多晶矽配線PS14形成於活性區域AR14，該多晶矽配線PS14係經 由通孔Va12與構成字元線之第3金屬配線MM3連接。

於該第25圖所示之配置中，在虛設單元DMC中，係於活性區域AR1內形成MOS電晶體DT1，其閘極係藉由多晶矽配線PS1所形成，其雜質區域係連接於WL(第3金屬配線MM3)，而其源極則經由接點CT2及CT1，與接收接地電壓VSS之節點結合。

MOS電晶體DT4係形成於活性區域AR4，其閘極係被傳達至多晶矽配線PS4，其中一方的導通節點係透過通孔/接點VC2，與形成字元線WL的第3金屬配線電性連接。此外，該MOS電晶體DT4的源極節點，係經由接點CT5及CT6與接地節點結合。

在記憶單元MC的形成區域中，於活性區域AR11形成有存取電晶體NQ3及驅動電晶體NQ1，並於活性區域AR14形成有存取電晶體NQ4及驅動電晶體NQ2。共用接點SC11及SC12係分別對應儲存節點ND1及ND2。

因此，如該第25圖所示，虛設單元DMC及記憶單元MC係具備相同配置，且沿著X方向排列配置。第1金屬配線MM1及MM2在虛設單元DMC中，係在活性區域內相互連接朝Y方向延伸的接點CT1及CT2，且相互連接接點CT5及CT6。另一方面，在虛設單元DMC內，該第1金屬配線MM11及MM1與共用接點SC11、活性區域AR11的接點18結合，並相互連接共用接點SC12與活性區域AR14的接點CT19。

僅第1金屬配線MM1、MM2、MM11及MM12之延伸方向不同，在同一製造步驟中，上述第1金屬配線MM1、MM2 及記憶單元MC的第1金屬配線MM11及MM12係以同一步驟形成。

僅在虛設單元DMC中形成字元線WL的第3金屬配線MM3又與對應連接記憶單元MC之位元線BL及/BL的通孔/接點VC1及VC2連接。因此，虛設單元DMC及記憶單元MC係能以同一配置、同一製造步驟形成，此外該記憶單元MC與虛設單元DMC之電晶體的配置方向相同，藉由反覆配置同一單元圖案，可使用虛設單元DMC的存取電晶體DT3及DT4，配置與記憶單元電晶體具相同電氣特性的電晶體來作為選擇字元線電壓下拉元件。

此外，虛設單元DMC係與記憶單元MC相同之配置，在與記憶單元MC同一配線步驟中，可於虛設單元內將字元線電壓下拉電晶體連接配線於字元線。

此外，在虛設單元DMC中，構成反相器之P及N通道MOS電晶體的閘極雖為相互連接，但汲極節點為分離。利用第1金屬配線相互連接接點CT2與共通接點SC1，且藉由第1金屬配線相互連接接點CT5與共用接點SC2，即可使P通道MOS電晶體及N通道MOS電晶體的汲極節點連接至對應於儲存節點之節點DN1及DN2。

[變形例2]

第26圖係概略顯示本發明實施形態5的變形例2之虛設單元DMC的配置圖。對應第26圖所示之虛設單元DMC的記憶單元MC的配置係與第25圖所示之記憶單元MC的配置相同，構成字元線WL的第3金屬配線MM3係共同配設於排列配置於列 方向的記憶單元MC。因此，在第26圖中並未顯示記憶單元的配置。虛設單元DMC係與記憶單元排列配置。

在第26圖所示之虛設單元DMC中，活性區域AR1-AR4的配置、亦即電晶體的配置，係與第25圖所示之活性區域AR1-AR4的配置及電晶體的配置相同。該第26圖所示之虛設單元DMC的配線配置、與第25圖所示之虛設單元DMC的配線配置係在以下幾點有所差異。

亦即，在活性區域AR1中，配置在多晶矽配線PS1及PS2之間的接點/通孔VC21，並非與活性區域AR1結合而是與構成字元線WL的第3金屬配線MM3結合。該第3金屬配線MM3係經由通孔VA1與多晶矽配線PS1結合。在活性區域AR1的位元線接點CT21，並未結合字元線而是結合有供給接地電壓VSS的節點。

另一方面，該活性區域AR1的另一端的接點CT1係維持在浮動狀態。該接點/通孔VC21係僅與構成字元線之第3金屬配線MM3結合，共用接點SC1與接點/通孔VC22係相分離。

在另一方的P阱內的活性區域AR4中，配置於多晶矽配線PS4與PS3之間的區域的接點/通孔VC22係與第3金屬配線MM3結合，而活性區域AR4中央的雜質區域則經由接點/通孔VC22與字元線WL連接。該第3金屬配線MM3復經由通孔VA2與多晶矽配線PS4結合。接點CT5係與第3金屬配線MM3分離，接點CT5係與供給接地電壓VSS的節點結合而非與位元線結合。此外，在該活性區域AR4中，配置於另一端的接點CT6係與接地電壓供給節點分離，並維持在浮動狀態。

分別形成於活性區域AR2及AR3的共用接點SC1及SC2，係分別與多晶矽配線PS3及PS2結合。電源接點CT3係經由多晶矽配線PS2上層的第1金屬配線MM31，與共用接點SC1電性連接，此外，共用接點SC2係經由第1金屬配線MM32與電源接點CT4電性結合。

第26圖所示之虛設單元DMC的其他配置係與第25圖所示之配置相同，故以相同符號標示對應的部分，並省略其詳細說明。

第27圖顯示第26圖所示之虛設單元DMC的電氣等效電路圖。在第26圖及第27圖中，於活性區域AR1中，形成N通道MOS電晶體DT5及NT3。接點/通孔VC21係對應於MOS電晶體DT5及NT3的連接節點(共通雜質區域)，電性結合於字元線WL。MOS電晶體DT5的閘極係(經由通孔VA1)結合於字元線WL。該MOS電晶體DT5的另一方導通節點係經由接點CT21接收接地電壓VSS。

在該活性區域AR2中，形成P通道MOS電晶體PT3，而在活性區域AR3形成P通道MOS電晶體PT4。MOS電晶體PT3及NT3的閘極係利用多晶矽配線PS2而形成，其係與共用接點SC2結合。MOS電晶體PT4及NT4的閘極係由多晶矽配線PS1形成，並與共用接點SC1結合。因此，MOS電晶體PT3及NT3的汲極節點分離，同樣地，MOS電晶體PT4及NT4的汲極節點分離。MOS電晶體PT3及PT4的源極節點，係經由接點CT3及CT4接收電源電壓VDD。

在活性區域AR4中，形成N通道MOS電晶體NT4 及DT6。MOS電晶體NT4及DT6的連接節點，係經由接點/通孔VC22與字元線WL連接，此外MOS電晶體DT6的閘極係連接於字元線WL。MOS電晶體DT6的源極節點係經由接點CT6接收接地電壓VSS。MOS電晶體NT4之源極節點，係藉由接點CT5維持在浮動狀態。

在第27圖所示之虛設單元DMC的配置中，藉由具備與記憶單元之存取電晶體接近配置之驅動電晶體相同的電晶體配置的MOS電晶體DT5及DT6，可下拉字元線WL的電壓位準。MOS電晶體NT3及NT4之各個閘極係維持在電源電壓VDD位準而成為經常導通狀態，但因源極節點處於浮動狀態，因此不會對MOS電晶體DT5及DT6的放電動作造成影響。

MOS電晶體PT3及PT4之閘極、源極及汲極節點係連接電源節點並維持在經常非導通狀態。在虛設單元DMC內並未存在浮動狀態的節點(電晶體NT3及NT4的源極節點維持在字元線電位)。

此外，在虛設單元DMC中，亦可取代電源電壓VDD而供應接地電壓VSS。在該情況下，可使MOS電晶體NT3及NT4維持在經常非導通狀態，以降低字元線的寄生電容，並可減少對於字元線驅動為選擇狀態的驅動速度的影響。

即使利用第27圖所示之虛設包DMC之電晶體作為字元線下拉元件，虛設單元DMC及記憶單元MC之N通道MOS電晶體在製造步驟中的參數變動相同，亦可使用MOS電晶體DT5及DT6，將字元線WL設定在反映記憶單元之驅動用N通道MOS電晶體(NQ1、NQ2)之臨限值電壓的變動的電壓位準。

此外，在上述變形例1至3中，記憶單元的電晶體(存取電晶體及驅動電晶體係形成於同一矩形區域內，且閘極寬度相同)與虛設單元的下拉電晶體的尺寸比，與實施形態2相同，最好設定在0.5至5倍的尺寸比，但最好設定在0.8倍到2倍的尺寸比。

如上所述，根據本發明之實施形態5，字元線的下拉元件係利用存取電晶體對應之虛設單元的電晶體，在與記憶單元排列並以同一電晶體配置方式配置的虛設單元中，可反映記憶單元之臨限值電壓的變動，並可正確地將選擇字元線設定在反映記憶單元之N通道MOS電晶體之臨限值電壓的不均的電壓位準，並以高精確度自動修正選擇字元線電壓而進行記憶單元的資料的讀出及寫入。

[實施形態6]

第28圖係概略地顯示根據本發明實施形態6之半導體記憶裝置的主要部位的構成圖。在第28圖中，分別包含字元線WL0-WLk的複數條字元線群WG0-WGi中，字元線係被分割。字元線WL0-WLk中，雖分別連接有記憶單元MC，但在第28圖中，係顯示為各字元線連接有1個記憶單元MC。此外，在第28圖中，係對應記憶單元行配設有字元線BL、/BL，但在第28圖中，為簡化圖式而未顯示。

在字元線群WG0-Wgi的各線中，分別對應字元線WL0-WLk設置字元線解碼器/驅動器WDK0-WDKk。在字元線群WG0-WGi的各線中，字元線解碼器/驅動器WDK0-WDKk係分別對行位址預解碼信號XH、XM及XL進行解碼，並根據該解碼結果，在選擇對應之字元線時，將對應的字元線驅動成選擇狀態。 預解碼信號XH、XM及XL係對各字元線解碼器/驅動器，提供不同的組合，並由所有字元線中指定1條字元線。

字元線解碼器/驅動器WDK0係包含：將預解碼信號XH、XM及XL解碼的NAND閘極NG0；以及根據NAND閘極NG0的輸出信號，將對應的字元線驅動成選擇狀態的反相器電路IVG0。該反相器電路IVG0係包含：P通道MOS電晶體PQ30；N通道MOS電晶體NQ30。因其他字元線解碼器/驅動器WDK係具有與字元線解碼器/驅動器WDK0同一構成(所供給之預解碼信號XH、XM、及XL的組合不同)，因此並未顯示該等字元線解碼器/驅動器的內部構成。

字元線群WG0-WGi各線中，字元線解碼器/驅動器WD0-WDKk係共同經由驅動器電源線DPL(DPL0-DPLi)接收動作電源電壓。驅動器電源線DPL0-DPLi係分別藉由驅動器電源線預充電電路DPG0-DPGi，預充電至電源電壓VDD位準。驅動器電源線預充電電路DPG0係包含：用以解碼預解碼信號XH及XM的NAND閘極NG1；使NAND閘極NG1的輸出信號反相的反相器電路IVG1；當反相器電路IVG1之輸出信號為L位準時，向對應之驅動器電源線DPL0-DPLk傳達電源電壓VDD的P通道MOS電晶體PQ32。由於驅動器電源線預充電電路DPG0-DPGi具有同一構成，因此對該構成元件的元件符號，僅標記於驅動器電源線預充電電路DPG0。

藉由預解碼信號XH及XM的組合，指定字元線群WG0-WGi中的1個字元線群。因此，在選擇字元線群中，驅動器電源線預充電電路DPG(DPG0-DPGk中任一個)會形成非活性狀態 (非導通狀態)，並停止對於所對應之驅動器電源線DPL(DPL0-DPLi中任一個)的電源電壓VDD位準的預充電。

驅動器電源線預充電電路DPG0-DPGi的設置，係為了在進行連續存取時或處於長期將字元線維持在選擇狀態的長期循環時，防止驅動器電源線DPL0-DPLk的電壓位準過低。

分別於驅動器電源線DPL0-DPLi中，設置位準移位器LSF0-LSF1。位準移位器LSF0-LSF1係分別將對應的驅動器電源線DPL0-DPLi的下限電壓位準箝位至電壓VDD-Vthp位準。

第29圖係顯示位準移位器LSF0-LSF1的構成例圖。由於位準移位器LSF0-LSF1係具有同一構成，因此在第29圖中，以符號LSF代表性地表示該等位準移位器LSF0-LSF1。

位準移位器LSF係包含：另外連接於電源節點與節點ND5之間且其閘極連接於節點ND5的P通道MOS電晶體DPQ1及DPQ2；相互串聯連接的N通道MOS電晶體DNQ3及DNQ1；以及相互串聯連接的N通道MOS電晶體DNQ4及DNQ2。節點ND7及ND9係維持在浮動狀態，而MOS電晶體DNQ1及DNQ2的閘極均連接於節點ND5。

MOS電晶體DPQ1及DPQ2之臨限值電壓的絕對值為Vthp，節點ND5的電壓位準係藉由該等經二極體連接的MOS電晶體DPQ1及DPQ2，維持在VDD-Vthp的電壓位準，使MOS電晶體DNQ1及DNQ2導通。MOS電晶體DNQ3及DNQ1的連接節點係由節點ND5分離，此外，MOS電晶體DNQ2及DNQ4的連接節點同樣係由節點ND5分離。因此，浮動狀態的節點ND7及ND9係藉由MOS電晶體DNQ1及DNQ2，維持在接地電壓位準。

該位準移位器LSF係與記憶單元MC的構成元件相同具有電晶體的配置，其配線的連接方式不同。MOS電晶體DPQ1及DPQ2係顯示與記憶單元的負載電晶體的臨限值電壓相同的變動。因此，驅動器電源線DPL的電壓VDD-Vthp係維持在反映包含於記憶單元MC之負載P通道MOS電晶體的臨限值電壓的變動的電壓位準。

第30圖係顯示該第28圖及第29圖之半導體記憶裝置的動作的信號波形圖。以下參照第30圖，說明第28圖及第29圖所示半導體記憶裝置的動作。

在第30圖中，該半導體記憶裝置係與時脈信號CLK同步動作，來自外部的位址信號係顯示與時脈信號CLK同步所供給的動作形態。時脈信號CLK亦可為規定半導體記憶裝置外部之處理器的動作週期的時脈信號(處理器與時脈信號同步將位址信號供給至半導體記憶裝置)，此外，亦可使位址信號與時脈信號CLK同時由外部的處理器，供給至半導體記憶裝置。

時脈信號CLK升起後，即確定來自外部的行位址信號，並藉由未圖示的預解碼器，由預解碼信號XH、XM及XL確認該狀態。現在，假設已選擇字元線群WG0。此時，根據預解碼信號XH及XM的組合，使NAND閘極NG1的輸出信號成為L位準，隨之，反相器IVG1的輸出信號成為H位準，MOS電晶體PQ32形成非導通狀態。接著，完成對驅動器電源線DPL0之電源電壓VDD的預充電。驅動器電源線DPL0為電源電壓VDD位準時，第29圖所示之MOS電晶體DPQ1及DPQ2為非導通狀態，因此，驅動器電源線DPL為電源電壓VDD位準且處於浮動狀態。

在字元線解碼器/驅動器WDK0-WDKk中，進行解碼動作，而在根據預解碼信號XH、XM及XL，對應選擇字元線配置的字元線解碼器/驅動器中，NAND閘極NG0的輸出信號變為L位準，隨之，反相器IVG0的輸出信號變為H位準。現在假設已選擇字元線WL0，字元線WL0會藉由字元線解碼器/驅動器WDK0的MOS電晶體PQ30進行充電。該字元線WL(WL0)的充電電流係由驅動器電源線DPL(DPL0)供給，而該驅動器電源線DPL0的電壓位準則隨之降低。當該驅動器電源線DPL0的電壓位準降低後，箝位功能會於位準移位器LSF0-LSF1中產生動作，並藉由MOS電晶體DPQ1及DPQ2，使驅動器電源線DPL0的電壓位準維持在VDD-Vthp位準。

包含於記憶單元MC的負載電晶體的臨限值電壓的絕對值Vthp變高，且該驅動電流量變小時，會使改善寫入限度的靜態雜訊限度SNM惡化。此時，驅動器電源線DPL的電壓箝位位準係低於電源電壓VDD的電壓位準(Vthp較大)，選擇字元線WL0的電壓位準會形成下降量較大的較低的電壓位準，而改善記憶單元的靜態雜訊限度。

另一方面，當記憶單元MC的負載MOS電晶體的臨限值電壓的絕對值Vthp較低時，該驅動電流量雖會增大，且靜態雜訊限度SNM獲得改善，但寫入界限會惡化(資料的寫入限度變低)。靜態雜訊限度SNM經改善的寫入限度會劣化。此時，由於驅動器電源線DPL的箝位位準為電壓VDD-Vthp，因此會使降下量變小，並使選擇字元線WL0的電壓位準變為接近電源電壓VDD的電壓位準，而改善寫入限度。

因此，選擇字元線的電壓位準會配合記憶單元的負載MOS電晶體的臨限值電壓Vthp的變動而自動調整，並穩定且正確地進行資料的寫入及讀出。

特別是，位準移位器可利用具備與記憶單元相同的電晶體配置的電晶體，可正確地隨著記憶單元之負載電晶體的臨限值電壓的變動進行字元線電壓位準的調整。

此外，分別包含於該字元線群WG0-WGi的字元線WL0-WLk的數量，只需配合預解碼信號的位元線適當決定即可。

此外，結合於1個驅動器電源線的位準移位器LSF的數值，只需達到可供給1條字元線之驅動時的電流即可，且該數值係根據位準移位器的電晶體的尺寸設定為適當的值。

[變形例1]

第31圖係顯示本發明實施形態6的半導體記憶裝置的陣列部的變形例的構成圖。在第31圖中，字元線係形成為主字元線與副字元線的階層構造。主字元線係分別被分割成包含複數條主字元線的主字元線群MWG。在第31圖中，係代表性地顯示包含主字元線MWL0-MWLi的主字元線群MWG0；以及包含主字元線MWLi+1-MWLj的主字元線群MWG1。

分別對應主字元線MWL0-MWLi及主字元線MWLi+1-MWLj，設置主字元線驅動器/解碼器MWDV0-MWDVi、MWDVi+1-MWDVj。藉由該等主字元線驅動器/解碼器MWDV0-MWDVj…，將1個主字元線驅動為選擇狀態。

記憶單元陣列係被分割為行區塊CBK0-CBKk。分別對應主字元線MWL0-MWLj，於各行區塊中設置副字元線SWL。在 第31圖中，對應主字元線MWL0設置副字元線SWL00-SWL0k，而對應主字元線MWLi設置副字元線SWLi0-SWLik。對應主字元線MWLi+1設置副字元線SWL(i+1)0-SWL(i+1)k，而對應主字元線MWLj設置副字元線SWLj0-SWLjk。在該等副字元線SWL00-SWLjk，連接有對應的行區塊的1列記憶單元MC。

在該等副字元線SWL00-SWLjk中，分別設有副字元線驅動器SDV00-SDVjk。該等副字元線驅動器SDV00-SDVjk係響應行區塊選擇信號BS(BS0-BSk)與對應的主字元線MWL(MWL0-MWLj中任一個)上的信號電位，將對應的副字元線驅動成選擇狀態。

亦即，副字元線係在區塊選擇信號BS0-BSk所指定的各行區塊中對應記憶單元列而配置，並在選擇行區塊中，將對應選擇主字元線的副字元線驅動成選擇狀態。

在主字元線群MWG0-MWG1中，依照各行區塊CBK0-CBKk，設置驅動器電源線預充電電路SDPG。在第31圖中，係在主字元線群MWG0中，分別對應各行區塊CBK0-CBKk而設置驅動器電源線預充電電路SDPG00-SDPG0k，在主字元線群MWD1中，設置驅動器電源線預充電電路SDPG10-SDPG1k。該等驅動器電源線預充電電路SDPG00-SDPG1k係分別經由副字元線驅動器電源線SDPL00-SDPL1k，對對應之主字元線群的行區塊的副字元線驅動器供給動作電源電壓。

在該等副字元線驅動器電源線SDPL00-SDPL1k，分別連接有位準移位元件LSF0-LSF1。

驅動器電源線預充電電路SDPG00-SDPG1k的構 成，係在第28圖所示之驅動器電源線預充電電路DPG0-DPGk之構成中，除了行區塊選擇信號BS(BS0-BSk)與預解碼信號XH及XM同時供給之點以外係具備相同構成。此外，主字元線驅動器/解碼器MWDV0-MWDVj，亦與第28圖所示之字元線驅動解碼器/驅動器WDK-WDKk之構成相同。根據預解碼信號XH、XM及XL，主字元線驅動器/解碼器MWDV0-MWDVj係將對應之主字元線MWL0-MWLj驅動成選擇狀態。

此外，位準移位元件LSF0-LSF1之構成亦與第26圖所示之構成相同，具有與記憶單元MC相同的電晶體的配置，對應負載電晶體的P通道MOS電晶體經由二極體連接，與對應之驅動器電源線SDPL00-SDPL1k結合。

在第31圖所示之階層字元線構成的情況下，僅在包含選擇行之記憶單元的行區塊中，對應之副字元線被驅動為選擇狀態，並藉由對應之字元線驅動器電源線預充電電路及位準移位器LSF0-LSF1，使該電壓位準下移至VDD-Vthp位準。在非選擇行區塊中，副字元線係全部成為非選擇狀態，此外，對應之驅動器電源線預充電電路DPG係將各對應之驅動器電源線SDPL維持在電源電壓VDD位準。因此，在寫入時可充分確保非選擇記憶單元的讀出限度，並可在不會產生非選擇記憶單元的資料破壞下，以高速進行資料的寫入。

此外，可降低對應之字元線為選擇狀態且位元線為非選擇狀態之半選擇狀態的記憶單元數，並在寫入資料時可降低因半選擇狀態之記憶單元的讀出限度劣化導致資料破壞的可能性。

在第31圖所示之階層字元線的構成中，各行區塊中，主字元線與副字元線係以1對1的方式對應。但是，在各行區塊中，係由複數條副字元線對應1條主字元線，副字元線驅動器亦可採用根據預解碼信號(XL)與主字元線上的信號，將對應的副字元線驅動成選擇狀態的構成。

[變形例2]

第32圖係概略地顯示本發明實施形態6的變形例2的記憶單元部的構成圖。在第32圖中，記憶單元陣列1係包含：記憶單元MC排列成行列狀的正規記憶陣列50；以及調整字元線WL之選擇電壓位準的字元線電壓調整部52。字元線電壓調整部52係包含分別對應記憶單元行(字元線)而配置的字元線電壓調整電路58。在字元線WL連接有各個對應的列的記憶單元。

字元線電壓調整電路58係與記憶單元MC排列配置，其構成將於後文詳細說明，但藉由具備有與記憶單元MC相同之電晶體配置，並變更其內部配線連接，可實現調整字元線之電壓位準的功能。

對應各字元線WL，設置根據來自列(row)解碼器54之字元線選擇信號將對應之字元線驅動成選擇狀態的字元線驅動器56。該字元線WL係依照預定數(例如16至64字元線(WL))群組化，對應各字元線群組WG而配設驅動器電源線DPLC。該驅動器電源線DPLC係依照各字元線群WG，共同與配設於字元線電壓調整部的箝位電源線DPLA及DPLB結合。箝位電源線DPLA及DPLB與驅動器電源線DPLC係依照各字元線群WG形成迴路狀，對所對應的字元線群的字元線驅動器56供給動作電源電壓。舉例 來說，箝位電源線DPLA及DPLB係以位元線BL及與/BL同層的配線形成，並使用具備與記憶單元MC同一構成(電晶體配置)的字元線電壓調整電路58，將驅動器電源線DPLC的電壓位準箝位至電壓VDD-Vthp位準。

在字元線群WG之間設有阱電位供電部TAP，對配置有各記憶單元MC及字元線電壓調整電路58的阱區域供給阱偏壓電壓。該阱電位供電部TAP係分別對形成有記憶單元MC之P通道MOS電晶體(負載電晶體)的N阱及形成有N通道MOS電晶體(存取電晶體及驅動電晶體)的P阱區域，供給預定之電壓位準的阱電壓。

第33圖係顯示第32圖所示之字元線電壓調整電路58之構成圖。在第33圖中，字元線電壓調整電路58係具備有：連接於電源節點與箝位電源線DPLA之間且其閘極結合於箝位電源線DPLA及DPLB的P通道MOS電晶體PQ30；連接於電源節點與箝位電源線DPLB之間且其閘極結合於箝位電源線DPLA及DPLB的P通道MOS電晶體PQ31；連接於節點ND30與接地節點之間且其閘極結合於箝位電源線DPLA及DPLB的N通道MOS電晶體NQ31；連接於節點ND31與接地節點之間且其閘極結合於箝位電源線DPLA及DPLB的N通道MOS電晶體NQ32；其第1導通節點結合於節點ND30且其閘極連接於字元線WL的N通道MOS電晶體NQ33；其第1導通節點連接於節點ND31且其閘極連接於字元線WL之N通道MOS電晶體NQ34。

MOS電晶體NQ33及NQ34之各個第2導通節點，係維持在浮動狀態(開放狀態)。在記憶單元MC中，對應MOS電 晶體NQ33及NQ34的電晶體的第2導通節點係分別與位元線BL及/BL結合。

記憶單元MC的電性等效電路係與第2圖所示之記憶單元MC的構成相同。第33圖所示之字元線電壓調整電路58係與記憶單元MC排列配置於列方向。

在第33圖所示之字元線電壓調整電路58的構成中，MOS電晶體PQ30及PQ31係以二極體模式動作，將箝位電源線DPLA及DPLB的下限電壓位準箝位至電壓VDD-Vthp位準。Vthp係MOS電晶體PQ30及PQ31的臨限值電壓的絕對值。

MOS電晶體NQ31及NQ32係藉由上述箝位電源線DPLA及DPLB的電壓，經常保持導通狀態，且節點ND30及ND31維持在接地電壓位準。MOS電晶體NQ33及NQ34係根據字元線WL的電壓位準選擇性地形成導通狀態，但在記憶單元中相當於結合於位元線BL及/BL的節點的第2導通節點係呈浮動狀態(開放狀態)，此外節點ND30及ND31係與箝位電源線DPLA及DPLB分離，該等MOS電晶體NQ33及NQ34的導通/非導通狀態並不會對箝位電源線DPLA及DPLB的箝位電壓位準造成影響。

MOS電晶體NQ33及NQ34的閘極電容係作為虛設單元相對於字元線WL的負載電容進行作用。如第33圖所示，字元線電壓調整電路58的電性等效電路，係與記憶單元MC之電晶體的電性等效電路與電晶體的配置相同(參照第2圖)，而內部配線的連接構成相異。

第33圖所示之字元線電壓調整電路的構成係與第29圖所示之位準移位器的構成相同，其相異點僅在設置有箝位電 源線DPLA及DPLB之2個箝位電源線。

第34圖係顯示第32圖所示之字元線驅動器56的構成圖。在第34圖中，字元線驅動器56係包含有：構成CMOS反相器的P通道MOS電晶體PQ40及NQ40。MOS電晶體PQ40之源極節點係結合於驅動器電源線DPLC。上述MOS電晶體PQ40及NQ40係根據第32圖所示之來自列(row)解碼器的字元線選擇信號，於選擇字元線WL時，驅動成驅動器電源線DPLC上的電壓(箝位電源線上的箝位電壓位準)。

記憶單元MC係具有與第25圖所示之記憶單元MC相同配線配置及電晶體配置，字元線電壓調整電路58之電晶體配置，亦與記憶單元MC相同。因此，記憶單元MC及字元線電壓調整電路58之電晶體配置，係反覆配置於列方向。字元線電壓調整電路58之二極體連接的箝位電晶體的電流供給力，係與記憶單元的負載電晶體相同。但是，對應包含於字元線群WG的字元線而配置字元線電壓調整電路的同時，調整字元線驅動電源線的電壓位準，並於選擇字元線時，僅將對應之字元線群中的一條字元線驅動為選擇狀態，便足以高速地將選擇字元線驅動為電壓VDD-Vthp位準。

記憶單元與字元線電壓調整電路的電晶體配置相同，以下說明該字元線調整電路58的電晶體配置及配線配置。記憶單元MC與字元線電壓調整電路58的電晶體的配置位置關係，與之前第25圖所示之記憶單元及虛設單元的配置相同，係配置字元線電壓調整電路58來取代虛設單元。

第35圖係顯示該字元線電壓調整電路58的活性區 域及第1多晶矽配線的配置圖。在第35圖中，字元線電壓調整電路58係包含形成於N阱內的活性區域60b及60c；以及形成於N阱兩側的P阱的活性區域60a及60d。活性區域60a至60d係形成為朝Y方向較長之矩形形狀。

該活性區域60a的Y方向的兩端，分別形成位元線用接點64c及接地電壓用接點64b。以沿著X方向橫切該活性區域60a的方式形成多晶矽配線62a。在該多晶矽配線62a之其一端部，形成有字元線接點64a。

活性區域60b係分別在其兩端，形成有電源用接點64d與共用接點65a，在活性區域60c中，在其Y方向的下側端部，形成有電源用接點64e，在其Y方向的上側區域形成有共用接點65b。該共用接點65b係以橫切活性區域60b及60a之方式與延伸在X方向的多晶矽配線62b結合，使多晶矽配線62b電性結合活性區域60c。

共用接點65a係與以沿著X方向橫切活性區域60c及60d之方式配置的多晶矽配線62c電性連接。藉此，使活性區域60b電性連接於多晶矽配線62c。

在活性區域60d中，係在其Y方向的兩端設置字元線接點64f與接地接點64g。以沿著X方向橫切活性區域60d的方式形成多晶矽配線62d，該多晶矽配線62d係電性結合形成於字元線電壓調整電路58的境界區域的字元線接點64d。

第35圖所示之字元線電壓調整電路58之電晶體的配置以及閘極的配置係在記憶單元MC中亦同，第35圖所示之電晶體配置係沿著X方向以鏡射對稱的形式反覆配置。因此，X方 向的字元線電壓調整電路58及記憶單元MC之Y方向的相關電晶體配置及配線相同，可在不影響記憶單元陣列中的記憶單元的配置圖案的情況下，配置字元線電壓調整電路58及記憶單元MC。此外，由於係在相同之電晶體配置形成字元線調整電路58及記憶單元MC，因此可將記憶單元MC之電晶體的電性特性與字元線電壓調整電路58的各電晶體的電性特性設成一致(以同一條件在製造步驟中製造)。

第36圖係概略地顯示第35圖所示之電晶體配置配線的上層的配線配置圖。在第36圖中，顯示第1層金屬配線的配置與連接該第1層金屬配線的通孔。此外，在第36圖中，與第35之圖所示接點相同的接點標示同一元件符號，並省略其詳細說明。

配置在字元線電壓調整電路58的境界區域的字元線接點64a，設有朝Y方向較長之矩形形狀的第1金屬配線70a。在該第1金屬配線70a上，通孔72b係以其一部分與字元線接點64a重疊的方式形成。

於X方向呈細長矩形形狀的第1金屬配線70b，係對應接地用接點64b而形成。在該第1金屬配線70b的端部，形成有連接接地線用的通孔72a。

矩形形狀的第1金屬配線70c係對應形成於第35圖所示之活性區域60a下部的接點64c形成，並形成對應位元線的中間層。

矩形形狀的第1金屬配線70d係對應形成於N阱活性區域(第35圖的活性區域60b)的電源用接點64d而形成，而在 第1金屬配線70d上係以與該電源用接點64d重疊之狀形成通孔72d。此外，矩形形狀的第1金屬配線70f係對應於上述N阱之活性區域下側的電源用接點64e而形成，而在該第1金屬配線70f上層，則以與接點64e重疊之狀形成通孔72e。與共用接點65a及65b接觸並朝X方向延伸，而形成第1金屬配線70e。在該第1金屬配線70e的上層形成有通孔72c及72f。

第1金屬配線70e係以與用以連接內部之儲存節點的第1金屬配線相同的製造步驟形成於記憶單元(MC)。在記憶單元中，配置分別電性連接第35圖所示之活性區域60a及60d的接點來取代通孔72c及72f，此外，共用接點65a及65b係電性分離(參照第25圖)。

如第36圖所示，在字元線電壓調整電路58中，可使用與記憶單元之儲存節點連接用的第1金屬配線同層的第1金屬配線70e，來相互連接相當於記憶單元內部之儲存節點的節點，以實現二極體連接記憶單元之負載電晶體的配線配置。

矩形形狀的第1金屬配線70g係對應接點64f而形成，於X方向較長之矩形形狀的第1金屬配線70h，係對應接點64g而形成。在第1金屬配線70h，係於其端部形成通孔72g。於Y方向較長的第1金屬配線70i係對應接點64d而形成，而通孔72h係對應該第1金屬配線70i而形成。在上述字元線電壓調整電路58中，係於中心部實現點對稱的配線配置。

第37圖係顯示第36圖所示之配線配置之上層的配線配置圖。在第37圖中，係以同一元件符號標示對應第36圖所示之通孔的通孔，並省略其詳細說明。

在第37圖所示之配線配置中，係於通孔72a上層設置矩形形狀的第2金屬配線74a，並在第2金屬配線74a，以重疊通孔72a之方式設置第2通孔76a。

對應通孔72b而設置有於Y方向較長的矩形形狀的第2金屬配線74b，並於該第2金屬配線74b上層，以其一部分與通孔72b重疊之方式設置第3通孔76b。朝Y方向延伸之第2金屬配線74c係對應通孔72c而設置。該第2金屬配線74c係構成箝位電源線DPLA，在記憶單元MC中相當於位元線BL。

沿著Y方向延伸的第2金屬配線74d係連接於通孔72d及72e。並利用該第2金屬配線74d傳達記憶單元的電源電壓VDD。

朝Y方向延伸之第2金屬配線74e係同樣地對應通孔72f而設置。第2金屬配線74e係構成箝位電源線DPLB，在記憶單元MC中，則構成補的位元線/BL。

於Y方向較長之矩形形狀的第1金屬配線74f係對應通孔72h而設置，並於該第1金屬配線74f上，以其一部分重疊通孔72h之方式，設置第2通孔76c。矩形形狀的第2金屬配線74g係對應通孔72g而設置，在該第2金屬配線74g上，則以與通孔72g重疊的方式形成通孔76d。

第3金屬配線80a、80b及80c之間係相互隔開，並朝X方向延伸配設。第3金屬配線80a係經由第2/第3通孔76a而連接在第2金屬配線74a。第3金屬配線80b則經由第2通孔76c及76b，與第2金屬配線74f及74b結合。第3金屬配線80b係相當於字元線WL，第3金屬配線80a則與傳達接地電壓VSS 的接地線相對應。

第3金屬配線80c係經由通孔76d結合於第2金屬配線74g，並傳達接地電壓VSS。

經由第2/第3通孔76a及76d對第2金屬配線74a及74g傳達接地電壓VSS，藉此可避免傳達記憶單元內之電源電壓VDD的電源線74d與接地線發生衝突，而可傳達接地電壓及電源電壓。

在第37圖所示之構成中，除了未設置上述通孔72c及72f外，記憶單元MC的配線配置的字元線電壓調整電路58的配線配置均相同。藉此，可使構成字元線WL的第3金屬配線80b、接地線及第3金屬配線80a及80c，沿著X方向，對應記憶單元列連續性地延伸。

因此，如第35圖至第37圖所示，可利用記憶單元MC的電晶體配置，並使用實質相同的配線配置來配置字元線電壓調整電路58，並反覆配置與記憶單元MC相同之電晶體配置，或以相同配線、相同配置來設置位元線及箝位電源線，而在不影響記憶單元陣列之配線配置下，將字元線驅動器的電源電壓位準箝位至VDD-Vthp位準，並依照記憶單元之負載電晶體的臨限值電壓的變動來調整選擇字元線的電壓位準。

此外，位準移位器LSF係以與記憶單元MC相同的配置來配置電晶體。構成該位準移位器的電晶體，其與記憶單元之對應的負載電晶體的尺寸比係與實施形態2相同，可構成0.8到2倍的範圍圖。

如上所述，根據本發明之實施形態6，為了調整選 擇字元線電壓之電壓位準，利用具有與記憶單元相同之電晶體配置及相同配線配置的字元線電壓調整電路或位準移位器，可在不對記憶單元陣列的配線配置產生不良影響下，有效地配置字元線電壓調整電路。

此外，可使用與記憶單元相同之電晶體配置之位準移位器或字元線電壓調整電路，根據記憶單元之電晶體的電性特性，使字元線電壓正確反映出記憶單元電晶體之電性特性的不均而調整選擇字元線電壓位準。

[實施形態7]

第38圖係概略性顯示本發明實施形態7之半導體記憶裝置之整體構造圖。該第38圖所示半導體記憶裝置，在以下幾點與第7圖所示之半導體記憶裝置構造不同。

亦即，在分別對應字元線WLO-WLn而設置的下拉元件PD，設置用以調整該等下拉元件PD之導通狀態之電晶體元件的數量的字元線電壓調整電路100。在下拉元件PD中，如先前實施形態2所述，複數個電晶體元件會以並排方式分別結合於對應的字元線。根據字元線電壓調整電路100所產生的靜態雜訊限度調整用的控制信號群SMG，來調整導通狀態的電晶體元件數量。藉此，可在設計階段使讀取時的選擇字元線電壓位準呈現最適化。另外，在製造產品時，根據記憶單元的特性，來調整導通狀態的下拉電晶體元件數量，並補償記憶單元的特性不均，並將選擇字元線電壓位準設定在最適當的位準。

另外，分別對應各記憶單元行，設置單元電源配線PVLA，該單元電源配線PVLA，其電壓位準會透過寫入輔助陣列 電源電路108，以各行為單位進行調整。單元電源配線PVLA之構造如後述，具備有將高位準側電源電壓VDD傳達至記憶單元的單元電源線、用以降低單元電源線之電壓位準的下行電源線。

寫入輔助陣列電源電路108係根據寫入指示信號WE與行選擇信號CSL，在寫入資料時降低選擇行的單元電源線(VDD電源線)的電壓位準，並根據此動作擴大寫入時的動作限度。如之前在實施形態2等之說明，透過讀取輔助用的下拉元件PD，選擇字元線的電壓位準會降低，存取電晶體的驅動力會縮小，以確保讀出限度。此時，隨電源電壓位準不同，可能產生寫入限度降低的情形。為了抑制寫入限度的降低，將單元電源線(VDD電源線)電壓位準稍微降低，並將記憶單元MC的閂鎖能力減小，來擴大寫入限度。藉此可確實進行穩定且快速的資料寫入及讀取。

針對選擇列且非選擇行的記憶單元，單元電源線的電壓位準雖會降低，但存取電晶體的驅動力縮小，故可充分地確保讀出限度。針對非選擇行且選擇列的記憶單元，存取電晶體為非導通狀態，即使高位準側單元電源電壓降低，亦可穩定地保持資料。

第39A圖及第39B圖係顯示第38圖所示之下拉元件PD及字元線驅動器WDV構造例圖。在第39A圖中，字元線驅動器WDV係分別對應各字元線WL0-WLn而設置，根據字元線選擇信號(解碼信號)將對應的字元線驅動成選擇狀態。

該等字元線驅動器WDV，係因構造相同，故在第39A圖中，針對相對於字元線WL0而設的字元線驅動器WDV的構造 元件標示元件符號。字元線驅動器WDV係包含根據字元線選擇信號將電源電壓VDD供給至對應的字元線(WL0)的P通道MOS電晶體PQ15；以及根據字元線選擇信號使對應的字元線(WL0)放電至接地電壓位準的N通道MOS電晶體NQ15。

對應位元線BL及/BL與字元線WL0-WLn交叉部而配置有記憶單元MC。在記憶單元MC中，各記憶單元構造相同，以連接於字元線WL0之記憶單元MC的構造為代表顯示。記憶單元MC係包含由記憶資料之反相器閂鎖所構成的正反器FF；以及響應所對應之字元線(WL0)上的信號而將內部記憶節點連接於位元線BL及/BL之存取電晶體ATr。

針對對應各字元線WL0-WLn而設的下拉元件PD，由於構造相同，在第39A圖中，係於對應字元線WL0而設的下拉元件PD的構成元件標示元件符號。下拉元件PD係包含：根據下拉控制信號LSM選擇性地導通，導通時使對應之字元線與接地節點結合之下拉電晶體DTra；根據下拉控制信號SM<0>選擇性地導通，在導通時使對應之字元線與接地節點結合之下拉電晶體DTrb；以及根據下拉控制信號SM<1>選擇性地導通，在導通時使對應之字元線(WL0)與接地節點結合之下拉電晶體DTrc。

該等下拉電晶體DTra-DTrc，係分別由具有與記憶單元MC之存取電晶體ATr相同之臨限值電壓特性(相同配置)的電晶體(複製電晶體)的並聯體所構成。在第39A圖所示之內容中，下拉電晶體DTra及DTrb係分別由4個複製存取電晶體ATr所構成，下拉電晶體DTrc則由8個複製存取電晶體ATr所構成。

第39B圖係表示第39A圖所示之下拉電晶體 DTra-DTrc(以DTr表示)的構造圖。在第39B圖中，下拉電晶體DTr(DTra、DTrb、DTrc)係包含並聯連接在字元線WL與接地節點之間的複數個單位電晶體(複製存取電晶體)UATr。單位電晶體UATr係具有與記憶單元MC之存取電晶體ATr相同之配置，並對應各字元線，以與記憶單元MC之存取電晶體ATr相同的閘極電極間距及閘極-接點距離進行配置。該下拉電晶體的配置於後文詳細說明。

該等單位電晶體UATr係並聯設置k個，並分別根據控制信號SM(LSM、SM<0>以及SM<1>)並行成為導通狀態。如將單位電晶體的ON(導通)電阻設為Rn，則k個單位電晶體UATr的合成導通電阻為Rn/k。因此，藉由透過控制信號來設定形成導通狀態之單位電晶體UATr的數量，可調整與字元線驅動器WDV之上拉電晶體PQ15之導通電阻間的電阻比，而可進行選擇字元線之電壓位準的最適化。

如第39A圖所示，在下拉元件PD中，透過由具有與記憶單元MC之存取電晶體ATr相同配置的電晶體(複製存取電晶體)來構成下拉電晶體DTr，下拉元件PD的臨限值電壓特性及導通電阻等電晶體參數，可透過記憶單元MC的存取電晶體ATr反映包含於正反器FF之驅動電晶體的電晶體參數不均情形。因此，與之前第22圖中使用虛設單元形成下拉元件的情形相同，可根據記憶單元MC中存取電晶體ATr的臨限值電壓變動量，調整字元線WL0-WLn的電位降低量，而可抑制記憶單元MC之靜態雜訊限度的降低並擴大讀出限度。

特別是使用控制信號LSM、SM<0>及SM<1>，在下 拉元件PD中，將下拉電晶體DTra、DTrb及DTrc選擇性地設定為導通狀態。透過該構造，可對下拉元件PD的合成導通電阻進行微調。在設計階段，可根據記憶單元MC的特性，將包含於字元線驅動器WDV之P通道MOS電晶體PQ15的導通電阻與下拉元件PD之合成導通電阻所產生的電阻分壓電路分壓比設定成最適值。在開始準備生產時，在製造步驟中直到確定製造程序為止，利用上述控制信號對選擇字元線的電壓位準進行微調，使讀取及寫入限度最適化。另外，在已固定製造程序後的量產階段中，於製造產品時的測試步驟中，可根據記憶單元的限度來調整字元線電壓位準，而可改善產品的良率。

另外，控制信號LSM、SM<0>及SM<1>，係包含於第38圖所示之字元線電壓調整電路100所供給的控制信號群SMG。在半導體記憶裝置的測試步驟中，可依序將控制信號LSM、SM<0>及SM<1>驅動為選擇狀態，來進行讀出限度及寫入限度等特性之測試。根據該測試結果，例如可使用熔絲(fwe)程式電路等將控制信號LSM、SM<0>及SM<1>固定設定於該電位位準。

此外，亦可以控制信號LSM作為所謂的預設值(default value)，使用設定為經常選擇狀態的構造。控制信號LSM僅有1個維持在活性狀態，而控制信號SM<0>及SM<1>均維持在非選擇狀態時，對應下拉元件的電阻值為最大狀態，且字元線選擇時的電位下降量為最小時而記憶單元MC的靜態雜訊限度SNM為最大的狀態。隨著靜態雜訊限度SNM漸漸變小，增加呈導通狀態之下拉單位電晶體UATr的數量。

第40圖係更具體顯示第38圖所示之半導體記憶裝 置主要部位構造圖。在第40圖中，顯示將排列成1列2行的記憶單元MCa及MCb作為記憶單元MC的代表。在字元線WLa-WLc分別連接有記憶單元MC。該等字元線WLa-WLc分別設有字元線驅動器WDB及下拉元件PD。下拉元件PD係透過第39A圖及第39B圖所示之控制信號群SMG，將其內部的單位電晶體(複製存取電晶體)UATr選擇性地設定為導通狀態。在第40圖中，在下拉元件PD內並未顯示維持在非導通狀態的單位電晶體。控制信號群SMG的控制信號由於在選擇時會被設定在電源電壓位準，故在第40圖中，顯示下拉元件PD內的導通狀態的單位電晶體UATr之閘極與電源節點連接。

記憶單元MCa係與位元線Bla及/BLa連接，記憶單元MCb係與位元線BLb及/BLb結合。

單元電源配線PVLA係包含：對應各記憶單元行而配置之單元電源線ARVD(ARVDa、ARVDb)；以及下行電源線DWVD(DWVDa、DWVDb)。對應記憶單元MCa及MCb，往行方向直線延伸配置單元接地線ARVS。該單元接地線ARVS係由在列方向鄰接的2個記憶單元所共有。單元電源線ARVDa及ARVDb係分別與對應的行的記憶單元MCa、MCb的高位準側電源節點VH結合，且具有寄生電容CP0。下行電源線DWVDa及DWVDb同樣係分別透過該配線容量而具有寄生電容CP1。

下行電源線DWVDa及DWVDb係每2行進行共同連接。在單元電源線ARVD連接有對應之行的記憶單元的高位準側電源節點VH，另一方面，下行電源線DWD係在讀取時及待機時，係與接地節點結合，並未與記憶單元連接。因此，單元電源線 ARDV的配線電容，係因記憶單元的負載電晶體的寄生電容，而比下行電源線DWVD的配線電容大。為了消除此配線容量的差異，在選擇單元電源線時使其電壓位準降低，可將複數條下行電源線DWVD作為1個群組，與選擇行的單元電源線ARDV結合。

寫入輔助陣列電源電路108係在寫入資料時，在每個記憶單元列，調節該單元電源線的電壓位準。亦即，該寫入輔助陣列電源電路108係包含：在非選擇寫入行指示信號WE[n]時進行導通，使單元電源線ARVDa與電源節點結合的P通道MOS電晶體(絕緣閘極型場效電晶體)110a；在選擇寫入行指示信號WE[n]時進行導通，使單元電源線ARVDa與下行電源線DWVDa及DWVDb結合的N通道MOS電晶體111a；在非選擇寫入行指示信號WE[n+1]時進行導通，使單元電源線ARVDb與電源節點結合的P通道MOS電晶體110b；選擇寫入行指示信號WE[n+1]時進行導通，使單元電源線ARVDb與下行電源線DWVDa及DWVDb結合的N通道MOS電晶體111b；以及在寫入指示信號WEZ非活性化時(待機及讀取資料時)進行導通，使下行電源線DWVDa及DWVDb與接地節點結合的N通道MOS電晶體112。

寫入行指示信號WE[n]及WE[n+1]係在寫入資料時、選擇對應之記憶單元行(位元線BLa、/BLa、BLb、/BLb)時，分別驅動為選擇狀態(驅動至H位準)。寫入指示信號WEZ係在寫入模式時被設定為L位準。因此，在寫入模式時，下行電源線DWVDa及DWVDb係以接地電壓位準維持在浮動狀態。另一方面，寫入行的單元電源線ARVD(ARVDa或ARVDb)係與下行電源線DWVDa及DWVDb結合。因此，透過將儲存於單元電源線ARDV 之電荷的寄生電容CP0以及2．CP1的電容電路所進行之電容分割，使選擇行的單元電源線ARVD(ARVDa、ARVDb)的電壓位準降低。

第41圖係說明第40圖所示之寫入輔助陣列電源電路108之動作。

首先，在進行資料讀取的讀取週期中，對應選擇列的字元線WL係被對應的字元線驅動器WDV驅動為選擇狀態。此時，透過下拉元件PD，選擇字元線WL的電壓位準會比陣列電源電壓(位元線預充電電壓位準)更低。字元線WL驅動至選擇狀態時，在對應列的記憶單元中存取電晶體ATr(NQ3、NQ4)呈現導通狀態，使連接儲存L資料之記憶節點的位元線(/BL)的電壓位準降低。

在讀取週期中，寫入行指示信號WE[n]、WE[n+1]均為L位準，寫入指示信號WEZ為H位準。因此，在寫入輔助陣列電源電路108中，MOS電晶體110a及110b為導通狀態，MOS電晶體111a及111b為非導通狀態。因此，針對各記憶單元，係經由單元電源線ARVD(ARVDa、ARVDb)對高位準側電源節點VH供給單元電源電壓。存取電晶體的電導降低，電流驅動力也隨之縮小，該選擇列的記憶單元的靜態雜訊限度會變大，而得以穩定地進行資料之讀取。

在進行資料寫入的寫入週期中，首先寫入指示信號WEZ會變為L位準，在寫入輔助陣列電源電路108中，MOS電晶體112呈非導通狀態。根據該動作，下行電源線DWVDa及DWVDb係在接地電壓位準變為浮動狀態。另外，根據依照未圖示之行位 址信號而由行選擇電路產生的行選擇信號與寫入指示信號，對應各行的寫入行指示信號(WE[n])會被驅動為H位準。根據該動作，MOS電晶體110a會成為非導通狀態，MOS電晶體111a會成為ON(導通)狀態，對應記憶單元MCa的單元電源線ARVDa會與電源節點分離，另外，與下行電源線DWVDa及DWVDb作電性連接。儲存於該單元電源線ARVDa之寄生電容CP0的電荷，被分配為下行電源線DWVDa及DWVDb的寄生電容CP1，單元電源線ARVDa的電壓位準則與該等寄生電容CP0及CP1的電容比成正比降低。

在第41圖中，顯示單元電源線ARVDa及下行電源線DWVDa的電壓位準維持在互相不同電壓位準的狀態。此乃因為產生切換MOS電晶體111a及111b的導通電阻所致之電壓分布之故。單元電源線ARDV的寄生電容CP0係比下行電源線DVDW的寄生電容CP1大許多，該等電源線ARDV及DWDV的電壓位準即使成為相同電壓位準，單元電源線ARVD的電位下降量也充分小，而不會破壞非選擇記憶單元的儲存資料。設定為相同電位時的單元電源線ARDV及下行電源線DWDV的電壓Vs，可以下述數學式表示。

Vs=CP0‧VDD‧(CP0+CP1)

使切換用MOS電晶體111a及111b的導通電阻變為較大，並企圖使單元電源線ARDV及下行電源線DWDV之電壓位準不同時，可確實地抑制單元電源線ARVDa的電壓位準的降低，並抑制因非選擇記憶單元的靜態雜訊限度降低而產生保持資料反轉的狀態產生。

單元電源線的電壓降位準，只要是可補償因選擇字元線之電壓位準降低使存取電晶體之驅動力降低而造成的寫入限度降低，且可充分地維持非選擇記憶單元的靜態雜訊限度的電壓位準即可。

單元電源線ARVDa的電源電壓係連接於記憶單元MCa的高位準側電源節點VH。因此，負載MOS電晶體PQ1及PQ2的電流驅動力會降低(因為源極電壓降低，在閘極接收L資料之負載電晶體的閘極-閘極間電壓會降低)。存取電晶體ATr(NQ3、NQ4)的電流驅動力，與資料讀取時相同而不會產生變化。因此，可使選擇行的記憶單元MCa的寫入限度增大，儲存H資料的儲存節點係根據寫入資料高速地放電至L位準。藉此，可針對選擇記憶單元，根據傳達至位元線BL、/BL的資料，以高速進行資料寫入。

完成資料寫入後，位元線BL及/BL會透過位元線負載電路，回到陣列電源電壓位準，另外字元線WL會被驅動至非選擇狀態。之後，寫入行選擇信號WE[n]也會成為非選擇狀態，MOS電晶體111a會成為非導通狀態，MOS電晶體110a會成為導通狀態，而MOS電晶體112也會成為導通狀態。根據該動作，下行電源線DWVDa及DWVDb會再度被驅動為接地電壓位準，另一方面，單元電源線ARVDa會回到陣列電源電壓位準。

第42圖係第41圖所示之虛線區域I的信號波形放大圖。在第42圖中，縱軸表示電壓(單位V)，橫軸表示時間(單位ns)。如第42圖所示，寫入行選擇信號WE[n]被驅動成選擇狀態時，單元電源線ARVD的電壓位準會以高速降低。這並非來自電源節點的充電，而僅是電容間的電荷移動。由於導電線(電源線)間的 電荷移動，是以高速進行，故可以高速降低選擇行的單元電源線ARVD的電壓位準。例如，開始寫入動作後，經過0.3ms時，約100mV單元電源線的電壓位準會降低。

另外，此乃僅利用該下行電源線與單元電源線之寄生電容的電荷移動而已，利用其他電源線進行寫入或讀取時，不需要切換此單元電源線的電壓，而簡化電源電路的構造。此外，乃單純為電容元件間的電荷移動，在寫入週期時，單元電源線與接地節點之間不會產生貫通電流流動的路徑，而降低消耗電力。

該單元電源線ARVDa寫入時的電壓位準係可經由將單元電源線ARVD(ARVDa、ARVDb)的寄生電容CP0與下行電源線DWVD(DWVDa、DWVDb)的寄生電容CP1的電容比設定為適當值來進行調整。根據下拉元件所產生之選擇字元線之電壓位準，將寫入時選擇行單元電源線的電壓位準設定於最適電壓位準。

此外，在第40圖所示之配置中，2行配設之下行電源線DWVDa及DWVDb，會與資料寫入時選擇行的單元電源線ARVD(ARVDa、ARVDb)形成短路或電性結合。但是，根據該單元電源線寫入時的電壓位準、及寄生電容CP0及CP1的電容值，該下行電源線亦可4行設置1個，而選擇行的單元電源線亦可與對應的下行電源線結合。此外，選擇行的單元電源線亦可與1條下行電源線結合。

第43圖顯示第40圖所示之產生寫入指示信號WEZ及寫入行指示信號WE[n]之部分的構造例圖。在第43圖中，寫入指示信號WEZ係由包含於第38圖所示之主控制電路7的NAND電路120產生。該NAND電路120係接收來自外部的寫入致能信 號WE與晶片致能信號CE，當兩者均為活性狀態(H位準)時，將寫入指示信號WEZ設定為活性狀態的L位準。

寫入行指示信號WE[n]以係由接收經由反相器124而被供給的寫入指示信號WEZ與行解碼電路122的行選擇信號CSL[n]的AND電路126產生。該AND電路126係設於記憶單元陣列的各行，在寫入時係根據行選擇信號CSLi對所對應的行產生寫入行指示信號WE[i]。

行解碼電路4係包含於第38圖所示之行選擇電路4、由主控制電路7供給之行位址信號CA係在晶片致能信號CE活性化時，將該供給之行位址信號CA予以解碼，並將對應選擇行的行選擇信號CSL[n]驅動成選擇狀態的H位準。

該寫入行指示信號WE[n]係在寫入指示信號WEZ為L位準，顯示寫入模式，且在行選擇信號CSL[n]為H位準，且被指定對應的行(位元線對BLa、/BLa)時，變為活性狀態的H位準。

如上所述，根據本發明之實施形態7，以複數個單位電晶體(複製存取電晶體)構成下拉元件，並選擇性地根據控制信號設定為導通狀態。因此在設計時，直到該字元線電壓位準被設定為最適值為止，可對讀取時的字元線電壓位準進行微調，而獲得可實現最適動作特性的字元線電壓位準。此外，在實際量產時，每個產品可根據其記憶單元之臨限值電壓不均的情形，透過調整複製存取電晶體導通狀態的數量，設定成最適電壓位準。

另外，使用寫入輔助陣列電源電路，藉由與下行電源線的電性結合並透過寄生電容間的電荷移動，使設於各行後的單元電源線的電壓位準降低，即使在選擇字元線的電壓位準降低 的情況下，在寫入資料時，亦可高速降低選擇記憶單元的高位準側電源電壓的位準，並擴大寫入限度。藉此即使在低電源電壓下，亦能實現穩定且高速進行資料寫入及讀取的半導體記憶裝置。

此外，在上述說明中，字元線WL係具有非階層構造。但是，如先前實施形態所示，該字元線WL亦可具有分割為主字元線與副字元線的階層字元線構造。下拉元件PD係設置於各副字元線。

[下拉元件的配置]

設於每條字元線的下拉元件PD，乃是利用包含於記憶單元之存取電晶體的複製電晶體(具有相同配置，並具有相同臨限值電壓特性)來實現。為了配置記憶單元之存取電晶體的複製電晶體，與先前實施形態所說明之利用虛設單元的情形(第22圖之實施形態5)相同，利用與記憶單元之製程相同的製程形成具有與記憶單元之存取電晶體相同配置的複製電晶體。以下，針對構成下拉元件之複製存取電晶體的配置及記憶單元的配置進行說明。

第44圖顯示記憶單元陣列之活性區域至第1金屬配線為止的配置圖。在第44圖中，往行方向直線延伸的N型活性區域130a-130e，互相隔有間隔進行配置。該等N型活性區域130a-130e係分別自形成於P阱域內。在這些N型活性區域130a-130e中，形成有記憶單元MC的存取電晶體及驅動電晶體(N通道MOS電晶體)。

在第44圖所示之記憶單元陣列的配置中，記憶單元MC係於其境界區域，以鏡射對稱方式重複配置於列方向及行方向。因此，在第40圖中，為了避免圖式過於繁複，僅針對記憶單 元MC之配線接點標示元件符號。在記憶單元MC區域內，往行方向較長的矩形形狀之P型活性區域132a及132b，係以互相錯開位置且互相分離的方式配置。在該等P型活性區域132a及132b中形成有負載電晶體(P通道MOS電晶體)。

閘極電極133a係以與N型活性區域130b交叉的方式，朝列方向延伸配置。該閘極電極133a係經由接點CC1與第1金屬配線FM1電性連接。該第1金屬配線FM1係形成往行方向較長之矩形形狀，且作為用以與上層配線接觸的中間層。

活性區域130b及132係透過第1金屬配線FM3分別與接點CC3及共有接點SCTa進行電性結合。共有接點SCTa係與延伸於列方向的閘極電極133b進行電性連接，另外又使活性區域132a與閘極電極133b結合。該閘極電極133b係以與活性區域132b及132c交叉之方式朝列方向延伸而配置於記憶單元MC區域內。

在該記憶單元MC境界區域中，鄰接閘極電極133a及133b，形成第1金屬配線FM2及FM4。該等第1金屬配線FM2及FM4係分別經由接點CC2及CC4與活性區域130b及132b連接。

活性區域132b另外會經由過第1金屬配線FM7與活性區域130c結合。亦即，第1金屬配線FM7會經由接點CC7與雜質區域130c結合，另外又透過共有接點132b與雜質活性區域132b及閘極電極133c結合。閘極電極133c係以與活性區域132a及130b交叉之方式朝列方向延伸而配置於記憶單元MC內。

另外，鄰接閘極電極133c，配置有第1金屬配線FM5及FM6。第1金屬配線FM5係經由接點CC5與雜質區域130b進行電性結合，第1金屬配線FM6係經由接點CC6與活性區域132a 結合。

以與該閘極電極133c沿著列方向排列且分離，並與雜質區域130c及130d交叉之方式，配置有閘極電極133d。該閘極電極133d係經由接點CC9與第1金屬配線FM9結合。

同樣地，在此第1金屬配線FM9與閘極電極133b相對向，且配置有第1金屬配線FM10。此第1金屬配線FM10係經由接點CC10與活性區域130c進行電性連接，另外經由接點(CC)與活性區域130b結合。

該記憶單元MC的配置係沿著列及行方向以鏡射對稱方式重複配置，配置有第1金屬配線FM、共有接點SCT、P型活性區域132、接點CC，記憶單元MC係以行列狀配置。

如第44圖所示，閘極電極全部形成為朝列方向較長之矩形形狀，在各活性區域132a-132e中，在行方向以相同間距配置閘極電極及接點。因此，可以相同圖案配置存取電晶體及驅動電晶體，亦可抑制該等電晶體的特性不均。

另外，活性區域也沿著行方向直線延伸配置。因此，在配置中係全部以直線配置配線及活性區域，以簡化記憶單元的配置，另外，亦可消除配線邊緣效果的影響。

第45圖顯示第44圖所示之閘極電極、第1金屬配線及上層的第2金屬配線之配置圖。在第45圖中，對應各N型活性區域及2行的P型活性區域，沿著行方向以直線延伸分別配置有第2金屬配線134a-134g。分別對應第44圖所示之N型活性區域134b及134c而配置的第2金屬配線134b及134d，係分別構成位元線BL及/BL，對應第44圖所示之P型活性區域132a及132b 配置的第2金屬配線134c，係構成單元電源線ARVD，將單元電源電壓傳達至對應之行的記憶單元MC內的負載電晶體。

在第45圖中，對應記憶單元MC的配線配置由於係沿著列及行方向以鏡射對稱方式進行重複配置，故僅針對記憶單元MC的配線標示元件符號。

在第45圖中，閘極電極133a-133d係分別對應第44圖所示之閘極電極配線133a-133d。對應閘極電極配線133a而設的第1金屬配線FM1，係透過通孔VV1與第2金屬配線SM1結合。相同地，第1金屬配線FM5係透過通孔VV2與第2金屬配線SM2結合。該第2金屬配線SM2係用於傳達單元接地電壓ARVSS。

第1金屬配線FM2係經由通孔VV3與第2金屬配線134b電性結合。相同地，第1金屬配線FM4係經由通孔VV5與第2金屬配線134進行塑膠結合，另外，第1金屬配線FM6則經由通孔VV3與第2金屬配線134c結合。

第1金屬配線FM8係經由通孔VV6與第2金屬配線134d結合。同樣地，閘極電極133d所結合的第1金屬配線FM9係經由通孔VV8與第2金屬配線SM4結合。

第1金屬配線FM10係經由通孔VV7與第2金屬配線SM3結合。與通孔VV3結合的第2金屬配線SM3，係用於傳達單元接地電壓。上述第2金屬配線SM1-SM4係分別作為用以進行上層配線與對應之第1金屬配線之電性連接的中間層來使用。

第1金屬配線FM3、FM7係在記憶單元MC內部，形成電晶體與儲存節點之相互連接，而不會與上層金屬配線連接。

此外，通孔VV、第1金屬配線FM及第2金屬配線 SM也與此記憶單元MC內的配置相同，在記憶單元陣列內沿著列及行方向以鏡射對稱方式配置。

第46圖係概略顯示記憶單元陣列中之第2金屬配線、第3金屬配線及閘極電極的配置圖。第46圖中，係顯示對應記憶單元MC而配置的閘極電極133a-133d。

在第46圖中，第3金屬配線136a-136c係分別隔有間隔地沿著列方向連續直線延伸配置。該等第3金屬配線136a-136c係具有沿著行方向與存取電晶體之連接部呈鏡射對稱的配線配置。

在第46圖中，針對記憶單元MC的構成元件標示元件符號，其他部分則不標示元件符號。該記憶單元MC中的配線配置，係沿著列方向及行方向，以鏡射對稱方式配置。

在記憶單元MC區域中，第3金屬配線136b係經由通孔VW1與結合於閘極電極133a的第2金屬配線SM1相結合。相同地，該第3金屬配線136b係經由通孔VW4與結合於閘極電極133b的第2金屬配線SM4相結合。第2金屬配線SM2係經由通孔VW2與第3金屬配線TM1相結合。在記憶單元MC中，位於與第2金屬配線SM2呈點對稱之位置的第2金屬配線SM3，係經由通孔VW3與第3金屬配線TM2相結合。

該等第3金屬配線136a-136c係分別構成字元線WL，傳達列選擇信號。因此，第3金屬配線136a-136c係分別在各接點部與2個存取電晶體的閘極電極電性結合。

第47圖係同時顯示本發明實施形態7之記憶單元陣列之第3金屬配線及第4金屬配線與閘極電極配線的配置圖。在 第47圖中，針對記憶單元MC內的閘極電極標示元件符號133a-133d。記憶單元MC的配線配置係沿著列及行方向以鏡射對稱方式重複配置。

在第47圖中，設置有朝行方向直線延伸，並與第46圖所示之第2金屬配線在平面配置上大致重疊的第4金屬配線140a-140h。針對記憶單元MC，第4金屬配線140b係經由通孔VX1與第3金屬配線TM1結合。該第3金屬配線TM1係與第44圖所示之活性區域130b結合，並與記憶單元之驅動電晶體的源極節點結合。該第4金屬配線140b係作為傳達單元接地電壓之單元接地線ARVS使用。

第4金屬配線140d係以與第46圖所示之第2金屬配線134c在平面配置上大致重疊的方式配置。該第4金屬配線140d係用以作為下行電源線DWVD使用，不會與記憶單元MC的構成元件連接。在資料寫入時，係與形成於下層的單元電源線(參照第45圖)進行選擇性的電性連接。

第4金屬配線140f係相同地在記憶單元MC中會經由通孔VX2與第3金屬配線TM2結合。該第3金屬配線TM2係如第44圖所示，係與活性區域130c結合，並與記憶單元MC之驅動電晶體的源極節點結合。該第4金屬配線140a係作為單元接地線ARVS使用。

第4金屬配線140a、140c、140e及140g係特別是不會與記憶單元MC結合。該等金屬配線140a、140c、140e及140g，例如亦可在資料寫入時作為傳達調整單元電源線之電壓位準之控制信號(寫入行選擇信號)或寫入指示信號的信號線使用。另外， 也可作為傳達其他控制信號的配線層使用。另外，亦可單純地作為針對位元線的遮蔽(shield)配線使用。

第48圖顯示第44圖至第47圖所示之記憶單元MC的電性等效電路圖。在第48圖的記憶單元MC中，於N型活性區域130b內，設有N通道MOS電晶體NQ3及NQ1，分別構成存取電晶體及驅動電晶體。在P型活性區域132a及132b，分別形成有構成負載電晶體的P通道MOS電晶體PQ1及PQ2。在N型活性區域130c，分別形成有構成驅動電晶體及存取電晶體的N通道MOS電晶體NQ2及NQ4。

MOS電晶體NQ3之閘極係與字元線WL結合，其一方導通節點係與位元線BL結合，而另一方導通節點則係與MOS電晶體NQ1及PQ1的汲極結合。MOS電晶體NQ1之源極係與單元接地線ARVS結合。MOS電晶體132a之源極係與單元電源線ARVD結合。

上述MOS電晶體NQ1及PQ1的閘極係如先前第44圖所示，經由共通接點及第1金屬配線與MOS電晶體PQ2、NQ2及NQ4的汲極結合。MOS電晶體PQ2及NQ2的閘極，係與MOS電晶體NQ3、NQ1及PQ1的汲極結合。MOS電晶體PQ2及NQ2之源極係分別與單元電源線ARVD及單元接地線ARVS結合。MOS電晶體NQ4之源極係與位元線/BL結合。

因此，藉由在該記憶單元MC中沿著行方向連續延伸配置活性區域，且沿著行方向直線性延伸配置單元電源線及單元接地線，容易地以記憶單元行單位進行單元電源線之電壓位準的調整。特別是如第47圖所示，藉由使用第4金屬配線，配置沿 著行方向連續延伸的下行電源線DWVD，即可以行單位控制單元電源線與下行電源線的連接，並容易地以行單位調整單元電源線ARDV寫入時的電壓位準。

第49圖係顯示構成下拉元件之單位電晶體(複製存取電晶體)的平面配置圖。在第49圖中，顯示活性區域與閘極電極及第1金屬配線的電壓。

在第49圖中，N型活性區域152係互相隔有間隔沿著行方向直線延伸配置。閘極電極150則沿著列及行方向排列配置。各閘極電極150係以與2個活性區域152交叉的方式配置。各閘極電極行係於每2個活性區域設置。

閘極電極150係在各個行方向鄰接的2個閘極電極分別經由接點156a及156b與第1金屬配線154連接。在各個活性區域152中，係與閘極電極150交互設置第1金屬配線155。該第1金屬配線155係針對2個鄰接行方向的活性區域152設置，並經由接點157a及157b與對應的活性區域152進行電性連接。

上述活性區域152及閘極電極150係在製造記憶單元之N型活性區域130及閘極電極133時一併製造。

活性區域152的列方向的寬度La，與鄰接列方向之活性區域152間的距離Lb係與第44圖所示之記憶單元交界中的存取電晶體之活性區域(130a、130b)的寬度及間距相同。另外，該閘極電極150的行方向的寬度Lc，亦與第44圖所示之閘極電極133(133a、133b)相同，另外閘極電極150的間距Le亦與第44圖所示之記憶單元之鄰接存取電晶體間距相同。此外，閘極電極150與鄰接接點的距離Ld及Lf，與第44圖所示之配置於記憶單元交 界區域內的存取電晶體條件相同。另外，閘極電極150之列方向的長度也與記憶單元之閘極電極133之列方向的長度相同。

因此，第49圖中配置的下拉元件之單位電晶體(複製存取電晶體)，係具有與第44圖所示之記憶單元的存取電晶體相同形狀參數及配置圖案。另外，活性區域152係以與第44圖所示之活性區域130a及130b相同的雜質濃度構成。藉此，下拉元件之單位電晶體(複製存取電晶體)的電性特性，係與記憶單元的存取電晶體之電性特性相同。藉此可根據起因於記憶單元之存取電晶體的製造參數不均的電流特性變動，自動調整下拉元件的導通電阻，並根據記憶單元特性將選擇字元線的電壓位準設定在最適值。

另外，在各活性區域152中可沿著行方向以相同間距配置閘極電極，並可以高密度配置下拉用的單位電晶體。因此，即使將複數個單位電晶體配置在各字元線的情況下，亦可抑制記憶單元陣列之配置面積的增大，並在記憶單元陣列內配置下拉用的單位電晶體。

第50圖係顯示本發明實施形態7之下拉元件之第2金屬配線之配置圖。在第50圖中，一併顯示閘極電極150的配置。在第50圖中，沿著行方向直線延伸，每隔2個活性區域152，設置第2金屬配線160。該第2金屬配線160係經由通孔161，與形成於其下層的第1金屬配線154電性連接。通孔161係沿著行方向每隔2個閘極電極150進行配設。藉由1個通孔161，同時選擇配置於上下左右的4個電晶體。

另外，對應於使隣接之活性區域152電性連接之第 1金屬配線155，設置有第2金屬配線162。該第2金屬配線162係經由通孔163與形成於下層的第1金屬配線155連接。該等第2金屬配線160及162係於製造記憶單元之位元線及單元電源線時同時作成。

因此如第50圖所示，藉由第2金屬配線160及162，分別與互相分離配置之第1金屬配線154及155形成電性連接，該電性連接形成用的通孔161及163，係沿著列方向排列配置。通孔163係對應第1金屬配線155，形成於各列。藉此可使各單位電晶體的源極結合於接地節點。

第51圖顯示本發明實施形態7之下拉元件之第3金屬配線的配置圖。在第51圖中，一併顯示閘極電極150及第2金屬配線160(160a、160b、160c)。

在第51圖中，沿著列方向連續延伸，在每2個閘極電極列設置有第3金屬配線165。第3金屬配線165係以在同一步驟中與構成記憶單元陣列的字元線的第3金屬配線(136a-136c)連結之方式形成。第3金屬配線165係分別經由通孔166連接至第50圖所示之第2金屬配線162。該第2金屬配線162係與鄰接的活性區域電性連接。因此，藉由1個通孔166，可在構成對應之字元線的第3金屬配線165連接2個電晶體的汲極區域。

在第2金屬配線160(160a-160c)之間，係以與第3金屬配線165在行方向交互之方式設置第3金屬配線167。該第3金屬配線167係分別設於第2金屬配線162，並經由通孔168與對應的第2金屬配線162電性連接。該第3金屬配線167係作為傳達單元接地電壓用之接點使用。

構成該字元線WL的第3金屬配線165，係於行方向每隔2個閘極電極(150)進行設置。因此，可利用與先前第46圖所示之第3金屬配線136a-136c相同的配線間距Lw1來配置第3金屬配線165，並可針對記憶單元及下拉元件的單位電晶體(複製存取電晶體)以連續直線延伸之方式配設構成字元線WL的第3金屬配線。

第2金屬配線160a、160b及160c係分別接收控制信號SM<0>、SM<1>及LSM。

在第2金屬配線160a-160c中，每1條字元線會有4個單位電晶體(複製存取電晶體)UATr被選擇。亦即，針對構成字元線的第3金屬配線165與構成控制信號線的第2金屬配線160(160a-160c)的交叉部，同時選擇配置於上下左右的4個單位電晶體(複製存取電晶體)UATr。藉由增加控制信號線的數量，可使於每1條字元線同時選擇的單位電晶體之數量更為增加。在此，係以藉由各控制信號SM<0>、SM<1>及LSM，於每1條字元線選擇4個單位電晶體(複製存取電晶體)UATr的配線配置為例來說明。可利用排列成行列狀的複數個閘極電極並利用1個接點/通孔，對複數個閘極電極傳達選擇信號，並在每1條字元線以1條控制信號線同時選擇複數個單位電晶體。

第52圖係顯示本發明實施形態7之下拉元件之第3及第4金屬配線的配置圖。在第52圖中，也一併顯示閘極電極150的配置。

在第52圖中，與第51圖所示之第2金屬配線160a-160c在平面配置中交互沿著行方向直線延伸配置第4金屬配 線170。第4金屬配線170係經由通孔172與配置於對應之行的第3金屬配線167進行電性連接。該第3金屬配線170係分別傳達單元接地電壓VSS。因此，在各第4金屬配線170中，對應第3金屬配線165的通孔166與對應第3金屬配線167的通孔172，係沿著行方向排列交互配置。在行方向上，藉由該通孔166及172，配設有4個單位電晶體UATr，在行方向鄰接的通孔172之間，配設有2個單位電晶體(複製存取電晶體)UATr。

因此，包含上層配線的連接，可利用實質上與記憶單元之存取電晶體配置相同的配置，來配置下拉用之單位電晶體，並可正確形成記憶單元之存取電晶體的複製品。另外，與記憶單元的配置相同，配線也僅沿著列或行方向直線延伸，故配置容易，在製造時可正確地進行圖案化來製造記憶單元之存取電晶體的複製電晶體。

第53圖係一併顯示該下拉元件PD的電性等效電路與記憶單元MCa及MCb的電性等效電路的圖。在第53圖中，顯示2條控制信號線SMa及SMb、以及對應字元線WLa及WLb而配置之下拉元件PD內的單位電晶體的配置。

在第53圖中，在下拉元件PD中，與共通的接地線170a結合的N通道MOS電晶體RQ0-RQ2係排列為1行進行配置，另外MOS電晶體RQ3及RQ5係排列為1行進行配置，此外MOS電晶體RQ2及RQ8係排列為1行進行配置。

MOS電晶體RQ0-RQ5係經由控制信號線160s於各自的閘極接收控制信號SMs。MOS電晶體RQ6-RQ8係經由控制信號線160t於各自的閘極接收控制信號SMt。

設置於字元線WLa及WLb之間的MOS電晶體RQ1、RQ2、RQ4及RQ5，係經由共通的接點及通孔與控制信號線160s結合，另外MOS電晶體RQ7及RQ8係經由共通的接點及通孔與控制信號線160t結合。此時，MOS電晶體RQ1及RQ2係經由共通的接點及通孔與接地線170a結合，MOS電晶體RQ4、RQ5、RQ7及RQ8則經由共通的接點及通孔與單元接地線170b結合。

該等MOS電晶體RQ0-RQ8係配置成必要數量的行列狀，並分別供給對應的控制信號。

此外，控制信號SMs及SMt係包含於控制信號群SMG的控制信號。控制信號SMs及SMt為相同控制信號時，可於每1條字元線同時選擇8個單位電晶體。

記憶單元MCa係根據字元線WLa上的信號進行導通，且包含使內部正反器FF、與位元線BL及/BL結合之存取電晶體ATaa及ATab。記憶單元MCb係響應字元線WLb上的信號電位進行導通，且包含使正反器FF、與位元線BL及/BL結合之存取電晶體ATba及ATbb。

MOS電晶體RQ0-RQ8係在上述存取電晶體ATaa、ATba、ATab及ATbb的閘極電極具備相同配置。因此，該等存取電晶體ATaa、ATab、ATba及ATbb與MOS電晶體RQ0-RQ8係具有相同的電性特性。在記憶單元MCa及MCb中，因製造參數不均等問題，使得臨限值電壓產生不均時，在MOS電晶體RQ0-RQ8也會反映出相同製造參數不均(例如遮罩位置偏離、雜質濃度等的不均)，產生相同之臨限值電壓變動，可根據該記憶單元的動作特性，調整選擇字元線的電壓位準。

如上所述，以記憶單元之存取電晶體的複製電晶體來形成下拉元件。該下拉元件PD的單位電晶體(複製存取電晶體)係在記憶單元製程中，以相同製程來製造。藉此，可正確地以與記憶單元之存取電晶體相同的配置及閘極電極條件，形成複製存取電晶體。即使記憶單元的製造參數產生不均，也可使相同的不均情形反映至複製存取電晶體。因此，可在反映出製造參數不均的電壓位準設定選擇字元線的電壓位準。藉此可確保讀取限度，而穩定進行資料的寫入及讀取。

另外在下拉元件PD中，可不使用虛設單元，僅配置存取電晶體的複製電晶體，而縮小該下拉元件PD的配置面積。

此外，在上述說明中，係使用改善讀取限度的下拉元件PD、與進行寫入輔助的寫入輔助陣列電源電路之兩者。藉此即使在將選擇字元線的電壓位準下拉的構造中，亦可穩定地確保寫入限度。但是，該寫入輔助單元電源電路，亦可單獨作為與下拉元件獨立的實施形態來設置。可確實地擴大寫入限度。

[實施形態8]

第54圖係顯示本發明實施形態8之半導體記憶裝置的主要部位構造圖。第54圖所示之半導體記憶裝置與第28圖所示之半導體記憶裝置在構造上有以下幾點不同。亦即，相對於分別對應各個字元線群WG0-WGi而設置之驅動器電源線DPL0-DPLi，設置複數個位準移位器LSFN0、LSFN1…。該等位準移位器LSFN0、LSFN1…係分別包含有1個或複數個與記憶單元MC之存取電晶體相同的電晶體(複製存取電晶體UATr)。該等位準移位器LSFN0、LSFN1…的各個單位電晶體係以電阻模式進行 動作，而下拉對應的驅動器電源線的電壓位準(藉由電阻分割)。

在驅動器電源線預充電電路DPG0-DPGi中，P通道MOS電晶體PQ32係根據接收上位預解碼信號之NAND電路NG10的輸出信號選擇性進行導通，並使對應之驅動器電源線DPL與電源節點結合。

第54圖所示之半導體記憶裝置的其他構造係與第28圖所示之半導體裝置記憶裝置之構造相同，對應之部分係標示相同元件符號，並省略其詳細說明。

字元線群WG0-Wgi係分別於對應的上位預解碼信號XH及XM同時為H位準時被選擇。因此，對應選擇字元線群的驅動器電源線係與電源節點電性結合，相對於非選擇字元線群，驅動器電源線DPL係與電源節點分離，並藉由位準移位器LSFN0、LSFN1維持在接地電壓位準。藉此，在非選擇字元線群中可防止漏電流經由字元線驅動器而流通，並可降低消耗電流，另外亦可降低待機時的消耗電流。

藉由在驅動器電源線設置下拉用的位準移位器，相較於在各字元線設置下拉元件的構造，可減低元件數量，抑制陣列面積擴大。

第55A圖及第55B圖係顯示第54圖所示之位準移位器LSFN0、LSFN1之構造例圖。在第55A圖中，位準移位器LSFN(LSFN0、LSFN1)係連接在對應之驅動器電源線DPLs與接地節點之間，具備有其閘極與電源節點結合的N通道MOS電晶體RQ10。該MOS電晶體RQ10係由與記憶單元之存取電晶體為同一配置的電晶體(複製存取電晶體)UATr所構成，並反映記憶單元之 存取電晶體的臨限值電壓變動。閘極係與電源節點結合，經常維持導通狀態，並藉由該通道電阻(導通電阻)作為電阻元件進行動作。

第55B圖所示之位準移位器LSFN之閘極及汲極均與對應的驅動器電源線DPLs相結合，並具備其源極與接地節點結合的N通道MOS電晶體RQ11。該MOS電晶體RQ11亦由與記憶單元之存取電晶體具有同一配置的電晶體所構成，並反映記憶單元之N通道MOS電晶體的臨限值電壓變動。MOS電晶體RQ11之閘極及汲極係互相連接並以電阻模式進行動作，使對應之驅動器電源線DPL的電壓位準降低。

第56圖係顯示選擇字元線群之對應之驅動器電源線DPL的驅動器電源線預充電電路DPG、位準移位器LSFN及字元線驅動器之電性連接圖。在第56圖中，驅動器電源線預充電電路內的MOS電晶體PQ32具有導通電阻Rp。在位準移位器中，MOS電晶體(RQ10或RQ11)具有導通電阻Rn。驅動器電源線DPLi係經由字元線驅動器的MOS電晶體PQ30與字元線WL結合。字元線驅動器電晶體的源極節點ND10(驅動器電源線)之電位V(ND10)係以下述數學式表示。

V(ND10)=VDD‧Rn/(Rp+Rn)=VDD/(1+(Rp+Rn))

記憶單元的存取電晶體的臨限值電壓變高且電流驅動變小，而使電導變小時，電阻Rn的電阻值會提高。因應該現象，驅動器電晶體的源極節點ND10的電位V(ND10)會提高，選擇字元線WL的電位也會提高。在該記憶單元之存取電晶體的臨限值電壓較高之狀態下，存取電晶體的電流驅動力變小，而充分確保記 憶單元的靜態雜訊限度，即使提高選擇字元線的電位，亦可穩定地保持記憶單元的記憶資料。此時，另外位準移位器LSFN的MOS電晶體之導通電阻會提高，以抑制選擇字元線的電壓位準過度降低。

相反地，當記憶單元之存取電晶體的臨限值電壓降低，電流驅動力增大且電導變大時，電阻Rn的電阻值會降低。因應該現象，驅動器電晶體的源極節點ND10的電位會降低，選擇字元線的電位會降低。記憶單元之存取電晶體的電流驅動力降低，而使記憶單元的靜態雜訊限度增大。

因此，利用MOS電晶體PQ32、RQ10或RQ11之導通電阻所構成的電阻分割電路，使字元線驅動器的電源電壓降低，並調整該等電晶體的導通電阻值Rp及Rn，即可根據記憶單元的靜態雜訊限度將選擇字元線設定在最適電壓位準，且在低電源電壓下亦可穩定進行資料的讀取。

寫入資料時，當記憶單元之存取電晶體的臨限值電壓較低時，記憶單元的寫入限度會增大，即使在選擇字元線之電壓較低的狀態下，亦可充分確保寫入限度，並以高速進行資料的寫入。當記憶單元之存取電晶體的臨限值電壓較高時，由於選擇字元線的電壓位準降低，雖然寫入限度會降低，但在該狀態下，選擇字元線之電壓位準的降低受到抑制，且寫入限度惡化受到抑制，而實現高速之寫入。

另外，在上述說明中，係利用複製存取電晶體作為位準移位器LSFN之構造元件之電晶體。但是，亦可使用具有與記憶單元之驅動器電晶體相同的配置，且具有與驅動器電晶體特 性變化產生連動之特性的電晶體(複製驅動器電晶體)。在該情況下亦可獲得相同效果。

此外，如第38圖及第39圖所示，亦可在各位準移位器LSFN中，設有複數個存取/驅動器複製電晶體，並藉由控制信號或遮罩配線，選擇性且固定性地使該等複製電晶體呈導通狀態。

此外，亦可設置寫入輔助電源電路，藉由位準移位器與寫入輔助電源電路的組合，來調整記憶單元的靜態雜訊限度及寫入限度。

如上所述，根據本發明之實施形態8，係於驅動器電源線設置下拉用之位準移位器，使對應選擇字元線群之驅動器電源線的電壓下降移位。因此，可在不增加面積情況下改善記憶單元的靜態雜訊限度及寫入限度，即使在低電源電壓下亦可實現穩定且高速地進行資料之讀取及寫入的半導體記憶裝置。

本發明一般來說可適用於具備靜態型記憶單元的半導體記憶裝置，特別是適用於使用低電源電壓之低消耗電力的靜態型半導體記憶裝置，可實現以低消耗電力穩定地進行動作的靜態型半導體記憶裝置。

以上針對本發明進行詳細說明，但上述說明僅為例示，並不構成本發明之限制，本發明精神與範圍係由附加之專利申請範圍所限制。

10‧‧‧反相器

12‧‧‧字元線驅動段

NQ10‧‧‧N通道MOS電晶體

PQ10、PQ11‧‧‧P通道MOS電晶體

VDD‧‧‧電源電壓WL字元線

WS‧‧‧字元線選擇信號

Claims (5)

1. 一種半導體記憶裝置，係具備有：排列成行列狀的複數個靜態型記憶單元；對應前述記憶單元之各列而設置，且分別連接有對應之列之記憶單元的複數條字元線；對應各前述字元線而設置，且在對應之字元線經位址指定時，將該對應之字元線驅動為選擇狀態的複數個字元線驅動器；分別對應前述複數條字元線的預定數的字元線的群組而配置，並分別在對應之字元線群組被選擇時，將第1電壓位準的電壓供給至對應之字元線群組的字元線驅動器的複數個驅動器預充電電路；以及對應各前述驅動器預充電電路而設置，且分別使對應之驅動器預充電電路所輸出的第1電壓位準的電壓移位至較低的電壓位準的複數個位準移位電路；其中前述複數個字元線驅動器係在對應之字元線被選擇時，傳達經對應之位準移位電路所移位過之前述較低的電壓位準的電壓，將該對應之字元線自非選擇狀態之電壓位準驅動為選擇狀態。
2. 如申請專利範圍第1項所述之半導體記憶裝置，其中，各前述靜態型記憶單元係包含：結合於對應之字元線的存取電晶體；以及儲存資料的驅動電晶體；各前述位準移位電路係具備有：具有與前述靜態型記憶單元的存取電晶體及驅動電晶體的至少一方的特性變動產生連 動之特性的電晶體。
3. 如申請專利範圍第2項所述之半導體記憶裝置，其中，前述位準移位電路的電晶體係以電阻模式進行動作的絕緣閘極型場效電晶體。
4. 如申請專利範圍第1項所述之半導體記憶裝置，其中，各前述驅動器預充電電路在除了對應之字元線群組的字元線經位址指定時之外，係使供給前述第1電壓位準的電壓的節點與對應之字元線驅動器分離。
5. 如申請專利範圍第1項所述之半導體記憶裝置，其中，前述半導體記憶裝置又具備有：對應各記憶單元列而配置，且分別連接有對應之列的記憶單元的複數條位元線對；各前述靜態型記憶單元係具備有：第1P通道絕緣閘極型場效電晶體，係連接於第1單元電源節點與用以保持資料之第1儲存節點之間，並且使其閘極連接於用以保持與前述第1儲存節點互補之資料之第2儲存節點；第2P通道絕緣閘極型場效電晶體，係連接於前述第1單元電源節點與前述第2儲存節點之間，並且使其閘極連接於前述第1儲存節點；第1N通道絕緣閘極型場效電晶體，係連接於用以供給與前述第1單元電源節點所供應之電壓為不同位準之電壓的第2單元電源節點與前述第1儲存節點之間，並且使其閘極連接於前述第2儲存節點；第2N通道絕緣閘極型場效電晶體，係連接於前述第2單 元電源節點與前述第2儲存節點之間，並且使其閘極連接於前述第1儲存節點；第3N通道絕緣閘極型場效電晶體，係連接於前述第1儲存節點與對應之位元線對之一方之位元線之間，並且使其閘極連接於對應之字元線；以及第4N通道絕緣閘極型場效電晶體，係連接於前述第2儲存節點與前述對應之位元線對之另一方之位元線之間，並且使其閘極連接於前述對應之字元線。