TW201743328A - 記憶體單元 - Google Patents

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Abstract

本案係提出有一種用於存取複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線。該方法係包括藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正或是負電壓。

Description

記憶體單元
本發明係有關於一種提供數位資料儲存之記憶體單元。尤其，本發明係提供一種用於存取在一具有一階層式位元線配置之記憶體單元中的一記憶胞之改良的記憶體單元及方法。
資料儲存是實際上所有的現代數位電子系統之一重要的必需事項。靜態讀取/寫入記憶體(SRAM)係構成該功能的一主要的部分，其係相當容易和大量的邏輯一起整合到一半導體裝置中，因此其係提供快速的存取以及低的功率。隨著深次微米(DSM)的幾何矽製程的到來，實施可靠的儲存且同時維持為低的功率消耗的任務係逐漸變成是有問題的，而同時相反的需求係隨著需要越來越大的記憶體之電池供電的電子小裝置的普及而升高。
SRAM記憶胞的最常被利用的設計是在圖1中所示的6個電晶體的電路，並且其係構成一儲存元件，其係由兩個背對背/交叉耦接的反相器([MN1、MP1]以及[MN2、MP2])11a、11b、12a、12b以及存取電晶體(MA1及MA2)16a、16b所組成的，該些存取電晶體係藉由一字線控制(WL)而被導通，以在該胞的資料儲存節點(N1及N2)13、14與該些互補的位元線(BLA及BLB)之間形成一導通路徑。
其中一資料值被寫入到一記憶胞的一寫入操作係藉由迫使一高電壓到BLA或是BLB中之一上，同時迫使一低電壓到另一上，並且接著將該字線(WL)驅動為高的以啟動該存取路徑來加以達成，此係容許被保持在該些位元線(BLA及BLB)上的電壓位準能夠克服該儲存元件的狀態。該字線係接著被驅動為低的以斷開該記憶胞，其中其資料儲存係被保持在其新的狀態中。
其中被儲存在一記憶胞中的一資料值被讀取的一讀取操作，係藉由最初先驅動兩個位元線至一名義上的高電壓位準，接著才驅動該字線(WL)為高的來加以達成。BLA或是BLB中之一接著將會透過該些存取裝置(MA1及MA2)，藉由該儲存元件的低電壓側而被拉低。該些互補的位元線係附接至一感測放大器(未顯示)的輸入，該感測放大器是讀取電路的部分，其係在資料從該記憶體加以讀取時被利用。一感測放大器係感測存在於該位元線上的低位準信號，其係代表被儲存在一給定的記憶胞中的資料值(亦即，一個'1'或是一個'0')，並且放大該小的電壓擺幅至可識別的邏輯位準，因而該資料可以適當地藉由在該記憶體之外的邏輯來加以解釋。在該兩個位元線之間的電壓位準上的差異因此可以藉由該感測放大器來加以感測，並且被用來判斷出該資料值(亦即，'1'或是'0')。代表一個'1'以及一個'0'的判斷位準將會是已經在該電路設計階段期間預設的，並且藉由該感測放大器來加以應用。
圖2係描繪一習知的記憶體單元，其中該些記憶胞係以一由水平的列以及垂直的行所構成的二維的陣列來加以配置。在該陣列中的每一個記憶胞係連接至水平地延伸橫跨該陣列的一列的一字線、以及在該些 行之內垂直地延伸的一對位元線。按照慣例，該些字線總是稱為沿著一記憶胞陣列的列延伸，同時該些位元線總是稱為沿著一記憶胞陣列的行延伸，而不論該陣列的朝向為何。該些字線係藉由一列解碼器來加以驅動，該列解碼器係取得一m位元的位址，並且產生2m個字線致能信號。每一對位元線於是藉由一行解碼器來加以驅動，該行解碼器係取得一n位元的位址，並且產生2n個位元線信號。
為了降低延遲以及功率耗散，一些不同的分割方式已經被採用，其中該記憶體陣列係被分割成為一些較小的區塊，該些區塊可以個別地加以存取。尤其，常見的是一記憶體陣列係藉由分開的/階層式字線以及分開的/階層式位元線的使用來加以分割。
在一階層式字線配置中，其並非是單一字線延伸一列的記憶胞的整個寬度而且連接至該列中的每一個胞，而是一種多層級的結構被使用。單一字線係有效地被拆成多個"局部字線"，該些局部字線的每一個係連接至在該陣列的一列的一部分中的一群組的記憶胞。一"全域字線"係接著延伸該列的寬度，並且經由閘/開關來連接至在該行中的局部字線的每一個。
類似地，在一階層式位元線配置中，其並非是單一位元線延伸一行的記憶胞的整個高度而且連接至在該行中的每一個胞，而是另一種多層級的結構被使用。單一位元線係有效地被拆成多個"局部位元線"，該些局部位元線的每一個係連接至在該陣列的一行的一部分中的一群組的記憶胞。一"全域位元線"亦延伸該行的高度，並且經由一介面電路來連接至在該行中的局部位元線的每一個。記憶體的讀取及寫入電路係連接至該全域位元線，而並未直接連接至該局部位元線。在一記憶體存取期間，在該行的 相關的部分中只有一局部位元線係連接至該全域位元線。
該階層式位元線電路的目標是用以降低在一記憶體存取期間由於該些位元線所造成的總主動電容，並且因此降低功率耗散而且增加操作速度。連接至一位元線的每一個記憶胞係由於做成連接至該位元線的電晶體源極/汲極的存在，而具有一載入電容。對於單一位元線連接至一行中的所有記憶胞的情形而言，該總電容可能會變成是大的，而每一個局部位元線只看到此負載的一分數。該全域位元線係被連接該局部及全域位元線的開關所加載，並且這些開關的每一個可能具有比一個別的記憶胞大的一電容性負載，但是該全域位元線係連接至小數量的這些開關，而不是直接連接至所有的記憶胞，因而亦具有比單一長的位元線小的一電容性負載。
圖3係概要地描繪一典型的具有一階層式位元線配置之記憶體單元的一個例子，其中連接局部及全域位元線的開關係分別包括由一PMOS電晶體所構成的一通閘(passgate)。此配置係具有自我限制該全域位元線(GBL)擺幅至大約Vdd-VT的優點，其中Vdd是該全域位元線(GBL)被預充電所在的電壓(其中Vdd是藉由一外部電源供應器而被提供至該記憶體單元的操作電壓)，並且VT是該PMOS電晶體的臨界電壓。然而，由一PMOS電晶體所構成的通閘的使用係面臨到兩個問題。
首先，全域位元線(GBL)被限制到的擺幅並不一定是最佳的。尤其，當Vdd-VT是高的時候，該擺幅是過大的。相反地，當Vdd-VT是低的時候，該擺幅可能是過小的。在必須於一寬的電壓範圍上操作之設計中，例如從標稱電壓向下低到近臨界(near-threshold)或甚至是次臨界(sub-threshold)操作，此係特別受到關注。其次，在低供應電壓(Vdd)下，全 域位元線(GBL)透過該些PMOS電晶體的放電係變成非常緩慢的，或甚至更糟的是該擺幅係過低而無法可靠的操作。
就此點而言，圖4a及4b係描繪一習知的實施用於一具有階層式位元線配置的記憶體單元之讀取操作的一個例子。在圖4a中，該讀取操作係開始於全域位元線(GBL)以及局部位元線(LBL)被預充電在Vdd(其中Vdd是藉由一外部電源供應器而被提供至該記憶體單元的操作電壓)，並且連接該些全域位元線(GBL)至該些局部位元線(LBL)的通閘係被切換'關斷'，因而該些全域位元線(GBL)係與該些局部位元線(LBL)斷連。接著，和正被讀取的記憶胞相關的字線係被導通，使得該記憶胞的資料儲存節點係連接至該些局部位元線(LBL)。因此，根據被儲存在該記憶胞中的資料值，該記憶胞係放電該對局部位元線中之一局部位元線(亦即，不是LBL、就是/LBL)。在圖4b中，在所選的局部位元線(LBL)以及對應的全域位元線(GBL)之間的通閘，其係接著藉由降低被施加至該PMOS電晶體的閘極的電壓至0V(亦即，/connecti係從Vdd變為0V)而被致能。該些全域位元線(GBL)中之一全域位元線係因此透過對應的通閘而被放電。若容許有充分的時間的話，則在該被放電的全域位元線(GBL)上的電壓係演變成為大約0V+VT，其中VT是該PMOS電晶體的臨界電壓，其係對應於一(Vdd-VT-0)的擺幅以及一CGBL*Vdd*(Vdd-VT-0)的能量消耗。然而，若Vdd係接近或是低於VT，則該GBL信號將會是不足以有可靠的操作。相反地，若Vdd是高的，則該擺幅是大於必要的擺幅，此係產生浪費的能量。
因此，本案發明人已經開發出一種用於存取在一階層式位元 線配置中的一記憶胞之方法，其係藉由在連接一局部位元線至一全域位元線的一通閘(passgate)之內的一電晶體的閘極上，施加一正或是負升壓/輔助電壓來解決這些問題，其中正或是負升壓/輔助電壓的位準係根據目前的操作電壓範圍而定。在該閘上的一正升壓係降低該自我限制的擺幅，同時一負升壓係致能該通閘在低供應電壓下的使用。
因此，根據一第一特點，其係提出有一種用於存取複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個，係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線。該方法係包括藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正(高於零)或是負電壓(低於零)。該方法進一步包括連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點。
較佳的是，該閘極電壓被減小到的該值係藉由接收自一外部的控制器的一控制信號所界定。該方法可以進一步包括從一外部的控制器接收一控制信號，該控制信號係界定當該PMOS電晶體係需要導通時，將被施加至該PMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定的該值係為一正(高於零)或是負電壓(低於零)。
該方法可以進一步包括產生該閘極電壓，並且提供該閘極電壓至需要導通的該PMOS電晶體的閘極。
該方法可以進一步包括利用一或多個位址信號以決定哪一個通閘係需要導通，以便於存取該記憶胞。
該通閘可以進一步包括並聯連接該PMOS電晶體的一NMOS電晶體。連接該一或多個局部位元線的每一個至該對應的全域位元線的步驟，於是可以進一步包括增加被施加至該NMOS電晶體的一閘極的一另一閘極電壓至足以容許該NMOS電晶體導通的一值，其中足以容許該NMOS電晶體導通的該另一閘極電壓的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
根據一第二特點，其係提出有一種用於存取複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個，係在操作上經由包括一NMOS電晶體的一通閘來連接至一對應的全域位元線。該方法係包括藉由增加被施加至該NMOS電晶體的一閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。該方法進一步包括連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點。
較佳的是，該閘極電壓被增加到的該值係藉由接收自一外部的控制器的一控制信號所界定。該方法可以進一步包括從一外部的控制器接收一控制信號，該控制信號係界定當該NMOS電晶體係需要導通時，將被施加至該NMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定 的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
該方法可以進一步包括產生該閘極電壓，並且提供該閘極電壓至需要導通的該MMOS電晶體的閘極。
該方法可以進一步包括利用一位址信號以決定哪一個通閘係需要導通，以便於存取該記憶胞。
該通閘可以進一步包括並聯連接該NMOS電晶體的一PMOS電晶體。連接該一或多個局部位元線的每一個至該對應的全域位元線的步驟，於是可以進一步包括減少被施加至該PMOS電晶體的一閘極的一另一閘極電壓至足以容許該PMOS電晶體導通的一值，其中足以容許該PMOS電晶體導通的該另一閘極電壓的該值是一正(高於零)或是負電壓(低於零)。
根據一第三特點，其係提出有一種記憶體單元。該記憶體單元係包括：複數個記憶胞群組，每一個記憶胞群組係包括複數個記憶胞，該複數個記憶胞係分別在操作上連接至一或多個局部位元線，該一或多個局部位元線的每一個係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線；一通閘控制電路，其係被配置以藉由減小被施加至該PMOS電晶體的閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該些局部位元線中之一至該對應的全域位元線；以及一電壓控制電路，其係被配置以提供將被該通閘控制電路使用的該閘 極電壓，其中該電壓控制電路係包括用於接收控制信號的一控制介面，該些控制信號係界定當該PMOS電晶體係需要導通時，將被施加至該PMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定的該值係為一正(高於零)或是負電壓(低於零)。
根據一第四特點，其係提出有一種記憶體單元。該記憶體單元係包括：複數個記憶胞群組，每一個記憶胞群組係包括複數個記憶胞，該複數個記憶胞係分別在操作上連接至一或多個局部位元線，該一或多個局部位元線的每一個係在操作上經由一包括一NMOS電晶體的通閘來連接至一對應的全域位元線；一通閘控制電路，其係被配置以藉由增加被施加至該NMOS電晶體的閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接該些局部位元線中之一局部位元線至該對應的全域位元線；以及一電壓控制電路，其係被配置以提供將被該通閘控制電路使用的該閘極電壓，其中該電壓控制電路係包括用於接收控制信號的一控制介面，該些控制信號係界定當該NMOS電晶體係需要導通時，將被施加至該NMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
根據一第五特點，其係提出有一種用於讀取在複數個記憶胞的一記憶胞中所儲存的一資料值之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一 個，係在操作上經由一包括一PMOS電晶體的通閘來連接至一對應的全域位元線。該方法係包括：a)預充電和該記憶胞相關的該一或多個局部位元線以及該些對應的全域位元線至一第一電壓位準；b)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得該一或多個局部位元線中之一的電壓位準於是依據在該記憶胞中所儲存的該資料值而定；c)藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線；以及d)感測在該一或多個全域位元線上的一電壓，以判斷該資料值；其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正(高於零)或是負電壓(低於零)。
根據一第六特點，其係提出有一種用於寫入一資料值至複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線。該方法係包括：a)將一低電壓位準驅動到一全域位元線上，該全域位元線連接至和該記憶胞相關的一局部位元線；b)藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至 足以容許該PMOS電晶體導通的一值，來連接和該記憶胞相關的該一或多個局部位元線的每一個至該對應的全域位元線；c)藉由增加被施加至該對應的PMOS電晶體的一閘極的該閘極電壓至足以避免該PMOS電晶體導通的一值，來中斷連接和該記憶胞相關的該一或多個局部位元線的每一個與該對應的全域位元線；以及d)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得被寫入至該記憶胞的該資料值於是依據該一或多個局部位元線的電壓位準而定；其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正(高於零)或是負電壓(低於零)。
根據一第七特點，其係提出有一種用於讀取在複數個記憶胞的一記憶胞中所儲存的一資料值之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個，係在操作上經由包括一NMOS電晶體的一通閘來連接至一對應的全域位元線。該方法係包括：a)預充電和該記憶胞相關的該一或多個局部位元線以及該些對應的全域位元線至一第一電壓位準；b)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得該一或多個局部位元線中之一的電壓位準於是依據在該記憶胞中所儲存的該資料值而定；c)藉由增加被施加至該NMOS電晶體的一閘極的一閘極電壓至足以容 許該NMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線；以及d)感測在該一或多個全域位元線上的一電壓，以判斷該資料值；其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
根據一第八特點，其係提出有一種用於寫入一資料值至複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個，係在操作上經由包括一NMOS電晶體的一通閘來連接至一對應的全域位元線。該方法係包括：a)將一低電壓位準驅動到一全域位元線上，該全域位元線連接至和該記憶胞相關的一局部位元線；b)藉由增加被施加至該對應的NMOS電晶體的一閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接和該記憶胞相關的該一或多個局部位元線的每一個至該對應的全域位元線；c)藉由減小被施加至該對應的NMOS電晶體的一閘極的該閘極電壓至足以避免該NMOS電晶體導通的一值，來中斷連接和該記憶胞相關的該一或多個局部位元線的每一個與該對應的全域位元線；以及d)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得被寫入至該記憶胞的該資料值於是依據該一或多個局部位元線的電壓位準而定； 其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
11a、11b、12a、12b‧‧‧反相器
13、14‧‧‧資料儲存節點
16a、16b‧‧‧存取電晶體
100‧‧‧記憶體單元
110‧‧‧記憶體陣列
111‧‧‧記憶胞群組
112‧‧‧記憶胞
113a、113b‧‧‧局部位元線
114、114b‧‧‧全域位元線
115、116a、116b‧‧‧通閘
120‧‧‧通閘控制電路
130‧‧‧電壓控制電路
131‧‧‧控制介面
200‧‧‧外部電源供應器
本發明現在將會僅藉由舉例來參考所附的圖式而更特定地加以敘述，其中：圖1係描繪一標準的6個電晶體的記憶胞；圖2係描繪一習知的記憶胞陣列的一個例子：圖3係描繪一種具有一階層式位元線配置之記憶體單元的一個例子；圖4a及4b係描繪用於一種具有階層式位元線配置之記憶體單元的一讀取操作的一個例子；圖5係概要地描繪一種如同在此所述的記憶體單元的一個例子；圖6a及6b係描繪一利用如同在此所述的記憶體單元所實施的讀取操作的一個例子；以及圖7a及7b係描繪一利用如同在此所述的記憶體單元所實施的讀取操作的一個例子；以及圖8a、8b及8c係分別描繪在該階層式位元線配置之內被用來在不同的層級連接位元線的開關電路的不同的例子。
現在將會描述有一種用於存取複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一PMOS 電晶體的一通閘來連接至一對應的全域位元線。此方法係牽涉到藉由減小被施加至對應的PMOS電晶體的一閘極之一閘極電壓至足以容許該PMOS電晶體傳導的一值，來連接和具有正被存取的記憶胞之記憶胞群組相關的一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該PMOS電晶體傳導的閘極電壓的值是一正(亦即高於零)或是負電壓(亦即低於零)。該方法進一步包括連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點。就此點而言，根據正被執行的存取操作(亦即一讀取或寫入操作)，連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點的步驟，可以在連接該一或多個局部位元線的每一個至該對應的全域位元線的步驟之前、之後或是同時來加以實施。
如上所詳述的，一習知的用於此種記憶體單元之讀取操作係牽涉到降低被施加至該PMOS電晶體的閘極的電壓至0V。相對地，本案發明人已經開發出一種用於存取在一階層式位元線配置中的一記憶胞之方法，其係解決當利用PMOS通閘來連接局部位元線至全域位元線時所出現的問題。此係藉由在連接一局部位元線至一全域位元線的一通閘之內的一電晶體的閘極上，施加一正或是負升壓/輔助電壓來加以達成，其中正或是負升壓的位準係根據目前的操作電壓範圍而定。
該閘極電壓被降低到的值較佳的是藉由從一外部的控制器接收到的一控制信號來加以界定。該方法於是進一步包括從一外部的控制器接收一控制信號，該控制信號係界定當該PMOS電晶體係需要導通時，將被施加至該PMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定的該值係一正(高於零)或是負電壓(低於零)。就此點而言，當該記憶體單 元被使用在一系統單晶片(SoC)環境中，通常將會有一功率控制器，其係調整在一系統的各種部分中的操作電壓位準，以便於節省電力。儘管降低的操作電壓通常將會是與記憶體操作不相容的，但是在此所述的方法仍然提供一種手段以容許該記憶體能夠繼續操作，甚至是在一降低的電源下繼續操作，因為該功率控制器可以根據該記憶體被配置所在的電源是否已經被降低與降低多少，來決定一用於將被施加至該些通閘的升壓/輔助電壓的值。
在此所述的電路及方法的優點是其係致能在一較廣的整體電壓範圍上的操作，而不施予根據該記憶體單元的需要之特定的要求(其一般是更為限制性的)，因此在該SoC功率最佳化上容許有更多的彈性。再者，在此所述的電路及方法亦提供一升壓的/輔助電壓的使用可被致能或是禁能，並且任何升壓的/輔助電壓的位準係藉由該功率控制器依據操作狀況(例如是Vdd、溫度、角落(corner)等等)、依據正被執行的操作來加以選擇。
圖5係概要地描繪一種適合用於實施在此所述的方法之記憶體單元100的一個例子。該記憶體單元100係具有一階層式位元線配置，並且因此係包括一包括複數個記憶胞群組111的記憶體陣列110，每一個記憶胞群組係包括複數個記憶胞112，其係分別在操作上連接至一或多個局部位元線113a、113b，該一或多個局部位元線的每一個，係在操作上經由一通閘115來連接至一對應的全域位元線114、114b。
該記憶體單元100亦包括一通閘控制電路120，其係被配置以連接該些局部位元線中之一至對應的全域位元線。在其中該些通閘115分別包括一PMOS電晶體的實施例中，該通閘控制電路120係被配置，以藉由減小一被施加至該PMOS電晶體的閘極的閘極電壓至一足以容許該 PMOS電晶體導通的值，來連接該些局部位元線中之一至對應的全域位元線。
該通閘控制電路120將會是在該記憶體單元100內的解碼器電路的部分，該解碼器電路係解碼用於一將被存取的記憶胞的一位址(亦即複數個位址位元)，並且藉此產生一或多個位址信號，其係分別定址記憶胞陣列的一適當的部分/子集合。該通閘控制電路120因此將會被配置以接收一或多個位址信號，並且利用這些一或多個位址信號來決定在該記憶體陣列110內的哪些通閘需要被選出，以便於存取所定址的記憶胞。在此所述的方法因此可以亦包括利用一或多個位址信號來決定哪一個通閘需要導通，以便於存取該記憶胞。
該記憶體單元100於是進一步包括一電壓控制電路130，其係被配置以提供將被該通閘控制電路120使用的閘極電壓。該電壓控制電路130係包括一用於接收控制信號的控制介面131，該些控制信號係界定當一通閘115需要導通時，將被施加至該通閘內的一電晶體的一閘極的閘極電壓。在其中該些通閘115分別包括一PMOS電晶體的實施例中，藉由該控制信號所界定的該值將會是一正(高於零)或是負電壓(低於零)。在此所述的方法因此可以亦進一步包括產生該閘極電壓，並且提供該閘極電壓至一需要導通的PMOS電晶體的閘極。
應注意到的是，在此所述的用於存取在一階層式位元線配置中的一記憶胞之方法，係可應用於讀取及寫入操作兩者。例如，當被用來經由一包括一PMOS電晶體的通閘以實施一讀取操作時，在此所述的方法可包括以下的步驟：
1-1)預充電和該記憶胞相關的一或多個局部位元線以及對應的全域位元線至一第一電壓位準。
1-2)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得該一或多個局部位元線中之一的電壓位準於是依據在該記憶胞中所儲存的資料值而定。
1-3)藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正(高於零)或是負電壓(低於零)。
1-4)感測一在該一或多個全域位元線上的電壓，以判斷該資料值。
圖6a及6b係描繪利用如同在此所述的記憶體單元來加以實施的此種讀取操作的一個例子，其係增加該全域位元線(GBL)的擺幅或是速度。在圖6a中，該讀取操作係開始於全域位元線(GBL)以及局部位元線(LBL)被預充電在Vdd(其中Vdd是藉由一外部電源供應器而被提供至該記憶體單元的操作電壓)，並且連接該些全域位元線(GBL)至該些局部位元線(LBL)的通閘係被切換'關斷'，因而該些全域位元線(GBL)係與該些局部位元線(LBL)斷連。接著，和正被讀取的記憶胞相關的字線係被導通，使得該記憶胞的資料儲存節點係分別連接至該些局部位元線(LBL)中之一。因此，該記憶胞係依據在該記憶胞中所儲存的該資料值來放電該對局部位元線中之一(亦即LBL或是/LBL)。在圖6b中，在所選的局部位元線(LBL)以及對應的全域位元線(GBL)之間的通閘，係接著藉由降低被施加至該PMOS電晶體的閘極的電壓至0-Vb而被致能，其中Vb是升壓/輔助電壓(亦即，/connecti從Vdd變成 為0-Vb)。因此，該些全域位元線(GBL)中之一係透過對應的通閘而變成被放電的。若容許有充分的時間，則在該些被放電的全域位元線(GBL)上的電壓係因此演變至大約-Vb+VT，其中VT是該PMOS電晶體的臨界電壓，此係對應於一大約(Vdd-VT+Vb)的擺幅。因此，藉由在該通閘內的PMOS電晶體的閘極上利用一升壓/輔助電壓，充分的擺幅可加以達成，或是所需的擺幅可以在較少時間內加以達成。
圖7a及7b係接著描繪利用如同在此所述的記憶體單元加以實施的此種讀取操作的一個例子，其係降低全域位元線(GBL)的擺幅，並且藉此降低能量消耗。在圖7a中，該讀取操作係開始於全域位元線(GBL)以及局部位元線(LBL)被預充電在Vdd(其中Vdd是藉由一外部電源供應器而被提供至該記憶體單元的操作電壓)，並且連接該些全域位元線(GBL)至該些局部位元線(LBL)的通閘係被切換'關斷'，因而該些全域位元線(GBL)係與該些局部位元線(LBL)斷連。接著，和正被讀取的記憶胞相關的字線係被導通，使得該記憶胞的資料儲存節點係分別連接至該些局部位元線(LBL)中之一。因此，該記憶胞係依據在該記憶胞中所儲存的該資料值來放電該對局部位元線中之一(亦即LBL或是/LBL)。在圖7b中，在所選的局部位元線(LBL)以及對應的全域位元線(GBL)之間的通閘，係接著藉由降低被施加至該PMOS電晶體的閘極的電壓至0+Vb而被致能，其中Vb是升壓/輔助電壓(亦即，/connecti從Vdd變成為0+Vb)。因此，該些全域位元線(GBL)中之一係透過對應的通閘而變成被放電的。若容許有充分的時間，則在該些被放電的全域位元線(GBL)上的電壓係因此演變至大約Vb+VT，其中VT是該PMOS電晶體的臨界電壓，此係對應於一大約(Vdd-VT-Vb)的擺幅，以及一CGBL*Vdd*(Vdd-VT-Vb) 的能量消耗。因此，藉由在該通閘內的PMOS電晶體的閘極上利用一升壓/輔助電壓，能量消耗可以在不需要精確的時序下顯著地加以降低。
作為另一例子的是，當經由一包括一PMOS電晶體的通閘而被用來實施一寫入操作時，在此所述的方法可包括以下的步驟：
2-1)將一低電壓位準驅動到一全域位元線上，該全域位元線連接至和該記憶胞相關的一局部位元線。
2-2)藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至一足以容許該PMOS電晶體導通的值，來連接和該記憶胞相關的該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正(高於零)或是負電壓(低於零)。
2-3)藉由增加被施加至該對應的PMOS電晶體的一閘極的該閘極電壓至一足以避免該PMOS電晶體導通的值，來中斷連接和該記憶胞相關的該一或多個局部位元線的每一個與該對應的全域位元線。
2-4)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存處，使得被寫入至該記憶胞的該資料值係接著依據該一或多個局部位元線的電壓位準而定。
實際上，當實施一用於一習知的六個電晶體的SRAM記憶胞的寫入操作時，該些局部位元線(LBL)需要被強烈地驅動到一接近0V的電壓。當在全域位元線(GBL)以及局部位元線(LBL)之間僅利用一PMOS閘時，因此通常將會需要某種形式的局部放大。例如，一用於此局部放大的典型的選項是一交叉耦接的NMOS對，其係經由一寫入致能電晶體，來連接互補對的局部位元線(LBL)至接地/Vss。因此，該寫入操作可以進一步包 括一致能一局部放大，以將該些局部位元線(LBL)中之一上的電壓位準驅動為低的步驟。
此外，儘管該寫入操作的步驟較佳的是用以上所給出的順序來加以執行，但應注意到的是，就在局部位元線與全域位元線的斷開之前或是同時，該些局部位元線連接至記憶胞的資料儲存節點(亦即藉由致能對應的字線，以便於導通在該記憶胞之內的存取電晶體)是可行的。類似地，當利用局部放大時，就在局部位元線與全域位元線的斷開之前或是同時，該局部放大被致能，且/或就在該局部放大的觸發之前或是同時，該些局部位元線連接至記憶胞的資料儲存節點也是可行的。
此外，亦應注意到的是，在此所述的用於存取在一階層式位元線配置中的一記憶胞之方法，也是可應用於其中局部位元線，係分別經由一包括一NMOS電晶體的通閘，來連接至一對應的全域位元線之記憶體單元。就此點而言，圖6a、6b及6c係分別描繪該通閘電路115的不同的例子，其係被用來在一階層式位元線配置內連接在不同層級的位元線。在圖6a的例子中，該通閘係由一PMOS電晶體所組成，其中來自該通閘控制電路的控制信號係被提供至該PMOS電晶體的閘極。在圖6b的例子中，該通閘係由一NMOS電晶體所組成，其中來自該通閘控制電路的控制信號係被提供至該NMOS電晶體的閘極。在圖6c的例子中，該通閘係包括一傳輸閘(transmission gate)，其係由一NMOS電晶體並聯連接該PMOS電晶體所組成。在此例子中，該通閘控制電路係被配置以提供兩個分開的控制信號；一第一控制信號係被提供至該PMOS電晶體的閘極，同時一第二控制信號係被提供至該NMOS電晶體的閘極。
在該通閘係包括一傳輸閘，而該傳輸閘係由一NMOS電晶體並聯連接該PMOS電晶體所組成的情形中，於是較佳的是被施加至兩個電晶體的閘極的電壓係被升壓，其中被施加至該NMOS電晶體的閘極電壓，係在與該PMOS電晶體的閘極電壓相反的方向上升壓的。上述的用於存取在一階層式位元線配置中的一記憶胞之方法，可以進一步包括一增加被施加至該NMOS電晶體的一閘極的一另一閘極電壓至足以容許該NMOS電晶體導通的一值的步驟，其中該足以容許該NMOS電晶體導通的另一閘極電壓的值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。儘管較佳的是被施加至兩個電晶體的閘極的電壓係被升壓，但是可以有其中僅有該NMOS的升壓就會是足夠的操作區域。
類似地，在由一NMOS電晶體所構成的通閘的情形中，該用於存取在一階層式位元線配置中的一記憶胞之方法，於是將會包括藉由增加被施加至該NMOS電晶體的一閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
在這些情形的任一個中，該電壓控制電路130都將會被配置，以提供一將被該通閘控制電路120使用的閘極電壓，該閘極電壓是大於或小於藉由一外部電源供應器200而被提供至該記憶體單元100的一電壓。就此點而言，藉由一外部電源供應器200而被提供至該記憶體單元100的電壓，將會是該記憶體單元100所使用的操作電壓(Vdd)，其中此操作電壓通常是被供應至構成該記憶體單元100的各種電路元件的電壓。然而， 在此例子中，該電壓控制電路130係被設置，以使得一與該供應電壓不同的'升壓的'閘極電壓(Vdd+)可以依照所需以及當需要時，被供應至該通閘控制電路120。例如，該電壓控制電路130可以利用電容性耦合，而在內部提供該'升壓的'驅動電壓(Vdd+)。
從該外部的控制器接收到的控制信號，於是將會定義當該NMOS電晶體需要導通時，將被施加至該NMOS電晶體的一閘極的一閘極電壓，藉由該控制信號所界定的該值係大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。實際上，在一通閘內的一NMOS電晶體，通常將會需要傳導在局部/全域位元線電壓位準的信號(依據該操作是一讀取或是一寫入而定)，使得該NMOS電晶體的閘極電壓將會需要被升壓至高於該電壓一個至少等於其臨界電壓VT的量(亦即，VGS=VG-VS>VT，因而VG>VS+VT)。
例如，當被用來經由包括一NMOS電晶體的一通閘以實施一讀取操作時，在此所述的方法因此可以包括以下的步驟：
3-1)預充電和該記憶胞相關的該一或多個局部位元線以及該對應的全域位元線至一第一電壓位準。
3-2)連接該一或多個局部位元線至該記憶胞，使得該一或多個局部位元線中之一的電壓位準，於是依據在該記憶胞中所儲存的該資料值而定。
3-3)藉由增加被施加至該NMOS電晶體的一閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
3-4)感測在該一或多個全域位元線上的一電壓，以判斷該資料值；進一步舉例而言，當被用來經由包括一NMOS電晶體的一通閘以實施一寫入操作時，在此所述的方法可包括以下的步驟：
4-1)將一低電壓位準驅動到一全域位元線上，該全域位元線連接至和該記憶胞相關的一局部位元線。
4-2)藉由增加被施加至該對應的NMOS電晶體的一閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接和該記憶胞相關的該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
4-3)藉由減小被施加至該對應的NMOS電晶體的一閘極的該閘極電壓至足以避免該NMOS電晶體導通的一值，來中斷連接和該記憶胞相關的該一或多個局部位元線的每一個與該對應的全域位元線。
4-4)連接該一或多個局部位元線至該記憶胞，使得被寫入至該記憶胞的該資料值於是依據該一或多個局部位元線的電壓位準而定。
將會體認到的是，上述個別的項目可以就其本身、或者是結合在圖式中所展示、或是在該說明中所敘述的其它項目來加以利用，並且彼此在相同的段落、或是彼此在相同的圖中被提及的項目並不必要彼此組合地利用。此外，任何對於"包括"或"組成"的參照無論如何都不欲以任何方式而為限制性的，並且讀者應該依此解釋該說明以及申請專利範圍。再者，儘管本發明已經就以上所闡述的較佳實施例來加以敘述，但應瞭解的是這些實施例只是舉例說明的而已。
熟習此項技術者在考慮到本揭露內容下將會能夠進行修改及替代，該些修改及替代係被思及為落入在所附的申請專利範圍的範疇內。例如，熟習此項技術者將會體認到上述的發明可以等同地可應用於其它類型的記憶體。進一步舉例而言，儘管上述的實施例是指在一階層式位元線配置內的通閘，其係連接局部位元線至對應的全域位元線，但是這些方法係等同地可應用於在該位元線階層中的不同位置處的通閘。尤其，上述的方法係等同地可應用於連接水平的全域位元線(GBLh)至垂直的全域位元線(GBLv)的通閘，例如是在圖5中描繪的通閘116a、116b。在此例中，該電壓控制電路130將會被配置，以提供該升壓/輔助閘極電壓至控制這些水平至垂直的通閘116a、116b的通閘控制電路。

Claims (16)

  1. 一種用於存取複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線，該方法係包括：藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正(高於零)或是負電壓(低於零)；以及連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點。
  2. 根據申請專利範圍第1項之方法，其中該閘極電壓被減小到的該值係藉由接收自一外部的控制器的一控制信號所界定。
  3. 根據申請專利範圍第1或2項之方法，並且進一步包括：從一外部的控制器接收一控制信號，該控制信號係界定當該PMOS電晶體係需要導通時，將被施加至該PMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定的該值係為一正(高於零)或是負電壓(低於零)。
  4. 根據申請專利範圍第1或2項之方法，並且進一步包括：產生該閘極電壓，並且提供該閘極電壓至需要導通的該PMOS電晶體的該閘極。
  5. 根據申請專利範圍第1或2項之方法，其中該通閘進一步包括並聯連接該PMOS電晶體的一NMOS電晶體。
  6. 根據申請專利範圍第5項之方法，其中連接該一或多個局部位元線的每一個至該對應的全域位元線的步驟進一步包括：增加被施加至該NMOS電晶體的一閘極的一另一閘極電壓至足以容許該NMOS電晶體導通的一值，其中足以容許該NMOS電晶體導通的該另一閘極電壓的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
  7. 一種用於存取複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一NMOS電晶體的一通閘來連接至一對應的全域位元線，該方法係包括：藉由增加被施加至該NMOS電晶體的一閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線，其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓；以及連接該一或多個局部位元線至該記憶胞的資料儲存節點。
  8. 根據申請專利範圍第7項之方法，其中該閘極電壓被增加到的該值係藉由接收自一外部的控制器的一控制信號所界定。
  9. 根據申請專利範圍第7或8項之方法，並且進一步包括：從一外部的控制器接收一控制信號，該控制信號係界定當該NMOS電晶體係需要導通時，將被施加至該NMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定的該值是大於或小於藉由一外部電源供應器而被提 供至該記憶體單元的一電壓。
  10. 根據申請專利範圍第7或8項之方法，並且進一步包括：產生該閘極電壓並且提供該閘極電壓至需要導通的該MMOS電晶體的該閘極。
  11. 一種記憶體單元，其係包括：複數個記憶胞群組，每一個記憶胞群組係包括複數個記憶胞，該複數個記憶胞係分別在操作上連接至一或多個局部位元線，該一或多個局部位元線的每一個係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線；一通閘控制電路，其係被配置以藉由減小被施加至該PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該些局部位元線中之一局部位元線至該對應的全域位元線；以及一電壓控制電路，其係被配置以提供將被該通閘控制電路使用的該閘極電壓，其中該電壓控制電路係包括用於接收控制信號的一控制介面，該些控制信號係界定當該PMOS電晶體係需要導通時，將被施加至該PMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定的該值係為一正(高於零)或是負電壓(低於零)。
  12. 一種記憶體單元，其係包括：複數個記憶胞群組，每一個記憶胞群組係包括複數個記憶胞，該複數個記憶胞係分別在操作上連接至一或多個局部位元線，該一或多個局部位元線的每一個係在操作上經由包括一NMOS電晶體的一通閘來連接至一對應的全域位元線； 一通閘控制電路，其係被配置以藉由增加被施加至該NMOS電晶體的一閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接該些局部位元線中之一局部位元線至該對應的全域位元線；以及一電壓控制電路，其係被配置以提供將被該通閘控制電路使用的該閘極電壓，其中該電壓控制電路係包括用於接收控制信號的一控制介面，該些控制信號係界定當該NMOS電晶體係需要導通時，將被施加至該NMOS電晶體的一閘極的該閘極電壓，藉由該控制信號所界定的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
  13. 一種用於讀取在複數個記憶胞的一記憶胞中所儲存的一資料值之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線，該方法係包括：a)預充電和該記憶胞相關的該一或多個局部位元線以及該些對應的全域位元線至一第一電壓位準；b)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得該一或多個局部位元線中之一局部位元線的電壓位準於是依據在該記憶胞中所儲存的該資料值而定；c)藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線；以及d)感測在該一或多個全域位元線上的一電壓，以判斷該資料值； 其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正(高於零)或是負電壓(低於零)。
  14. 一種用於寫入一資料值至複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一PMOS電晶體的一通閘來連接至一對應的全域位元線，該方法係包括：a)將一低電壓位準驅動到一全域位元線上，該全域位元線係連接至和該記憶胞相關的一局部位元線；b)藉由減小被施加至該對應的PMOS電晶體的一閘極的一閘極電壓至足以容許該PMOS電晶體導通的一值，來連接和該記憶胞相關的該一或多個局部位元線的每一個至該對應的全域位元線；c)藉由增加被施加至該對應的PMOS電晶體的一閘極的該閘極電壓至足以避免該PMOS電晶體導通的一值，來中斷連接和該記憶胞相關的該一或多個局部位元線的每一個與該對應的全域位元線；以及d)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得被寫入至該記憶胞的該資料值於是依據該一或多個局部位元線的電壓位準而定；其中足以容許該PMOS電晶體導通的該閘極電壓的該值是一正(高於零)或是負電壓(低於零)。
  15. 一種用於讀取在複數個記憶胞的一記憶胞中所儲存的一資料值之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複 數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由一包括一NMOS電晶體的通閘來連接至一對應的全域位元線，該方法係包括：a)預充電和該記憶胞相關的該一或多個局部位元線以及該些對應的全域位元線至一第一電壓位準；b)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得該一或多個局部位元線中之一局部位元線的電壓位準於是依據在該記憶胞中所儲存的該資料值而定；c)藉由增加被施加至該NMOS電晶體的一閘極的一閘極電壓至足以容許該NMOS電晶體導通的一值，來連接該一或多個局部位元線的每一個至該對應的全域位元線；以及d)感測在該一或多個全域位元線上的一電壓，以判斷該資料值；其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
  16. 一種用於寫入一資料值至複數個記憶胞中的一記憶胞之方法，該複數個記憶胞是一記憶體單元的部分，該些記憶胞係被分組成為複數個記憶胞群組，其中每一個記憶胞群組係和一或多個局部位元線相關聯，其中該一或多個局部位元線的每一個係在操作上經由包括一NMOS電晶體的一通閘來連接至一對應的全域位元線，該方法係包括：a)將一低電壓位準驅動到一全域位元線上，該全域位元線係連接至和該記憶胞相關的一局部位元線；b)藉由增加被施加至該對應的NMOS電晶體的一閘極的一閘極電壓至 足以容許該NMOS電晶體導通的一值，來連接和該記憶胞相關的該一或多個局部位元線的每一個至該對應的全域位元線；c)藉由減小被施加至該對應的NMOS電晶體的一閘極的該閘極電壓至足以避免該NMOS電晶體導通的一值，來中斷連接和該記憶胞相關的該一或多個局部位元線的每一個與該對應的全域位元線；以及d)連接該一或多個局部位元線的每一個至該記憶胞的一資料儲存節點，使得被寫入至該記憶胞的該資料值於是依據該一或多個局部位元線的電壓位準而定；其中足以容許該NMOS電晶體導通的該值是大於或小於藉由一外部電源供應器而被提供至該記憶體單元的一電壓。
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