JP2022052134A - 演算装置及び演算方法 - Google Patents

Abstract

【課題】演算精度を向上させることができる演算装置及び演算方法を提供する。
【解決手段】実施形態の演算装置は、ＳＲＡＭセルＷ１［０］、Ｗ２［０］にそれぞれ接続されたローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１と、グローバルビット線ＧＢＬＸ１とを含む階層ビット線構造を備える。コントローラ１４は、転送トランジスタＮ１４によってＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１との間、及びＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬＸ２１との間を導通状態に設定する。さらに、スイッチ回路ＳＸ１、ＳＸ２を接続状態に設定し、ローカルビット線ＬＢＬＸ１１とグローバルビット線ＧＢＬＸ１との間、及びローカルビット線ＬＢＬＸ２１とグローバルビット線ＧＢＬＸ１との間を導通状態にして、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びグローバルビット線ＧＢＬＸ１を第１電圧に遷移させる。
【選択図】図２

Description

実施形態は、ＳＲＡＭを備えた演算装置及び演算方法に関する。

ＳＲＡＭ（static random access memory）を使用した演算装置及び演算方法が知られている。

特開２０１９－７９５８９号公報 特開平７－２９３８４号公報 特開２０２０－４２８７３号公報

演算精度を向上させることができる演算装置及び演算方法を提供する。

実施形態の演算装置は、第１インバータ及び第２インバータの出力端と入力端とが互いに交差接続された第１メモリセルと、前記第１メモリセルに電気的に接続された第１ビット線と、前記第１メモリセルと前記第１ビット線との間に接続された第１転送トランジスタと、第３インバータ及び第４インバータの出力端と入力端とが互いに交差接続された第２メモリセルと、前記第２メモリセルに電気的に接続され、前記第１ビット線と異なる第２ビット線と、前記第２メモリセルと前記第２ビット線との間に接続された第２転送トランジスタと、前記第１ビット線及び前記第２ビット線と異なる第３ビット線と、前記第１ビット線と前記第３ビット線との間に接続され、前記第１ビット線と前記第３ビット線とを接続状態あるいは非接続状態のいずれかの状態に切り換える第１スイッチ回路と、前記第２ビット線と前記第３ビット線との間に接続され、前記第２ビット線と前記第３ビット線とを接続状態あるいは非接続状態のいずれかの状態に切り換える第２スイッチ回路と、前記第１転送トランジスタ、前記第２転送トランジスタ、第１スイッチ回路、及び第２スイッチ回路を制御するコントローラとを具備する。前記コントローラは、前記第１転送トランジスタによって前記第１メモリセルと前記第１ビット線との間を導通状態に設定し、前記第２転送トランジスタによって前記第２メモリセルと前記第２ビット線との間を導通状態に設定する。さらに、前記コントローラは、前記第１スイッチ回路及び前記第２スイッチ回路を接続状態に設定し、前記第１ビット線と前記第３ビット線との間、及び前記第２ビット線と前記第３ビット線との間を導通状態にして、前記第１ビット線、前記第２ビット線、及び前記第３ビット線を第１電圧に遷移させる。

図１は、実施形態の演算装置の構成を示す回路図である。 図２は、実施形態におけるメモリ演算回路の詳細な構成を示す回路図である。 図３は、実施形態におけるＳＲＡＭセルの構成を示す回路図である。 図４は、ＳＲＡＭセルの基本的な読み出し動作を示すタイミングチャートである。 図５は、ＳＲＡＭセルの基本的な読み出し動作を示すタイミングチャートである。 図６は、実施形態の演算装置におけるＳＲＡＭセルの読み出し動作を説明するための回路図である。 図７は、実施形態におけるＳＲＡＭセルの読み出し動作を示すタイミングチャートである。 図８は、実施形態におけるＳＲＡＭセルの読み出し動作を示すタイミングチャートである。 図９は、実施形態におけるＳＲＡＭセルの読み出し動作を示すタイミングチャートである。 図１０は、実施形態におけるＳＲＡＭセルの読み出し動作の信号の対応関係を示す図である。 図１１は、実施形態における第１例のＳＲＡＭセルの積和演算動作を説明するための回路図である。 図１２は、第１例のＳＲＡＭセルの積和演算動作を示すタイミングチャートである。 図１３は、実施形態における第２例のＳＲＡＭセルの積和演算動作を説明するための回路図である。 図１４は、第２例のＳＲＡＭセルの積和演算動作を示すタイミングチャートである。 図１５は、実施形態における第３例のＳＲＡＭセルの積和演算動作を説明するための回路図である。 図１６は、第３例の積和演算動作を示すタイミングチャートである。 図１７は、実施形態の演算装置における１ビット×１ビットの積和演算動作を示すフローチャートである。 図１８は、実施形態における１ビット×１ビットの積和演算動作を説明するための回路図である。 図１９は、実施形態における１ビット×１ビットの積和演算動作のタイミングチャートである。 図２０は、実施形態の演算装置における１ビット×８ビットの積和演算動作を示すフローチャートである。 図２１は、実施形態における１ビット×８ビットの積和演算動作を説明するための回路図である。 図２２は、実施形態における１ビット×８ビットの積和演算動作のタイミングチャートである。 図２３は、実施形態の演算装置における４ビット×８ビットの積和演算動作を示すフローチャートである。 図２４は、実施形態における４ビット×８ビットの積和演算動作を説明するための回路図である。 図２５は、実施形態における４ビット×８ビットの積和演算動作のタイミングチャートである。 図２６は、実施形態における４ビット×８ビットの積和演算動作を２の補数を用いて行う場合のフローチャートである。

以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。

各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。

１．実施形態
以下に、実施形態の演算装置及び演算方法について説明する。

１．１ 実施形態の構成
１．１．１ 演算装置の構成
図１は、実施形態の演算装置の構成を示す回路図である。演算装置１０は、複数のメモリ演算回路ＭＡ１、ＭＡ２、…、ＭＡｍ（ｍは１以上の自然数）、ロウデコーダ及びワード線ドライバ１１、グローバルワード線ドライバ１２、プリチャージドライバ１３、及びコントローラ１４を備える。以降、複数のメモリ演算回路ＭＡ１～ＭＡｍを示す場合、メモリ演算回路ＭＡと表記する。

メモリ演算回路ＭＡｍは、複数のＳＲＡＭ（static random access memory）のメモリセル（以下、ＳＲＡＭセルと記す）Ｗ１［０］、Ｗ１［１］、Ｗ１［２］、…、Ｗ１［７］、ＳＲＡＭセルＷ２［０］、Ｗ２［１］、Ｗ２［２］、…、Ｗ２［７］、…、ＳＲＡＭセルＷｎ［０］、Ｗｎ［１］、Ｗｎ［２］、…、Ｗｎ［７］（ｎは１以上の自然数）を有する。メモリ演算回路ＭＡｍは、ＳＲＡＭセルＷ１［０］～Ｗ１［７］、Ｗ２［０］～Ｗ２［７］、…、Ｗｎ［０］～Ｗｎ［７］に記憶されたデータを読み出し、これらデータの積和演算を行う。以降、ＳＲＡＭセルＷ１［０］～Ｗ１［７］、Ｗ２［０］～Ｗ２［７］、…、Ｗｎ［０］～Ｗｎ［７］の各々を示す場合、ＳＲＡＭセルＷｎと表記する。

ロウデコーダ及びワード線ドライバ１１は、読み出し対象あるいは書き込み対象のＳＲＡＭセルＷｎに接続されたワード線を選択し、選択したワード線に電圧を供給する。グローバルワード線ドライバ１２は、メモリ演算回路ＭＡｍが含むローカルビット線とグローバルビット線との間の接続を制御する。プリチャージドライバ１３は、メモリ演算回路ＭＡｍが含むプリチャージ回路の動作を制御する。コントローラ１４は、メモリ演算回路ＭＡｍ、ロウデコーダ及びワード線ドライバ１１、グローバルワード線ドライバ１２、及びプリチャージドライバ１３を制御する。これらの詳細については後述する。

１．１．２ メモリ演算回路の構成
以下に、図１及び図２を用いて、メモリ演算回路ＭＡ１～ＭＡｍの構成を説明する。図２は、図１に示したメモリ演算回路ＭＡ１の詳細な構成を示す回路図である。メモリ演算回路ＭＡ１は、ＳＲＡＭセル群ＳＣ１、読み出し及び書き込み回路（以下、ＲＷ回路と記す）１５、アナログ－デジタル変換回路及びビットシフタ（以下、ＡＤＣ及びビットシフタと記す）１６、及びアキュムレータ１７を有する。

ＳＲＡＭセル群ＳＣ１は、前述したＳＲＡＭセルＷ１［０］～Ｗ１［７］、Ｗ２［０］～Ｗ２［７］、…、Ｗｎ［０］～Ｗｎ［７］、ローカルプリチャージ回路ＬＰＲ１、ＬＰＲ２、…、ＬＰＲｎ、及びグローバルプリチャージ回路ＧＰＲを有する。

ＳＲＡＭセルＷｎが記憶するデータには、重み付けがなれている。具体的には、ＳＲＡＭセルＷ１［０］、Ｗ２［０］、…、Ｗｎ［０］の各々のデータは、重みＷＥ１を有する。ＳＲＡＭセルＷ１［１］、Ｗ２［１］、…、Ｗｎ［１］の各々のデータは、重みＷＥ１と異なる重みＷＥ２を有する。例えば、重みＷＥ２は重みＷＥ１の２倍である。

以下、同様に、図示しないが、ＳＲＡＭセルＷ１［２］、Ｗ２［２］、…、Ｗｎ［２］の各々のデータは、重みＷＥ１及びＷＥ２と異なる重みＷＥ３を有する。例えば、重みＷＥ３は重みＷＥ２の２倍であり、重みＷＥ１の２^２倍である。ＳＲＡＭセルＷ１［３］、Ｗ２［３］、…、Ｗｎ［３］の各々のデータは、重みＷＥ１～ＷＥ３と異なる重みＷＥ４を有する。例えば、重みＷＥ４は重みＷＥ３の２倍であり、重みＷＥ１の２^３倍である。

ＳＲＡＭセルＷ１［４］、Ｗ２［４］、…、Ｗｎ［４］の各々のデータは、重みＷＥ１～ＷＥ４と異なる重みＷＥ５を有する。例えば、重みＷＥ５は重みＷＥ４の２倍であり、重みＷＥ１の２^４倍である。ＳＲＡＭセルＷ１［５］、Ｗ２［５］、…、Ｗｎ［５］の各々のデータは、重みＷＥ１～ＷＥ５と異なる重みＷＥ６を有する。例えば、重みＷＥ６は重みＷＥ５の２倍であり、重みＷＥ１の２^５倍である。

ＳＲＡＭセルＷ１［６］、Ｗ２［６］、…、Ｗｎ［６］の各々のデータは、重みＷＥ１～ＷＥ６と異なる重みＷＥ７を有する。例えば、重みＷＥ７は重みＷＥ６の２倍であり、重みＷＥ１の２^６倍である。さらに、ＳＲＡＭセルＷ１［７］、Ｗ２［７］、…、Ｗｎ［７］の各々のデータは、重みＷＥ１～ＷＥ７と異なる重みＷＥ８を有する。例えば、重みＷＥ８は重みＷＥ７の２倍であり、重みＷＥ１の２^７倍である。

ＳＲＡＭセルＷ１［０］～Ｗ１［７］は、ローカルビット線ＬＢＬ１１とＬＢＬＸ１１との間に並列に接続される。ＳＲＡＭセルＷ２［０］～Ｗ２［７］は、ローカルビット線ＬＢＬ２１とＬＢＬＸ２１との間に並列に接続される。同様に、ＳＲＡＭセルＷｎ［０］～Ｗｎ［７］は、ローカルビット線ＬＢＬｎ１とＬＢＬＸｎ１との間に並列に接続される。

ＳＲＡＭセルＷ１［０］にはワード線ＷＬ１_０が接続され、ＳＲＡＭセルＷ１［１］にはワード線ＷＬ１_１が接続される。以下、図示しないが、ＳＲＡＭセルＷ１［２］にはワード線ＷＬ１_２が接続され、ＳＲＡＭセルＷ１［３］にはワード線ＷＬ１_３が接続される。

ＳＲＡＭセルＷ１［４］にはワード線ＷＬ１_４が接続され、ＳＲＡＭセルＷ１［５］にはワード線ＷＬ１_５が接続される。さらに、ＳＲＡＭセルＷ１［６］にはワード線ＷＬ１_６が接続され、ＳＲＡＭセルＷ１［７］にはワード線ＷＬ１_７が接続される。

同様に、ＳＲＡＭセルＷ２［０］～Ｗ２［７］には、ワード線ＷＬ２_０、ＷＬ２_１、…、ＷＬ２_７がそれぞれ接続される。ＳＲＡＭセルＷｎ[０]～Ｗｎ[７]には、ワード線ＷＬｎ_０、ＷＬｎ_１、…、ＷＬｎ_７がそれぞれ接続される。以降、ワード線ＷＬ１_０～ＷＬ１_７、ＷＬ２_０～ＷＬ２_７、及びＷＬｎ_０～ＷＬｎ_７の各々を示す場合、ワード線ＷＬｎと表記する。

ワード線ＷＬ１_０～ＷＬ１_７、ＷＬ２_０～ＷＬ２_７、及びＷＬｎ_０～ＷＬｎ_７は、ロウデコーダ及びワード線ドライバ１１に接続される。ロウデコーダ及びワード線ドライバ１１は、読み出し対象あるいは書き込み対象のＳＲＡＭセルＷｎに接続されたワード線ＷＬｎを選択及び駆動する。

ローカルプリチャージ回路ＬＰＲ１は、ローカルビット線ＬＢＬ１１とＬＢＬＸ１１との間に接続される。ローカルプリチャージ回路ＬＰＲ１は、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタと記す）Ｐ１及びＰ２を有する。ｐＭＯＳトランジスタＰ１のドレインはローカルビット線ＬＢＬ１１に接続され、ｐＭＯＳトランジスタＰ２のドレインはローカルビット線ＬＢＬＸ１１に接続される。ｐＭＯＳトランジスタＰ１及びＰ２のソースは、電源電圧端ＶＤＤに接続される。ｐＭＯＳトランジスタＰ１及びＰ２のゲートは、プリチャージ線ＬＰＲＥ１に接続される。

プリチャージ線ＬＰＲＥ１は、プリチャージドライバ１３に接続される。ローカルプリチャージ回路ＬＰＲ１は、プリチャージドライバ１３から供給されるプリチャージ線ＬＰＲＥ１の信号レベルに従って、ローカルビット線ＬＢＬ１１及びＬＢＬＸ１１をＨ（high）の電圧レベル（以下、“Ｈ”と記す）にプリチャージする、あるいは“Ｈ”へのプリチャージを停止する。“Ｈ”は、例えば、電源電圧端ＶＤＤの電圧である。

ローカルプリチャージ回路ＬＰＲ２は、ローカルビット線ＬＢＬ２１とＬＢＬＸ２１との間に接続される。ローカルプリチャージ回路ＬＰＲ２は、ｐＭＯＳトランジスタＰ１及びＰ２を有する。ｐＭＯＳトランジスタＰ１のドレインはローカルビット線ＬＢＬ２１に接続され、ｐＭＯＳトランジスタＰ２のドレインはローカルビット線ＬＢＬＸ２１に接続される。ｐＭＯＳトランジスタＰ１及びＰ２のソースは、電源電圧端ＶＤＤに接続される。ｐＭＯＳトランジスタＰ１及びＰ２のゲートは、プリチャージ線ＬＰＲＥ２に接続される。

プリチャージ線ＬＰＲＥ２は、プリチャージドライバ１３に接続される。ローカルプリチャージ回路ＬＰＲ２は、プリチャージドライバ１３から供給されるプリチャージ線ＬＰＲＥ２の信号レベルに従って、ローカルビット線ＬＢＬ２１及びＬＢＬＸ２１を“Ｈ”にプリチャージする、あるいは“Ｈ”へのプリチャージを停止する。

ローカルプリチャージ回路ＬＰＲｎは、ローカルビット線ＬＢＬｎ１とＬＢＬＸｎ１との間に接続される。ローカルプリチャージ回路ＬＰＲｎは、ｐＭＯＳトランジスタＰ１及びＰ２を有する。ｐＭＯＳトランジスタＰ１のドレインはローカルビット線ＬＢＬｎ１に接続され、ｐＭＯＳトランジスタＰ２のドレインはローカルビット線ＬＢＬＸｎ１に接続される。ｐＭＯＳトランジスタＰ１及びＰ２のソースは、電源電圧端ＶＤＤに接続される。ｐＭＯＳトランジスタＰ１及びＰ２のゲートは、プリチャージ線ＬＰＲＥｎに接続される。

プリチャージ線ＬＰＲＥｎは、プリチャージドライバ１３に接続される。ローカルプリチャージ回路ＬＰＲｎは、プリチャージドライバ１３から供給されるプリチャージ線ＬＰＲＥｎの信号レベルに従って、ローカルビット線ＬＢＬｎ１及びＬＢＬＸｎ１を“Ｈ”にプリチャージする、あるいは“Ｈ”へのプリチャージを停止する。

ローカルビット線ＬＢＬ１１は、スイッチ回路Ｓ１を介してグローバルビット線ＧＢＬ１に接続される。ローカルビット線ＬＢＬＸ１１は、スイッチ回路ＳＸ１を介してグローバルビット線ＧＢＬＸ１に接続される。ローカルビット線ＬＢＬ２１は、スイッチ回路Ｓ２を介してグローバルビット線ＧＢＬ１に接続される。ローカルビット線ＬＢＬＸ２１は、スイッチ回路ＳＸ２を介してグローバルビット線ＧＢＬＸ１に接続される。同様に、ローカルビット線ＬＢＬｎ１は、スイッチ回路Ｓｎを介してグローバルビット線ＧＢＬ１に接続される。ローカルビット線ＬＢＬＸｎ１は、スイッチ回路ＳＸｎを介してグローバルビット線ＧＢＬＸ１に接続される。

スイッチ回路Ｓ１及びＳＸ１の制御端は、グローバルワード線ＧＷＬ１に接続される。グローバルワード線ＧＷＬ１は、グローバルワード線ドライバ１２に接続される。スイッチ回路Ｓ１は、グローバルワード線ドライバ１２から供給されるグローバルワード線ＧＷＬ１の信号レベルに従って、ローカルビット線ＬＢＬ１１とグローバルビット線ＧＢＬ１との間を接続状態あるいは非接続状態に設定する。スイッチ回路ＳＸ１は、グローバルワード線ドライバ１２から供給されるグローバルワード線ＧＷＬ１の信号レベルに従って、ローカルビット線ＬＢＬＸ１１とグローバルビット線ＧＢＬＸ１との間を接続状態あるいは非接続状態に設定する。

スイッチ回路Ｓ２及びＳＸ２の制御端は、グローバルワード線ＧＷＬ２に接続される。グローバルワード線ＧＷＬ２は、グローバルワード線ドライバ１２に接続される。スイッチ回路Ｓ２は、グローバルワード線ドライバ１２から供給されるグローバルワード線ＧＷＬ２の信号レベルに従って、ローカルビット線ＬＢＬ２１とグローバルビット線ＧＢＬ１との間を接続状態あるいは非接続状態に設定する。スイッチ回路ＳＸ２は、グローバルワード線ドライバ１２から供給されるグローバルワード線ＧＷＬ２の信号レベルに従って、ローカルビット線ＬＢＬＸ２１とグローバルビット線ＧＢＬＸ１との間を接続状態あるいは非接続状態に設定する。

同様に、スイッチ回路Ｓｎ及びＳＸｎの制御端は、グローバルワード線ＧＷＬｎに接続される。グローバルワード線ＧＷＬｎは、グローバルワード線ドライバ１２に接続される。スイッチ回路Ｓｎは、グローバルワード線ドライバ１２から供給されるグローバルワード線ＧＷＬｎの信号レベルに従って、ローカルビット線ＬＢＬｎ１とグローバルビット線ＧＢＬ１との間を接続状態あるいは非接続状態に設定する。スイッチ回路ＳＸｎは、グローバルワード線ドライバ１２から供給されるグローバルワード線ＧＷＬｎの信号レベルに従って、ローカルビット線ＬＢＬＸｎ１とグローバルビット線ＧＢＬＸ１との間を接続状態あるいは非接続状態に設定する。

グローバルビット線ＧＢＬ１とＧＢＬＸ１との間には、グローバルプリチャージ回路ＧＰＲが接続される。グローバルプリチャージ回路ＧＰＲは、ｐＭＯＳトランジスタＰ３及びＰ４を有する。ｐＭＯＳトランジスタＰ３のドレインはグローバルビット線ＧＢＬ１に接続され、ｐＭＯＳトランジスタＰ４のドレインはグローバルビット線ＧＢＬＸ１に接続される。ｐＭＯＳトランジスタＰ３及びＰ４のソースは、電源電圧端ＶＤＤに接続される。ｐＭＯＳトランジスタＰ３及びＰ４のゲートは、プリチャージ線ＧＰＲＥに接続される。

プリチャージ線ＧＰＲＥは、プリチャージドライバ１３に接続される。グローバルプリチャージ回路ＧＰＲは、プリチャージドライバ１３から供給されるプリチャージ線ＧＰＲＥの信号レベルに従って、グローバルビット線ＧＢＬ１及びＧＢＬＸ１を“Ｈ”にプリチャージする、あるいは“Ｈ”へのプリチャージを停止する。

グローバルビット線ＧＢＬ１及びＧＢＬＸ１は、ＲＷ回路１５に接続される。ＲＷ回路１５は、グローバルビット線ＧＢＬ１及びＧＢＬＸ１を用いて、ＳＲＡＭセルＷｎにデータを書き込む。ＲＷ回路１５は、またグローバルビット線ＧＢＬＸ１を用いて、ＳＲＡＭセルＷｎからデータを読み出す。

グローバルビット線ＧＢＬＸ１は、ＡＤＣ及びビットシフタ１６に接続される。ＡＤＣ及びビットシフタ１６は、グローバルビット線ＧＢＬＸ１の電圧レベルをデジタル値に変換して信号ＡＳとして出力する。ＡＤＣ及びビットシフタ１６は、また、読み出したＳＲＡＭセルＷｎが重みＷＥ２～ＷＥ８を持つ場合、グローバルビット線ＧＢＬＸ１の電圧レベルをデジタル値に変換して信号ＡＳとする。さらに、信号ＡＳに対して、ＳＲＡＭセルＷｎが持つ重みＷＥ２～ＷＥ８に応じてビットシフト（例えば、左シフト）を行い、信号ＢＳとして出力する。例えば、読み出したＳＲＡＭセルＷｎが重みＷＥ２を持つ場合、グローバルビット線ＧＢＬＸ１の電圧レベルを、アナログ－デジタル変換して信号ＡＳを得る。さらに、信号ＡＳに対して、重みＷＥ２に応じたビット数だけ左シフトを行い、信号ＢＳとして出力する。

ＡＤＣ及びビットシフタ１６の出力端は、アキュムレータ１７に接続される。アキュムレータ１７は、ＡＤＣ及びビットシフタ１６から出力された信号ＡＳあるいは信号ＢＳを累算（あるいは積算）し、累算された信号ＡＣＣを出力する。

以下に、メモリ演算回路ＭＡ２の構成を説明する。メモリ演算回路ＭＡ２の構成は、ＳＲＡＭセル群ＳＣ２、ローカルビット線ＬＢＬ１２～ＬＢＬｎ２及びＬＢＬＸ１２～ＬＢＬＸｎ２、グローバルビット線ＧＢＬ２及びＧＢＬＸ２がメモリ演算回路ＭＡ１と異なり、その他の構成はメモリ演算回路ＭＡ１と同様である。

以下に、メモリ演算回路ＭＡｍの構成を説明する。メモリ演算回路ＭＡｍの構成は、ＳＲＡＭセル群ＳＣｍ、ローカルビット線ＬＢＬ１ｍ～ＬＢＬｎｍ及びＬＢＬＸ１ｍ～ＬＢＬＸｎｍ、グローバルビット線ＧＢＬｍ及びＧＢＬＸｍがメモリ演算回路ＭＡ１と異なり、その他の構成はメモリ演算回路ＭＡ１と同様である。

前述の構成では、８個のＳＲＡＭセルＷｎ[０]～Ｗｎ[７]がローカルビット線ＬＢＬｎｍとＬＢＬＸｎｍとの間に接続される例を述べたが、ローカルビット線ＬＢＬｎｍとＬＢＬＸｎｍとの間に接続されるＳＲＡＭセルＷｎの数は任意であり、例えば１６個あるいは３２個でもよい。

１．１．３ ＳＲＡＭセルの構成
次に、図３を用いて、メモリ演算回路ＭＡｍが含むＳＲＡＭセルＷｎの回路構成を説明する。図３は、ＳＲＡＭセルＷｎの構成を示す回路図である。

ＳＲＡＭセルＷｎは、ｐＭＯＳトランジスタＰ１１とｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタ）Ｎ１１を含む第１インバータＩＶ１と、ｐＭＯＳトランジスタＰ１２とｎＭＯＳトランジスタＮ１２を含む第２インバータＩＶ２と、ｎＭＯＳトランジスタＮ１３及びＮ１４とを備える。ＳＲＡＭセルＷｎは、インバータＩＶ１及びＩＶ２により、ノードＷ及びＷＸにそれぞれ“Ｈ”及びＬ（low）の電圧レベル（以下、“Ｌ”と記す）または“Ｌ”及び“Ｈ”のデータを記憶する。“Ｌ”は、例えば、基準電圧端（例えば、接地電位ノード）ＧＮＤの電圧である。

インバータＩＶ１とインバータＩＶ２は、出力端と入力端とが互いにクロスカップル（交差接続）されている。すなわち、インバータＩＶ１の出力端がインバータＩＶ２の入力端に接続され、インバータＩＶ１の入力端がインバータＩＶ２の出力端に接続される。ｐＭＯＳトランジスタＰ１１及びＰ１２のソースは電源電圧端ＶＤＤに接続され、ｎＭＯＳトランジスタＮ１１及びＮ１２のソースは、基準電圧端ＧＮＤに接続される。

インバータＩＶ１の出力端、すなわちｐＭＯＳトランジスタＰ１１のドレインとｎＭＯＳトランジスタＮ１１のドレインは、ｎＭＯＳトランジスタＮ１３のソース（あるいはドレイン）に接続される。ｎＭＯＳトランジスタＮ１３のドレイン（あるいはソース）は、ローカルビット線ＬＢＬｎｍに接続される。インバータＩＶ２の出力端、すなわちｐＭＯＳトランジスタＰ１２のドレインとｎＭＯＳトランジスタＮ１２のドレインは、ｎＭＯＳトランジスタＮ１４のソース（あるいはドレイン）に接続される。ｎＭＯＳトランジスタＮ１４のドレイン（あるいはソース）は、ローカルビット線ＬＢＬＸｎｍに接続される。

ｎＭＯＳトランジスタＮ１３及びＮ１４のゲートには、ワード線ＷＬｎが接続される。ｎＭＯＳトランジスタＮ１３及びＮ１４は、ワード線ＷＬｎの電圧によってオン状態あるいはオフ状態となり、転送トランジスタとして働く。

１．２ 実施形態の動作
以下に、実施形態の演算装置１０における動作について説明する。

１．２．１ ＳＲＡＭセルＷｎの基本的な動作
まず、図４、及び図５を用いて、ＳＲＡＭセルＷｎの基本的な読み出し動作について説明する。図４及び図５は、ＳＲＡＭセルＷｎの基本的な読み出し動作を示すタイミングチャートである。

ＳＲＡＭセルＷｎが“Ｈ”（例えば、１）を記憶する場合、ノードＷが“Ｈ”を保持し、ノードＷＸが“Ｌ”を保持するものとする。この場合、以下のように動作する。

図４に示すように、プリチャージドライバ１３は、プリチャージ線ＬＰＲＥを“Ｌ”から“Ｈ”に設定する。これにより、ローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍの“Ｈ”へのプリチャージが停止する。

次に、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬｎを“Ｈ”に設定する。これにより、ｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態に遷移する。

ここで、ＳＲＡＭセルＷｎのノードＷが“Ｈ”を保持し、ノードＷＸが“Ｌ”を保持しているため、ローカルビット線ＬＢＬＸｎｍの電荷は、ｎＭＯＳトランジスタＮ１４及びＮ１２を通ってディスチャージされる。これにより、ローカルビット線ＬＢＬＸｎｍの電圧は“Ｈ”から“Ｌ”に遷移する。一方、ローカルビット線ＬＢＬｎｍの電圧は“Ｈ”のまま維持される。

また、ＳＲＡＭセルＷｎが“Ｌ”（例えば、０）を記憶する場合、ノードＷが“Ｌ”を保持し、ノードＷＸが“Ｈ”を保持するものとする。この場合、以下のように動作する。

図５に示すように、プリチャージドライバ１３は、ローカルプリチャージ線ＬＰＲＥを“Ｌ”から“Ｈ”に設定する。これにより、ローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍの“Ｈ”へのプリチャージが停止する。

次に、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬｎを“Ｈ”に設定する。これにより、ｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態に遷移する。

ここで、ＳＲＡＭセルＷｎのノードＷが“Ｌ”を保持し、ノードＷＸが“Ｈ”を保持しているため、ローカルビット線ＬＢＬＸｎｍの電圧は“Ｈ”のまま維持される。一方、ローカルビット線ＬＢＬｎｍの電荷は、ｎＭＯＳトランジスタＮ１３及びＮ１１を通ってディスチャージされる。これにより、ローカルビット線ＬＢＬｎｍの電圧は“Ｈ”から“Ｌ”に遷移する。

１．２．２ ＳＲＡＭセルＷｎの読み出し動作
次に、演算装置１０におけるＳＲＡＭセルＷｎの読み出し動作を説明する。ここでは、読み出し対象をＳＲＡＭセルＷ１［０］とする。ＳＲＡＭセルＷ１［０］はローカルビット線ＬＢＬ１１とＬＢＬＸ１１との間に接続され、ＳＲＡＭセルＷ１［０］のｎＭＯＳトランジスタＮ１３及びＮ１４のゲートには、ワード線ＷＬ１_０が接続される。

図６は、演算装置１０におけるＳＲＡＭセルＷ１［０］の読み出し動作を説明するための回路図である。図７、図８及び図９は、ＳＲＡＭセルＷ１［０］の読み出し動作を示すタイミングチャートである。入力信号ＩＮ１はワード線ＷＬ１_０に対応し、入力信号ＩＮ１が“Ｈ”のとき、ワード線ＷＬ１_０が“Ｈ”に設定され、入力信号ＩＮ１が“Ｌ”のとき、ワード線ＷＬ１_０が“Ｌ”に設定される。

（１）入力信号ＩＮ１が“Ｈ”の場合
ＳＲＡＭセルＷ１［０］が“Ｈ”を記憶する場合、例えば、ノードＷが“Ｈ”を保持し、ノードＷＸが“Ｌ”を保持する。この場合、ＳＲＡＭセルＷ１［０］の読み出し動作は以下の通りである。

図７に示すように、プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１を“Ｌ”から“Ｈ”に設定する。これにより、ローカルビット線ＬＢＬ１１及びＬＢＬＸ１１の“Ｈ”へのプリチャージが停止する。

次に、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０を“Ｈ”に設定する。これにより、ｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態になり、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間は導通状態になる。

ここで、ノードＷが“Ｈ”を保持し、ノードＷＸが“Ｌ”を保持しているため、ローカルビット線ＬＢＬＸ１１の電荷はディスチャージされる。これにより、ローカルビット線ＬＢＬＸ１１の電圧は“Ｈ”から“Ｌ”に遷移する。一方、ローカルビット線ＬＢＬ１１の電圧は“Ｈ”のまま維持される。

一方、ＳＲＡＭセルＷ１［０］が“Ｌ”を記憶する場合、例えば、ノードＷが“Ｌ”を保持し、ノードＷＸが“Ｈ”を保持する。この場合、ＳＲＡＭセルＷ１［０］の読み出し動作は以下の通りである。

図８に示すように、プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１を“Ｌ”から“Ｈ”に設定する。これにより、ローカルビット線ＬＢＬ１１及びＬＢＬＸ１１の“Ｈ”へのチャージが停止する。

次に、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０を“Ｈ”に設定する。これにより、ｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態になり、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間は導通状態になる。

ここで、ノードＷが“Ｌ”を保持し、ノードＷＸが“Ｈ”を保持しているため、ローカルビット線ＬＢＬＸ１１の電圧は“Ｈ”のまま維持される。一方、ローカルビット線ＬＢＬ１１の電荷はディスチャージされる。これにより、ローカルビット線ＬＢＬ１１の電圧は“Ｈ”から“Ｌ”に遷移する。

（２）入力信号ＩＮ１が“Ｌ”の場合
入力信号ＩＮ１が“Ｌ”の場合は、ＳＲＡＭセルＷ１［０］が“Ｈ”あるいは“Ｌ”のいずれを記憶する場合でも、ＳＲＡＭセルＷ１［０］の読み出し動作は以下の通りである。

図９に示すように、プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１を“Ｌ”から“Ｈ”に設定する。これにより、ローカルビット線ＬＢＬ１１及びＬＢＬＸ１１の“Ｈ”へのプリチャージが停止する。

次に、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０を“Ｌ”のまま維持する。これにより、ｎＭＯＳトランジスタＮ１３及びＮ１４はオフ状態のまま維持され、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間は、遮断状態のままである。このため、ローカルビット線ＬＢＬ１１及びＬＢＬＸ１１の電圧は“Ｈ”のまま維持される。

図１０は、上述したＳＲＡＭセルＷ１［０］の読み出し動作における各信号の対応関係を示す図である。ローカルビット線ＬＢＬＸ１１の電圧は、入力信号ＩＮ１が“Ｈ”で、ＳＲＡＭセルＷ１［０］が“Ｈ”のとき、“Ｌ”になり、入力信号ＩＮ１が“Ｈ”で、ＳＲＡＭセルＷ１［０］が“Ｌ”のとき、“Ｈ”になる。さらに、ローカルビット線ＬＢＬＸ１１の電圧は、入力信号ＩＮ１が“Ｌ”のとき、ＳＲＡＭセルＷ１［０］が“Ｈ”か“Ｌ”かに係わらず、“Ｈ”になる。

ローカルビット線ＬＢＬ１１の電圧は、入力信号ＩＮ１が“Ｈ”で、ＳＲＡＭセルＷ１［０］が“Ｈ”のとき、“Ｈ”になり、入力信号ＩＮ１が“Ｈ”で、ＳＲＡＭセルＷ１［０］が“Ｌ”のとき、“Ｌ”になる。さらに、ローカルビット線ＬＢＬ１１の電圧は、入力信号ＩＮ１が“Ｌ”のとき、ＳＲＡＭセルＷ１［０］が“Ｈ”か“Ｌ”かに係わらず、“Ｈ”になる。

なお、ＳＲＡＭセルＷ１［０］が“Ｈ”を記憶する場合、ノードＷが“Ｈ”を保持し、ノードＷＸが“Ｌ”を保持するものとしたが、逆にノードＷが“Ｌ”を保持し、ノードＷＸが“Ｈ”を保持してもよい。この場合、ＳＲＡＭセルＷ１［０］が“Ｌ”を記憶する場合、ノードＷが“Ｈ”を保持し、ノードＷＸが“Ｌ”を保持する。そして、この場合、ローカルビット線ＬＢＬＸ１１及びＬＢＬ１１に読み出される電圧も逆になる。

また、上述では、ローカルビット線ＬＢＬ１１及びＬＢＬＸ１１とワード線ＷＬ１_０に接続されたＳＲＡＭセルＷ１[０]の読み出し動作を説明したが、その他のローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍとワード線ＷＬｎ_０～ＷＬｎ_７にそれぞれ接続されたＳＲＡＭセルＷｎ［０］～Ｗｎ［７］の読み出し動作についても同様である。

１．２．３ ＳＲＡＭセルＷｎの積和演算動作（１）
次に、演算装置１０におけるＳＲＡＭセルＷｎの積和演算動作を、第１～第３例として以下に説明する。

先ず、第１例としての３つのＳＲＡＭセルＷ１［０］、Ｗ２［０］、Ｗ３［０］による積和演算動作を説明する。図１１は、第１例のＳＲＡＭセルＷ１［０］、Ｗ２［０］、Ｗ３［０］の積和演算動作を説明するための回路図である。図１２は、第１例のＳＲＡＭセルＷ１［０］、Ｗ２［０］、Ｗ３［０］の積和演算動作を示すタイミングチャートである。この演算動作は、入力信号ＩＮ１が“Ｈ”で、かつＳＲＡＭセルＷｎが“Ｈ”である組み合わせが２つである場合を示す。例えば、ワード線ＷＬ１_０、ＷＬ２_０、ＷＬ３_０が“Ｈ”に設定され、ＳＲＡＭセルＷ１［０］及びＷ３［０］が“Ｈ”を記憶し、ＳＲＡＭセルＷ２［０］が“Ｌ”を記憶する場合である。

図１２に示すように、時刻ｔ２１にて、プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１、ＬＰＲＥ２、及びＬＰＲＥ３を“Ｌ”から“Ｈ”に設定する。これにより、ローカルビット線ＬＢＬ１１、ＬＢＬ２１、ＬＢＬ３１、ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１の“Ｈ”へのプリチャージが停止する。

次に、時刻ｔ２２にて、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０、ＷＬ２_０、及びＷＬ３_０を“Ｈ”に設定する。これにより、ＳＲＡＭセルＷ１［０］～Ｗ３［０］のｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態になり、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間は導通状態になる。同様に、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬ２１間、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬＸ２１間、ＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬ３１間、及びＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬＸ３１間は導通状態になる。

ここで、ＳＲＡＭセルＷ１［０］のノードＷが“Ｈ”を保持し、ノードＷＸが“Ｌ”を保持しているため、ローカルビット線ＬＢＬＸ１１の電荷はディスチャージされる。これにより、ローカルビット線ＬＢＬＸ１１の電圧は“Ｈ”から“Ｌ”に遷移する。一方、ローカルビット線ＬＢＬ１１の電圧は“Ｈ”のまま維持される。

ＳＲＡＭセルＷ２［０］のノードＷは“Ｌ”を保持し、ノードＷＸは“Ｈ”を保持しているため、ローカルビット線ＬＢＬＸ２１の電圧は“Ｈ”のまま維持される。一方、ローカルビット線ＬＢＬ２１の電荷はディスチャージされ、ローカルビット線ＬＢＬ２１の電圧は“Ｈ”から“Ｌ”に遷移する。

さらに、ＳＲＡＭセルＷ３［０］のノードＷは“Ｈ”を保持し、ノードＷＸは“Ｌ”を保持しているため、ローカルビット線ＬＢＬＸ３１の電荷はディスチャージされる。これにより、ローカルビット線ＬＢＬＸ３１の電圧は“Ｈ”から“Ｌ”に遷移する。一方、ローカルビット線ＬＢＬ３１の電圧は“Ｈ”のまま維持される。

次に、時刻ｔ２３にて、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｈ”から“Ｌ”に設定する。これにより、グローバルビット線ＧＢＬ１及びＧＢＬＸ１の“Ｈ”へのプリチャージが開始される。続いて、時刻ｔ２４にて、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｌ”から“Ｈ”に設定する。これにより、グローバルビット線ＧＢＬ１及びＧＢＬＸ１の“Ｈ”へのプリチャージが停止する。

次に、時刻ｔ２５にて、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０、ＷＬ２_０、及びＷＬ３_０を“Ｌ”に設定する。これにより、ＳＲＡＭセルＷ１［０］～Ｗ３［０］のｎＭＯＳトランジスタＮ１３及びＮ１４はオフ状態になり、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間は遮断状態になる。同様に、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬ２１間、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬＸ２１間、ＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬ３１間、及びＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬＸ３１間は遮断状態になる。

次に、時刻ｔ２６にて、グローバルワード線ドライバ１２は、グローバルワード線ＧＷＬ１、ＧＷＬ２、及びＧＷＬ３を“Ｈ”に設定する。これにより、スイッチ回路Ｓ１及びＳＸ１は接続状態になり、ローカルビット線ＬＢＬ１１とグローバルビット線ＧＢＬ１間、及びローカルビット線ＬＢＬＸ１１とグローバルビット線ＧＢＬＸ１間は導通状態になる。同様に、スイッチ回路Ｓ２及びＳＸ２も接続状態になり、ローカルビット線ＬＢＬ２１とグローバルビット線ＧＢＬ１間、及びローカルビット線ＬＢＬＸ２１とグローバルビット線ＧＢＬＸ１間は導通状態になる。さらに、スイッチ回路Ｓ３及びＳＸ３も接続状態になり、ローカルビット線ＬＢＬ３１とグローバルビット線ＧＢＬ１間、及びローカルビット線ＬＢＬＸ３１とグローバルビット線ＧＢＬＸ１間は導通状態になる。

スイッチ回路ＳＸ１～ＳＸ３が接続状態になると、図１２に示すように、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１と、グローバルビット線ＧＢＬＸ１とが導通状態になるため、チャージシェアが発生する。これにより、“Ｈ”のグローバルビット線ＧＢＬＸ１は、“Ｌ”のローカルビット線ＬＢＬＸ１１及びＬＢＬＸ３１の容量分だけ電圧レベルが低下する。すなわち、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

同様に、スイッチ回路Ｓ１～Ｓ３が接続状態になると、ローカルビット線ＬＢＬ１１、ＬＢＬ２１、及びＬＢＬ３１と、グローバルビット線ＧＢＬ１とが導通状態になるため、チャージシェアが発生する。これにより、“Ｈ”のグローバルビット線ＧＢＬ１は、“Ｌ”のローカルビット線ＬＢＬ２１の容量分だけ電圧レベルが低下する。すなわち、ローカルビット線ＬＢＬ１１、ＬＢＬ２１、及びＬＢＬ３１の電圧に応じて、グローバルビット線ＧＢＬ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、ＡＤＣ及びビットシフタ１６は、グローバルビット線ＧＢＬＸ１の電圧レベル（アナログ値）をデジタル値に変換して信号ＡＳとして出力する。さらに、アキュムレータ１７は、ＡＤＣ及びビットシフタ１６から出力された信号ＡＳを累算し、累算された信号ＡＣＣを出力する。

その後、次の読み出し動作に備えて、グローバルワード線ドライバ１２は、グローバルワード線ＧＷＬ１～ＧＷＬ３を“Ｌ”に設定する。プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１～ＬＰＲＥ３を“Ｈ”から“Ｌ”に設定し、ローカルビット線ＬＢＬ１１～ＬＢＬ３１及びＬＢＬＸ１１～ＬＢＬＸ３１をプリチャージする。その後、プリチャージ線ＬＰＲＥ１～ＬＰＲＥ３を“Ｌ”から“Ｈ”に戻す。また、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｈ”から“Ｌ”に設定し、グローバルビット線ＧＢＬ１及びＧＢＬＸ１をプリチャージする。その後、プリチャージ線ＧＰＲＥを“Ｌ”から“Ｈ”に戻す。

上述した動作では、入力信号ＩＮ１が“Ｈ”で、かつ“Ｈ”を記憶するＳＲＡＭセルＷｎの組み合わせの数に応じて、グローバルビット線ＧＢＬＸ１の“Ｈ”の電荷がディスチャージされ、グローバルビット線ＧＢＬＸ１の電圧は第１電圧レベルまで低下する。この第１電圧レベルは、ＡＤＣ及びビットシフタ１６により、アナログ値からデジタル値に変換されて信号ＡＳとして出力される。ＡＤＣ及びビットシフタ１６から出力される信号ＡＳより、入力信号ＩＮ１が“Ｈ”かつＳＲＡＭセルＷｎが“Ｈ”の組み合わせの数が２つであることを取得できる。

１．２．４ ＳＲＡＭセルＷｎの積和演算動作（２）
次に、第２例としての３つのＳＲＡＭセルＷ１［０］、Ｗ２［０］、Ｗ３［０］による他の積和演算動作を説明する。図１３は、第２例のＳＲＡＭセルＷ１［０］、Ｗ２［０］、Ｗ３［０］の積和演算動作を説明するための回路図である。図１４は、第２例のＳＲＡＭセルＷ１［０］、Ｗ２［０］、Ｗ３［０］の積和演算動作を示すタイミングチャートである。この演算動作は、入力信号ＩＮ１が“Ｈ”で、かつＳＲＡＭセルＷｎが“Ｈ”である組み合わせが１つである場合を示す。例えば、ワード線ＷＬ１_０及びＷＬ２_０が“Ｈ”に、ＷＬ３_０が“Ｌ”にそれぞれ設定され、ＳＲＡＭセルＷ１［０］及びＷ３［０］が“Ｈ”を記憶し、ＳＲＡＭセルＷ２［０］が“Ｌ”を記憶する場合である。

図１４に示すように、時刻ｔ３１にて、プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１、ＬＰＲＥ２、及びＬＰＲＥ３を“Ｌ”から“Ｈ”に設定する。これにより、ローカルビット線ＬＢＬ１１、ＬＢＬ２１、ＬＢＬ３１、ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１の“Ｈ”へのプリチャージが停止する。

次に、時刻ｔ３２にて、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０及びＷＬ２_０を“Ｈ”に設定し、ＷＬ３_０を“Ｌ”のまま維持する。これにより、ＳＲＡＭセルＷ１［０］及びＷ２［０］のｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態になり、ＳＲＡＭセルＷ３［０］のｎＭＯＳトランジスタＮ１３及びＮ１４はオフ状態のままである。このため、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間は導通状態になる。同様に、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬ２１間、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬＸ２１間は導通状態になる。一方、ＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬ３１間、及びＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬＸ３１間は遮断状態のままである。

ここで、ＳＲＡＭセルＷ１［０］のノードＷが“Ｈ”を保持し、ノードＷＸが“Ｌ”を保持しているため、ローカルビット線ＬＢＬＸ１１の電荷はディスチャージされる。これにより、ローカルビット線ＬＢＬＸ１１の電圧は“Ｈ”から“Ｌ”に遷移する。一方、ローカルビット線ＬＢＬ１１の電圧は“Ｈ”のまま維持される。

ＳＲＡＭセルＷ２［０］のノードＷは“Ｌ”を保持し、ノードＷＸは“Ｈ”を保持しているため、ローカルビット線ＬＢＬＸ２１の電圧は“Ｈ”のまま維持される。一方、ローカルビット線ＬＢＬ２１の電荷はディスチャージされ、ローカルビット線ＬＢＬ２１の電圧は“Ｈ”から“Ｌ”に遷移する。

さらに、ＳＲＡＭセルＷ３［０］のノードＷは“Ｈ”を保持し、ノードＷＸは“Ｌ”を保持しているが、ＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬ３１及びＬＢＬＸ３１間は遮断状態であるため、ローカルビット線ＬＢＬ３１及びＬＢＬＸ３１の電圧は“Ｈ”のまま維持される。

次に、時刻ｔ３３にて、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｈ”から“Ｌ”に設定する。これにより、グローバルビット線ＧＢＬ１及びＧＢＬＸ１の“Ｈ”へのプリチャージが開始される。続いて、時刻ｔ３４にて、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｌ”から“Ｈ”に設定する。これにより、グローバルビット線ＧＢＬ１及びＧＢＬＸ１の“Ｈ”へのプリチャージが停止する。

次に、時刻ｔ３５にて、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０、ＷＬ２_０、及びＷＬ３_０を“Ｌ”に設定する。これにより、ＳＲＡＭセルＷ１［０］～Ｗ３［０］のｎＭＯＳトランジスタＮ１３及びＮ１４はオフ状態になり、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間は遮断状態になる。同様に、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬ２１間、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬＸ２１間、ＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬ３１間、及びＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬＸ３１間は遮断状態になる。

次に、時刻ｔ３６にて、グローバルワード線ドライバ１２は、グローバルワード線ＧＷＬ１、ＧＷＬ２、及びＧＷＬ３を“Ｈ”に設定する。これにより、スイッチ回路Ｓ１及びＳＸ１は接続状態になり、ローカルビット線ＬＢＬ１１とグローバルビット線ＧＢＬ１間、及びローカルビット線ＬＢＬＸ１１とグローバルビット線ＧＢＬＸ１間は導通状態になる。同様に、スイッチ回路Ｓ２及びＳＸ２も接続状態になり、ローカルビット線ＬＢＬ２１とグローバルビット線ＧＢＬ１間、及びローカルビット線ＬＢＬＸ２１とグローバルビット線ＧＢＬＸ１間は導通状態になる。さらに、スイッチ回路Ｓ３及びＳＸ３も接続状態になり、ローカルビット線ＬＢＬ３１とグローバルビット線ＧＢＬ１間、及びローカルビット線ＬＢＬＸ３１とグローバルビット線ＧＢＬＸ１間は導通状態になる。

スイッチ回路ＳＸ１～ＳＸ３が接続状態になると、図１４に示すように、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１と、グローバルビット線ＧＢＬＸ１とが導通状態になるため、チャージシェアが発生する。これにより、“Ｈ”のグローバルビット線ＧＢＬＸ１は、“Ｌ”のローカルビット線ＬＢＬＸ１１の容量分だけ電圧レベルが低下する。すなわち、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

同様に、スイッチ回路Ｓ１～Ｓ３が接続状態になると、ローカルビット線ＬＢＬ１１、ＬＢＬ２１、及びＬＢＬ３１と、グローバルビット線ＧＢＬ１とが導通状態になるため、チャージシェアが発生する。これにより、“Ｈ”のグローバルビット線ＧＢＬ１は、“Ｌ”のローカルビット線ＬＢＬ２１の容量分だけ電圧レベルが低下する。すなわち、ローカルビット線ＬＢＬ１１、ＬＢＬ２１、及びＬＢＬ３１の電圧に応じて、グローバルビット線ＧＢＬ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、ＡＤＣ及びビットシフタ１６は、グローバルビット線ＧＢＬＸ１の電圧レベルをデジタル値に変換して信号ＡＳとして出力する。さらに、アキュムレータ１７は、ＡＤＣ及びビットシフタ１６から出力された信号ＡＳを累算し、累算された信号ＡＣＣを出力する。

その後、次の読み出し動作に備えて、グローバルワード線ドライバ１２は、グローバルワード線ＧＷＬ１～ＧＷＬ３を“Ｌ”に設定する。プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１～ＬＰＲＥ３を“Ｈ”から“Ｌ”に設定し、ローカルビット線ＬＢＬ１１～ＬＢＬ３１及びＬＢＬＸ１１～ＬＢＬＸ３１をプリチャージする。その後、プリチャージ線ＬＰＲＥ１～ＬＰＲＥ３を“Ｌ”から“Ｈ”に戻す。また、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｈ”から“Ｌ”に設定し、グローバルビット線ＧＢＬ１及びＧＢＬＸ１をプリチャージする。その後、プリチャージ線ＧＰＲＥを“Ｌ”から“Ｈ”に戻す。

上述した動作では、入力信号ＩＮ１が“Ｈ”で、かつ“Ｈ”を記憶するＳＲＡＭセルＷｎの組み合わせの数に応じて、グローバルビット線ＧＢＬＸ１の“Ｈ”の電荷がディスチャージされ、グローバルビット線ＧＢＬＸ１の電圧は第２電圧レベルまで低下する。この第２電圧レベルは、ＡＤＣ及びビットシフタ１６により、アナログ値からデジタル値に変換されて信号ＡＳとして出力される。ＡＤＣ及びビットシフタ１６から出力される信号ＡＳより、入力信号ＩＮ１が“Ｈ”かつＳＲＡＭセルＷｎが“Ｈ”の組み合わせの数が１つであることを取得できる。

１．２．５ ＳＲＡＭセルＷｎの積和演算動作（３）
同一の重みＷＥを有するＳＲＡＭセルＷｎの積和演算が終了したら、別の重みＷＥを有するＳＲＡＭセルＷｎの積和演算に移行し、指定された重みを有するＳＲＡＭセルＷｎの積和演算が終了するまで、積和演算が繰り返し実行される。

ここでは、第３例として、ＳＲＡＭセルＷ１［０］、Ｗ２［０］、Ｗ３［０］による積和演算が終了した後、ＳＲＡＭセルＷ１［１］、Ｗ２［１］、Ｗ３［１］による積和演算を実行する例を説明する。図１５は、第３例のＳＲＡＭセルＷ１［０］～Ｗ３［０］及びＷ１［１］～Ｗ３［１］の積和演算動作を説明するための回路図である。図１６は、第３例の積和演算動作を示すタイミングチャートである。

先ず、ＳＲＡＭセルＷ１［０］、Ｗ２［０］、Ｗ３［０］の積和演算を行う。図１６に示すように、時刻ｔ４１にて、プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１、ＬＰＲＥ２、及びＬＰＲＥ３を“Ｌ”から“Ｈ”に設定する。これにより、ローカルビット線ＬＢＬ１１、ＬＢＬ２１、ＬＢＬ３１、ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１の“Ｈ”へのプリチャージが停止する。

次に、時刻ｔ４２にて、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０、ＷＬ２_０、及びＷＬ３_０を“Ｈ”に設定する。これにより、ＳＲＡＭセルＷ１［０］～Ｗ３［０］のｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態になる。このため、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１及びＬＢＬＸ１１との間、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬ２１及びＬＢＬＸ２１との間、及びＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬ３１及びＬＢＬＸ３１との間は導通状態になる。

ここで、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間が導通状態になると、ＳＲＡＭセルＷ１［０］が記憶するデータに応じて、ローカルビット線ＬＢＬＸ１１の電荷がディスチャージされる。なお、ディスチャージされない場合もある。これにより、ローカルビット線ＬＢＬＸ１１の電圧は“Ｈ”から“Ｌ”の間で遷移する。同様に、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬＸ２１間が導通状態になると、ＳＲＡＭセルＷ２［０］が記憶するデータに応じて、ローカルビット線ＬＢＬＸ２１の電荷がディスチャージされる。なお、ディスチャージされない場合もある。これにより、ローカルビット線ＬＢＬＸ２１の電圧は“Ｈ”から“Ｌ”の間で遷移する。さらに、ＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬＸ３１間が導通状態になると、ＳＲＡＭセルＷ３［０］が記憶するデータに応じて、ローカルビット線ＬＢＬＸ３１の電荷がディスチャージされる。なお、ディスチャージされない場合もある。これにより、ローカルビット線ＬＢＬＸ３１の電圧は“Ｈ”から“Ｌ”の間で遷移する。

次に、時刻ｔ４３にて、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｈ”から“Ｌ”に設定する。これにより、グローバルビット線ＧＢＬ１及びＧＢＬＸ１の“Ｈ”へのプリチャージが開始される。続いて、時刻ｔ４４にて、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｌ”から“Ｈ”に設定する。これにより、グローバルビット線ＧＢＬ１及びＧＢＬＸ１の“Ｈ”へのプリチャージが停止する。

次に、時刻ｔ４５にて、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_０、ＷＬ２_０、及びＷＬ３_０を“Ｌ”に設定する。これにより、ＳＲＡＭセルＷ１［０］～Ｗ３［０］のｎＭＯＳトランジスタＮ１３及びＮ１４はオフ状態になる。このため、ＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［０］とローカルビット線ＬＢＬＸ１１間は遮断状態になる。同様に、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬ２１間、ＳＲＡＭセルＷ２［０］とローカルビット線ＬＢＬＸ２１間、ＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬ３１間、及びＳＲＡＭセルＷ３［０］とローカルビット線ＬＢＬＸ３１間は遮断状態になる。

次に、時刻ｔ４６にて、グローバルワード線ドライバ１２は、グローバルワード線ＧＷＬ１、ＧＷＬ２、及びＧＷＬ３を“Ｈ”に設定する。これにより、スイッチ回路ＳＸ１～ＳＸ３が接続状態になる。

スイッチ回路ＳＸ１～ＳＸ３が接続状態になると、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１と、グローバルビット線ＧＢＬＸ１とが導通状態になるため、チャージシェアが発生する。これにより、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、ＡＤＣ及びビットシフタ１６は、グローバルビット線ＧＢＬＸ１の電圧レベルをデジタル値に変換して信号ＡＳとして出力する。さらに、アキュムレータ１７は、保持していた値に、ＡＤＣ及びビットシフタ１６から出力された信号ＡＳを加算し、累算された信号ＡＣＣを出力する。その後、時刻ｔ４７にて、グローバルワード線ドライバ１２は、グローバルワード線ＧＷＬ１～ＧＷＬ３を“Ｌ”に設定する。これにより、スイッチ回路ＳＸ１～ＳＸ３が非接続状態になる。

次に、ＳＲＡＭセルＷ１［１］、Ｗ２［１］、Ｗ３［１］の積和演算を行う。時刻ｔ４８にて、プリチャージドライバ１３は、プリチャージ線ＬＰＲＥ１～ＬＰＲＥ３を“Ｈ”から“Ｌ”に設定し、所定期間後、“Ｌ”から“Ｈ”に戻す。これにより、ローカルビット線ＬＢＬ１１、ＬＢＬ２１、ＬＢＬ３１、ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１を“Ｈ”にプリチャージし、その後、プリチャージを停止する。

次に、時刻ｔ４９にて、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_１、ＷＬ２_１、及びＷＬ３_１を“Ｈ”に設定する。これにより、ＳＲＡＭセルＷ１［１］～Ｗ３［１］のｎＭＯＳトランジスタＮ１３及びＮ１４はオン状態になる。このため、ＳＲＡＭセルＷ１［１］とローカルビット線ＬＢＬ１１及びＬＢＬＸ１１との間、ＳＲＡＭセルＷ２［１］とローカルビット線ＬＢＬ２１及びＬＢＬＸ２１との間、及びＳＲＡＭセルＷ３［１］とローカルビット線ＬＢＬ３１及びＬＢＬＸ３１との間は導通状態になる。

ここで、ＳＲＡＭセルＷ１［１］とローカルビット線ＬＢＬＸ１１間が導通状態になると、ＳＲＡＭセルＷ１［１］が記憶するデータに応じて、ローカルビット線ＬＢＬＸ１１の電荷がディスチャージされる。なお、ディスチャージされない場合もある。これにより、ローカルビット線ＬＢＬＸ１１の電圧は“Ｈ”から“Ｌ”の間で遷移する。同様に、ＳＲＡＭセルＷ２［１］とローカルビット線ＬＢＬＸ２１間が導通状態になると、ＳＲＡＭセルＷ２［１］が記憶するデータに応じて、ローカルビット線ＬＢＬＸ２１の電荷がディスチャージされる。なお、ディスチャージされない場合もある。これにより、ローカルビット線ＬＢＬＸ２１の電圧は“Ｈ”から“Ｌ”の間で遷移する。さらに、ＳＲＡＭセルＷ３［１］とローカルビット線ＬＢＬＸ３１間が導通状態になると、ＳＲＡＭセルＷ３［１］が記憶するデータに応じて、ローカルビット線ＬＢＬＸ３１の電荷がディスチャージされる。なお、ディスチャージされない場合もある。これにより、ローカルビット線ＬＢＬＸ３１の電圧は“Ｈ”から“Ｌ”の間で遷移する。

次に、時刻ｔ５０にて、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｈ”から“Ｌ”に設定する。これにより、グローバルビット線ＧＢＬ１及びＧＢＬＸ１の“Ｈ”へのプリチャージが開始される。続いて、時刻ｔ５１にて、プリチャージドライバ１３は、プリチャージ線ＧＰＲＥを“Ｌ”から“Ｈ”に設定する。これにより、グローバルビット線ＧＢＬ１及びＧＢＬＸ１の“Ｈ”へのプリチャージが停止する。

次に、時刻ｔ５２にて、ロウデコーダ及びワード線ドライバ１１は、ワード線ＷＬ１_１、ＷＬ２_１、及びＷＬ３_１を“Ｌ”に設定する。これにより、ＳＲＡＭセルＷ１［１］～Ｗ３［１］のｎＭＯＳトランジスタＮ１３及びＮ１４はオフ状態になる。このため、ＳＲＡＭセルＷ１［１］とローカルビット線ＬＢＬ１１間、及びＳＲＡＭセルＷ１［１］とローカルビット線ＬＢＬＸ１１間は遮断状態になる。同様に、ＳＲＡＭセルＷ２［１］とローカルビット線ＬＢＬ２１間、ＳＲＡＭセルＷ２［１］とローカルビット線ＬＢＬＸ２１間、ＳＲＡＭセルＷ３［１］とローカルビット線ＬＢＬ３１間、及びＳＲＡＭセルＷ３［１］とローカルビット線ＬＢＬＸ３１間は遮断状態になる。

次に、時刻ｔ５３にて、グローバルワード線ドライバ１２は、グローバルワード線ＧＷＬ１、ＧＷＬ２、及びＧＷＬ３を“Ｈ”に設定する。これにより、スイッチ回路ＳＸ１～ＳＸ３が接続状態になる。

スイッチ回路ＳＸ１～ＳＸ３が接続状態になると、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１と、グローバルビット線ＧＢＬＸ１とが導通状態になるため、チャージシェアが発生する。これにより、ローカルビット線ＬＢＬＸ１１、ＬＢＬＸ２１、及びＬＢＬＸ３１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、ＡＤＣ及びビットシフタ１６は、グローバルビット線ＧＢＬＸ１の電圧レベルをデジタル値に変換して信号ＡＳとして出力する。さらに、ＡＤＣ及びビットシフタ１６は、ＳＲＡＭセルＷ１［１］～Ｗ３［１］が持つ重みＷＥ２に応じて、信号ＡＳに対して左シフトを行い、信号ＢＳとして出力する。アキュムレータ１７は、保持していた信号ＡＣＣに、ＡＤＣ及びビットシフタ１６から出力された信号ＢＳを加算し、累算された信号ＡＣＣを出力する。

１．２．６ 入力信号ＩＮｎ（１ビット）×セルＷｎ（１ビット）の積和演算
次に、入力信号ＩＮｎが１ビットで、ＳＲＡＭセルＷｎが１ビット（以下、１ビット×１ビットと記す）の場合の積和演算動作について説明する。

図１７は、演算装置１０における１ビット×１ビットの積和演算動作を示すフローチャートである。図１８は、１ビット×１ビットの積和演算動作を説明するための回路図である。図１９は、１ビット×１ビットの積和演算動作のタイミングチャートである。図１７に示すフローチャートの動作は、コントローラ１４により実行される。

図１７に示すように、積和演算が開始すると、まず、コントローラ１４からの命令により、ＲＷ回路１５はＳＲＡＭセルＷｎにデータを書き込む（Ｓ１）。次に、コントローラ１４は、アキュムレータ１７の累算値を０に初期化する（Ｓ２）。さらに、コントローラ１４は、変数ｉ（ｉは０以上の整数）に０を代入する（Ｓ３）。

次に、コントローラ１４は、変数ｉが７以下か否かを判定する（Ｓ４）。変数ｉが７以下である場合（Ｙｅｓ）、コントローラ１４は、処理をＳ５に移行し、Ｓ５以降の処理を行う。Ｓ５において、コントローラ１４からの命令により、ロウデコーダ及びワード線ドライバ１１は、入力信号ＩＮ１［ｉ］～ＩＮｎ［ｉ］、すなわちワード線ＷＬ１_ｉ～ＷＬｎ_ｉにより、ＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］を選択する。例えば、変数ｉが０の場合、入力信号ＩＮ１［０］～ＩＮｎ［０］によりＳＲＡＭセルＷ１［０］～Ｗｎ［０］が選択される。

次に、コントローラ１４からの命令により、ＲＷ回路１５は、選択されたＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］からデータを読み出す。ＡＤＣ及びビットシフタ１６は、読み出したデータをデジタル値に変換する。具体的には、選択されたＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］のデータに応じて、ローカルビット線ＬＢＬＸｎ１の電荷がディスチャージされ、さらにグローバルビット線ＧＢＬＸ１の電荷がディスチャージされる。これにより、グローバルビット線ＧＢＬＸ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳとして出力される（Ｓ６）。

次に、コントローラ１４からの命令により、アキュムレータ１７は、保持していた信号ＡＣＣに、ＡＤＣ及びビットシフタ１６から出力された信号ＡＳを加算し、累算された信号ＡＣＣを算出する（Ｓ７）。

次に、コントローラ１４は、変数ｉの値をインクリメントする（Ｓ８）。続いて、コントローラ１４は、処理をＳ４に戻し、変数ｉが７以下であるか否かを再度判定する。変数ｉが７以下である場合、コントローラ１４は、Ｓ５からＳ８までの処理を繰り返す。

Ｓ４において、変数ｉが７より大きい場合、コントローラ１４は、処理をＳ９に移行し、アキュムレータ１７が保持する信号ＡＣＣを出力する。以上により、１ビット×１ビットの積和演算が終了する。

以下に、図１８及び図１９を用いて、図１７に示したフローチャートにおける一部の動作を説明する。フローチャート中のＳ５～Ｓ７において、変数ｉが０の場合の動作を以下に述べる。

入力信号ＩＮ１［０］～ＩＮｎ［０］が“Ｈ”に設定され、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］が選択される。これにより、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。具体的には、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］に記憶されたデータに応じて、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電荷がディスチャージされ、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、時刻ｔ６１に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。具体的には、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電荷がディスチャージされ、グローバルビット線ＧＢＬＸ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(１_１)として出力される。信号ＡＳ(１_１)は、以下に示す式(１)で表せる。

ここで例えば、ＩＮ１［０］×Ｗ１［０］は、入力信号ＩＮ１［０］とＳＲＡＭセルＷ１［０］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。その他のＩＮｎ［０］×Ｗｎ［０］も、同様に入力信号ＩＮｎ［０］とＳＲＡＭセルＷｎ［０］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。

その後、ＡＤＣ及びビットシフタ１６から出力された信号ＡＳ(１_１)は、アキュムレータ１７が保持していた値に加算され、累算された信号ＡＣＣ(１_１)が出力される。ここで、アキュムレータ１７の値は以前に“０”に初期化されているので、アキュムレータ１７から出力される信号ＡＣＣ(１_１)は信号ＡＳ(１_１)と同じである。よって、信号ＡＣＣ(１_１)は式(１)で表せる。

次に、図１７に示すフローチャート中のＳ５～Ｓ７において、変数ｉが１の場合の動作を以下に述べる。

入力信号ＩＮ１［１］～ＩＮｎ［１］が“Ｈ”に設定され、ＳＲＡＭセルＷ１［１］～Ｗｎ［１］が選択される。これにより、ＳＲＡＭセルＷ１［１］～Ｗｎ［１］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。具体的には、ＳＲＡＭセルＷ１［１］～Ｗｎ［１］に記憶されたデータに応じて、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電荷がディスチャージされ、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、時刻ｔ６２に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。具体的には、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電荷がディスチャージされ、グローバルビット線ＧＢＬＸ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(１_２)として出力される。信号ＡＳ(１_２)は、以下に示す式(２)で表せる。

ここで例えば、ＩＮ１［１］×Ｗ１［１］は、入力信号ＩＮ１［１］とＳＲＡＭセルＷ１［１］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。その他のＩＮｎ［１］×Ｗｎ［１］も、同様に入力信号ＩＮｎ［１］とＳＲＡＭセルＷｎ［１］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。

その後、ＡＤＣ及びビットシフタ１６から出力された信号ＡＳ(１_２)は、アキュムレータ１７が保持していた信号ＡＣＣ(１_１)に加算され、累算された信号ＡＣＣ(１_２)が出力される。すなわち、アキュムレータ１７から出力される信号ＡＣＣ(１_２)は、信号ＡＣＣ(１_１)に信号ＡＳ(１_２)が加算された値である。信号ＡＣＣ(１_２)は、以下に示す式(３)で表せる。

図１７に示すフローチャート中のＳ５～Ｓ７において、変数ｉが２～７の場合の動作は、前述した動作において、入力信号ＩＮ１［ｉ］～ＩＮｎ［ｉ］、及びＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］における変数ｉに２～７がそれぞれ代入された動作となる。以下に、変数ｉが７の場合の動作を述べる。

入力信号ＩＮ１［７］～ＩＮｎ［７］が“Ｈ”に設定され、ＳＲＡＭセルＷ１［７］～Ｗｎ［７］が選択される。これにより、ＳＲＡＭセルＷ１［７］～Ｗｎ［７］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。具体的には、ＳＲＡＭセルＷ１［７］～Ｗｎ［７］に記憶されたデータに応じて、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電荷がディスチャージされ、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、時刻ｔ６３に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。具体的には、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電荷がディスチャージされ、グローバルビット線ＧＢＬＸ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(１_８)として出力される。信号ＡＳ(１_８)は、以下に示す式(４)で表せる。

ここで例えば、ＩＮ１［７］×Ｗ１［７］は、入力信号ＩＮ１［７］とＳＲＡＭセルＷ１［７］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。その他のＩＮｎ［７］×Ｗｎ［７］も、同様に入力信号ＩＮｎ［７］とＳＲＡＭセルＷｎ［７］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。

その後、ＡＤＣ及びビットシフタ１６から出力された信号ＡＳ(１_８)は、アキュムレータ１７が保持していた信号ＡＣＣ(１_７)に加算され、累算された信号ＡＣＣ(１_８)が出力される。アキュムレータ１７から出力される信号ＡＣＣ(１_８)は、ＡＣＣ(１_７)にＡＳ(１_８)が加算された値である。すなわち、ＡＣＣ(１_８)は“ＡＳ(１_１)＋ＡＳ(１_２)＋…＋ＡＳ(１_８)”の値である。信号ＡＣＣ(１_８)は、以下に示す式(５)で表せる。

図１７～図１９を用いて説明した上述の動作は、入力信号ＩＮ１～ＩＮｎが全て“Ｈ”の場合を一例として説明したが、入力信号ＩＮ１～ＩＮｎに“Ｌ”が含まれる場合にも適用できる。

１．２．７ 入力信号ＩＮｎ（１ビット）×セルＷｎ（８ビット）の積和演算
次に、入力信号ＩＮｎが１ビットで、ＳＲＡＭセルＷｎが８ビット（以下、１ビット×８ビットと記す）の場合の積和演算動作について説明する。

図２０は、演算装置１０における１ビット×８ビットの積和演算動作を示すフローチャートである。図２１は、１ビット×８ビットの積和演算動作を説明するための回路図である。図２２は、１ビット×８ビットの積和演算動作のタイミングチャートである。図２０に示すフローチャートの動作は、コントローラ１４により実行される。

図２０に示すように、積和演算が開始すると、まず、コントローラ１４からの命令により、ＲＷ回路１５はＳＲＡＭセルＷｎにデータを書き込む（Ｓ１）。次に、コントローラ１４は、アキュムレータ１７の累算値を０に初期化する（Ｓ２）。さらに、コントローラ１４は、変数ｉ（ｉは０以上の整数）に０を代入する（Ｓ３）。

次に、コントローラ１４は、変数ｉは７以下か否かを判定する（Ｓ４）。変数ｉが７以下である場合（Ｙｅｓ）、コントローラ１４は、処理をＳ５Ａに移行し、Ｓ５Ａ以降の処理を行う。Ｓ５Ａでは、コントローラ１４からの命令により、ロウデコーダ及びワード線ドライバ１１は、入力信号ＩＮ１～ＩＮｎによりＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］を選択する。ここで、入力信号ＩＮ１～ＩＮｎは、ワード線ＷＬ１_ｉ、ＷＬ２_ｉ、…、ＷＬｎ_ｉにそれぞれ対応する。例えば、変数ｉが０の場合、ワード線ＷＬ１_０～ＷＬｎ_０によりＳＲＡＭセルＷ１［０］～Ｗｎ［０］を選択される。

次に、コントローラ１４からの命令により、ＲＷ回路１５は、選択されたＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］からデータを読み出す。ＡＤＣ及びビットシフタ１６は、読み出したデータをデジタル値に変換する。具体的には、選択されたＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］のデータに応じて、ローカルビット線ＬＢＬＸｎ１の電荷がディスチャージされ、さらにグローバルビット線ＧＢＬＸ１の電荷がディスチャージされる。これにより、グローバルビット線ＧＢＬＸ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳとして出力される（Ｓ６）。

さらに、信号ＡＳは、ＡＤＣ及びビットシフタ１６によりｉビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳとして出力される。コントローラ１４からの命令により、アキュムレータ１７は、保持していた信号ＡＣＣに、ＡＤＣ及びビットシフタ１６から出力された信号ＢＳを加算し、累算された信号ＡＣＣを算出する（Ｓ７Ａ）。

次に、コントローラ１４は、変数ｉの値をインクリメントする（Ｓ８）。続いて、コントローラ１４は、処理をＳ４に戻り、変数ｉが７以下であるか否かを再度判定する。変数ｉが７以下である場合、コントローラ１４は、Ｓ５ＡからＳ８までの処理を繰り返す。

Ｓ４において、変数ｉが７より大きい場合、コントローラ１４は、処理をＳ９に移行し、アキュムレータ１７が保持する信号ＡＣＣを出力する。以上により、１ビット×８ビットの積和演算が終了する。

以下に、図２１及び図２２を用いて、図２０に示したフローチャートにおける一部の動作を説明する。フローチャート中のＳ５Ａ～Ｓ７Ａにおいて、変数ｉが０の場合の動作を以下述べる。

入力信号ＩＮ１～ＩＮｎ、すなわちワード線ＷＬ１_０～ＷＬｎ_０が“Ｈ”に設定され、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］が選択される。これにより、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。具体的には、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］に記憶されたデータに応じて、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電荷がディスチャージされ、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、時刻ｔ７１に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。具体的には、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電荷がディスチャージされ、グローバルビット線ＧＢＬＸ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(２_１)として出力される。信号ＡＳ(２_１)は、以下に示す式(６)で表せる。

ここで例えば、ＩＮ１×Ｗ１［０］は、入力信号ＩＮ１とＳＲＡＭセルＷ１［０］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。その他のＩＮｎ×Ｗｎ［０］も、同様に入力信号ＩＮｎとＳＲＡＭセルＷｎ［０］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。

その後、ＡＤＣ及びビットシフタ１６にて変換された信号ＡＳ(２_１)は、さらに、ＡＤＣ及びビットシフタ１６によりｉビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳ(２_１)として出力される。ここで、ｉは０であるため、左シフトは行われない。よって、信号ＢＳ(２_１)は信号ＡＳ(２_１)と同じであり、式(６)で表せる。

次に、信号ＢＳ(２_１)は、アキュムレータ１７が保持していた値に加算され、累算された信号ＡＣＣ(２_１)が出力される（Ｓ７Ａ）。ここで、アキュムレータ１７の値は以前に“０”に初期化されているので、アキュムレータ１７から出力される信号ＡＣＣ(２_１)は、信号ＢＳ(２_１)及び信号ＡＳ(２_１)と同じである。よって、信号ＡＣＣ(２_１)は式(６)で表せる。

次に、図２０に示すフローチャート中のＳ５Ａ～Ｓ７Ａにおいて、変数ｉが１の場合の動作を以下に述べる。

入力信号ＩＮ１～ＩＮｎ、すなわちワード線ＷＬ１_１～ＷＬｎ_１が“Ｈ”に設定され、ＳＲＡＭセルＷ１［１］～Ｗｎ［１］が選択される。これにより、ＳＲＡＭセルＷ１［１］～Ｗｎ［１］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。

次に、時刻ｔ７２に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(２_２)として出力される。信号ＡＳ(２_２)は、以下に示す式(７)で表せる。

ここで例えば、ＩＮ１×Ｗ１［１］は、入力信号ＩＮ１とＳＲＡＭセルＷ１［１］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。その他のＩＮｎ×Ｗｎ［１］も、同様に入力信号ＩＮｎとＳＲＡＭセルＷｎ［１］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。

その後、ＡＤＣ及びビットシフタ１６にて変換された信号ＡＳ(２_２)は、さらに、ＡＤＣ及びビットシフタ１６によりｉビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳ(２_２)として出力される。信号ＢＳ(２_２)は、以下に示す式(８)で表せる。

次に、信号ＢＳ(２_２)は、アキュムレータ１７が保持していた信号ＡＣＣ(２_１)に加算され、累算された信号ＡＣＣ(２_２)が出力される（Ｓ７Ａ）。すなわち、アキュムレータ１７から出力される信号ＡＣＣ(２_２)は、信号ＡＣＣ(２_１)に信号ＢＳ(２_２)が加算された値である。信号ＡＣＣ(２_２)は、以下に示す式(９)で表せる。

図２０に示すフローチャート中のＳ５Ａ～Ｓ７Ａにおいて、変数ｉが２～７の場合の動作は、前述した動作において、入力信号ＩＮ１～ＩＮｎ、及びＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］における変数ｉに２～７がそれぞれ代入された動作となる。以下に、変数ｉが７の場合の動作を述べる。

入力信号ＩＮ１～ＩＮｎ、すなわちワード線ＷＬ１_１～ＷＬｎ_１が“Ｈ”に設定され、ＳＲＡＭセルＷ１［７］～Ｗｎ［７］が選択される。これにより、ＳＲＡＭセルＷ１［７］～Ｗｎ［７］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。

次に、時刻ｔ７３に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(２_８)として出力される。信号ＡＳ(２_８)は、以下に示す式(１０)で表せる。

ここで例えば、ＩＮ１×Ｗ１［７］は、入力信号ＩＮ１とＳＲＡＭセルＷ１［７］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。その他のＩＮｎ×Ｗｎ［７］も、同様に入力信号ＩＮｎとＳＲＡＭセルＷｎ［７］が共に“Ｈ”であるとき、“Ｈ”となり、それ以外は“Ｌ”となる。

その後、ＡＤＣ及びビットシフタ１６にて変換された信号ＡＳ(２_８)は、さらに、ＡＤＣ及びビットシフタ１６によりｉビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳ(２_８)として出力される。信号ＢＳ(２_８)は、以下に示す式(１１)で表せる。

次に、信号ＢＳ(２_８)は、アキュムレータ１７が保持していた信号ＡＣＣ(２_７)に加算され、累算された信号ＡＣＣ(２_８)が出力される（Ｓ７Ａ）。アキュムレータ１７から出力される信号ＡＣＣ(２_８)は、信号ＡＣＣ(２_７)に信号ＢＳ(２_８)が加算された値である。すなわち、信号ＡＣＣ(２_８)は“ＢＳ(２_１)＋ＢＳ(２_２)＋…＋ＢＳ(２_８)”の値である。信号ＡＣＣ(２_８)は、以下に示す式(１２)で表せる。

図２０～図２２を用いて説明した上述の動作は、入力信号ＩＮ１～ＩＮｎが全て“Ｈ”の場合を一例として説明したが、入力信号ＩＮ１～ＩＮｎに“Ｌ”が含まれる場合にも適用できる。

また、上述では、１ビット×８ビットの積和演算動作を説明したが、ローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍに接続されるＳＲＡＭセルＷｎを８個より増やせば、１ビット×８ビットより大きなビット数の積和演算が可能である。例えば、ローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍに１６個のＳＲＡＭセルＷｎを接続すれば、１ビット×１６ビットの積和演算が可能である。さらに、ローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍに３２個のＳＲＡＭセルＷｎを接続すれば、１ビット×３２ビットの積和演算が可能である。

１．２．８ 入力信号ＩＮｎ（４ビット）×セルＷｎ（８ビット）の積和演算
次に、入力信号ＩＮｎが４ビットで、ＳＲＡＭセルＷｎが８ビット（以下、４ビット×８ビットと記す）の場合の積和演算動作について説明する。

図２３は、演算装置１０における４ビット×８ビットの積和演算動作を示すフローチャートである。図２４は、４ビット×８ビットの積和演算動作を説明するための回路図である。図２５は、４ビット×８ビットの積和演算動作のタイミングチャートである。図２３に示すフローチャートの動作は、コントローラ１４により実行される。

図２３に示すように、積和演算が開始すると、まず、コントローラ１４からの命令により、ＲＷ回路１５はＳＲＡＭセルＷｎにデータを書き込む（Ｓ１１）。続いて、コントローラ１４は、アキュムレータ１７の累算値を０に初期化する（Ｓ１２）。さらに、コントローラ１４は、変数ｈ（ｈは０以上の整数）に０を代入する（Ｓ１３）。

次に、コントローラ１４は、変数ｈは３以下か否かを判定する（Ｓ１４）。変数ｈが３以下である場合（Ｙｅｓ）、コントローラ１４は、処理をＳ１５に移行し、Ｓ１５以降の処理を行う。Ｓ１５において、コントローラ１４は、変数ｉ（ｉは０以上の整数）に０を代入する。

次に、コントローラ１４は、変数ｉは７以下か否かを判定する（Ｓ１６）。変数ｉが７以下である場合（Ｙｅｓ）、コントローラ１４は、処理をＳ１７に移行し、Ｓ１７以降の処理を行う。Ｓ１７において、コントローラ１４からの命令により、ロウデコーダ及びワード線ドライバ１１は、入力信号ＩＮ１［ｈ］～ＩＮｎ［ｈ］によりＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］を選択する。例えば、変数ｈと変数ｉが共に０の場合、入力信号ＩＮ１［０］～ＩＮｎ［０］、すなわちワード線ＷＬ１_０～ＷＬｎ_０によりＳＲＡＭセルＷ１［０］～Ｗｎ［０］が選択される。

次に、コントローラ１４からの命令により、ＲＷ回路１５は、選択されたＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］からデータを読み出す。ＡＤＣ及びビットシフタ１６は、読み出したデータをデジタル値に変換する。具体的には、選択されたＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］のデータに応じて、ローカルビット線ＬＢＬＸｎ１の電荷がディスチャージされ、さらにグローバルビット線ＧＢＬＸ１の電荷がディスチャージされる。これにより、グローバルビット線ＧＢＬＸ１の電圧が“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳとして出力される（Ｓ１８）。

さらに、信号ＡＳは、ＡＤＣ及びビットシフタ１６により“ｈ＋ｉ”ビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳとして出力される。コントローラ１４からの命令により、アキュムレータ１７は、保持していた信号ＡＣＣに、ＡＤＣ及びビットシフタ１６から出力された信号ＢＳを加算し、累算された信号ＡＣＣを算出する（Ｓ１９）。

次に、コントローラ１４は、変数ｉの値をインクリメントする（Ｓ２０）。続いて、コントローラ１４は、処理をＳ１６に戻り、変数ｉが７以下であるか否かを再度判定する。変数ｉが７以下である場合、コントローラ１４は、Ｓ１７からＳ２０までの処理を繰り返す。

Ｓ１６において、変数ｉが７より大きい場合、Ｓ２１に移行し、変数ｈの値をインクリメントする。続いて、Ｓ１４に戻り、変数ｈが３以下であるか否かを再度判定する。変数ｈが３以下である場合、前述したＳ１５からＳ２１までの処理を繰り返す。

一方、Ｓ１４において、変数ｈが３より大きい場合、コントローラ１４は、Ｓ２２に移行し、アキュムレータ１７が保持する信号ＡＣＣを出力する。以上により、４ビット×８ビットの積和演算が終了する。

以下に、図２４及び図２５を用いて、図２３に示したフローチャートにおける一部の動作を説明する。フローチャート中のＳ１７～Ｓ１９において、変数ｈと変数ｉが共に０の場合の動作を以下に述べる。

入力信号ＩＮ１［０］～ＩＮｎ［０］、すなわちワード線ＷＬ１_０～ＷＬｎ_０が“Ｈ”に設定され、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］が選択される。これにより、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。具体的には、ＳＲＡＭセルＷ１［０］～Ｗｎ［０］に記憶されたデータに応じて、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電荷がディスチャージされ、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、時刻ｔ８１に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。具体的には、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１の電圧に応じて、グローバルビット線ＧＢＬＸ１の電荷がディスチャージされ、グローバルビット線ＧＢＬＸ１の電圧は“Ｈ”から“Ｌ”の間の電圧レベルに遷移する。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(３_１)として出力される。信号ＡＳ(３_１)は、以下に示す式(１３)で表せる。

その後、ＡＤＣ及びビットシフタ１６にて変換された信号ＡＳ(３_１)は、さらに、ＡＤＣ及びビットシフタ１６により“ｈ＋ｉ”ビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳ(３_１)として出力される。ここでは、“ｈ＋ｉ＝０”であるため、左シフトは実行されない。よって、信号ＢＳ(３_１)は、信号ＡＳ(３_１)と同じであり、式(１３)で表せる。

次に、信号ＢＳ(３_１)は、アキュムレータ１７が保持していた値に加算され、累算された信号ＡＣＣ(３_１)が出力される（Ｓ１９）。ここで、アキュムレータ１７の値は以前に“０”に初期化されているので、アキュムレータ１７から出力される信号ＡＣＣ(３_１)は、信号ＢＳ(３_１)及び信号ＡＳ(３_１)と同じである。よって、信号ＡＣＣ(３_１)は式(１３)で表せる。

次に、図２３に示すフローチャート中のＳ１７～Ｓ１９において、変数ｈが０で、変数ｉが１の場合の動作を以下に述べる。

入力信号ＩＮ１［０］～ＩＮｎ［０］、すなわちワード線ＷＬ１_０～ＷＬｎ_０が“Ｈ”に設定され、ＳＲＡＭセルＷ１［１］～Ｗｎ［１］が選択される。これにより、ＳＲＡＭセルＷ１［１］～Ｗｎ［１］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。

次に、時刻ｔ８２に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(３_２)として出力される。信号ＡＳ(３_２)は、以下に示す式(１４)で表せる。

次に、ＡＤＣ及びビットシフタ１６にて変換された信号ＡＳ(３_２)は、さらに、ＡＤＣ及びビットシフタ１６により“ｈ＋ｉ”ビットだけ左シフトされる。ここでは、“ｈ＋ｉ＝１”であるため、信号ＡＳ(３_２)は、１ビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳ(３_２)として出力される。信号ＢＳ(３_２)は、以下に示す式(１５)で表せる。

次に、信号ＢＳ(３_２)は、アキュムレータ１７が保持していた信号ＡＣＣ(３_１)に加算され、累算された信号ＡＣＣ(３_２)が出力される（Ｓ１９）。すなわち、アキュムレータ１７から出力される信号ＡＣＣ(３_２)は、信号ＡＣＣ(３_１)に信号ＢＳ(３_２)が加算された値である。信号ＡＣＣ(３_２)は、以下に示す式(１６)で表せる。

図２３に示すフローチャート中のＳ１７～Ｓ１９において、変数ｈが０で、かつ変数ｉが２～７の場合の動作は、前述した動作において、入力信号ＩＮ１［ｈ］～ＩＮｎ［ｈ］、及びＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］における変数ｈに０、変数ｉに２～７がそれぞれ代入された動作となる。変数ｈが１～３で、かつ変数ｉが０～７の場合の動作は、前述した動作において、入力信号ＩＮ１［ｈ］～ＩＮｎ［ｈ］、及びＳＲＡＭセルＷ１［ｉ］～Ｗｎ［ｉ］における変数ｈに１～３、変数ｉに０～７がそれぞれ代入された動作となる。以下に、変数ｈが３で、かつ変数ｉが７の場合の動作を述べる。

入力信号ＩＮ１［３］～ＩＮｎ［３］が“Ｈ”に設定され、ＳＲＡＭセルＷ１［７］～Ｗｎ［７］が選択される。これにより、ＳＲＡＭセルＷ１［７］～Ｗｎ［７］のデータがローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１にそれぞれ読み出される。

次に、時刻ｔ８３に示すように、グローバルワード線ＧＷＬ１～ＧＷＬｎの電圧が“Ｈ”に設定される。これにより、ローカルビット線ＬＢＬＸ１１～ＬＢＬＸｎ１に読み出されたデータが、グローバルビット線ＧＢＬＸ１に読み出される。

次に、グローバルビット線ＧＢＬＸ１の電圧レベルは、ＡＤＣ及びビットシフタ１６によりデジタル値に変換され、信号ＡＳ(３_８)として出力される。信号ＡＳ(３_８)は、以下に示す式(１７)で表せる。

次に、ＡＤＣ及びビットシフタ１６にて変換された信号ＡＳ(３_８)は、さらに、ＡＤＣ及びビットシフタ１６により“ｈ＋ｉ”ビットだけ左シフトされる。ここでは、“ｈ＋ｉ＝１０”であるため、信号ＡＳ(３_８)は、１０ビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳ(３_８)として出力される。信号ＢＳ(３_８)は、以下に示す式(１８)で表せる。

次に、信号ＢＳ(３_８)は、アキュムレータ１７が保持していた信号ＡＣＣ(３_７)に加算され、累算された信号ＡＣＣ(３_８)が出力される（Ｓ１９）。アキュムレータ１７から出力される信号ＡＣＣ(３_８)は、信号ＡＣＣ(３_７)に信号ＢＳ(３_８)が加算された値である。すなわち、信号ＡＣＣ(３_８)は“ＢＳ(３_１)＋ＢＳ(３_２)＋…＋ＢＳ(３_８)”の値である。信号ＡＣＣ(３_８)は、以下に示す式(１９)で表せる。

図２３～図２５を用いて説明した上述の動作は、入力信号ＩＮ１～ＩＮｎが全て“Ｈ”の場合を一例として説明したが、入力信号ＩＮ１～ＩＮｎに“Ｌ”が含まれる場合にも適用できる。

また、上述では、４ビット×８ビットの積和演算動作を説明したが、ローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍに接続されるＳＲＡＭセルＷｎを８個より増やせば、４ビット×８ビットより大きなビット数の積和演算が可能である。例えば、ローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍに１６個のＳＲＡＭセルＷｎを接続すれば、４ビット×１６ビットの積和演算が可能である。さらに、ローカルビット線ＬＢＬｎｍ及びＬＢＬＸｎｍに３２個のＳＲＡＭセルＷｎを接続すれば、４ビット×３２ビットの積和演算が可能である。

次に、入力信号ＩＮｎが４ビットで、ＳＲＡＭセルＷｎが８ビットの場合の積和演算動作を、２の補数を用いて行う例を説明する。

図２６は、４ビット×８ビットの積和演算動作を２の補数を用いて行う場合のフローチャートである。この例では、２の補数を用いて、アキュムレータ１７において累算される信号ＡＣＣを算出する。Ｓ１８にて、ＡＤＣ及びビットシフタ１６から信号ＡＳが出力される。

次に、Ｓ１８Ａにて、変数ｉが７であり、かつ変数ｈが３ではない、または変数ｉが７ではない、かつ変数ｈが３である場合（Ｙｅｓ）、Ｓ１９Ａに移行する。Ｓ１９Ａでは、信号ＡＳはＡＤＣ及びビットシフタ１６により“ｈ＋ｉ”ビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳとして出力される。アキュムレータ１７は、保持していた信号ＡＣＣから信号ＢＳを減算し、累算された信号ＡＣＣを算出する。

Ｓ１８Ａにて、変数ｉが７であり、かつ変数ｈが３ではない、または変数ｉが７ではない、かつ変数ｈが３のいずれでもない場合、Ｓ１９Ｂに移行する。Ｓ１９Ｂでは、信号ＡＳはＡＤＣ及びビットシフタ１６により“ｈ＋ｉ”ビットだけ左シフトされ、左シフトされたデジタル値は信号ＢＳとして出力される。アキュムレータ１７は、保持していた信号ＡＣＣに信号ＢＳを加算し、累算された信号ＡＣＣを算出する。

Ｓ１９ＡあるいはＳ１９Ｂの処理が終了したら、Ｓ２０に移行する。その他の動作は、前述した図２４の動作と同様である。図２６に示すように、２の補数を利用すれば、正負の数を使用した演算が可能である。

１．３ 実施形態の効果
本実施形態では、演算精度を向上させることができる演算装置を提供可能である。

以下に、実施形態の演算装置の効果について詳述する。

実施形態の演算装置は、第１メモリセル（例えば、ＳＲＡＭセルＷ１［０］）に電気的に接続された第１ビット線（例えば、ローカルビット線ＬＢＬＸ１１）、第２メモリセル（例えば、ＳＲＡＭセルＷ２［０］）に電気的に接続された第２ビット線（例えば、ローカルビット線ＬＢＬＸ２１）、及び第１ビット線及び第２ビット線にそれぞれスイッチ回路（例えば、スイッチ回路ＳＸ１及びＳＸ２）を介して電気的に接続された第３ビット線（例えば、グローバルビット線ＧＢＬＸ１）を含む階層ビット線構造を備える。

第１メモリセルに記憶されたデータは、第１ビット線に読み出され、第２メモリセルに記憶されたデータは第２ビット線に読み出される。第１ビット線及び第２ビット線にデータが読み出された後、スイッチ回路が接続状態にされて、第１ビット線と第３ビット線との間、及び第２ビット線と第３ビット線との間が導通状態になる。これにより、第１ビット線、第２ビット線、及び第３ビット線の電荷がチャージシェアリングにより、第１ビット線、第２ビット線、及び第３ビット線にて共有される。これにより、第１ビット線、第２ビット線、及び第３ビット線の電圧は、第１電圧に遷移する。第３ビット線の第１電圧は、アナログ－デジタル変換によりデジタル信号の信号ＡＳに変換される。上記動作によって得られた複数の信号ＡＳは、累算されて、累算された信号ＡＣＣが出力される。

また、例えば、第３メモリセル（例えば、ＳＲＡＭセルＷ１［１］）及び第４メモリセル（例えば、ＳＲＡＭセルＷ２［１］）に記憶されるデータは、重み（例えば、重みＷＥ２）を有する。このため、第３メモリセル及び第４メモリセルから第１ビット線及び第２ビット線を介して第３ビット線にデータが読み出された場合、第３ビット線の第１電圧は信号ＡＳに変換され、さらに、信号ＡＳに対して第３及び第４メモリセルが有する重みに応じてビットシフトが行われる（例えば、１ビットの左シフトが行われる）。ビットシフトされた信号ＡＳは、信号ＢＳとして出力される。上記動作によって得られた複数の信号ＢＳは、累算されて、累算された信号ＡＣＣが出力される。

実施形態によれば、演算装置における演算精度を向上させることができる。以下にその理由を説明する。

実施形態では、第１ビット線及び第２ビット線から第３ビット線にデータを読み出す際にチャージシェアリングを用いているため、第３ビット線に生じる第１電圧の振幅は、第１ビット線、第２ビット線、及び第３ビット線が有する容量に依存する。このため、第１メモリセル及び第２メモリセルのデータに応じて遷移する第１電圧の遷移量が安定化し、第１電圧を変換して算出する信号ＡＳの精度が向上する。さらには、信号ＡＳを累算して算出される信号ＡＣＣの演算精度が向上する。

また、実施形態によれば、読み出し動作時に発生するリードディスターブを低減することができる。以下にその理由を説明する。

実施形態では、第１メモリセル及び第２メモリセルから第１ビット線及び第２ビット線にデータを読み出した後、第１メモリセルと第１ビット線との間、及び第２メモリセルと第２ビット線との間を遮断状態に設定する。その後、第１ビット線及び第２ビット線から第３ビット線にデータを読み出している。

すなわち、第１メモリセルと第１ビット線間の転送トランジスタをオン状態に設定し、第１メモリセルが記憶するデータに応じて、第１ビット線の電圧を遷移させる。これと共に、第２メモリセルと第２ビット線間の転送トランジスタをオン状態に設定し、第２メモリセルが記憶するデータに応じて、第２ビット線の電圧を遷移させる。続いて、２つの転送トランジスタをオフ状態に設定した後、第１ビット線及び第２ビット線と第３ビット線との間のスイッチ回路を接続状態に設定する。これにより、チャージシェアリングにより、第１ビット線及び第２ビット線と、第３ビット線との間で電荷が共有され、第１ビット線、第２ビット線、及び第３ビット線の電圧が第１電圧に遷移する。

上述した読み出し動作では、２つの転送トランジスタをオフ状態に設定した後に、第１ビット線及び第２ビット線と、第３ビット線との間のスイッチ回路を接続状態に設定する。このため、第１ビット線及び第２ビット線と、第３ビット線との間で電荷が共有される際に、電荷が第１メモリセルあるいは第２メモリセルに流れ込む等のメモリセルに与える影響を防止することができる。これにより、読み出し動作時にリードディスターブが発生する懸念を低下させることができる。

２． その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０…演算装置、１１…ロウデコーダ及びワード線ドライバ、１２…グローバルワード線ドライバ、１３…プリチャージドライバ、１４…コントローラ、１５…ＲＷ回路、１６…ＡＤＣ及びビットシフタ、１７…アキュムレータ、ＧＢＬ１…グローバルビット線、ＧＢＬ２…グローバルビット線、ＧＢＬｍ…グローバルビット線、ＧＢＬＸ１…グローバルビット線、ＧＢＬＸ２…グローバルビット線、ＧＢＬＸｍ…グローバルビット線、ＧＷＬ１～ＧＷＬｎ…グローバルワード線、ＩＮ１～ＩＮｎ…入力信号、ＩＶ１…インバータ、ＩＶ２…インバータ、ＬＢＬ１１…ローカルビット線、ＬＢＬ２１…ローカルビット線、ＬＢＬｎ１…ローカルビット線、ＬＢＬ１２…ローカルビット線、ＬＢＬ２２…ローカルビット線、ＬＢＬｎ２…ローカルビット線、ＬＢＬ１ｍ…ローカルビット線、ＬＢＬ２ｍ…ローカルビット線、ＬＢＬｎｍ…ローカルビット線、ＬＢＬＸ１１…ローカルビット線、ＬＢＬＸ２１…ローカルビット線、ＬＢＬＸｎ１…ローカルビット線、ＬＢＬＸ１２…ローカルビット線、ＬＢＬＸ２２…ローカルビット線、ＬＢＬＸｎ２…ローカルビット線、ＬＢＬＸ１ｍ…ローカルビット線、ＬＢＬＸ２ｍ…ローカルビット線、ＬＢＬＸｎｍ…ローカルビット線、ＬＰＲ１～ＬＰＲｎ…ローカルプリチャージ回路、ＬＰＲＥ１～ＬＰＲＥｎ…プリチャージ線、ＭＡ１～ＭＡｍ…メモリ演算回路、Ｓ１～Ｓｎ…スイッチ回路、ＳＣ１～ＳＣｍ…ＳＲＡＭセル群、ＳＸ１～ＳＸｎ…スイッチ回路、Ｗ１［０］～Ｗ１［７］…ＳＲＡＭセル、Ｗ２［０］～Ｗ２［７］…ＳＲＡＭセル、Ｗｎ［０］～Ｗｎ［７］…ＳＲＡＭセル、ＷＬ１_０～ＷＬ１_７…ワード線、ＷＬ２_０～ＷＬ２_７…ワード線、ＷＬｎ_０～ＷＬｎ_７…ワード線、ＧＷＬ１～ＧＷＬｎ…グローバルワード線。

Claims (11)

1. 第１インバータ及び第２インバータの出力端と入力端とが互いに交差接続された第１メモリセルと、
   前記第１メモリセルに電気的に接続された第１ビット線と、
   前記第１メモリセルと前記第１ビット線との間に接続された第１転送トランジスタと、
   第３インバータ及び第４インバータの出力端と入力端とが互いに交差接続された第２メモリセルと、
   前記第２メモリセルに電気的に接続され、前記第１ビット線と異なる第２ビット線と、
   前記第２メモリセルと前記第２ビット線との間に接続された第２転送トランジスタと、
   前記第１ビット線及び前記第２ビット線と異なる第３ビット線と、
   前記第１ビット線と前記第３ビット線との間に接続され、前記第１ビット線と前記第３ビット線とを接続状態あるいは非接続状態のいずれかの状態に切り換える第１スイッチ回路と、
   前記第２ビット線と前記第３ビット線との間に接続され、前記第２ビット線と前記第３ビット線とを接続状態あるいは非接続状態のいずれかの状態に切り換える第２スイッチ回路と、
   前記第１転送トランジスタ、前記第２転送トランジスタ、第１スイッチ回路、及び第２スイッチ回路を制御するコントローラと、
   を具備し、
   前記コントローラは、前記第１転送トランジスタによって前記第１メモリセルと前記第１ビット線との間を導通状態に設定し、前記第２転送トランジスタによって前記第２メモリセルと前記第２ビット線との間を導通状態に設定し、
   前記第１スイッチ回路及び前記第２スイッチ回路を接続状態に設定し、前記第１ビット線と前記第３ビット線との間、及び前記第２ビット線と前記第３ビット線との間を導通状態にして、前記第１ビット線、前記第２ビット線、及び前記第３ビット線を第１電圧に遷移させる演算装置。
2. 前記第１転送トランジスタのゲートに接続された第１ワード線と、
   前記第２転送トランジスタのゲートに接続された第２ワード線と、
   前記第１ワード線及び前記第２ワード線に接続された第１ドライバと、
   前記第１スイッチ回路及び前記第２スイッチ回路の制御端に接続された第３ワード線と、
   前記第３ワード線に接続された第２ドライバと、
   をさらに具備し、
   前記第１ドライバは、前記第１ワード線及び前記第２ワード線に供給する第１信号をアサートし、その後、前記第１信号をネゲートし、
   前記第２ドライバは、前記第１ドライバにより前記第１ワード線及び前記第２ワード線の前記第１信号がネゲートされた後、前記第３ワード線に供給する第２信号をアサートする請求項１に記載の演算装置。
3. 前記第３ビット線の前記第１電圧を第１値に変換するアナログ－デジタル変換回路と、
   前記アナログ－デジタル変換回路により変換された前記第１値をビットシフトするビットシフタと、
   をさらに具備する請求項１に記載の演算装置。
4. 前記ビットシフタまたはアナログ－デジタル変換回路のいずれか１つから出力された前記第１値を累算するアキュムレータをさらに具備する請求項３に記載の演算装置。
5. 第５インバータ及び第６インバータの出力端と入力端とが互いに交差接続された第３メモリセルと、
   前記第３メモリセルと前記第１ビット線との間に接続された第３転送トランジスタと、
   第７インバータ及び第８インバータの出力端と入力端とが互いに交差接続された第４メモリセルと、
   前記第４メモリセルと前記第２ビット線との間に接続された第４転送トランジスタと、
   をさらに具備し、
   前記コントローラは、前記第３転送トランジスタによって前記第３メモリセルと前記第１ビット線との間を導通状態に設定し、前記第４転送トランジスタによって前記第４メモリセルと前記第２ビット線との間を導通状態に設定し、
   前記コントローラは、前記第１スイッチ回路及び前記第２スイッチ回路を接続状態に設定し、前記第１ビット線と前記第３ビット線との間、及び前記第２ビット線と前記第３ビット線との間を導通状態にして、前記第１ビット線、前記第２ビット線、及び第３ビット線を第２電圧に遷移させ、
   前記アナログ－デジタル変換回路は、前記第３ビット線の前記第２電圧を第２値に変換し、
   前記ビットシフタは、前記アナログ－デジタル変換回路により変換された前記第２値をビットシフトする請求項３に記載の演算装置。
6. 前記第１メモリセル及び前記第２メモリセルが記憶するデータは第１重みを有し、前記第３メモリセル及び前記第４メモリセルが記憶するデータは、前記第１重みと異なる第２重みを有する請求項５に記載の演算装置。
7. 前記第２重みは、前記第１重みの２^ｎ倍である（ｎは１以上の自然数）請求項６に記載の演算装置。
8. 前記第１ビット線及び前記第２ビット線に接続され、前記第１ビット線及び前記第２ビット線を第３電圧にチャージするプリチャージ回路をさらに具備する請求項１に記載の演算装置。
9. 前記第３ビット線に接続され、前記第３ビット線を第３電圧にチャージするプリチャージ回路をさらに具備する請求項１に記載の演算装置。
10. 前記第１メモリセルは、前記第１インバータの出力端が前記第２インバータの入力端に接続され、前記第２インバータの出力端が前記第１インバータの入力端に接続され、
    前記第２メモリセルは、前記第３インバータの出力端が前記第４インバータの入力端に接続され、前記第４インバータの出力端が前記第３インバータの入力端に接続される請求項１に記載の演算装置。
11. ＳＲＡＭの第１メモリセルに電気的に接続された第１ビット線、ＳＲＡＭの第２メモリセルに電気的に接続され前記第１ビット線と異なる第２ビット線、及び前記第１ビット線と前記第２ビット線に電気的に接続され前記第１ビット線及び前記第２ビット線と異なる第３ビット線を含む演算装置の演算方法において、
    前記第１メモリセルに記憶されたデータが記第１ビット線に読み出され、
    前記第２メモリセルに記憶されたデータが前記第２ビット線に読み出され、
    記第１ビット線及び前記第２ビット線にデータが読み出された後、前記第１ビット線と前記第３ビット線との間、及び前記第２ビット線と前記第３ビット線との間が接続状態に設定され、前記第１ビット線、前記第２ビット線、及び前記第３ビット線の電荷が共有されて前記第３ビット線の電圧が第１電圧に遷移され、
    前記第３ビット線の前記第１電圧がデジタル値の第１値に変換され、
    前記第１メモリセル及び前記第２メモリセルのデータが有する重みに応じて、前記第１値が維持又はビットシフトされて第２値として算出され、
    前記第２値が累算されて累積値が出力される演算方法。

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