CN105741740A - Goa单元及其驱动方法、goa电路、显示装置 - Google Patents
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Abstract
本发明公开一种GOA单元及其驱动方法、GOA电路、显示装置，属于显示技术领域。GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块，缓冲阶段，在第一时钟信号端输入的第一电压的控制下，放电模块将电源信号端输入的第二电压写入输出信号端，下拉保持阶段，在第二时钟信号端输入的电压的控制下，保持模块将第二时钟信号端输入的第一电压写入下拉节点，在下拉节点的电压的控制下，放电模块将电源信号端的电压写入输出信号端，因此可以由第一时钟信号端和第二时钟信号端分别控制放电模块对输出信号端放电，解决了相关技术中的GOA单元降噪效果较差的问题，提高了GOA单元的降噪效果。本发明用于GOA降噪。
Description
技术领域
本发明涉及显示技术领域，特别涉及一种GOA单元及其驱动方法、GOA电路、显示装置。
背景技术
阵列基板行驱动(英文：GateDriverOnArray，简称：GOA)技术是一种将显示装置的栅极驱动电路(英文：IntegratedCircuit，简称：IC)集成在阵列基板上的技术，采用GOA技术可以减少IC的使用量，从而降低产品的生产成本和功耗，且采用GOA技术还可以实现显示装置的窄边框化。
GOA电路通常由多个GOA单元级联形成。相关技术中，GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块。其中，缓冲模块作为GOA单元的输入模块，用于将上一行的输出信号端的电压输入至GOA单元；上拉模块用于将输出信号端的电压上拉至高电位；下拉模块用于将输出信号端的电压下拉至低电位；保持模块用于对输出信号端的电压进行保持；充电模块用于确保在工作时间内上拉模块中的晶体管能够正常开启；放电模块用于在时钟信号CLKB的控制下对输出信号端进行放电，实现对GOA单元降噪，具体地，放电模块用于在时钟信号CLKB为高电位时对输出信号端进行放电。
但是，上述GOA单元中，由于在时钟信号CLKB为高电位时，放电模块才对输出信号端进行放电(相当于只有50％的时间在降噪)，因此，降噪效果较差。
发明内容
为了解决相关技术中存在的问题，本发明提供一种GOA单元及其驱动方法、GOA电路、显示装置。所述技术方案如下：
第一方面，提供一种GOA单元，所述GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块，
所述缓冲模块分别与输入信号端、第一时钟信号端和上拉节点连接，用于在所述输入信号端的电压或所述第一时钟信号端的电压的控制下，将所述输入信号端的电压写入所述上拉节点；
所述上拉模块分别与所述上拉节点、第二时钟信号端和输出信号端连接，用于在所述上拉节点的电压的控制下，将所述第二时钟信号端的电压写入所述输出信号端；
所述下拉模块分别与复位信号端、电源信号端和所述输出信号端连接，用于在所述复位信号端的电压的控制下，将所述电源信号端的电压写入所述输出信号端；
所述保持模块分别与所述第一时钟信号端、所述第二时钟信号端、所述电源信号端、所述上拉节点和下拉节点连接，用于在所述第一时钟信号端的电压或所述上拉节点的电压的控制下，将所述电源信号端的电压写入所述下拉节点；或者，在所述第二时钟信号端的电压的控制下，将所述第二时钟信号端的电压写入所述下拉节点；
所述充电模块分别与所述上拉节点和所述输出信号端连接，用于对所述上拉节点与所述输出信号端之间的电压进行存储；
所述放电模块分别与所述复位信号端、所述电源信号端、所述第一时钟信号端、所述上拉节点、所述下拉节点和所述输出信号端连接，用于在所述复位信号端的电压或所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述上拉节点；或者，在所述第一时钟信号端的电压或所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述输出信号端。
可选地，所述放电模块包括：第一放电子模块和第二放电子模块，
所述第一放电子模块分别与所述电源信号端、所述第一时钟信号端、所述下拉节点和所述输出信号端连接，用于在所述第一时钟信号端的电压或所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述输出信号端；
所述第二放电子模块分别与所述复位信号端、所述电源信号端、所述上拉节点和所述下拉节点连接，用于在所述复位信号端的电压或所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述上拉节点。
可选地，所述第一放电子模块包括：第一晶体管和第二晶体管，
所述第一晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述下拉节点连接；
所述第二晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述第一时钟信号端连接。
可选地，所述第二放电子模块包括：第三晶体管和第四晶体管，
所述第三晶体管的第一极与所述电源信号端连接，第二极与所述上拉节点连接，第三极与所述复位信号端连接；
所述第四晶体管的第一极与所述电源信号端连接，第二极与所述上拉节点连接，第三极与所述下拉节点连接。
可选地，所述缓冲模块包括：第五晶体管和第六晶体管，
所述第五晶体管的第一极和第三极都与所述输入信号端连接，第二极与所述上拉节点连接；
所述第六晶体管的第一极与所述输入信号端连接，第二极与所述上拉节点连接，第三极与所述第一时钟信号端连接。
可选地，所述上拉模块包括：第七晶体管，
所述第七晶体管的第一极与所述第二时钟信号端连接，第二极与所述输出信号端连接，第三极与所述上拉节点连接。
可选地，所述下拉模块包括：第八晶体管，
所述第八晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述复位信号端连接。
可选地，所述保持模块包括：第九晶体管、第十晶体管和第十一晶体管，
所述第九晶体管的第一极和第三极都与所述第二时钟信号端连接，第二极与所述下拉节点连接；
所述第十晶体管的第一极与所述电源信号端连接，第二极与所述下拉节点连接，第三极与所述上拉节点连接；
所述第十一晶体管的第一极与所述电源信号端连接，第二极与所述下拉节点连接，第三极与所述第一时钟信号端连接。
可选地，所述充电模块包括：电容，
所述电容的一端与所述上拉节点连接，另一端与所述输出信号端连接。
可选地，所述晶体管均为N型晶体管，第一极为源极，第二极为漏极，第三极为栅极。
第二方面，提供一种GOA单元的驱动方法，所述GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块，所述方法包括：
缓冲阶段：输入信号端输入第一电压，第一时钟信号端输入第一电压，第二时钟信号端输入第二电压，电源信号端输入第二电压，复位信号端输入第二电压，在所述输入信号端输入的第一电压或所述第一时钟信号端输入的第一电压的控制下，所述缓冲模块将所述输入信号端输入的第一电压写入上拉节点，在所述第一时钟信号端输入的第一电压或所述上拉节点的第一电压控制下，所述保持模块将所述电源信号端的第二电压写入下拉节点，在所述第一时钟信号端输入的第一电压的控制下，所述放电模块将所述电源信号端输入的第二电压写入输出信号端；
上拉阶段：所述输入信号端输入第二电压，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，在所述上拉节点的第一电压的控制下，所述保持模块将所述电源信号端输入的第二电压写入所述下拉节点，所述上拉模块将所述第二时钟信号端输入的第一电压写入所述输出信号端，所述充电模块将所述上拉节点的电压拉高；
下拉阶段：所述输入信号端输入第二电压，所述第一时钟信号端输入第一电压，所述第二时钟信号端输入第二电压，所述电源信号端输入第二电压，所述复位信号端输入第一电压，在所述第一时钟信号端输入第一电压的控制下，所述保持模块将所述电源信号端输入的第二电压写入所述下拉节点，在所述复位信号端输入的第一电压的控制下，所述放电模块将所述电源信号端输入的第二电压写入所述上拉节点，所述下拉模块将所述电源信号端输入的第二电压写入所述输出信号端；
下拉保持阶段：所述输入信号端输入第二电压，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，在所述第二时钟信号端输入的第一电压的控制下，所述保持模块将所述第二时钟信号端输入的第一电压写入所述下拉节点，在所述下拉节点的电压的控制下，所述放电模块将所述电源信号端输入的第二电压分别写入所述上拉节点和所述输出信号端。
可选地，所述放电模块包括：第一放电子模块和第二放电子模块，
所述缓冲阶段中：所述第一时钟信号端输入第一电压，所述电源信号端输入第二电压，在所述第一时钟信号端输入的第一电压的控制下，所述第一放电子模块将所述电源信号端输入的第二电压写入所述输出信号端；
所述下拉阶段中：所述电源信号端输入第二电压，所述复位信号端输入第一电压，在所述复位信号端输入的第一电压的控制下，所述第二放电子模块将所述电源信号端输入的第二电压写入所述上拉节点；
所述下拉保持阶段：所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，在所述第二时钟信号端输入的第一电压的控制下，所述保持模块将所述第二时钟信号端输入的第一电压写入所述下拉节点，在所述下拉节点的电压的控制下，所述第一放电子模块将所述电源信号端输入的第二电压写入所述输出信号端，所述第二放电子模块将所述电源信号端输入的第二电压写入所述上拉节点。
可选地，所述第一放电子模块包括：第一晶体管和第二晶体管，所述第二放电子模块包括：第三晶体管和第四晶体管，所述缓冲模块包括：第五晶体管和第六晶体管，所述上拉模块包括：第七晶体管，所述下拉模块包括：第八晶体管，所述保持模块包括：第九晶体管、第十晶体管和第十一晶体管，所述充电模块包括：电容，
所述缓冲阶段中：所述输入信号端输入第一电压，所述第一时钟信号端输入第一电压，所述第二时钟信号端输入第二电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第十一晶体管开启，所述第五晶体管或所述第六晶体管将所述输入信号端输入的第一电压写入所述上拉节点，所述第十一晶体管将所述电源信号端的第二电压写入所述下拉节点，所述第二晶体管将所述电源信号端输入的第二电压写入所述输出信号端；
所述上拉阶段中：所述输入信号端输入第二电压，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，所述第七晶体管和所述第十晶体管开启，所述第七晶体管将所述第二时钟信号端输入的第一电压写入所述输出信号端，所述第十晶体管将所述电源信号端输入的第二电压写入所述下拉节点，所述电容将所述上拉节点的电压拉高；
所述下拉阶段中：所述输入信号端输入第二电压，所述第一时钟信号端输入第一电压，所述第二时钟信号端输入第二电压，所述电源信号端输入第二电压，所述复位信号端输入第一电压，所述第二晶体管、所述第三晶体管、所述第六晶体管、所述第八晶体管和所述第十一晶体管开启，所述第十一晶体管将所述电源信号端输入的第二电压写入所述下拉节点，所述第三晶体管将所述电源信号端输入的第二电压写入所述上拉节点，所述第八晶体管将所述电源信号端输入的第二电压写入所述输出信号端；
所述下拉保持阶段中：所述输入信号端输入第二电压，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，所述第一晶体管、所述第四晶体管和所述第九晶体管开启，所述第九晶体管将所述第二时钟信号端输入的第一电压写入所述下拉节点，所述第一晶体管将所述电源信号端输入的第二电压写入所述输出信号端，所述第四晶体管将所述电源信号端输入的第二电压写入所述上拉节点。
第三方面，提供一种GOA电路，所述GOA电路包括：至少两个级联的GOA单元，每个所述GOA单元为第一方面所述的GOA单元。
第四方面，提供一种显示装置，所述显示装置包括：第三方面所述的GOA电路。
本发明提供的技术方案带来的有益效果是：
本发明提供的GOA单元及其驱动方法、GOA电路、显示装置，由于GOA单元的放电模块能够在第一时钟信号端的电压或下拉节点的电压的控制下，将电源信号端的电压写入输出信号端，且下拉节点的电压是由第二时钟信号端的电压的控制的，因此，可以由第一时钟信号端和第二时钟信号端分别控制放电模块将电源信号端的第二电压写入输出信号端对输出信号端放电，解决了相关技术中的GOA单元降噪效果较差的问题，提高了GOA单元的降噪效果。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本发明。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-1是相关技术提供的一种GOA单元的结构示意图；
图1-2是图1-1所示实施例提供的GOA单元的输入信号端、第一时钟信号端、第二时钟信号端、复位信号端、上拉节点、下拉节点和输出信号端的电压变化示意图；
图2是本发明实施例提供的一种GOA单元的结构示意图；
图3-1是本发明实施例提供的另一种GOA单元的结构示意图；
图3-2是图3-1所示实施例提供的一种GOA单元的结构示意图；
图4-1是本发明实施例提供的一种GOA单元的驱动方法的方法流程图；
图4-2是图4-1所示实施例提供的GOA单元的驱动方法的缓冲阶段的等效电路图；
图4-3是图4-1所示实施例提供的GOA单元的驱动方法的上拉阶段的等效电路图；
图4-4是图4-1所示实施例提供的GOA单元的驱动方法的下拉阶段的等效电路图；
图4-5是图4-1所示实施例提供的GOA单元的驱动方法的下拉保持阶段的等效电路图；
图4-6是图4-1所示实施例提供的GOA单元的驱动方法中输入信号端、第一时钟信号端、第二时钟信号端、复位信号端、上拉节点、下拉节点和输出信号端的电压变化示意图。
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本发明的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一极，漏极称为第二极，因此，晶体管的栅极也可以称为第三极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本发明实施例所采用的开关晶体管可以为N型开关晶体管，N型开关晶体管在栅极为高电位时导通，在栅极为低电位时截止。此外，本发明各个实施例中的多个信号都对应有第一电压和第二电压，第一电压和第二电压仅代表该信号的电压有2个状态量，不代表全文中第一电压或第二电压具有特定的数值。在本发明实施例中，第一电压为高电位，第二电压为低电位。
请参考图1-1，其示出了相关技术提供的一种GOA单元的结构示意图，参见图1-1，该GOA单元可以包括：缓冲模块110、上拉模块120、下拉模块130、保持模块140、充电模块150和放电模块160。
缓冲模块110分别与输入信号端INPUT、第一时钟信号端CLKB和上拉节点PU连接，用于在输入信号端INPUT的电压或第一时钟信号端CLKB的电压的控制下，将输入信号端INPUT的电压写入上拉节点PU。
上拉模块120分别与上拉节点PU、第二时钟信号端CLK和输出信号端OUTPUT连接，用于在上拉节点PU的电压的控制下，将第二时钟信号端CLK的电压写入输出信号端OUTPUT。
下拉模块130分别与复位信号端RESET、电源信号端VSS和输出信号端OUTPUT连接，用于在复位信号端RESET的电压的控制下，将电源信号端VSS的电压写入输出信号端。
保持模块140分别与第一时钟信号端CLKB、电源信号端VSS、上拉节点PU和下拉节点PD连接，用于在第一时钟信号端CLKB的电压的控制下将第一时钟信号端CLKB的电压写入下拉节点PD，或者，在上拉节点PU的电压的控制下将电源信号端VSS的电压写入下拉节点PD。
充电模块150分别与上拉节点PU和输出信号端OUTPUT连接，用于对上拉节点PU与输出信号端OUTPUT之间的电压进行存储。
放电模块160分别与复位信号端RESET、电源信号端VSS、第一时钟信号端CLKB、上拉节点PU、下拉节点PD和输出信号端OUTPUT连接，用于在复位信号端RESET的电压或下拉节点PD的电压的控制下，将电源信号端VSS的电压写入上拉节点PU；或者，在第一时钟信号端CLKB的电压或下拉节点PD的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT。
具体地，如图1-1所示，放电模块160包括：晶体管M9、晶体管M10、晶晶体管M11和晶体管M12。其中，晶体管M9用于在复位信号端RESET的电压的控制下，将电源信号端VSS的电压写入上拉节点PU，晶体管M10用于在下拉节点PD的电压的控制下，将电源信号端VSS的电压写入上拉节点PU，也即是，晶体管M9和晶体管M10用于对上拉节点PU放电，实现对上拉节点PU的降噪；晶体管M11用于在下拉节点PD的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT，晶体管M12用于在第一时钟信号端CLKB的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT，也即是，晶体管M11和晶体管M12用于对输出信号端OUTPUT放电，实现对输出信号端OUTPUT的降噪。
但是，在图1-1所示的GOA单元中，下拉节点PD的电压由第一时钟信号端CLKB通过晶体管M5和晶体管M6控制，也即是，下拉节点PD的电压由第一时钟信号端CLKB控制，因此，晶体管M11在下拉节点PD的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT也即是，晶体管M11在第一时钟信号端CLKB的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT，所以，晶体管M11和晶体管M12都是在第一时钟信号端CLKB的电压的控制下对输出信号端OUTPUT降噪的，因此，只有50％的时间在降噪，降噪效果较差。
示例地，请参考图1-2，其示出的是图1-1所示的GOA单元中，输入信号端INPUT、第一时钟信号端CLKB、第二时钟信号端CLK、复位信号端RESET、上拉节点PU、下拉节点PD和输出信号端OUTPUT的电压变化示意图，参见图1-2，在如图1-1所示的GOA单元中，由于放电模块160的晶体管M11和晶体管M12都是在第一时钟信号端CLKB的电压的控制下对输出信号端OUTPUT降噪的，因此，在下拉保持阶段，输出信号端OUTPUT存在噪声。
请参考图2，其示出了本发明实施例提供的一种GOA单元的结构示意图，参见图2，该GOA单元可以包括：缓冲模块210、上拉模块220、下拉模块230、保持模块240、充电模块250和放电模块260。
缓冲模块210分别与输入信号端INPUT、第一时钟信号端CLKB和上拉节点PU连接，用于在输入信号端INPUT的电压或第一时钟信号端CLKB的电压的控制下，将输入信号端INPUT的电压写入上拉节点PU。
上拉模块220分别与上拉节点PU、第二时钟信号端CLK和输出信号端OUTPUT连接，用于在上拉节点PU的电压的控制下，将第二时钟信号端CLK的电压写入输出信号端OUTPUT。
下拉模块230分别与复位信号端RESET、电源信号端VSS和输出信号端OUTPUT连接，用于在复位信号端RESET的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT。
保持模块240分别与第一时钟信号端CLKB、第二时钟信号端CLK、电源信号端VSS、上拉节点PU和下拉节点PD连接，用于在第一时钟信号端CLKB的电压或上拉节点PU的电压的控制下，将电源信号端VSS的电压写入下拉节点PD；或者，在第二时钟信号端CLK的电压的控制下，将第二时钟信号端CLK的电压写入下拉节点PD。
充电模块250分别与上拉节点PU和输出信号端OUTPUT连接，用于对上拉节点PU与输出信号端OUTPUT之间的电压进行存储。
放电模块260分别与复位信号端RESET、电源信号端VSS、第一时钟信号端CLKB、上拉节点PU、下拉节点PD和输出信号端OUTPUT连接，用于在复位信号端RESET的电压或下拉节点PD的电压的控制下，将电源信号端VSS的电压写入上拉节点PU；或者，在第一时钟信号端CLKB的电压或下拉节点PD的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT。
综上所述，本发明实施例提供的GOA单元，由于放电模块能够在第一时钟信号端的电压或下拉节点的电压的控制下，将电源信号端的电压写入输出信号端，且下拉节点的电压是由第二时钟信号端的电压的控制的，因此，可以由第一时钟信号端和第二时钟信号端分别控制放电模块将电源信号端的第二电压写入输出信号端对输出信号端放电，解决了相关技术中的GOA单元降噪效果较差的问题，提高了GOA单元的降噪效果。
请参考图3-1，其示出了本发明实施例提供的另一种GOA单元的结构示意图，参见图3-1，该GOA单元可以包括：缓冲模块210、上拉模块220、下拉模块230、保持模块240、充电模块250和放电模块260。
缓冲模块210分别与输入信号端INPUT、第一时钟信号端CLKB和上拉节点PU连接，用于在输入信号端INPUT的电压或第一时钟信号端CLKB的电压的控制下，将输入信号端INPUT的电压写入上拉节点PU。
上拉模块220分别与上拉节点PU、第二时钟信号端CLK和输出信号端OUTPUT连接，用于在上拉节点PU的电压的控制下，将第二时钟信号端CLK的电压写入输出信号端OUTPUT。
下拉模块230分别与复位信号端RESET、电源信号端VSS和输出信号端OUTPUT连接，用于在复位信号端RESET的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT。
保持模块240分别与第一时钟信号端CLKB、第二时钟信号端CLK、电源信号端VSS、上拉节点PU和下拉节点PD连接，用于在第一时钟信号端CLKB的电压或上拉节点PU的电压的控制下，将电源信号端VSS的电压写入下拉节点PD；或者，在第二时钟信号端CLK的电压的控制下，将第二时钟信号端CLK的电压写入下拉节点PD。
充电模块250分别与上拉节点PU和输出信号端OUTPUT连接，用于对上拉节点PU与输出信号端OUTPUT之间的电压进行存储。
放电模块260分别与复位信号端RESET、电源信号端VSS、第一时钟信号端CLKB、上拉节点PU、下拉节点PD和输出信号端OUTPUT连接，用于在复位信号端RESET的电压或下拉节点PD的电压的控制下，将电源信号端VSS的电压写入上拉节点PU；或者，在第一时钟信号端CLKB的电压或下拉节点PD的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT。
进一步地，请继续参考图3-1，放电模块260包括：第一放电子模块2601和第二放电子模块2602。
第一放电子模块2601分别与电源信号端VSS、第一时钟信号端CLKB、下拉节点PD和输出信号端OUTPUT连接，用于在第一时钟信号端CLKB的电压或下拉节点PD的电压的控制下，将电源信号端VSS的电压写入输出信号端OUTPUT；第二放电子模块2602分别与复位信号端RESET、电源信号端VSS、上拉节点PU和下拉节点PD连接，用于在复位信号端RESET的电压或下拉节点PD的电压的控制下，将电源信号端VSS的电压写入上拉节点PU。
进一步地，请参考图3-2，其示出了图3-1所示实施例提供的GOA单元的结构示意图，参见图3-2，第一放电子模块2601包括：第一晶体管M1和第二晶体管M2。
第一晶体管M1的第一极与电源信号端VSS连接，第二极与输出信号端OUTPUT连接，第三极与下拉节点PD连接；第二晶体管M2的第一极与电源信号端VSS连接，第二极与输出信号端OUTPUT连接，第三极与第一时钟信号端CLKB连接。
进一步地，请继续参考图3-2，第二放电子模块2602包括：第三晶体管M3和第四晶体管M4。
第三晶体管M3的第一极与电源信号端VSS连接，第二极与上拉节点PU连接，第三极与复位信号端RESET连接；第四晶体管M4的第一极与电源信号端VSS连接，第二极与上拉节点PU连接，第三极与下拉节点PD连接。
进一步地，请继续参考图3-2，缓冲模块210包括：第五晶体管M5和第六晶体管M6。
第五晶体管M5的第一极和第三极都与输入信号端INPUT连接，第二极与上拉节点PU连接；第六晶体管M6的第一极与输入信号端INPUT连接，第二极与上拉节点PU连接，第三极与第一时钟信号端CLKB连接。
进一步地，请继续参考图3-2，上拉模块220包括：第七晶体管M7。第七晶体管M7的第一极与第二时钟信号端CLK连接，第二极与输出信号端OUTPUT连接，第三极与上拉节点PU连接。
进一步地，请继续参考图3-2，下拉模块230包括：第八晶体管M8。第八晶体管M8的第一极与电源信号端VSS连接，第二极与输出信号端OUTPUT连接，第三极与复位信号端RESET连接。
进一步地，请继续参考图3-2，保持模块240包括：第九晶体管M9、第十晶体管M10和第十一晶体管M11。
第九晶体管M9的第一极和第三极都与第二时钟信号端CLK连接，第二极与下拉节点PD连接；第十晶体管M10的第一极与电源信号端VSS连接，第二极与下拉节点PD连接，第三极与上拉节点PU连接；第十一晶体管M11的第一极与电源信号端VSS连接，第二极与下拉节点PD连接，第三极与第一时钟信号端CLKB连接。
进一步地，请继续参考图3-2，充电模块250包括：电容C1，电容C1的一端与上拉节点PU连接，另一端与输出信号端OUTPUT连接。
可选地，在本发明实施例中，第一至十一晶体管中的每个晶体管均为N型晶体管，每个晶体管的第一极为源极，第二极为漏极，第三极为栅极。
在如图3-2所示的GOA单元中，在缓冲阶段中：第一时钟信号端CLKB输入第一电压，电源信号端VSS输入第二电压，第一时钟信号端CLKB处于高电位，电源信号端VSS处于低电位，在第一时钟信号端CLKB输入的第一电压的作用下，第二晶体管M2开启并将电源信号端VSS输入的第二电压写入输出信号端OUTPUT，由于第二电压为低电位，因此，第二晶体管M2对输出信号端OUTPUT进行放电。
在下拉保持阶段中：第二时钟信号端CLK输入第一电压，电源信号端VSS输入第二电压，第二时钟信号端CLK处于高电位，电源信号端VSS处于低电位，在第二时钟信号端CLK输入的第一电压的作用下，第九晶体管M9开启并将第二时钟信号端CLK输入第一电压下拉节点PD，下拉节点PD处于高电位，在下拉节点PD的电压的作用下，第一晶体管MI开启并将电源信号端VSS输入的第二电压写入输出信号端OUTPUT，由于第二电压为低电位，因此，第一晶体管MI对输出信号端OUTPUT进行放电。
因此，可以由第一时钟信号端CLKB和第二时钟信号端CLK分别控制放电模块对输出信号端OUTPUT进行放电，可以实现100％时间放电，降噪效果较好。
需要说明的是，在如图3-2所示的GOA单元中，第十一晶体管M11的设置一方面可以使缓冲模块210快速向上拉节点PU充电，另一方面还可以避免下拉节点PD持续高压导致第一晶体管M1和第四晶体管M4失效，影响GOA单元的寿命。具体地：
在缓冲阶段中，输出信号端INPUT通过缓冲模块210向上拉节点PU充电，在此过程中，在第一时钟信号端CLKB的控制下，第十一晶体管M11开启将电源信号端VSS的第二电压写入下拉节点PD，实现对下拉节点PD放电，这样可以避免由于下拉节点PD的电压过高对上拉节点PU充电过程的影响，使得上拉节点PU能够快速充电。
在下拉阶段中，第一时钟信号端CLKB输入第一电压，第一时钟信号端CLKB控制第十一晶体管M11开启，第十一晶体管M11将电源信号端VSS输入的第二电压写入下拉节点PD，实现对下拉节点PD放电，这样可以避免下拉节点PD持续高压导致第一晶体管M1和第四晶体管M4失效，影响GOA单元的寿命。
还需要说明的是，与相关技术提供的GOA单元相比，本发明实施例提供的GOA单元减少了晶体管的个数，因此，本发明实施例提供的GOA单元不仅可以实现100％时间降噪，还可以减少晶体管的个数，降低GOA单元的功率损耗。
综上所述，本发明实施例提供的GOA单元，由于放电模块能够在第一时钟信号端的电压或下拉节点的电压的控制下，将电源信号端的电压写入输出信号端，且下拉节点的电压是由第二时钟信号端的电压的控制的，因此，可以由第一时钟信号端和第二时钟信号端分别控制放电模块将电源信号端的第二电压写入输出信号端对输出信号端放电，解决了相关技术中的GOA单元降噪效果较差的问题，提高了GOA单元的降噪效果。
请参考图4-1，其示出了本发明实施例提供的一种GOA单元的驱动方法的方法流程图，该GOA单元的驱动方法可以用于驱动图2至图3-2任一所示的GOA单元，该GOA单元可以包括：缓冲模块210、上拉模块220、下拉模块230、保持模块240、充电模块250和放电模块260。参见图4-1，该方法包括：
步骤401、缓冲阶段：输入信号端INPUT输入第一电压，第一时钟信号端CLKB输入第一电压，第二时钟信号端CLK输入第二电压，电源信号端VSS输入第二电压，复位信号端RESET输入第二电压，在输入信号端INPUT输入的第一电压或第一时钟信号端CLKB输入的第一电压的控制下，缓冲模块210将输入信号端INPUT输入的第一电压写入上拉节点PU，在第一时钟信号端CLKB输入的第一电压或上拉节点PU的第一电压控制下，保持模块240将电源信号端VSS的第二电压写入下拉节点PD，在第一时钟信号端CLKB输入的第一电压的控制下，放电模块260将电源信号端VSS输入的第二电压写入输出信号端OUTPUT。
步骤402、上拉阶段：输入信号端INPUT输入第二电压，第一时钟信号端CLKB输入第二电压，第二时钟信号端CLK输入第一电压，电源信号端VSS输入第二电压，复位信号端RESET输入第二电压，在上拉节点PU的第一电压的控制下，保持模块240将电源信号端VSS输入的第二电压写入下拉节点PD，上拉模块220将第二时钟信号端CLK输入的第一电压写入输出信号端OUTPUT，充电模块250将上拉节点PU的电压拉高。
步骤403、下拉阶段：输入信号端INPUT输入第二电压，第一时钟信号端CLKB输入第一电压，第二时钟信号端CLK输入第二电压，电源信号端VSS输入第二电压，复位信号端RESET输入第一电压，在第一时钟信号端CLKB输入第一电压的控制下，保持模块240将电源信号端VSS输入的第二电压写入下拉节点PD，在复位信号端RESET输入的第一电压的控制下，放电模块260将电源信号端VSS输入的第二电压写入上拉节点PU，下拉模块230将电源信号端VSS输入的第二电压写入输出信号端OUTPUT。
步骤404、下拉保持阶段：输入信号端INPUT输入第二电压，第一时钟信号端CLKB输入第二电压，第二时钟信号端CLK输入第一电压，电源信号端VSS输入第二电压，复位信号端RESET输入第二电压，在第二时钟信号端CLK输入的第一电压的控制下，保持模块240将第二时钟信号端CLK输入的第一电压写入下拉节点PD，在下拉节点PD的电压的控制下，放电模块260将电源信号端VSS输入的第二电压分别写入上拉节点PU和输出信号端OUTPUT。
综上所述，本发明实施例提供的GOA单元的驱动方法，缓冲阶段中，在第一时钟信号端输入的第一电压的控制下，放电模块将电源信号端输入的第二电压写入输出信号端，下拉保持阶段中，在第二时钟信号端输入的第一电压的控制下，保持模块将第二时钟信号端输入的第一电压写入下拉节点，在下拉节点的电压的控制下，放电模块将电源信号端输入的第二电压写入输出信号端，因此，可以由第一时钟信号端和第二时钟信号端分别控制放电模块将电源信号端的第二电压写入输出信号端对输出信号端放电，解决了相关技术中的GOA单元降噪效果较差的问题，提高了GOA单元的降噪效果。
可选地，请参考图3-1，放电模块260包括：第一放电子模块2601和第二放电子模块2602。
步骤401可以包括：缓冲阶段中：第一时钟信号端CLKB输入第一电压，电源信号端VSS输入第二电压，在第一时钟信号端CLKB输入的第一电压的控制下，第一放电子模块2601将电源信号端VSS输入的第二电压写入输出信号端OUTPUT。
步骤403可以包括：下拉阶段中：电源信号端VSS输入第二电压，复位信号端RESET输入第一电压，在复位信号端RESET输入的第一电压的控制下，第二放电子模块2602将电源信号端VSS输入的第二电压写入上拉节点PU。
步骤404可以包括：下拉保持阶段：第二时钟信号端CLK输入第一电压，电源信号端VSS输入第二电压，在第二时钟信号端CLK输入的第一电压的控制下，保持模块240将第二时钟信号端CLK输入的第一电压写入下拉节点PD，在下拉节点PD的电压的控制下，第一放电子模块2601将电源信号端VSS输入的第二电压写入输出信号端OUTPUT，第二放电子模块2602将电源信号端VSS输入的第二电压写入上拉节点PU。
可选地，请参考图3-2，第一放电子模块2601包括：第一晶体管M1和第二晶体管M2，第二放电子模块2602包括：第三晶体管M3和第四晶体管M4，缓冲模块210包括：第五晶体管M5和第六晶体管M6，上拉模块220包括：第七晶体管M7，下拉模块230包括：第八晶体管M8，保持模块240包括：第九晶体管M9、第十晶体管M10和第十一晶体管M11，充电模块250包括：电容C1。
步骤401可以包括：缓冲阶段中：输入信号端INPUT输入第一电压，第一时钟信号端CLKB输入第一电压，第二时钟信号端CLK输入第二电压，电源信号端VSS输入第二电压，复位信号端RESET输入第二电压，第二晶体管M2、第五晶体管M5、第六晶体管M6和第十一晶体管M11开启，第五晶体管M5或第六晶体管M6将输入信号端INPUT输入的第一电压写入上拉节点PU，第十一晶体管M11将电源信号端VSS的第二电压写入下拉节点PD，对下拉节点PD进行放电，第二晶体管M2将电源信号端VSS输入的第二电压写入输出信号端OUTPUT，对输出信号端OUTPUT进行放电。缓冲阶段的等效电路图可以如图4-2所示。
步骤402可以包括：上拉阶段中：输入信号端INPUT输入第二电压，第一时钟信号端CLKB输入第二电压，第二时钟信号端CLK输入第一电压，电源信号端VSS输入第二电压，复位信号端RESET输入第二电压，第七晶体管M7和第十晶体管M10开启，第七晶体管M7将第二时钟信号端CLK输入的第一电压写入输出信号端OUTPUT，将输出信号端OUTPUT的电位拉高，第十晶体管M10将电源信号端VSS输入的第二电压写入下拉节点PD，对下拉节点PD进行放电，由于第七晶体管M7将输出信号端OUTPUT的电位拉高，且输出信号端OUTPUT与电容C1的一端连接，因此，电容C1将上拉节点PU的电压拉高。需要说明的是，在第二时钟信号端CLK输入第一电压时，第九晶体管M9的第三极为高电位，因此，第九晶体管M9也会开启，第九晶体管M9开启会对下拉节点PD的电位产生影响，所以，实际应用中，可以将第九晶体管M9制作小一些，使第九晶体管M9的电阻较大，导通较为困难，将第十晶体管M10制作大一些，使第十晶体管M10的电阻较小，导通较为容易，因此，在上拉阶段中，第十晶体管M10可以将下拉节点PD的电位强行拉低。上拉阶段的等效电路图可以如图4-3所示。
步骤403可以包括：下拉阶段中：输入信号端INPUT输入第二电压，第一时钟信号端CLKB输入第一电压，第二时钟信号端CLK输入第二电压，电源信号端VSS输入第二电压，复位信号端RESET输入第一电压，第二晶体管M2、第三晶体管M3、第六晶体管M6、第八晶体管M8和第十一晶体管M11开启，第十一晶体管M11将电源信号端VSS输入的第二电压写入下拉节点PD，对下拉节点PD进行放电，第三晶体管M3将电源信号端VSS输入的第二电压写入上拉节点PU，对上拉节点PU进行放电，第八晶体管M8将电源信号端VSS输入的第二电压写入输出信号端OUTPUT，将输出信号端OUTPUT的电位拉高。下拉阶段的等效电路图可以如图4-4所示。
步骤404可以包括：下拉保持阶段中：输入信号端INPUT输入第二电压，第一时钟信号端CLKB输入第二电压，第二时钟信号端CLK输入第一电压，电源信号端VSS输入第二电压，复位信号端RESET输入第二电压，第一晶体管M1、第四晶体管M4和第九晶体管M9开启，第九晶体管M9将第二时钟信号端CLK输入的第一电压写入下拉节点PD，第一晶体管M1将电源信号端VSS输入的第二电压写入输出信号端OUTPUT，对输出信号端OUTPUT进行放电，第四晶体管M4将电源信号端VSS输入的第二电压写入上拉节点PU，对上拉节点PU进行放电。下拉保持阶段的等效电路图可以如图4-5所示。
可选地，在本发明实施例中，第一至十一晶体管中的每个晶体管均为N型晶体管，每个晶体管的第一极为源极，第二极为漏极，第三极为栅极。
此外，本发明各个实施例中涉及的输入信号端INPUT、第一时钟信号端CLKB、第二时钟信号端CLK、复位信号端RESET、上拉节点PU、下拉节点PD和输出信号端OUTPUT在缓冲阶段T1、上拉阶段T2、下拉阶段T3和下拉阶段T4的电压变化可以参考图4-6，在图4-6中，横轴代表时间，纵轴代表电位。
本发明实施例提供的GOA单元，在缓冲阶段中：第一时钟信号端CLKB输入第一电压，电源信号端VSS输入第二电压，第一时钟信号端CLKB处于高电位，电源信号端VSS处于低电位，在第一时钟信号端CLKB输入的第一电压的作用下，第二晶体管M2开启并将电源信号端VSS输入的第二电压写入输出信号端OUTPUT，由于第二电压为低电位，因此，第二晶体管M2对输出信号端OUTPUT进行放电。
在下拉保持阶段中：第二时钟信号端CLK输入第一电压，电源信号端VSS输入第二电压，第二时钟信号端CLK处于高电位，电源信号端VSS处于低电位，在第二时钟信号端CLK输入的第一电压的作用下，第九晶体管M9开启并将第二时钟信号端CLK输入第一电压下拉节点PD，下拉节点PD处于高电位，在下拉节点PD的电压的作用下，第一晶体管MI开启并将电源信号端VSS输入的第二电压写入输出信号端OUTPUT，由于第二电压为低电位，因此，第一晶体管MI对输出信号端OUTPUT进行放电。
因此，可以由第一时钟信号端CLKB和第二时钟信号端CLK分别控制放电模块对输出信号端OUTPUT进行放电，可以实现100％时间放电，降噪效果较好。
需要说明的是，在本发明实施例提供的GOA单元中，第十一晶体管M11的设置一方面可以使缓冲模块210快速向上拉节点PU充电，另一方面还可以避免下拉节点PD持续高压导致第一晶体管M1和第四晶体管M4失效，影响GOA单元的寿命。具体地：
在缓冲阶段中，输出信号端INPUT通过缓冲模块210向上拉节点PU充电，在此过程中，在第一时钟信号端CLKB的控制下，第十一晶体管M11开启将电源信号端VSS的第二电压写入下拉节点PD，实现对下拉节点PD放电，这样可以避免由于下拉节点PD的电压过高对上拉节点PU充电过程的影响，使得上拉节点PU能够快速充电。
在下拉阶段中，第一时钟信号端CLKB输入第一电压，第一时钟信号端CLKB控制第十一晶体管M11开启，第十一晶体管M11将电源信号端VSS输入的第二电压写入下拉节点PD，实现对下拉节点PD放电，这样可以避免下拉节点PD持续高压导致第一晶体管M1和第四晶体管M4失效，影响GOA单元的寿命。
还需要说明的是，与相关技术提供的GOA单元相比，本发明实施例提供的GOA单元减少了晶体管的个数，因此，本发明实施例提供的GOA单元不仅可以实现100％时间降噪，还可以减少晶体管的个数，降低GOA单元的功率损耗。
综上所述，本发明实施例提供的GOA单元的驱动方法，缓冲阶段中，在第一时钟信号端输入的第一电压的控制下，放电模块将电源信号端输入的第二电压写入输出信号端，下拉保持阶段中，在第二时钟信号端输入的第一电压的控制下，保持模块将第二时钟信号端输入的第一电压写入下拉节点，在下拉节点的电压的控制下，放电模块将电源信号端输入的第二电压写入输出信号端，因此，可以由第一时钟信号端和第二时钟信号端分别控制放电模块将电源信号端的第二电压写入输出信号端对输出信号端放电，解决了相关技术中的GOA单元降噪效果较差的问题，提高了GOA单元的降噪效果。
本发明实施例还提供一种GOA电路，包括至少两个级联GOA单元，每个GOA单元为如图2至图3-2任一所示的GOA单元。
综上所述，本发明实施例提供的GOA电路，包括至少两个级联的GOA单元，由于每个GOA单元的放电模块能够在第一时钟信号端的电压或下拉节点的电压的控制下，将电源信号端的电压写入输出信号端，且下拉节点的电压是由第二时钟信号端的电压的控制的，因此，可以由第一时钟信号端和第二时钟信号端分别控制放电模块将电源信号端的电压写入输出信号端对输出信号端放电，解决了相关技术中的GOA单元降噪效果较差的问题，提高了GOA单元的降噪效果。
另外，本发明实施例还提供一种显示装置，该显示装置包括上述GOA电路。该显示装置可以为：液晶面板、电子纸、有机发光二极管(英文：OrganicLight-EmittingDiode，简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
综上所述，本发明实施例提供的显示装置包括GOA电路，GOA电路包括至少两个级联的GOA单元，由于每个GOA单元的放电模块能够在第一时钟信号端的电压或下拉节点的电压的控制下，将电源信号端的电压写入输出信号端，且下拉节点的电压是由第二时钟信号端的电压的控制的，因此，可以由第一时钟信号端和第二时钟信号端分别控制放电模块将电源信号端的电压写入输出信号端对输出信号端放电，解决了相关技术中的GOA单元降噪效果较差的问题，提高了GOA单元的降噪效果。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (15)
1.一种GOA单元，其特征在于，所述GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块，
所述缓冲模块分别与输入信号端、第一时钟信号端和上拉节点连接，用于在所述输入信号端的电压或所述第一时钟信号端的电压的控制下，将所述输入信号端的电压写入所述上拉节点；
所述上拉模块分别与所述上拉节点、第二时钟信号端和输出信号端连接，用于在所述上拉节点的电压的控制下，将所述第二时钟信号端的电压写入所述输出信号端；
所述下拉模块分别与复位信号端、电源信号端和所述输出信号端连接，用于在所述复位信号端的电压的控制下，将所述电源信号端的电压写入所述输出信号端；
所述保持模块分别与所述第一时钟信号端、所述第二时钟信号端、所述电源信号端、所述上拉节点和下拉节点连接，用于在所述第一时钟信号端的电压或所述上拉节点的电压的控制下，将所述电源信号端的电压写入所述下拉节点；或者，在所述第二时钟信号端的电压的控制下，将所述第二时钟信号端的电压写入所述下拉节点；
所述充电模块分别与所述上拉节点和所述输出信号端连接，用于对所述上拉节点与所述输出信号端之间的电压进行存储；
所述放电模块分别与所述复位信号端、所述电源信号端、所述第一时钟信号端、所述上拉节点、所述下拉节点和所述输出信号端连接，用于在所述复位信号端的电压或所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述上拉节点；或者，在所述第一时钟信号端的电压或所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述输出信号端。
2.根据权利要求1所述的GOA单元，其特征在于，所述放电模块包括：第一放电子模块和第二放电子模块，
所述第一放电子模块分别与所述电源信号端、所述第一时钟信号端、所述下拉节点和所述输出信号端连接，用于在所述第一时钟信号端的电压或所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述输出信号端；
所述第二放电子模块分别与所述复位信号端、所述电源信号端、所述上拉节点和所述下拉节点连接，用于在所述复位信号端的电压或所述下拉节点的电压的控制下，将所述电源信号端的电压写入所述上拉节点。
3.根据权利要求2所述的GOA单元，其特征在于，所述第一放电子模块包括：第一晶体管和第二晶体管，
所述第一晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述下拉节点连接；
所述第二晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述第一时钟信号端连接。
4.根据权利要求2所述的GOA单元，其特征在于，所述第二放电子模块包括：第三晶体管和第四晶体管，
所述第三晶体管的第一极与所述电源信号端连接，第二极与所述上拉节点连接，第三极与所述复位信号端连接；
所述第四晶体管的第一极与所述电源信号端连接，第二极与所述上拉节点连接，第三极与所述下拉节点连接。
5.根据权利要求1所述的GOA单元，其特征在于，所述缓冲模块包括：第五晶体管和第六晶体管，
所述第五晶体管的第一极和第三极都与所述输入信号端连接，第二极与所述上拉节点连接；
所述第六晶体管的第一极与所述输入信号端连接，第二极与所述上拉节点连接，第三极与所述第一时钟信号端连接。
6.根据权利要求1所述的GOA单元，其特征在于，所述上拉模块包括：第七晶体管，
所述第七晶体管的第一极与所述第二时钟信号端连接，第二极与所述输出信号端连接，第三极与所述上拉节点连接。
7.根据权利要求1所述的GOA单元，其特征在于，所述下拉模块包括：第八晶体管，
所述第八晶体管的第一极与所述电源信号端连接，第二极与所述输出信号端连接，第三极与所述复位信号端连接。
8.根据权利要求1所述的GOA单元，其特征在于，所述保持模块包括：第九晶体管、第十晶体管和第十一晶体管，
所述第九晶体管的第一极和第三极都与所述第二时钟信号端连接，第二极与所述下拉节点连接；
所述第十晶体管的第一极与所述电源信号端连接，第二极与所述下拉节点连接，第三极与所述上拉节点连接；
所述第十一晶体管的第一极与所述电源信号端连接，第二极与所述下拉节点连接，第三极与所述第一时钟信号端连接。
9.根据权利要求1所述的GOA单元，其特征在于，所述充电模块包括：电容，
所述电容的一端与所述上拉节点连接，另一端与所述输出信号端连接。
10.根据权利要求3至9任一所述的GOA单元，其特征在于，所述晶体管均为N型晶体管，第一极为源极，第二极为漏极，第三极为栅极。
11.一种GOA单元的驱动方法，其特征在于，所述GOA单元包括：缓冲模块、上拉模块、下拉模块、保持模块、充电模块和放电模块，所述方法包括：
缓冲阶段：输入信号端输入第一电压，第一时钟信号端输入第一电压，第二时钟信号端输入第二电压，电源信号端输入第二电压，复位信号端输入第二电压，在所述输入信号端输入的第一电压或所述第一时钟信号端输入的第一电压的控制下，所述缓冲模块将所述输入信号端输入的第一电压写入上拉节点，在所述第一时钟信号端输入的第一电压或所述上拉节点的第一电压控制下，所述保持模块将所述电源信号端的第二电压写入下拉节点，在所述第一时钟信号端输入的第一电压的控制下，所述放电模块将所述电源信号端输入的第二电压写入输出信号端；
上拉阶段：所述输入信号端输入第二电压，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，在所述上拉节点的第一电压的控制下，所述保持模块将所述电源信号端输入的第二电压写入所述下拉节点，所述上拉模块将所述第二时钟信号端输入的第一电压写入所述输出信号端，所述充电模块将所述上拉节点的电压拉高；
下拉阶段：所述输入信号端输入第二电压，所述第一时钟信号端输入第一电压，所述第二时钟信号端输入第二电压，所述电源信号端输入第二电压，所述复位信号端输入第一电压，在所述第一时钟信号端输入第一电压的控制下，所述保持模块将所述电源信号端输入的第二电压写入所述下拉节点，在所述复位信号端输入的第一电压的控制下，所述放电模块将所述电源信号端输入的第二电压写入所述上拉节点，所述下拉模块将所述电源信号端输入的第二电压写入所述输出信号端；
下拉保持阶段：所述输入信号端输入第二电压，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，在所述第二时钟信号端输入的第一电压的控制下，所述保持模块将所述第二时钟信号端输入的第一电压写入所述下拉节点，在所述下拉节点的电压的控制下，所述放电模块将所述电源信号端输入的第二电压分别写入所述上拉节点和所述输出信号端。
12.根据权利要求11所述的方法，其特征在于，所述放电模块包括：第一放电子模块和第二放电子模块，
所述缓冲阶段中：所述第一时钟信号端输入第一电压，所述电源信号端输入第二电压，在所述第一时钟信号端输入的第一电压的控制下，所述第一放电子模块将所述电源信号端输入的第二电压写入所述输出信号端；
所述下拉阶段中：所述电源信号端输入第二电压，所述复位信号端输入第一电压，在所述复位信号端输入的第一电压的控制下，所述第二放电子模块将所述电源信号端输入的第二电压写入所述上拉节点；
所述下拉保持阶段：所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，在所述第二时钟信号端输入的第一电压的控制下，所述保持模块将所述第二时钟信号端输入的第一电压写入所述下拉节点，在所述下拉节点的电压的控制下，所述第一放电子模块将所述电源信号端输入的第二电压写入所述输出信号端，所述第二放电子模块将所述电源信号端输入的第二电压写入所述上拉节点。
13.根据权利要求12所述的方法，其特征在于，所述第一放电子模块包括：第一晶体管和第二晶体管，所述第二放电子模块包括：第三晶体管和第四晶体管，所述缓冲模块包括：第五晶体管和第六晶体管，所述上拉模块包括：第七晶体管，所述下拉模块包括：第八晶体管，所述保持模块包括：第九晶体管、第十晶体管和第十一晶体管，所述充电模块包括：电容，
所述缓冲阶段中：所述输入信号端输入第一电压，所述第一时钟信号端输入第一电压，所述第二时钟信号端输入第二电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，所述第二晶体管、所述第五晶体管、所述第六晶体管和所述第十一晶体管开启，所述第五晶体管或所述第六晶体管将所述输入信号端输入的第一电压写入所述上拉节点，所述第十一晶体管将所述电源信号端的第二电压写入所述下拉节点，所述第二晶体管将所述电源信号端输入的第二电压写入所述输出信号端；
所述上拉阶段中：所述输入信号端输入第二电压，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，所述第七晶体管和所述第十晶体管开启，所述第七晶体管将所述第二时钟信号端输入的第一电压写入所述输出信号端，所述第十晶体管将所述电源信号端输入的第二电压写入所述下拉节点，所述电容将所述上拉节点的电压拉高；
所述下拉阶段中：所述输入信号端输入第二电压，所述第一时钟信号端输入第一电压，所述第二时钟信号端输入第二电压，所述电源信号端输入第二电压，所述复位信号端输入第一电压，所述第二晶体管、所述第三晶体管、所述第六晶体管、所述第八晶体管和所述第十一晶体管开启，所述第十一晶体管将所述电源信号端输入的第二电压写入所述下拉节点，所述第三晶体管将所述电源信号端输入的第二电压写入所述上拉节点，所述第八晶体管将所述电源信号端输入的第二电压写入所述输出信号端；
所述下拉保持阶段中：所述输入信号端输入第二电压，所述第一时钟信号端输入第二电压，所述第二时钟信号端输入第一电压，所述电源信号端输入第二电压，所述复位信号端输入第二电压，所述第一晶体管、所述第四晶体管和所述第九晶体管开启，所述第九晶体管将所述第二时钟信号端输入的第一电压写入所述下拉节点，所述第一晶体管将所述电源信号端输入的第二电压写入所述输出信号端，所述第四晶体管将所述电源信号端输入的第二电压写入所述上拉节点。
14.一种GOA电路，其特征在于，所述GOA电路包括：至少两个级联的GOA单元，每个所述GOA单元为权利要求1至10任一所述的GOA单元。
15.一种显示装置，其特征在于，所述显示装置包括：权利要求14所述的GOA电路。
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