CN115019741A - 阵列栅极驱动单元、电路及驱动方法、显示装置 - Google Patents

Abstract

本申请公开了一种阵列栅极驱动单元、电路及驱动方法、显示装置，包括电容器、上拉模块、上拉驱动模块、输出模块、下拉模块、下拉驱动模块、复位模块、降噪模块，其中，所述降噪模块，连接所述上拉节点、所述电源电压端、所述信号输出端、所述正向时钟信号端、所述下拉控制节点、降噪控制节点，配置为在所述上拉节点的控制下，将所述电源电压端的电压写入至所述降噪控制节点；配置为在所述下拉控制节点的控制下，将所述正向时钟信号端的电压写入至所述降噪控制节点；以及配置为在所述降噪控制节点的控制下，将所述电源电压端的电压写入至所述信号输出端。

Description

阵列栅极驱动单元、电路及驱动方法、显示装置

技术领域

本申请一般涉及显示技术领域，具体涉及一种阵列栅极驱动单元、电路及驱动方法、显示装置。

背景技术

液晶显示面板由垂直和水平阵列式像素矩阵组成，在显示过程中通过栅极驱动电路输出栅极扫描信号，逐行扫描访问各像素；栅极驱动电路配置为产生像素的栅极扫描电压，GOA(Gate On Array)是一种将栅极驱动电路集成于TFT基板上的技术，每个GOA单元作为一个移位寄存器将扫描信号依次传递给下一GOA单元，逐行开启TFT开关，完成像素单元的数据信号输入；GOA双向扫描电路是一种特殊的栅极驱动电路，可在不改变GOA物理单元结构的条件下，仅改变输入信号时序来控制栅极扫描信号的正向或逆向扫描。

随着平板显示技术的快速发展，对TFT-LCD面板画面品质的需求越来越高。近几年来朝着大尺寸、高分辨率的方向发展。目前GOA驱动电路都基于移位寄存器原理，通常包括上拉模块、上拉驱动模块、输出模块、下拉模块、上拉驱动模块及复位模块。其中，下拉驱动模块配置为在反向时钟信号端CLKB的控制下，对输出信号端进行放电，实现对GOA单元中信号是输出端降噪，具体地，放电模块配置为在反向时钟信号端CLKB为高电位时对信号输出端进行放电。

但是，上述GOA单元中，由于在时钟信号端CLKB为高电位时，放电模块才对输出信号端进行放电(相当于只有50％的时间在降噪)，因此，降噪效果较差。

发明内容

鉴于现有技术中的上述缺陷或不足，期望提供一种阵列栅极驱动单元、电路及驱动方法、显示装置，可以提高降噪效果，提高GOA电路的稳定性，从而实现显示面板的正常驱动。

第一方面，本申请提供了一种阵列栅极驱动单元，包括电容器、上拉模块、上拉驱动模块、输出模块、下拉模块、下拉驱动模块、复位模块、降噪模块，其中，

所述上拉模块，连接信号输入端和上拉节点，配置为在信号输入端的控制下，将所述信号输入端的电压写入至上拉节点，所述上拉节点连接所述电容器的第一端；

所述上拉驱动模块，连接所述上拉节点、电源电压端、下拉节点和下拉控制节点，配置为在所述上拉节点的控制下，将所述电源电压端的电压写入至下拉节点和下拉控制节点；

所述下拉模块，连接反向时钟信号端、下拉节点和下拉控制节点，配置为在所述反向时钟信号端的控制下，将所述反向时钟信号端的电压写入至所述下拉控制节点；以及配置为在所述下拉控制节点的控制下，将所述反向时钟信号端的电压写入至所述下拉节点；

所述下拉驱动模块，连接所述上拉节点、下拉节点、电源电压端和信号输出端，配置为在所述下拉节点的控制下，将所述电源电压端的电压写入至所述上拉节点和所述信号输出端；所述信号输出端连接所述电容器的第二端；

所述输出模块，连接所述上拉节点、正向时钟信号端和信号输出端，配置为在所述上拉节点的控制下，将所述正向时钟信号端的电压写入至所述信号输出端；

所述复位模块，连接所述上拉节点、所述电源电压端、复位信号端，配置为在所述复位信号端的控制下，将所述电源电压端的电压写入至所述上拉节点；

所述降噪模块，连接所述上拉节点、所述电源电压端、所述信号输出端、所述正向时钟信号端、所述下拉控制节点、降噪控制节点，配置为在所述上拉节点的控制下，将所述电源电压端的电压写入至所述降噪控制节点；配置为在所述下拉控制节点的控制下，将所述正向时钟信号端的电压写入至所述降噪控制节点；以及配置为在所述降噪控制节点的控制下，将所述电源电压端的电压写入至所述信号输出端。

可选地，所述上拉模块包括第一晶体管，所述第一晶体管的第一端和控制端连接所述信号输入端，第二端连接所述上拉节点和所述电容器的第一端。

可选地，所述复位模块包括第二晶体管，所述第二晶体管的第一端连接所述电源电压端，控制端连接所述复位信号端，第二端连接所述上拉节点。

可选地，所述输出模块包括第三晶体管，所述第三晶体管的第一端连接所述正向时钟信号端，控制端连接所述上拉节点，第二端连接所述信号输出端和所述电容器的第二端。

可选地，所述上拉驱动模块包括第六晶体管和第八晶体管，所述第六晶体管的第一端和所述第八晶体管的第一端连接所述电源电压端，所述第六晶体管的控制端和所述第八晶体管的控制端连接所述上拉节点，所述第六晶体管的第二端连接所述下拉控制节点，所述第八晶体管的第二端连接所述下拉节点。

可选地，所述下拉模块包括第五晶体管和第九晶体管，所述第五晶体管的第一端连接所述反向时钟信号端，所述第五晶体管的控制端连接所述下拉控制节点，所述第五晶体管的第二端连接所述下拉节点；所述第九晶体管的第一端和控制端连接所述反向时钟信号端，所述第九晶体管的第二端连接所述下拉控制节点。

可选地，所述下拉驱动模块包括第十晶体管和第十一晶体管，所述第十晶体管的第一端和所述第十一晶体管的第一端连接所述电源电压端，所述第十晶体管的控制端和所述第十一晶体管的控制端连接所述下拉节点，所述第十晶体管的第二端连接所述上拉节点，所述第十一晶体管的第二端连接所述电容器的第二端和所述信号输出端。

可选地，所述降噪模块包括第十四晶体管、第十五晶体管、第十六晶体管，所述第十四晶体管的第一端连接所述电源电压端，所述第十四晶体管的控制端连接所述降噪控制节点，所述第十四晶体管的第二端连接所述电容器的第二端、所述信号输出端和所述信号输出端；所述第十五晶体管的第一端连接所述电源电压端，所述第十五晶体管的控制端连接所述上拉节点，所述第十五晶体管的第二端连接所述降噪控制节点；所述第十六晶体管的第一端连接所述正向时钟信号端，所述第十六晶体管的控制端连接所述下拉控制节点，所述第十六晶体管的第二端连接所述降噪控制节点。

第二方面，本申请提供了一种阵列栅极驱动方法，采用如以上任一所述的栅极驱动单元，所述方法包括：

所述上拉节点为低电平，所述下拉节点为高电平时，所述下拉驱动模块在所述下拉节点的控制下，将所述电源电压端的电压写入至所述信号输出端，以对所述信号输出端降噪；

所述上拉节点为低电平，所述下拉节点为低电平时，所述降噪模块在所述下拉控制节点的控制下，将所述正向时钟信号端的电压写入至所述降噪控制节点；以及所述降噪模块在所述降噪控制节点的控制下，将所述电源电压端的电压写入至所述信号输出端，以对所述信号输出端降噪。

第三方面，本申请提供了一种栅极驱动电路，包括至少两个级联的栅极驱动单元，每个所述栅极驱动单元为如以上任一所述的栅极驱动单元。

第四方面，本申请提供了一种显示装置，包括如以上任一所述的栅极驱动单元。

本申请的实施例提供的技术方案可以包括以下有益效果：

本申请实施例提供的栅极驱动单元和驱动方法，通过下拉节点循环输出高电平-低电平，在下拉节点为高电平时控制下拉驱动模块对于信号输出端进行降噪，在下拉节点为低电平时通过下拉控制节点控制降噪模块对于信号输出端进行降噪，弥补现有技术中下拉节点低电平不降噪的缺点，实现对于信号输出端的持续降噪，提高GOA电路的稳定性，提升显示器的画面品质。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1为本申请的实施例提供的一种阵列栅极驱动单元的结构示意图；

图2为本申请的实施例提供的一种阵列栅极驱动电路驱动方法的流程图；

图3为本申请的实施例提供的一种阵列栅极驱动电路驱动单元的时序图；

图4为本申请的实施例提供的一种阵列栅极驱动电路的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅配置为解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

请详见图1，本申请提供了一种阵列栅极驱动单元，包括电容器C1、上拉模块100、上拉驱动模块200、输出模块300、下拉模块400、下拉驱动模块500、复位模块600、降噪模块700，其中，

所述上拉模块100，连接信号输入端INPUT、上拉节点PU和所述电容器C1的第一端，配置为在信号输入端INPUT的控制下，将所述信号输入端INPUT的电压写入至上拉节点PU，所述上拉节点PU连接所述电容器C1的第一端。

所述上拉驱动模块200，连接所述上拉节点PU、电源电压端VSS、下拉节点PD和下拉控制节点PD_CN，配置为在所述上拉节点PU的控制下，将所述电源电压端VSS的低电平写入至下拉节点PD和下拉控制节点PD_CN。

所述下拉模块400，连接反向时钟信号端CLKB、下拉节点PD和下拉控制节点PD_CN，配置为在所述反向时钟信号端CLKB的控制下，将所述反向时钟信号端CLKB的电压写入至所述下拉控制节点PD_CN；以及配置为在所述下拉控制节点PD_CN的控制下，将所述反向时钟信号端CLKB的电压写入至所述下拉节点PD。

所述下拉驱动模块500，连接所述上拉节点PU、下拉节点PD、电源电压端VSS和信号输出端OUTPUT，配置为在所述下拉节点PD的控制下，将所述电源电压端VSS的低电平写入至所述上拉节点PU和所述信号输出端OUTPUT；所述信号输出端OUTPUT连接所述电容器C1的第二端。

所述输出模块300，连接所述上拉节点PU、正向时钟信号端CLKA和信号输出端OUTPUT，配置为在所述上拉节点PU的控制下，将所述正向时钟信号端CLKA的电压写入至所述信号输出端OUTPUT。

所述复位模块600，连接所述上拉节点PU、所述电源电压端VSS、复位信号端RESET，配置为在所述复位信号端RESET的控制下，将所述电源电压端VSS的低电平写入至所述上拉节点PU。

所述降噪模块700，连接所述上拉节点PU、所述电源电压端VSS、所述信号输出端OUTPUT、所述正向时钟信号端CLKA、所述下拉控制节点PD_CN、降噪控制节点PE，配置为在所述上拉节点PU的控制下，将所述电源电压端VSS的低电平写入至所述降噪控制节点PE；配置为在所述下拉控制节点PD_CN的控制下，将所述正向时钟信号端CLKA的电压写入至所述降噪控制节点PE；以及配置为在所述降噪控制节点PE的控制下，将所述电源电压端VSS的低电平写入至所述信号输出端OUTPUT。

需要说明的是，本发明实施例中电源电压端VSS提供的电压为低电平，本发明实施例中的薄膜晶体管TFT可以均为N型TFT，也可以均为P型TFT，或者实施例中的薄膜晶体管TFT为N型TFT和P型TFT。具体地，本发明实施例中以薄膜晶体管TFT均为N型TFT为例进行详细描述，且所有TFT的栅极电压为高电平时TFT导通，低电平时TFT断开。

本发明实施例中正向时钟信号端CLKA和反向时钟信号端CLKB正向时钟信号端CLKA具有相同的时钟周期和振幅，但是相位相反。CLK和CLKB正向时钟信号端CLKA的占空比可以选择为50％或其它数值。

本发明实施例中上拉节点PU、下拉节点PD、下拉控制节点PD_CN以及降噪控制节点PE并非表示实际存在的部件，而是表示电路图中相关电路连接的汇合点。

本发明实施例中每个模块中的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的源极，输出端连接薄膜晶体管的漏极。当然，也可以每个模块的控制端连接薄膜晶体管的栅极，输入端连接薄膜晶体管的漏极，输出端连接薄膜晶体管的源极，本发明实施例不做限定。

本发明实施例中采用的薄膜晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上可以是没有区别的。在本公开的实施例中，将薄膜晶体管的栅极描述为控制端，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一端，另一极为第二端。

可选地，所述上拉模块100包括第一晶体管M1，所述第一晶体管M1的第一端和控制端连接所述信号输入端INPUT，第二端连接所述上拉节点PU和所述电容器C1的第一端。

可选地，所述复位模块600包括第二晶体管M2，所述第二晶体管M2的第一端连接所述电源电压端VSS，控制端连接所述复位信号端RESET，第二端连接所述上拉节点PU。

可选地，所述输出模块300包括第三晶体管M3，所述第三晶体管M3的第一端连接所述正向时钟信号端CLKA，控制端连接所述上拉节点PU，第二端连接所述信号输出端OUTPUT和所述电容器C1的第二端。

可选地，所述上拉驱动模块200包括第六晶体管M6和第八晶体管M8，所述第六晶体管M6的第一端和所述第八晶体管M8的第一端连接所述电源电压端VSS，所述第六晶体管M6的控制端和所述第八晶体管M8的控制端连接所述上拉节点PU，所述第六晶体管M6的第二端连接所述下拉节点PD，所述第八晶体管M8的第二端连接所述下拉控制节点PD_CN。

可选地，所述下拉模块400包括第五晶体管M5和第九晶体管M9，所述第五晶体管M5的第一端连接所述反向时钟信号端CLKB，所述第五晶体管M5的控制端连接所述下拉控制节点PD_CN，所述第五晶体管M5的第二端连接所述下拉节点PD；所述第九晶体管M9的第一端和控制端连接所述反向时钟信号端CLKB，所述第九晶体管M9的第二端连接所述下拉控制节点PD_CN。

可选地，所述下拉驱动模块500包括第十晶体管M10和第十一晶体管M11，所述第十晶体管M10的第一端和所述第十一晶体管M11的第一端连接所述电源电压端VSS，所述第十晶体管M10的控制端和所述第十一晶体管M11的控制端连接所述下拉节点PD，所述第十晶体管M10的第二端连接所述上拉节点PU，所述第十一晶体管M11的第二端连接所述电容器C1的第二端和所述信号输出端OUTPUT。

可选地，所述降噪模块700包括第十四晶体管M14、第十五晶体管M15、第十六晶体管M16，所述第十四晶体管M14的第一端连接所述电源电压端VSS，所述第十四晶体管M14的控制端连接所述降噪控制节点PE，所述第十四晶体管M14的第二端连接所述电容器C1的第二端、所述信号输出端OUTPUT和所述信号输出端OUTPUT；所述第十五晶体管M15的第一端连接所述电源电压端VSS，所述第十五晶体管M15的控制端连接所述上拉节点PU，所述第十五晶体管M15的第二端连接所述降噪控制节点PE；所述第十六晶体管M16的第一端连接所述正向时钟信号端CLKA，所述第十六晶体管M16的控制端连接所述下拉控制节点PD_CN，所述第十六晶体管M16的第二端连接所述降噪控制节点PE。

可选地，还包括辅助降噪模块，所述辅助降噪模块包括第十二晶体管M12和第十三晶体管M13，所述第十二晶体管M12的第一端连接所述电源电压端VSS，所述第十二晶体管M12的控制端连接所述反向时钟信号端CLKB，所述第十二晶体管M12的第二端连接所述信号输出端OUTPUT；所述第十三晶体管M13的第一端连接所述信号输入端INPUT，所述第十三晶体管M13的控制端连接所述反向时钟信号端CLKB，所述第十三晶体管M13的第二端连接所述上拉节点PU。

如图2所示，本申请提供了一种阵列栅极驱动方法，采用如以上任一所述的栅极驱动单元，所述方法包括：

S1、所述上拉节点PU为低电平，所述下拉节点PD为高电平时，所述下拉驱动模块500在所述下拉节点PD的控制下，将所述电源电压端VSS的低电平写入至所述信号输出端OUTPUT，以对所述信号输出端OUTPUT降噪；

S2、所述上拉节点PU为低电平，所述下拉节点PD为低电平时，所述降噪模块700在所述下拉控制节点PD_CN的控制下，将所述正向时钟信号端CLKA的电压写入至所述降噪控制节点PE；以及所述降噪模块700在所述降噪控制节点PE的控制下，将所述电源电压端VSS的低电平写入至所述信号输出端OUTPUT，以对所述信号输出端OUTPUT降噪。

需要说明的是，在本发明实施例中，第一阶段T1、第二阶段T2、第三阶段T3、第四阶段T4、第五阶段T5为逐次发生的阶段，对应的输入时序如图3所示。

本发明实施例提供的像素电路的工作过程包括如下几个阶段：

在所述第一阶段T1：所述上拉模块100在所述信号输入端INPUT的控制下，将所述信号输入端INPUT的高电平写入至上拉节点PU，使得所述上拉节点PU的电位拉高；所述上拉驱动模块200在所述上拉节点PU的控制下，将所述电源电压端VSS的低电平写入至下拉节点PD和下拉控制节点PD_CN；所述降噪模块700在所述上拉节点PU的控制下，将所述电源电压端VSS的低电平写入至所述降噪控制节点PE，使得所述降噪控制节点PE的电位拉低。

在此阶段，所述信号输入端INPUT为高电平，所述正向时钟信号端CLKA为低电平，所述反向时钟信号端CLKB为高电平，所述复位信号端RESET为低电平。第一晶体管M1、所述第十三晶体管M13导通，所述信号输入端INPUT的电压写入至所述上拉节点PU，所述上拉节点PU为高电平，同时给电容器C1充电；因为上拉节点PU为高电平，第六晶体管M6和第八晶体管M8导通，所述电源电压端VSS的低电平写入至下拉节点PD和下拉控制节点PD_CN，所述下拉节点PD和所述下拉控制节点PD_CN为低电平；因为上拉节点PU为高电平，所述第十五晶体管M15导通，所述电源电压端VSS的低电平写入至所述降噪控制节点PE，所述降噪控制节点PE为低电平。

因为上拉节点PU为高电平，所述第三晶体管M3导通，所述正向时钟信号端CLKA的低电平写入至所述信号输出端OUTPUT，所述信号输出端OUTPUT为低电平；因为反向时钟信号端CLKB为高电平，所述第十二晶体管M12导通，所述信号输出端OUTPUT写入至所述信号输出端OUTPUT，对所述信号输出端OUTPUT降噪。

在所述第二阶段T2：所述输出模块300在所述上拉节点PU的控制下，将所述正向时钟信号端CLKA的电压写入至所述信号输出端OUTPUT和所述电容器C1的第二端，使得所述上拉节点PU的电位进一步拉高以及所述信号输出端OUTPUT向外输出信号。

在此阶段，所述信号输入端INPUT为低电平，所述正向时钟信号端CLKA为高电平，所述反向时钟信号端CLKB为低电平，所述复位信号端RESET为低电平。所述第一晶体管M1断开，所述第三晶体管M3导通，所述正向时钟信号端CLKA的高电平输至电容器C1的第二端，由于电容器C1的自举作用，所述上拉节点PU的电位进一步拉高；所述正向时钟信号端CLKA的高电平输至所述信号输出端OUTPUT，所述信号输出端OUTPUT为高电平。

在所述第三阶段T3：所述复位模块600在所述复位信号端RESET的控制下，将所述电源电压端VSS的低电平写入至所述上拉节点PU，使得所述上拉节点PU复位；所述下拉模块400在所述反向时钟信号端CLKB的控制下，将所述反向时钟信号端CLKB的电压写入至所述下拉控制节点PD_CN以及在所述下拉控制节点PD_CN的控制下，将所述反向时钟信号端CLKB的电压写入至所述下拉节点PD，使得所述下拉控制节点PD_CN以及所述下拉节点PD的电位拉高；所述下拉驱动模块500在所述下拉节点PD的控制下，将所述电源电压端VSS的低电平写入至所述上拉节点PU和所述信号输出端OUTPUT；所述降噪模块700在所述下拉控制节点PD_CN的控制下，将所述正向时钟信号端CLKA的电压写入至所述降噪控制节点PE以及在所述降噪控制节点PE的控制下，将所述电源电压端VSS的低电平写入至所述信号输出端OUTPUT。

在此阶段，所述信号输入端INPUT为低电平，所述正向时钟信号端CLKA为低电平，所述反向时钟信号端CLKB为高电平，所述复位信号端RESET为高电平。所述第二晶体管M2导通，所述电源电压端VSS的低电平写入至所述上拉节点PU，所述上拉节点PU为低电平；所述第九晶体管M9导通，所述反向时钟信号端CLKB的高电平写入至所述下拉控制节点PD_CN，所述下拉控制节点PD_CN为高电平；所述第五晶体管M5导通，所述反向时钟信号端CLKB的高电平写入至所述下拉节点PD，所述下拉节点PD为高电平。

由于下拉节点PD为高电平，所述第十晶体管M10和第十一晶体管M11导通，所述电源电压端VSS的低电平写入至所述上拉节点PU和所述信号输出端OUTPUT，对于所述上拉节点PU和所述信号输出端OUTPUT降噪，所述信号输出端OUTPUT为低电平。

由于下拉控制节点PD_CN为高电平，所述第十六晶体管M16导通，将所述正向时钟信号端CLKA的低电平写入至所述降噪控制节点PE，所述降噪控制节点PE为低电平。

在所述第四阶段T4：所述上拉驱动模块200在所述上拉节点PU的控制下，将所述电源电压端VSS的低电平写入至下拉节点PD和下拉控制节点PD_CN，使得所述下拉节点PD和下拉控制节点PD_CN的电位拉低；所述降噪模块700在所述下拉控制节点PD_CN的控制下，将所述正向时钟信号端CLKA的电压写入至所述降噪控制节点PE以及在所述降噪控制节点PE的控制下，将所述电源电压端VSS的低电平写入至所述信号输出端OUTPUT。

在此阶段，所述信号输入端INPUT为低电平，所述正向时钟信号端CLKA为高电平，所述反向时钟信号端CLKB为低电平，所述复位信号端RESET为低电平。由于所述上拉节点PU为低电平，所述第三晶体管M3、第六晶体管M6、所述第八晶体管M8断开，所述下拉控制节点PD_CN浮接，所述下拉控制节点PD_CN为高电平，所述第五晶体管M5导通，所述反向时钟信号端CLKB的低电平写入至所述下拉节点PD，所述下拉节点PD为低电平。

由于所述下拉节点PD为低电平，所述第十晶体管M10和所述第十一晶体管M11断开；由于所述下拉控制节点PD_CN为高电平，所述第十六晶体管M16导通，所述正向时钟信号端CLKA的高电平写入至所述降噪控制节点PE，所述降噪控制节点PE为高电平，所述第十四晶体管M14导通，所述电源电压端VSS的低电平写入至所述信号输出节点，所述信号输出端OUTPUT为低电平。

在所述第五阶段T5：所述上拉节点PU为低电平，所述下拉节点PD为高电平时，所述下拉驱动模块500在所述下拉节点PD的控制下，将所述电源电压端VSS的低电平写入至所述信号输出端OUTPUT，以对所述信号输出端OUTPUT降噪。

所述上拉节点PU为低电平，所述下拉节点PD为低电平时，所述降噪模块700在所述下拉控制节点PD_CN的控制下，将所述正向时钟信号端CLKA的电压写入至所述降噪控制节点PE；以及所述降噪模块700在所述降噪控制节点PE的控制下，将所述电源电压端VSS的低电平写入至所述信号输出端OUTPUT，以对所述信号输出端OUTPUT降噪。

需要说明的是，在一帧的显示时间内，栅极驱动单元向显示面板输出栅极扫描信号后的第五阶段T5直至下一帧开始之前，栅极驱动单元响应于反向时钟信号端CLKB的持续交替的高电平-低电平，下拉节点PD循环输出高电平-低电平，在下拉节点PD为高电平时控制下拉驱动模块中的M11对于信号输出端进行降噪，而在下拉节点PD为低电平时M11无法开启因而无法实现下拉驱动模块对于信号输出端进行降噪。

然而，本发明中可以在下拉节点PD为低电平时，通过下拉控制节点PD_CN为高电平控制降噪模块M14开启对于信号输出端进行降噪，从而弥补现有技术中下拉节点低电平不降噪的缺点，实现对于信号输出端的持续降噪，提高GOA电路的稳定性，提升显示器的画面品质。

如图4所示，本申请提供了一种栅极驱动电路，包括至少两个级联的栅极驱动单元，每个所述栅极驱动单元为如以上任一所述的栅极驱动单元。该栅极驱动电路工作的具体原理与上述实施例中栅极驱动单元的工作原理基本相同，其具体的实施可以参见上述栅极驱动单元的实施例，重复之处不再赘述。

在本申请实施例中，栅极驱动单元的信号输出端OUTPUT为级联设置的栅极驱动电路给上一级或者下一级输出的反馈信号，在一些实施例中，反馈信号可以作为上一级单元的复位信号端RESET或者作为下一级单元的输入信号INPUT，本申请对此并不限制。

本申请提供了一种显示装置，包括如以上任一所述的栅极驱动单元。该显示装置可以为：液晶面板、电子纸、有机发光二极管(英文：Organic Light-Emitting Diode，简称：OLED)面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅配置为描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

除非另有定义，本文中所使用的技术和科学术语与本发明的技术领域的技术人员通常理解的含义相同。本文中使用的术语只是为了描述具体的实施目的，不是旨在限制本发明。本文中出现的诸如“设置”等术语既可以表示一个部件直接附接至另一个部件，也可以表示一个部件通过中间件附接至另一个部件。本文中在一个实施方式中描述的特征可以单独地或与其它特征结合地应配置为另一个实施方式，除非该特征在该另一个实施方式中不适用或是另有说明。

本发明已经通过上述实施方式进行了说明，但应当理解的是，上述实施方式只是配置为举例和说明的目的，而非意在将本发明限制于所描述的实施方式范围内。本领域技术人员可以理解的是，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (11)

1.一种阵列栅极驱动单元，其特征在于，包括电容器、上拉模块、上拉驱动模块、输出模块、下拉模块、下拉驱动模块、复位模块、降噪模块，其中，

所述上拉模块，连接信号输入端和上拉节点，配置为在信号输入端的控制下，将所述信号输入端的电压写入至上拉节点，所述上拉节点连接所述电容器的第一端；

所述上拉驱动模块，连接所述上拉节点、电源电压端、下拉节点和下拉控制节点，配置为在所述上拉节点的控制下，将所述电源电压端的电压写入至下拉节点和下拉控制节点；

所述下拉模块，连接反向时钟信号端、下拉节点和下拉控制节点，配置为在所述反向时钟信号端的控制下，将所述反向时钟信号端的电压写入至所述下拉控制节点；以及配置为在所述下拉控制节点的控制下，将所述反向时钟信号端的电压写入至所述下拉节点；

所述下拉驱动模块，连接所述上拉节点、下拉节点、电源电压端和信号输出端，配置为在所述下拉节点的控制下，将所述电源电压端的电压写入至所述上拉节点和所述信号输出端；所述信号输出端连接所述电容器的第二端；

所述输出模块，连接所述上拉节点、正向时钟信号端和信号输出端，配置为在所述上拉节点的控制下，将所述正向时钟信号端的电压写入至所述信号输出端；

所述复位模块，连接所述上拉节点、所述电源电压端、复位信号端，配置为在所述复位信号端的控制下，将所述电源电压端的电压写入至所述上拉节点；

所述降噪模块，连接所述上拉节点、所述电源电压端、所述信号输出端、所述正向时钟信号端、所述下拉控制节点、降噪控制节点，配置为在所述上拉节点的控制下，将所述电源电压端的电压写入至所述降噪控制节点；配置为在所述下拉控制节点的控制下，将所述正向时钟信号端的电压写入至所述降噪控制节点；以及配置为在所述降噪控制节点的控制下，将所述电源电压端的电压写入至所述信号输出端。

2.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述上拉模块包括第一晶体管，所述第一晶体管的第一端和控制端连接所述信号输入端，第二端连接所述上拉节点和所述电容器的第一端。

3.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述复位模块包括第二晶体管，所述第二晶体管的第一端连接所述电源电压端，控制端连接所述复位信号端，第二端连接所述上拉节点。

4.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述输出模块包括第三晶体管，所述第三晶体管的第一端连接所述正向时钟信号端，控制端连接所述上拉节点，第二端连接所述信号输出端和所述电容器的第二端。

5.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述上拉驱动模块包括第六晶体管和第八晶体管，所述第六晶体管的第一端和所述第八晶体管的第一端连接所述电源电压端，所述第六晶体管的控制端和所述第八晶体管的控制端连接所述上拉节点，所述第六晶体管的第二端连接所述下拉控制节点，所述第八晶体管的第二端连接所述下拉节点。

6.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述下拉模块包括第五晶体管和第九晶体管，所述第五晶体管的第一端连接所述反向时钟信号端，所述第五晶体管的控制端连接所述下拉控制节点，所述第五晶体管的第二端连接所述下拉节点；所述第九晶体管的第一端和控制端连接所述反向时钟信号端，所述第九晶体管的第二端连接所述下拉控制节点。

7.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述下拉驱动模块包括第十晶体管和第十一晶体管，所述第十晶体管的第一端和所述第十一晶体管的第一端连接所述电源电压端，所述第十晶体管的控制端和所述第十一晶体管的控制端连接所述下拉节点，所述第十晶体管的第二端连接所述上拉节点，所述第十一晶体管的第二端连接所述电容器的第二端和所述信号输出端。

8.根据权利要求1所述的阵列栅极驱动单元，其特征在于，所述降噪模块包括第十四晶体管、第十五晶体管、第十六晶体管，所述第十四晶体管的第一端连接所述电源电压端，所述第十四晶体管的控制端连接所述降噪控制节点，所述第十四晶体管的第二端连接所述电容器的第二端、所述信号输出端和所述信号输出端；所述第十五晶体管的第一端连接所述电源电压端，所述第十五晶体管的控制端连接所述上拉节点，所述第十五晶体管的第二端连接所述降噪控制节点；所述第十六晶体管的第一端连接所述正向时钟信号端，所述第十六晶体管的控制端连接所述下拉控制节点，所述第十六晶体管的第二端连接所述降噪控制节点。

9.一种阵列栅极驱动方法，其特征在于，采用如权利要求1-8任一所述的栅极驱动单元，所述方法包括：

所述上拉节点为低电平，所述下拉节点为高电平时，所述下拉驱动模块在所述下拉节点的控制下，将所述电源电压端的电压写入至所述信号输出端，以对所述信号输出端降噪；

所述上拉节点为低电平，所述下拉节点为低电平时，所述降噪模块在所述下拉控制节点的控制下，将所述正向时钟信号端的电压写入至所述降噪控制节点；以及所述降噪模块在所述降噪控制节点的控制下，将所述电源电压端的电压写入至所述信号输出端，以对所述信号输出端降噪。

10.一种栅极驱动电路，其特征在于，包括至少两个级联的栅极驱动单元，每个所述栅极驱动单元为如权利要求1-8任一所述的栅极驱动单元。

11.一种显示装置，其特征在于，包括如权利要求1-8任一所述的栅极驱动单元。

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