JP2010141406A - 差動増幅回路 - Google Patents

Abstract

【課題】 ＬＰＦを用いることなくチョッパ型差動増幅回路の出力リップルを抑制する。
【解決手段】 チョッパ回路Ｍ１，Ｍ２と、トランジスタＴ１，Ｔ２を差動入力対として含む増幅回路と、バッファ回路と、モード切替回路と、Ｍ１の入力ノードＡの電圧とバッファ回路の出力ノードの電圧とを比較する比較回路と、比較回路の比較結果に応じてＴ１，Ｔ２のサイズを変更することによって、増幅回路のオフセットを調整する制御回路と、を有し、モード切替回路は、オフセット調整モードでは、Ｍ１，Ｍ２の動作を停止させ、制御回路を動作させ、Ｍ１の入力ノードＢと出力ノードとを接続し、入力ノードＡ，Ｂに入力信号ＶｉｎＡを入力し、チョッパ制御モードでは、Ｍ１，Ｍ２を動作させ、制御回路の動作を停止させ、入力ノードＢと出力ノードとの接続を遮断し、入力ノードＡに入力信号ＶｉｎＡを入力し、入力ノードＢに入力信号ＶｉｎＢを入力する。
【選択図】 図１

Description

本発明は、差動増幅回路に関する。

直流を含む低周波領域の微弱信号を増幅する増幅回路として、入力信号を交流に変調して増幅した後、再び直流に復調するチョッパアンプ回路が一般に知られている。例えば、特許文献１の図２では、センサブリッジの出力信号を第１のチョッパ回路（特許文献１においては乗算器）によってチョッパ変調し、増幅回路によって差動増幅した後、第２のチョッパ回路によって再びチョッパ変調し、最後にＬＰＦ（Low-Pass Filter：低域通過フィルタ）によって１／ｆノイズ（ピンクノイズ）や増幅回路のオフセットに由来する出力リップルを除去するチョッパ型差動増幅回路が開示されている。
このようにして、ＬＰＦを用いることによって、チョッパ型差動増幅回路の出力信号から、リップル成分を除去することができる。
特開２００７−４９２８５号公報

しかしながら、上記ＬＰＦを用いるチョッパ型差動増幅回路では、ＬＰＦの遮断周波数を低くすると、入力信号に含まれる比較的周波数の高い成分が減衰されてしまい、また、大きな容量のコンデンサによって回路面積が大きくなる。反対に、ＬＰＦの遮断周波数を高くするためには、チョッパ回路のチョッピング周波数を高くする必要があり、この場合、消費電流が大きくなり、また、より広帯域の増幅回路を用いる必要がある。
そのため、これらのトレードオフを考慮してＬＰＦの遮断周波数を設定する必要がある。

前述した課題を解決する主たる本発明は、第１および第２の入力ノードに入力される信号をそれぞれクロック信号に応じてチョッパ制御し、第１および第２の変調信号として出力する第１のチョッパ回路と、前記第１および第２の変調信号がそれぞれ入力される第１および第２のトランジスタを差動入力対として含み、前記第１および第２の変調信号を増幅して第１および第２の増幅信号として出力する増幅回路と、前記第１および第２の増幅信号をそれぞれ前記クロック信号に応じてチョッパ制御し、第１および第２の復調信号として出力する第２のチョッパ回路と、前記第１および第２の復調信号の差分に応じた出力信号を出力ノードから出力するバッファ回路と、前記増幅回路のオフセットを調整するモードと前記オフセットを調整した後のモードとを切り替えるモード切替回路と、前記第１の入力ノードの電圧と前記出力ノードの電圧とを比較する比較回路と、前記比較回路の比較結果に応じて前記第１および第２のトランジスタのサイズを変更することによって、前記オフセットを調整する制御回路と、を有し、前記モード切替回路は、前記オフセットを調整するモードでは、前記第１および第２のチョッパ回路の動作を停止させ、前記制御回路を動作させ、前記第２の入力ノードと前記出力ノードとを接続し、前記第１および第２の入力ノードに第１の入力信号を入力し、前記オフセットを調整した後のモードでは、前記第１および第２のチョッパ回路を動作させ、前記制御回路の動作を停止させ、前記第２の入力ノードと前記出力ノードとの接続を遮断し、前記第１の入力ノードに前記第１の入力信号を入力し、前記第２の入力ノードに第２の入力信号を入力することを特徴とする差動増幅回路である。

本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。

本発明によれば、ＬＰＦを用いることなくチョッパ型差動増幅回路の出力リップルを抑制することができる。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

＝＝＝差動増幅回路の構成＝＝＝
以下、図１および図２を参照して、本発明の一実施形態における差動増幅回路の構成について説明する。なお、図１および図２は、同一の回路構成であり、それぞれ後述するオフセット調整モード時およびチョッパ制御モード時の各スイッチ回路の状態を示している。また、本実施形態において、各スイッチ回路は、制御入力がハイ・レベルの場合にオンとなり、制御入力がロー・レベルの場合にオフとなるものとする。

図１および図２に示されている差動増幅回路は、チョッパ回路Ｍ１、Ｍ２、増幅回路１、バッファ回路２、比較回路４、制御回路５、電流源６、トランジスタＴ１、Ｔ２、スイッチ回路Ｓ１ないしＳ３、抵抗Ｒ１、Ｒ２、およびインバータ（反転回路）ＩＶ１を含んで構成されている。

（第１の）チョッパ回路Ｍ１は、本実施形態では、（第１の）入力ノードＡおよび（第２の）入力ノードＢに入力される信号をそれぞれクロック信号ＣＬＫによってチョッパ変調し、（第１の）変調信号Ｖ１Ａおよび（第２の）変調信号Ｖ１Ｂとして出力する、混合器（乗算器）となっている。入力ノードＡには、（第１の）入力信号ＶｉｎＡが直接供給されている。また、入力ノードＢには、（第１の）抵抗Ｒ１の一端が接続され、抵抗Ｒ１の他端には、スイッチ回路Ｓ１を介して入力信号ＶｉｎＡが供給されるとともに、スイッチ回路Ｓ３を介して（第２の）入力信号ＶｉｎＢが供給されている。さらに、スイッチ回路Ｓ１およびＳ３は、それぞれモード切替信号ＣＡＬおよびその反転信号によってオン・オフ制御されている。

したがって、入力ノードＡには、常に入力信号ＶｉｎＡが入力されるのに対して、入力ノードＢには、モード切替信号ＣＡＬに応じて入力信号ＶｉｎＡまたはＶｉｎＢの何れか一方が抵抗Ｒ１を介して入力される。以下、入力ノードＡおよびＢに入力される信号を、それぞれ入力信号Ｖ０ＡおよびＶ０Ｂと称することとする。なお、チョッパ回路Ｍ１は、イネーブル入力にモード切替信号ＣＡＬが入力されており、モード切替信号ＣＡＬがハイ・レベルの間、チョッパ制御を停止するものとする。

本実施形態における差動増幅回路の差動増幅段は、図１および図２においては、差動入力対である（第１の）トランジスタＴ１および（第２の）トランジスタＴ２と、増幅段である増幅回路１とに分けて示されており、特許文献１の図２に示されている一般的なチョッパアンプ回路における増幅回路に相当する。

トランジスタＴ１は、本実施形態では、例えば、ＰチャネルＭＯＳ（Metal-Oxide Semiconductor：金属酸化膜半導体）トランジスタであるトランジスタＴ１０、ＰチャネルＭＯＳトランジスタであるトランジスタＴ１１ないしＴ１３（第１のトランジスタアレイ）、およびＮチャネルＭＯＳトランジスタであるスイッチ回路Ｓ１１ないしＳ１３（第１のスイッチアレイ）で構成されている。トランジスタＴ１１とスイッチ回路Ｓ１１、トランジスタＴ１２とスイッチ回路Ｓ１２、およびトランジスタＴ１３とスイッチ回路Ｓ１３は、それぞれ直列に接続され、各直列回路およびトランジスタＴ１０は並列に接続されている。このようにして、トランジスタＴ１０ないしＴ１３、およびスイッチ回路Ｓ１１ないしＳ１３は、全体として、トランジスタＴ１を構成している。

より具体的には、トランジスタＴ１０ないしＴ１３のソースがトランジスタＴ１の共通のソースとなり、トランジスタＴ１０ないしＴ１３のゲートがトランジスタＴ１の共通のゲートとなり、トランジスタＴ１０のドレインおよびスイッチ回路Ｓ１１ないしＳ１３の一端がトランジスタＴ１の共通のドレインとなっている。また、トランジスタＴ１のサイズは、スイッチ回路Ｓ１１ないしＳ１３のオン・オフ制御によって変更される。そして、トランジスタＴ１は、ソースに電流源６から電流Ｉが供給され、ゲートに変調信号Ｖ１Ａが入力され、ドレインが増幅回路１の反転入力に接続されている。

トランジスタＴ２は、本実施形態では、例えば、ＰチャネルＭＯＳトランジスタであるトランジスタＴ２０、ＰチャネルＭＯＳトランジスタであるトランジスタＴ２１ないしＴ２３（第２のトランジスタアレイ）、およびＮチャネルＭＯＳトランジスタであるスイッチ回路Ｓ２１ないしＳ２３（第２のスイッチアレイ）で構成されている。トランジスタＴ２１とスイッチ回路Ｓ２１、トランジスタＴ２２とスイッチ回路Ｓ２２、およびトランジスタＴ２３とスイッチ回路Ｓ２３は、それぞれ直列に接続され、各直列回路およびトランジスタＴ２０は並列に接続されている。このようにして、トランジスタＴ２０ないしＴ２３、およびスイッチ回路Ｓ２１ないしＳ２３は、全体として、トランジスタＴ２を構成している。

より具体的には、トランジスタＴ２０ないしＴ２３のソースがトランジスタＴ２の共通のソースとなり、トランジスタＴ２０ないしＴ２３のゲートがトランジスタＴ２の共通のゲートとなり、トランジスタＴ２０のドレインおよびスイッチ回路Ｓ２１ないしＳ２３の一端がトランジスタＴ２の共通のドレインとなっている。また、トランジスタＴ２のサイズは、スイッチ回路Ｓ２１ないしＳ２３のオン・オフ制御によって変更される。そして、トランジスタＴ２は、ソースに電流源６から電流Ｉが供給され、ゲートに変調信号Ｖ１Ｂが入力され、ドレインが増幅回路１の非反転入力に接続されている。
増幅回路１の非反転出力信号および反転出力信号は、それぞれ（第１の）増幅信号Ｖ２Ａおよび（第２の）増幅信号Ｖ２Ｂとして（第２の）チョッパ回路Ｍ２に入力されている。

チョッパ回路Ｍ２は、本実施形態では、増幅信号Ｖ２ＡおよびＶ２Ｂをそれぞれクロック信号ＣＬＫによって再びチョッパ変調（復調）し、（第１の）復調信号Ｖ３Ａおよび（第２の）復調信号Ｖ３Ｂとして出力する、混合器となっている。なお、チョッパ回路Ｍ２は、イネーブル入力にモード切替信号ＣＡＬが入力されており、モード切替信号ＣＡＬがハイ・レベルの間、チョッパ制御を停止するものとする。

バッファ回路２は、非反転入力に復調信号Ｖ３Ａが入力され、反転入力に復調信号Ｖ３Ｂが入力され、出力ノードから本実施形態における差動増幅回路の出力信号Ｖｏｕｔを出力している。また、出力ノードは、直列に接続されたスイッチ回路Ｓ２および（第２の）抵抗Ｒ２を介して、チョッパ回路Ｍ１の入力ノードＢに接続されている。さらに、スイッチ回路Ｓ２は、モード切替信号ＣＡＬによってオン・オフ制御されている。

比較回路４は、非反転入力がチョッパ回路Ｍ１の入力ノードＡに接続され、反転入力がバッファ回路２の出力ノードに接続され、出力信号が制御回路５に入力されている。
制御回路５の出力信号は、トランジスタＴ１のスイッチ回路Ｓ１１ないしＳ１３、およびトランジスタＴ２のスイッチ回路Ｓ２１ないしＳ２３をオン・オフ制御するための制御信号となっている。なお、制御回路５は、イネーブル入力にモード切替信号ＣＡＬが入力されており、モード切替信号ＣＡＬがロー・レベルの間、動作を停止し、出力信号のレベルを固定するものとする。

＝＝＝差動増幅回路のチョッパ制御モード時の動作＝＝＝
次に、本実施形態における差動増幅回路の動作について説明する。

前述したように、スイッチ回路Ｓ１ないしＳ３は、モード切替信号ＣＡＬまたはその反転信号によってオン・オフ制御されており、当該オン・オフ制御によって、チョッパ回路Ｍ１の入力ノードＢに対する抵抗Ｒ１およびＲ２を介した接続状態が切り替わる。また、チョッパ回路Ｍ１、Ｍ２、および制御回路５は、イネーブル入力にモード切替信号ＣＡＬが入力されており、各回路の動作と停止とが切り替わる。さらに、制御回路５の出力信号は、トランジスタＴ１のスイッチ回路Ｓ１１ないしＳ１３、およびトランジスタＴ２のスイッチ回路Ｓ２１ないしＳ２３をオン・オフ制御するための制御信号となっているため、制御回路５の動作または停止によって、トランジスタＴ１およびＴ２の状態も切り替わる。

このようにして、本実施形態の差動増幅回路は、モード切替信号ＣＡＬに応じて動作や状態が切り替わり、後述するように、モード切替信号ＣＡＬがハイ・レベルの間、差動増幅段のオフセットが減少するように調整し、当該オフセット調整後、モード切替信号ＣＡＬがロー・レベルの間、入力信号に対してチョッパ制御を行う。以下、モード切替信号ＣＡＬがハイ・レベルおよびロー・レベルの間の動作モードを、それぞれオフセット調整モードおよびチョッパ制御モードと称することとする。

以下、図２ないし図８を参照して、チョッパ制御モード時の動作について説明する。なお、本実施形態における差動増幅回路のチョッパ制御モード時の動作は、例えば特許文献１の図２に示されている一般的なチョッパアンプ回路の動作と同様である。

本実施形態の差動増幅回路には、センサブリッジ（不図示）などの差動出力から入力信号ＶｉｎＡおよびＶｉｎＢが供給されている。また、チョッパ制御モード時には、図２に示したように、スイッチ回路Ｓ１がオフとなるため、チョッパ回路Ｍ１への入力信号Ｖ０Ａは、入力信号ＶｉｎＡと等しくなる。さらに、チョッパ制御モード時には、スイッチ回路Ｓ２がオフ、スイッチ回路Ｓ３がオンとなり、また、トランジスタＴ１およびＴ２のゲートにはほとんど電流が流れないため、チョッパ回路Ｍ１への入力信号Ｖ０Ｂは、入力信号ＶｉｎＢと略等しくなる。

ここで、入力信号Ｖ０ＡおよびＶ０Ｂをそれぞれクロック信号ＣＬＫによってチョッパ変調するチョッパ回路Ｍ１としては、例えば図３および図４に示すように、スイッチ回路Ｓ３１ないしＳ３４、およびインバータＩＶ２を含んで構成されるものが一般に知られている。クロック信号ＣＬＫがハイ・レベルとなる第１相時には、図３に示すように、スイッチ回路Ｓ３１およびＳ３２がオン、スイッチ回路Ｓ３３およびＳ３４がオフとなり、入力信号Ｖ０ＡおよびＶ０Ｂがそれぞれ変調信号Ｖ１ＡおよびＶ１Ｂとして、平行に出力される。また、クロック信号ＣＬＫがロー・レベルとなる第２相時には、図４に示すように、スイッチ回路Ｓ３１およびＳ３２がオフ、スイッチ回路Ｓ３３およびＳ３４がオンとなり、入力信号Ｖ０ＡおよびＶ０Ｂがそれぞれ変調信号Ｖ１ＢおよびＶ１Ａとして、交差して出力される。

上記第１相および第２相を交互に繰り返すことによって、チョッパ回路Ｍ１は、例えば図５に示すような入力信号Ｖｉｎ（入力信号ＶｉｎＡおよびＶｉｎＢの差分）に対して、例えば図６に示すような変調信号Ｖ１（入力信号Ｖ１ＡおよびＶ１Ｂの差分）を出力する。なお、図６において、ｆｃはクロック信号ＣＬＫの周波数、すなわち、チョッピング周波数であり、変調信号Ｖ１は、符号関数ｓｇｎを用いて、
Ｖ１＝Ｖｉｎ×ｓｇｎ［ｓｉｎ（２π・ｆｃ・ｔ）］
と表すことができる。

チョッパ変調された変調信号Ｖ１ＡおよびＶ１Ｂは、差動入力対であるトランジスタＴ１およびＴ２のゲートにそれぞれ入力され、増幅段である増幅回路１によって増幅されて、増幅信号Ｖ２ＡおよびＶ２Ｂとして出力される。また、チョッパ回路Ｍ２は、チョッパ回路Ｍ１と同様の構成となっており、増幅信号Ｖ２ＡおよびＶ２Ｂをそれぞれクロック信号ＣＬＫによって再びチョッパ変調（復調）し、復調信号Ｖ３ＡおよびＶ３Ｂとして出力する。さらに、バッファ回路２は、復調信号Ｖ３ＡおよびＶ３Ｂの差分をバッファリングして、出力信号Ｖｏｕｔとして出力する。

ここで、差動入力対であるトランジスタＴ１およびＴ２のサイズが完全に同一ではなく、差動増幅段がオフセットを有する場合、増幅信号Ｖ２（入力信号Ｖ２ＡおよびＶ２Ｂの差分）は、例えば図７に示すように、変調信号Ｖ１に対して振幅の中心レベルがずれた信号となる。この場合、当該オフセットレベルをＶｏｓとし、増幅回路１の電圧増幅率をＡとすると、増幅信号Ｖ２は、
Ｖ２＝Ａ×Ｖ１＋Ｖｏｓ
＝（Ａ・Ｖｉｎ）×ｓｇｎ［ｓｉｎ（２π・ｆｃ・ｔ）］＋Ｖｏｓ
と表すことができる。また、出力信号Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖ２×ｓｇｎ［ｓｉｎ（２π・ｆｃ・ｔ）］
＝（Ａ・Ｖｉｎ）＋Ｖｏｓ×ｓｇｎ［ｓｉｎ（２π・ｆｃ・ｔ）］
と表すことができ、例えば図８に示すように、チョッピング周波数ｆｃのリップル成分を有する信号となる。

＝＝＝差動増幅回路のオフセット調整モード時の動作＝＝＝
例えば特許文献１の図２に示されている一般的なチョッパアンプ回路では、入力信号ＶｉｎＡおよびＶｉｎＢに含まれる周波数成分に対してチョッピング周波数ｆｃを十分に高く設定し、ＬＰＦによって上記オフセットに由来するリップル成分を除去している。一方、本実施形態の差動増幅回路では、チョッパ制御モードの前に、一旦オフセット調整モードにおいて差動増幅段のオフセット自体を減少させている。

以下、図１、および図９ないし図１２を参照して、オフセット調整モード時の動作について説明する。

例えば、電源投入時に自動的に、または他の回路や装置からの制御によって、モード切替信号ＣＡＬがハイ・レベル、すなわち、オフセット調整モードになると、図１に示したように、スイッチ回路Ｓ１およびＳ２がオン、スイッチ回路Ｓ３がオフとなる。また、前述したように、オフセット調整モード時には、チョッパ回路Ｍ１およびＭ２は、チョッパ制御を停止し、入出力の関係を例えば第１相に固定する。この場合、入力信号Ｖ０ＡおよびＶ０Ｂと変調信号Ｖ１ＡおよびＶ１Ｂとの関係が固定され、増幅信号Ｖ２ＡおよびＶ２Ｂと出力信号Ｖｏｕｔとの関係が固定されるため、図９に示すように、チョッパ回路Ｍ１、Ｍ２、増幅回路１、バッファ回路２、およびトランジスタＴ１、Ｔ２を、１個の増幅回路３で代表させることができる。まず、図９を参照して、当該増幅回路３のオフセットと出力信号Ｖｏｕｔとの関係について説明する。

図９に示すように、増幅回路３の非反転入力には、入力信号ＶｉｎＡが直接入力され、反転入力には、入力信号ＶｉｎＡが抵抗Ｒ１を介して入力され、反転入力と出力とが抵抗Ｒ２を介して接続されている。また、増幅回路３の非反転入力および反転入力にはほとんど電流が流れないため、出力信号Ｖｏｕｔは、
Ｖｏｕｔ＝Ｖ０Ｂ−（Ｒ２／Ｒ１）・（ＶｉｎＡ−Ｖ０Ｂ）
と表すことができる。さらに、増幅回路３の入力ノードＢに対する入力ノードＡのオフセットレベルをＶｏｓ（＝ＶｉｎＡ−Ｖ０Ｂ）とすると、出力信号Ｖｏｕｔは、
Ｖｏｕｔ＝ＶｉｎＡ−Ｖｏｓ−（Ｒ２／Ｒ１）・Ｖｏｓ
＝ＶｉｎＡ−［１＋（Ｒ２／Ｒ１）］・Ｖｏｓ
と表すことができる。したがって、出力信号Ｖｏｕｔのレベルは、Ｖｏｓ＞０の場合には入力信号ＶｉｎＡより低くなり、Ｖｏｓ＜０の場合には入力信号ＶｉｎＡより高くなる。なお、抵抗Ｒ１およびＲ２は、比較的小さいオフセットレベルＶｏｓを増幅して検出するためのものである。

次に、図１および図１０を参照して、入力信号ＶｉｎＡに対する出力信号Ｖｏｕｔのレベルに応じて、制御回路５がスイッチ回路Ｓ１１ないしＳ１３、およびスイッチ回路Ｓ２１ないしＳ２３をオン・オフ制御することによって、差動入力対であるトランジスタＴ１およびＴ２のサイズを変更する動作の一例について説明する。

本実施形態では、例えば、トランジスタＴ１１およびＴ２１のサイズは、略同一であり、トランジスタＴ１２およびＴ２２のサイズは、トランジスタＴ１１の略２倍であり、トランジスタＴ１３およびＴ２３のサイズは、トランジスタＴ１１の略４倍であるものとする。この場合、トランジスタＴ１１ないしＴ１３のうち、トランジスタＴ１０に並列に接続されるトランジスタの合計サイズは、図１０に示したように、スイッチ回路Ｓ１３／Ｓ１２／Ｓ１１の順序でオンまたはオフをそれぞれ１または０の２値に対応させた値によって表すことができる。例えば、スイッチ回路Ｓ１３／Ｓ１２／Ｓ１１がそれぞれオン／オン／オフの場合、トランジスタＴ１０に並列に接続されるトランジスタの合計サイズは、Ｔ１１の略６倍（２進数で１１０倍）となる。また、トランジスタＴ２１ないしＴ２３のうち、トランジスタＴ２０に並列に接続されるトランジスタの合計サイズも、同様に表すことができる。

オフセット調整モードになると、まず、制御回路５は、スイッチ回路Ｓ１１ないしＳ１３、およびスイッチ回路Ｓ２１ないしＳ２３をいずれもオンし、トランジスタＴ１およびＴ２のサイズを最大にする（ＳＴＥＰ−１）。以下、当該トランジスタＴ１およびＴ２の最大サイズを、それぞれＭＡＸ［Ｔ１］およびＭＡＸ［Ｔ２］と表すこととする。なお、ＳＴＥＰ−１において、トランジスタＴ１０およびＴ２０にそれぞれ並列に接続されるトランジスタの合計サイズは、いずれもトランジスタＴ１１の略７倍（２進数で１１１倍）となる。

次に、ＳＴＥＰ−１において、比較回路４は、入力信号ＶｉｎＡのレベルと出力信号Ｖｏｕｔのレベルとを比較し、当該比較結果を２値信号として制御回路５に出力する。例えば図１０は、ＭＡＸ［Ｔ２］＞ＭＡＸ［Ｔ１］の場合を示しており、この場合、前述したように、オフセットレベルＶｏｓ（＞０）によってＶｉｎＡ＞Ｖｏｕｔとなり、比較回路４の出力信号はハイ・レベルとなる。また、比較回路４のハイ・レベルの出力信号に応じて、制御回路５は、ＳＴＥＰ−１以降スイッチ回路Ｓ１１ないしＳ１３をいずれもオンのまま固定し、トランジスタＴ１のサイズをＭＡＸ［Ｔ１］に保持する。さらに、制御回路５は、トランジスタＴ２に対してバイナリサーチ（二分探索）を開始し、スイッチ回路Ｓ２３／Ｓ２２／Ｓ２１をそれぞれオン／オフ／オフとし、トランジスタＴ２のサイズを減少させる（ＳＴＥＰ−２）。なお、比較回路４の出力信号がロー・レベルの場合には、制御回路５は、トランジスタＴ２のサイズをＭＡＸ［Ｔ２］に保持し、トランジスタＴ１に対してバイナリサーチを開始することとなる。

次に、ＳＴＥＰ−２において、比較回路４は、再び入力信号ＶｉｎＡのレベルと出力信号Ｖｏｕｔのレベルとを比較する。例えば、比較回路４の出力信号がハイ・レベルのままである場合には、制御回路５は、スイッチ回路Ｓ２３／Ｓ２２／Ｓ２１をそれぞれオフ／オン／オフとし、トランジスタＴ２のサイズをさらに減少させる（ＳＴＥＰ−３）。

次に、ＳＴＥＰ−３において、比較回路４は、再び入力信号ＶｉｎＡのレベルと出力信号Ｖｏｕｔのレベルとを比較する。例えば、比較回路４の出力信号がロー・レベルとなった場合には、制御回路５は、スイッチ回路Ｓ２３／Ｓ２２／Ｓ２１をそれぞれオフ／オン／オンとし、トランジスタＴ２のサイズを増加させる（ＳＴＥＰ−４）。

最後に、ＳＴＥＰ−４において、比較回路４は、再び入力信号ＶｉｎＡのレベルと出力信号Ｖｏｕｔのレベルとを比較する。例えば、比較回路４の出力信号がハイ・レベルの場合には、保持されているトランジスタＴ１の最大サイズＭＡＸ［Ｔ１］は、ＳＴＥＰ−３におけるトランジスタＴ２のサイズより大きく、ＳＴＥＰ−４におけるトランジスタＴ２のサイズより小さい。したがって、各スイッチ回路がＳＴＥＰ−３またはＳＴＥＰ−４の状態で、差動増幅段のオフセットが最小となる。本実施形態では、当該２つの状態のうち、例えば、トランジスタＴ２のサイズがより大きい状態、すなわち、各スイッチ回路がＳＴＥＰ−４の状態を定常状態とする。なお、本実施形態では、定常状態におけるトランジスタＴ１のサイズとトランジスタＴ２のサイズとの誤差は、最も小さいトランジスタＴ１１またはＴ２１のサイズ以下となる。

このようにして、比較回路４が入力信号ＶｉｎＡのレベルと出力信号Ｖｏｕｔのレベルとを比較し、当該比較結果に応じて、制御回路５がスイッチ回路Ｓ１１ないしＳ１３、およびスイッチ回路Ｓ２１ないしＳ２３をオン・オフ制御することによって、差動入力対であるトランジスタＴ１およびＴ２のサイズを変更し、差動増幅段のオフセットが最小化された定常状態とすることができる。

以上のオフセット調整後、モード切替信号ＣＡＬはロー・レベルとなり、チョッパ制御モードに移行する。また、チョッパ制御モードになると、制御回路５は、出力信号のレベルを固定し、各スイッチ回路を上記定常状態に保持する。したがって、例えば図１１に示すように、増幅信号Ｖ２のオフセットを十分に小さくすることができ、また、例えば図１２に示すように、出力信号Ｖｏｕｔのリップル成分を除去することができる。

前述したように、図１および図２に示した差動増幅回路において、オフセット調整モード時に、チョッパ回路Ｍ１およびＭ２のチョッパ制御を停止させ、入力ノードＢと出力ノードとを接続し、入力ノードＡおよびＢに入力信号ＶｉｎＡを入力し、比較回路４が入力信号ＶｉｎＡのレベルと出力信号Ｖｏｕｔのレベルとを比較し、当該比較結果に応じて、制御回路５が差動入力対であるトランジスタＴ１およびＴ２のサイズを変更することによって、ＬＰＦを用いることなく差動増幅段のオフセットを抑制することができる。

また、トランジスタＴ１およびＴ２が、並列に接続された複数のトランジスタと、当該複数のトランジスタにそれぞれ直列に接続された複数のスイッチ回路とをそれぞれ含み、制御回路５が当該複数のスイッチ回路をオン・オフ制御することによって、差動入力対であるトランジスタＴ１およびＴ２のサイズを変更することができる。

また、トランジスタＴ１に含まれるトランジスタＴ１１ないしＴ１３、およびトランジスタＴ２に含まれるトランジスタＴ２１ないしＴ２３を、それぞれのサイズが２倍ずつ大きくなるように設定することによって、最短のステップで差動増幅段のオフセットを最小化することができる。

また、トランジスタＴ１またはＴ２の何れか一方に含まれる複数のスイッチ回路をいずれもオンし、他方に含まれる複数のスイッチ回路をオン・オフ制御することによって、オフセット調整後のトランジスタＴ１およびＴ２のサイズを最大化し、差動増幅段のオフセットを最小化することができる。

また、抵抗Ｒ１を介して入力ノードＢに入力信号ＶｉｎＡまたはＶｉｎＢを入力し、抵抗Ｒ１を介して入力ノードＢと出力ノードとを接続することによって、比較的小さいオフセットレベルＶｏｓを増幅して検出することができる。

なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。

上記実施形態では、第１および第２のトランジスタアレイは、それぞれサイズの比が１：２：４となる３個のトランジスタで構成されているが、これに限定されるものではない。例えば、第１および第２のトランジスタアレイを、それぞれサイズの比が１：２：４：８となる４個のトランジスタで構成する場合、より大きなオフセットレベルに対応することができる。また、この場合、最も小さいトランジスタのサイズをより小さくすることによって、定常状態におけるトランジスタＴ１のサイズとトランジスタＴ２のサイズとの誤差をより小さくすることができる。

さらに、第１および第２のトランジスタアレイは、それぞれ略同一サイズのトランジスタで構成してもよい。例えば、第１および第２のトランジスタアレイをそれぞれ略同一サイズの７個のトランジスタで構成する場合、第１および第２のスイッチアレイもそれぞれ７個のスイッチ回路で構成することによって、最短のステップで差動増幅段のオフセットを最小化することはできないが、上記実施形態と同等の誤差でオフセット調整をすることができる。

上記実施形態では、トランジスタＴ１０ないしＴ１３、およびトランジスタＴ２０ないしＴ２３は、いずれもＰチャネルＭＯＳトランジスタとなっているが、これに限定されるものではない。例えば、各トランジスタを、いずれもＮチャネルＭＯＳトランジスタとし、スイッチ回路Ｓ１１ないしＳ１３、およびスイッチ回路Ｓ２１ないしＳ２３を、いずれもＰチャネルＭＯＳトランジスタで構成してもよい。当該構成および上記実施形態の構成は、集積回路として構成する場合にＣＭＯＳ（Complementary MOS：相補形金属酸化膜半導体）プロセスを用いることができる。また、各トランジスタを、バイポーラトランジスタとしてもよい。

上記実施形態では、チョッパ回路Ｍ１およびＭ２は、オフセット調整モード時に入出力の関係を第１相に固定しているが、これに限定されるものではない。チョッパ回路Ｍ１およびＭ２は、オフセット調整モード時に入出力の関係を第１相または第２相の何れかに固定すればよく、また、比較回路４の出力信号と制御回路５による各スイッチ回路のオン・オフ制御との関係は、チョッパ回路Ｍ１、Ｍ２、増幅回路１、バッファ回路２、および比較回路４の入出力の接続に応じて適宜変更され得る。

上記実施形態では、オフセット調整モード時の制御回路５の動作の一例として、トランジスタＴ１およびＴ２のサイズが最大の状態から、トランジスタＴ１またはＴ２の何れかに対してバイナリサーチを行っているが、これに限定されるものではない。例えば、制御回路５は、まず、スイッチ回路Ｓ１１ないしＳ１３、およびスイッチ回路Ｓ２１ないしＳ２３をいずれもオフし、トランジスタＴ１およびＴ２のサイズが最小の状態からバイナリサーチを行ってもよい。この場合、オフセット調整後のトランジスタＴ１およびＴ２のサイズは最小となるため、オフセットが残存しやすくなるが、差動増幅段の消費電流を抑制することができる。また、トランジスタＴ１およびＴ２のサイズが中間の状態から、トランジスタＴ１およびＴ２のサイズをいずれも変更する動作としてもよい。

本発明の一実施形態における差動増幅回路の構成、およびオフセット調整モード時の各スイッチ回路の状態を示す回路ブロック図である。 本発明の一実施形態における差動増幅回路の構成、およびチョッパ制御モード時の各スイッチ回路の状態を示す回路ブロック図である。 チョッパ回路の構成例、および第１相時の各スイッチ回路の状態を示す回路ブロック図である。 チョッパ回路の構成例、および第２相時の各スイッチ回路の状態を示す回路ブロック図である。 チョッパ回路Ｍ１への入力信号例を示す図である。 チョッパ回路Ｍ１の出力信号例を示す図である。 オフセット成分を有する増幅回路１の出力信号例を示す図である。 リップル成分を有するバッファ回路２の出力信号例を示す図である。 本発明の一実施形態における差動増幅回路の構成、およびオフセット調整モード時の各スイッチ回路の状態を示す模式図である。 オフセット調整モード時の制御回路５の動作の一例を説明する図である。 オフセット調整後の増幅回路１の出力信号例を示す図である。 オフセット調整後のバッファ回路２の出力信号例を示す図である。

符号の説明

Ｍ１、Ｍ２ チョッパ回路
１、３ 増幅回路
２ バッファ回路
４ 比較回路
５ 制御回路
６ 電流源
Ｔ１、Ｔ２ トランジスタ
Ｔ１０、Ｔ１１、Ｔ１２、Ｔ１３ トランジスタ
Ｔ２０、Ｔ２１、Ｔ２２、Ｔ２３ トランジスタ
Ｓ１、Ｓ２、Ｓ３ スイッチ回路
Ｓ１１、Ｓ１２、Ｓ１３ スイッチ回路
Ｓ２１、Ｓ２２、Ｓ２３ スイッチ回路
Ｓ３１、Ｓ３２、Ｓ３３、Ｓ３４ スイッチ回路
Ｒ１、Ｒ２ 抵抗
ＩＶ１、ＩＶ２ インバータ（反転回路）

Claims (5)

1. 第１および第２の入力ノードに入力される信号をそれぞれクロック信号に応じてチョッパ制御し、第１および第２の変調信号として出力する第１のチョッパ回路と、
   前記第１および第２の変調信号がそれぞれ入力される第１および第２のトランジスタを差動入力対として含み、前記第１および第２の変調信号を増幅して第１および第２の増幅信号として出力する増幅回路と、
   前記第１および第２の増幅信号をそれぞれ前記クロック信号に応じてチョッパ制御し、第１および第２の復調信号として出力する第２のチョッパ回路と、
   前記第１および第２の復調信号の差分に応じた出力信号を出力ノードから出力するバッファ回路と、
   前記増幅回路のオフセットを調整するモードと前記オフセットを調整した後のモードとを切り替えるモード切替回路と、
   前記第１の入力ノードの電圧と前記出力ノードの電圧とを比較する比較回路と、
   前記比較回路の比較結果に応じて前記第１および第２のトランジスタのサイズを変更することによって、前記オフセットを調整する制御回路と、
   を有し、
   前記モード切替回路は、
   前記オフセットを調整するモードでは、前記第１および第２のチョッパ回路の動作を停止させ、前記制御回路を動作させ、前記第２の入力ノードと前記出力ノードとを接続し、前記第１および第２の入力ノードに第１の入力信号を入力し、
   前記オフセットを調整した後のモードでは、前記第１および第２のチョッパ回路を動作させ、前記制御回路の動作を停止させ、前記第２の入力ノードと前記出力ノードとの接続を遮断し、前記第１の入力ノードに前記第１の入力信号を入力し、前記第２の入力ノードに第２の入力信号を入力することを特徴とする差動増幅回路。
2. 前記第１のトランジスタは、
   複数のトランジスタが並列に接続された第１のトランジスタアレイと、
   前記第１のトランジスタアレイを構成する複数のトランジスタに、複数のスイッチ回路がそれぞれ直列に接続された第１のスイッチアレイと、
   を含み、
   前記第２のトランジスタは、
   複数のトランジスタが並列に接続された第２のトランジスタアレイと、
   前記第２のトランジスタアレイを構成する複数のトランジスタに、複数のスイッチ回路がそれぞれ直列に接続された第２のスイッチアレイと、
   を含み、
   前記制御回路は、前記第１および第２のスイッチアレイを構成する複数のスイッチ回路をオンまたはオフすることによって、前記第１および第２のトランジスタのサイズを変更することを特徴とする請求項１に記載の差動増幅回路。
3. 前記第１および第２のトランジスタアレイを構成する複数のトランジスタは、それぞれのサイズが２倍ずつ大きくなるように設定されることを特徴とする請求項２に記載の差動増幅回路。
4. 前記制御回路は、前記第１または第２のスイッチアレイの何れか一方を構成する複数のスイッチ回路をオンまたはオフし、他方を構成する複数のスイッチ回路をいずれもオンすることを特徴とする請求項２または請求項３に記載の差動増幅回路。
5. 前記第２の入力ノードには、前記第１または第２の入力信号が第１の抵抗を介して入力され、
   前記第２の入力ノードと前記出力ノードとは、第２の抵抗を介して接続されることを特徴とする請求項１ないし請求項４の何れかに記載の差動増幅回路。

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