JP4856186B2 - 高速コンパレータ - Google Patents

Description

本発明は、集積回路の一部とすることができる高周波データ信号用のコンパレータに関する。

多くのアプリケーションは、比較動作が成功すれば切り替わる高速コンパレータを必要とする。処理すべき信号は、差動にすることがよくあり、この場合の比較は、ダブルエンドからシングルエンドのフォーマットに変換することからなる。以下、ダブルエンドとは、カウンタのフェーズにおける２つの信号を対処することを意味する。一方、シングルエンドとは、比較結果を含むただ１つの信号が、コンパレータによって出力されることを意味する。

当然に、高速の信号を処理／比較するのに、コンパレータは十分に高速でなければならず、即ち、通常、信号入力の変化に追従する信号シーケンスよりも速くなければならない。更に、動作周波数が増大する場合、セットアップと保持時間の規制が、全システムの機能性にとってキーポイントになる。このような状況では、集積回路（ＩＣ）ドメインの外部及び内部の信号間のインタフェースにとって、できるだけ５０％に近い内部クロックのデューティサイクルを維持することが、システムレベルにおける義務的な要件になる。

デューティサイクルは、電気的信号の特性を表すことができ、特にデジタル、即ち矩形の波形を有する信号に関わる。

デジタル、即ち矩形の波形は、ローレベルとハイレベルとの間、即ちフェーズで交番し、かなり瞬時に起こるレベル間の遷移を有する。用語“期間”は、単一サイクルの持続時間を意味する。デジタル信号のデューティサイクルは、一般に、ハイのフェーズとデジタル信号の期間との間の比率として規定される。これは、通常、パーセンテージで表される。例えば、２０％のハイのフェーズのパターンを有するデジタル信号は、２０/１００のデューティサイクルを有する。一般に、デジタルのクロック信号のデューティサイクルは、純粋な５０％のサイクルであるのが望ましく、このような純粋な５０％のデューティサイクルは、ハイ及びローの部分が等しい波形を有する。

コンパレータの所望の高性能、即ち、高い比較レート又は速度を達成するために、２つ以上の段を有する演算増幅器を用いることが知られている。

図１は、２段のコンパレータとして従来のアーキテクチャのブロック図を示している。第１段は、差動増幅器で構成し、図１では左側に図示している。２つの差動入力端ＩＮ１及びＩＮ２は、それぞれ第１及び第２のトランジスタＭ１及びＭ２の制御入力端に導通される。第１の入力端子ＩＮ１は、差動増幅器の反転入力端として用いることができ、第２の入力端子ＩＮ２は、差動増幅器の非反転入力端として用いることができる。第１及び第２のトランジスタＭ１及びＭ２の出力端は、一定のテール電流Ｉ＿ｔａｉｌを供給する定電流源と、負荷ダイオードとして働く別の２つのトランジスタＭ３及びＭ４との間に接続される。この第１段の後段は、出力増幅器を備える第２段が設けられる。

全電流消費量を低減させるために、特に電流効率を高くするために、クラスＡＢ出力段が第２段として選定されている。第２段は、信号再整形ユニット（ｓｉｇｎａｌ ｒｅｓｈａｐｅ ｕｎｉｔ）に接続することができる。

この信号再整形ユニットは、クラスＡＢ段の出力を、（例えばインバータ段によって）デジタル信号に準拠させる回路である。これは、高速動作状態の場合に特に有用である。このような場合、クラスＡＢ段が正弦波の出力波形を送出することも可能である。信号再整形ユニットは、この出力の矩形化を行い、後段のデジタル回路に対する互換性をもたらす。

残念ながら、全コンパレータを高速化するために、即ち、高い処理速度にコンパレータを適合させるために、高いテール電流Ｉ＿ｔａｉｌが第１段に必要となる。これには、２つの理由がある。第１の理由は、高利得が必要になることである。第２の理由は、入力端ＩＮ１及びＩＮ２における小さい信号変化に対する感度を十分に大きくする必要があることである。

高速動作させる場合、入力段内部の比較決定過程を、できるだけ速く実行させるべきである。入力端ＩＮ１及びＩＮ２における小さい信号変化に対する比較決定が早いほど、システムも高速化する。

更なる問題は、第２段に起こる。この第２段が完全に切り替わったとき、少なくともトランジスタの１つは、アクティブ領域から外れて、ターンオフすることもよくある。次に、このトランジスタは、回復するのに幾らかの時間を必要とし、第２段への回復時間を導入するか、又は必要とする。この回復時間は、長い静的な状態の後に常に必要になる。明らかに、これは全コンパレータの動作を減速させる。

本発明によれば、
第１コンパレータ段のコンパレータ入力端を構成する差動入力端、及びコンパレータ出力端を構成する第１及び第２の増幅器の出力端を有し、且つ第１及び第２の並列枝路を有する差動増幅器と、
前記差動増幅器に流れる駆動電流を規定する第１電流源回路と、
前記第１枝路によって駆動する負荷を備える第２電流源回路と、
前記第２枝路によって駆動する負荷を備える第３電流源回路と、
前記差動増幅器が差動出力をもたらす安定状態にあるときに、前記第１及び第２の増幅器の出力間の電圧差を規定する回路と、を備え、
前記電圧差を規定する回路は、前記第２の増幅器の出力端と前記第２電流源回路との間における第１保持トランジスタと、前記第１の増幅器の出力端と前記第３電流源回路との間における第２保持トランジスタとを備え、
前記第１及び第２の保持トランジスタは、各自の閾値電圧で前記第１及び第２の増幅器の出力間の電圧差を保持する、コンパレータを提供する。

この構成のコンパレータは、各枝路における主トランジスタが高速の応答時間を可能にし続けるように、２つの枝路に流れる電流を別個に駆動する。前記第１と第２の増幅器の出力間の電圧差を、（当該回路が、２レールの出力のうちの１つを供給するときに）固定にすることによって、差動増幅器のコモンモード電圧におけるデューティサイクルの依存性をなくすことが可能である。

これは、低消費電力で高速コンパレータを可能にし、集積回路への実装を容易に適合させることができる。

用語“差動出力を供給するのに安定状態にある”とは、差動増幅器が２つの安定な出力状態のうちの一方にトグルするように、コンパレータ入力端に差動電圧があることを意味することを意図している。

前記第１枝路は、第１スイッチング・トランジスタと直列の第１駆動トランジスタを備えることができ、前記第２の増幅器の出力端は、前記第１駆動トランジスタと前記第１スイッチングトランジスタとの間の接合点で規定されている。前記第２枝路は、第２スイッチング・トランジスタと直列の第２駆動トランジスタを備え、前記第１の増幅器の出力端は、前記第２駆動トランジスタと前記第２スイッチングトランジスタとの間の接合点で規定されている。これは、対称の差動増幅器の構成を規定している。

前記第１スイッチングトランジスタは、前記第１の増幅器の出力端によって制御することができ、前記第２スイッチングトランジスタは、前記第２の増幅器の出力端によって制御することができる。これらは、差動増幅器がトグルするのを増大させるように動作する。

前記第１電流源回路は、第１の駆動電流を供給することができ、前記第２及び第３の電流源回路は、それぞれ前記第１の駆動電流の半分である第２の駆動電流を供給することができる。これは、差動増幅器の入力端における変化に応じて変化する２つの枝路のうちの一方の電流量を、他方の枝路の電流量に等しく反対に変化させることができることを意味する。これは、枝路の一方における電流変化に応じて、２つの増幅器の出力端のうちの一方にトグルする双安定素子を構成する。

前記電圧差を規定する回路は、第２出力端と第１電流源回路との間における第１保持トランジスタと、第１出力端と第２電流源回路との間における第２保持トランジスタとを備えることができる。 前記第１出力端を用いて前記第１保持トランジスタを制御するとともに、前記第２出力端を用いて前記第２保持トランジスタを制御することによって、各保持トランジスタを用いて、各出力端間を固定電圧に規定するのが可能になり、特に、ターンオンする保持トランジスタの閾値電圧を規定することができる。

前記第２及び第３の電流源回路は、それぞれ２つの電流出力端を有することができ、この電流出力端の一方は、関連する保持トランジスタに流れる駆動電流を供給し、この電流出力端の他方は、関連する枝路で規定される出力端からの駆動電流を供給することができる。

本コンパレータは、第２のコンパレータ段を更に備えるのが好適であり、第２のコンパレータ段の入力端は、前記第１のコンパレータ段のコンパレータ出力端に接続され、且つ、第２のコンパレータ段の出力端は、本コンパレータの出力端を構成する。これは、デジタル電圧レベルを本コンパレータの出力端にもたらす。

本発明は、
上述したコンパレータにおいてコンパレータ出力を取得する方法であって、
差動増幅器の各差動出力端のうちの一方をそれぞれ構成する各枝路に沿って駆動電流を供給するステップと、
前記差動増幅器の出力端が差動出力をもたらす安定状態に切り替わるときに、前記差動増幅器の出力端間の電圧差を固定電圧に設定するステップと、を含み、
前記設定するステップは、電圧スイングを閾値電圧に固定し、且つコモンモード電圧に無関係とするステップを含む、コンパレータ出力取得方法も提供する。

前記設定するステップは、そのゲートが差動増幅器の一方の出力端に接続され、且つそのソースが差動増幅器の他方の出力端に接続される、トランジスタをスイッチオンするステップを更に含む。

以下、本発明の一例を、図面を参照して詳細に説明する。

ＷＯ２００５/０６９４８８は、５０％のデューティサイクルを維持しながら、スイッチング速度を改善する１つのやり方を開示している。

図２は、ＷＯ２００５/０６９４８８に開示される第１コンパレータ段の回路を示しており、この回路は、本発明で対処する問題を説明するのに用いる。

図２に示すコンパレータ回路は、原理的に２段のコンパレータからなる。第１コンパレータ段は、差動増幅器Ｍ１及びＭ２と、２つの差動電流増幅器ＡＩ_１及びＡＩ_２とを備える。第２コンパレータ段は、出力増幅器であり、トランジスタＭ７〜Ｍ１０を有する。

第１コンパレータ段の差動増幅器は、２つの入力トランジスタＭ１及びＭ２を有し、この入力トランジスタの制御入力端は、コンパレータの入力ＩＮ１及びＩＮ２に結合させている。第１入力端子ＩＮ１は、差動増幅器の反転入力端として用いることができ、第２入力端子ＩＮ２は、差動増幅器の非反転入力端として用いることができる。第１及び第２のトランジスタＭ１及びＭ２の各出力は、一定のテール電流Ｉ＿ｔａｉｌを供給する定電流源と、負荷ダイオードとして働く別の２つのトランジスタＭ３及びＭ４との間に接続される。

図２の構成でもたらされる改善は、第１及び第２の差動電流増幅器ＡＩ_１及びＡＩ_２の第１のコンパレータ段の使用に関連する。第１の差動電流増幅器ＡＩ_１の２つの入力端は、それぞれ差動増幅器の出力端Ｖｏ及びＶｏ−に結合させている。第２の差動電流増幅器ＡＩ_２の２つの入力端も同様である。

第１の差動電流増幅器ＡＩ_１の出力端は、差動増幅器の第１出力Ｖｏに接続し、一方、第２の差動電流増幅器ＡＩ_２の出力端は、差動増幅器の第２出力Ｖｏ−に接続する。差動増幅器及び第１の差動電流増幅器ＡＩ_１のコモン出力端は、トランジスタＭ６の制御入力端にも接続する。

このトランジスタＭ６の制御出力端の一方は、供給電圧ＶＤＤに接続し、このトランジスタＭ６の他方の制御出力端は、ダイオードとして機能するトランジスタＭ５の制御出力端、及びトランジスタＭ８の制御入力端に接続する。

トランジスタＭ６の出力は、第１コンパレータ段の第１出力端Ｏ１として使用可能である。差動増幅器及び第２の差動電流増幅器ＡＩ_２のコモン出力は、第１コンパレータ段の第２出力端Ｏ２を構成する。

第２コンパレータ段のトランジスタのＭ７及びＭ８の制御入力端は、第１コンパレータ段の出力端Ｏ１及びＯ２に接続される。

トランジスタのＭ７及びＭ８は、供給電圧ＶＤＤ又は接地ＧＮＤを（それぞれ）出力増幅器に接続するのに用いられる。出力増幅器の出力端ＯＵＴで、入力端ＩＮ１及びＩＮ２における信号電圧間の比較結果となるコンパレータ信号を得ることができる。

図２に示すコンパレータは、以下のように動作する。

必要であるときにだけ第２コンパレータ段に流れる電流は増大する。残留電流は、第２コンパレータ段のトランジスタが完全にスイッチオフするのを防ぐのに用いられる。正の電流帰還経路によって、負荷として働くトランジスタＭ３及びＭ４は、追加電流によって“ソフトオン”するように強制される。以下、更にこれについて説明する。この結果は、第２コンパレータ段への制御電圧を高速化することになる。この残留電流は、この遷移が完了した後でさえ、以下に説明するように、流れ続ける。

差動電流増幅器ＡＩ_１及びＡＩ_２は、トランジスタのＭ３及びＭ４を介して流れる電流が供給され、且つ、この電流は、差動電流増幅器ＡＩ_１及びＡＩ_２の内部の同一サイズのトランジスタによってミラーされる。差動電流増幅器ＡＩ_１及びＡＩ_２の出力電流は、負の入力端子の電流が正の入力端子の電流よりも大きくなるときにゼロになり、負の入力端子の電流が正の入力端子の電流以下になるときに、その電流差に（比例係数αで）比例する。

正の電圧ステップが、負の入力端ＩＮ１で起きているが、正の入力端ＩＮ２で起きていない場合を想定する。

負荷トランジスタＭ３を介して流れる電流は増大する。即ち、第２電流増幅器ＡＩ_２は、この差を検知し、電流ＩＭ３と電流ＩＭ４との差に比例した出力電流ＩＯＵＴ_２を供給する。尚、電流ＩＭ３は、トランジスタＭ３を介して流れる電流であり、電流ＩＭ４は、トランジスタＭ４を介して流れる電流である。

（電流増幅器ＡＩ_２の出力端に供給するための）余分な負の電流が、トランジスタＭ４から得られ、これは、トランジスタＭ４のドレイン−ソース電圧Ｖｄｓ4の絶対値の微増をもたらし、その一方で、トランジスタＭ２のドレイン−ソース間電圧Ｖｄｓ２は減少する。これによって、トランジスタＭ１はトランジスタＭ２から小さい電流を強制的に得る。この小さい電流は、トランジスタＭ３の全残留電流に寄与して、この電流を増大させるため、この正帰還を加速させる。

この遷移が完了するときも、負の残留電流は、まだトランジスタＭ４を介して流れて、出力端Ｏ２に向かう。トランジスタＭ４が完全にスイッチオフしないので、このいわゆる“ソフトオン”は次のスイッチングフェーズを助ける。

上述から分かるように、このやり方は、差動増幅器の各側におけるトランジスタが完全にターンオフするのを防ぐ正帰還機構をもたらす。図１の従来技術の例では、トランジスタＭ４は、完全にスイッチオフされてしまい、即ち、トランジスタＭ４を介して流れる電流ＩＭ４は、ゼロになる。長い静的状態の後に、図１の従来技術の例では、トランジスタＭ４のスイッチを入れるには幾らかの時間を要する筈である。

正の入力端ＩＮ２で正の電圧ステップの場合にも、コンパレータ回路の動作は、原理上、上述と同じである。しかし、この場合は、トランジスタＭ４の代わりに、トランジスタＭ３が“ソフトオン”で切り替わる。

全電流消費量を低減させるために、クラスＡＢの演算増幅器を、電流効率を高めるために再び出力段で選定している。 この出力段は、遷移が起こる時にのみ電流を使用し、他の全ての場合では、零入力電流のみが出力段を介して流れている。

全体的に見て、図２に示すコンパレータは、図１に示す例よりも高速で動作し、低い電流消費量となる。

ＷＯ０５/０６４９８８で認識されている図２の構成で起こりうる１つの問題は、入力段から出力段までの異なる経路長の故に、図２にて２つの矢印Ｐ１及びＰ２で示すように、出力波形が本質的に非対称になることである。

特定の経路は、他方の経路よりも多くのトランジスタを有し、長めの経路として規定されている。明らかに、これは、図２に示す例では、経路Ｐ１である。この非対称性は、デューティサイクルの変化δ_ＣＬＫを有するアンバランスなデューティサイクルをもたらしうる。

特定の場合に、この変化δ_ＣＬＫは、全システムの機能性に関して問題になる。例えば、ｍＬＶＤＳ／ＲＳＤＳインタフェースのようなアプリケーションでは、即ち、“ミニ低電圧差動信号（ｍＬＶＤＳ：ｍｉｎｉ ｌｏｗ ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｓ）”と“小振幅差動信号（ＲＳＤＳ：ｒｅｄｕｃｅｄ ｓｗｉｎｇｉｎｇ ｄｉｆｆｅｒｅｎｔｉａｌ ｓｉｇｎａｌｓ）”とをインタフェースするときに、双方のプロトコルは、クロックの立ち上がりエッジ及び立ち下がりエッジで動作し、且つセットアップ／ホールドの仕様の双方が、双方の遷移に向けられるので、デューティサイクルに大きい変化が生じると、必要な仕様を満たすための回路の能力が複雑になる。

ＷＯ０５／０６９４８８は、この問題に対する解決策を開示しており、更に詳しい詳細については本文献を参照されたい。本質的には、ＷＯ０５／０６９４８８に提示された解決策は、遅い方の経路のデータ転送の速度を増大させることである。

本発明は、出力段の駆動波形の不均衡を補償するコンパレータアーキテクチャにも関する。 更に、以下に説明する本発明の例は、デューティサイクルをコモンモード電圧とは無関係にするアーキテクチャを提供する。

図３は、本発明の回路の例を示している。

回路のコアは、同じく差動増幅器３０を備え、そこでは、第１トランジスタＴ１が制御入力として差動入力のうちの一方を受信し、第２トランジスタＴ２が制御入力として差動入力のうちの他方を受信する。

増幅器３０は、パワーラインＶ_ＤＤとＶ_ＳＳとの間の電流源３２と直列に接続される。

トランジスタＴ１によって駆動される負荷は、トランジスタＴ４であり、トランジスタＴ２によって駆動される負荷は、トランジスタＴ５である。トランジスタのＴ８及びＴ９は、相補的な態様でトランジスタＴ１及びＴ２にスイッチさせる。例えば、トランジスタＴ１がターンオンするとき、出力ｆ２は、ハイに引張られて、次にトランジスタＴ９をスイッチオンする。これは、出力ｆ１をローに引張って、トランジスタＴ８をターンオフする。これは、所望の双安定のコンパレータの機能性をもたらし、この解析は、トランジスタのＴ１及びＴ２の出力電流がトランジスタのＴ４及びＴ５を介してあたかも駆動されることを示している。

この構成は、従来のダイオード接続したトランジスタ（例えば、図２のＭ３及びＭ４）の代わりに、電流源回路の出力トランジスタとして差動増幅器の負荷をもたらす。

トランジスタＴ４は、トランジスタＴ４’及びＴ４の電流源回路３４の出力トランジスタであり、トランジスタＴ５は、トランジスタＴ５’及びＴ５の電流源回路３６の出力トランジスタである。これらの電流源回路３４，３６の入力トランジスタＴ４’及びＴ５’は、ゲートバイアス電圧Ｖ_ＢＩＡＳが供給されて所望の電流量をもたらす。電流源回路３４，３６は、各トランジスタＴ４，Ｔ４’，Ｔ５，Ｔ５に流れる最大電流量が電流源３２の電流源電流の半分に対応するように設計されている。

入力ＩＮ１及びＩＮ２が等しい場合、電流源３２の電流は、２つの枝路間で等しく分割され、２つの内部出力ｆ１及びｆ２が（回路の対称性の故に）等しくなり、出力ＯＵＴがその範囲の中間になる。

回路の不均衡は、極めて高速の電流ステアリングを引き起こし、出力ｆ１及びｆ２を逆方向にトグルさせる。この伝達速度を、トランジスタのＴ８及びＴ９によって増大させる。これらは、スイッチング・トランジスタであるとみなすことができる。電流不均衡は、トランジスタＴ８，Ｔ９の一方を流れる電流の増加とともに、その他方を流れる電流の減少として表われる。この過程が始まると、トランジスタＴ８，Ｔ９の動作点の変化に伴い、その過程が加速する。

トランジスタＴ６及びＴ７を無視した場合、さらに説明するに、回路の出力スイング（ｆ１及びｆ２の電圧範囲）は、Ｖ_ＳＳ＋Ｖ_{ＤＳ(Ｔ８，Ｔ９)}〜Ｖ_ｉｎ＋Ｖ_{ｔ(Ｔ１，Ｔ２)}−Ｖ_{ＤＳ(Ｔ１，Ｔ２)}の範囲になる。

値Ｖ_ＳＳ＋Ｖ_{ＤＳ(Ｔ８，Ｔ９)}は、トランジスタＴ８又はＴ９のターンオン時のＴ８又はＴ９のドレインで、出力ｆ１又はｆ２にとって最も低い電圧となるので、その電圧を規定することができる。電圧Ｖ_ｉｎ＋Ｖ_{ｔ(Ｔ１，Ｔ２)}−Ｖ_{ＤＳ(Ｔ１，Ｔ２)}は、トランジスタＴ１又はＴ２のターンオン時のＴ１又はＴ２のドレインで、出力ｆ１又はｆ２にとって最も高い電圧となるので、その電圧を規定することができる。

これらの値の間の電圧スイングは、コモンモード電圧、特にコンパレータに供給されるべき入力電圧に依存している。

単なるレベル・シフティング構成である次段４０は、入力信号をフルスイングのデジタル信号に転換する。コモンモード電圧における電圧スイングに依存するために、回路４０がトグルするポイントは、コモンモード電圧に依存し、入力（ｆ１及びｆ２）がクロスオーバーする電圧に依存して、異なる電圧レベルで行われる。

特に、信号ｆ１及びｆ２が、ハイとローの値間にて同じ速度で変化する場合、クロスオーバー点に達する時間は、ｆ１及びｆ２の電圧レール間の電圧スイングの高さの関数になる。従って、デューティサイクルは、コモンモード電圧によって変わりうる。

トランジスタＴ６及びＴ７は、この問題を対処するために設けられる。これらのトランジスタは、出力信号の動的なクランプデバイスとして動作する。出力ｆ１，ｆ２の交換の間、各トランジスタは、逆の出力で各ゲートを駆動させる。例えば、トランジスタＴ７のゲートが、（ローの出力ｆ１とハイの出力ｆ２に応じて）ローに向かうときに、出力ｆ２のソース電圧が、トランジスタＴ７の閾値電圧の量だけ高くなる電圧で追従する。当然に、ローの電圧ｆ１は、図示するｐタイプトランジスタであるトランジスタＴ７をターンオンする。

従って、トランジスタＴ７は、出力ｆ２における電圧を規定し、次いで、トランジスタＴ４の動作点を決定する。しかしながら、電圧スイングは、もはや入力電圧に依存しておらず、トランジスタＴ７及びＴ８は、出力ｆ１及びｆ２間の電圧差を固定するリミッタとして機能する。

同じ動作がトランジスタＴ６にも成立し、従って、電圧スイングは、閾値電圧によって固定され、且つコモンモード電圧に無関係になる。従って、これらのトランジスタは、ｆ１及びｆ２の出力における電圧スイングを入力電圧とは無関係にさせる。トランジスタＴ６及びＴ７は、相補的な態様で動作し、これらのトランジスタは、各自の閾値電圧で出力ｆ１，ｆ２間の電圧差を保持するので、保持トランジスタであるとみなすことができる。

以下、回路の安定状態を説明する。

ｆ１がローで、ｆ２がハイの上述の例を用いる場合、ｐタイプトランジスタＴ７はターンオンされ、左側枝路における電流は、２つのトランジスタＴ４及びＴ４’を介して流れる。次いで、トランジスタＴ８は、ローのゲート電圧であるため、ターンオフする。ハイの出力ｆ２（これは、出力ｆ１におけるトランジスタＴ７の閾値電圧である）は、トランジスタＴ９をターンオンし、また、ｆ１における電圧をプルダウンさせる。

トランジスタＴ２は、完全にはターンオフにされず、右側枝路からの幾らかの電流が、電流源回路３６を介して流れる。 ｐタイプトランジスタＴ６は、ハイのゲート電圧ｆ２の故にオフになり、従って、電流は、トランジスタＴ５及びＴ９を介して流れる。

電流源回路３４，３６及びトランジスタＴ８，Ｔ９の各々の２個のトランジスタを流れる電流は、共に電流源３２の電流に整合している。各トランジスタを通過する割合は、トランジスタの規模及び動作条件に依存する。トランジスタＴ６及びＴ７の一方はオンになり、他方はオフになるので、Ｔ４’及びＴ５’の一方のみに電流が流れる。上述の例では、ｆ１のハイからローへの切り替え、及びｆ２のローからハイへの切り替えの間に、トランジスタＴ７はターンオンし、且つトランジスタＴ７は、トランジスタＴ１からトランジスタＴ４’に電流を排出する。一方、トランジスタＴ６はターンオフし、電流源トランジスタＴ５を介して電流が排出されなくなる。

図２の回路に関連して、図３の回路は、電流源回路３４，３６によって、差動増幅器の枝路でトランジスタを完全にオフするのを防止する。これは、回路の反応時間を改善し、従って、高速動作が可能になる。

この回路は、高い動作周波数のために、出力信号にて極めて低いジッタを可能にする。例えば、回路は、５００Ｍｂｐｓで動作することができ、１５０ｐｓ未満のジッタをもたらす。デューティサイクルも、コモンモード電圧の許容範囲にわたって一定である。

本発明のコンパレータは、上述した設計に基づいて構成し、上で概説したデータでの動作に加えて、その最大のジッタを有し、この回路は、４９％〜５３％の間のデューティサイクルで、３．５ｍＷの極めて低い電力消費を達成することもできる。

これは、十分な電力の節約を表しているが、本回路は、さらに、必要とされるシリコン領域の節約をも可能にする。

本発明の一実施例だけを詳細に説明した。当然に、様々なやり方で本回路を変更することができ、例えば、ｎタイプ及びｐタイプのトランジスタを用いた特定の構成は、同じ機能を実施するのに唯一のやり方ではない。本発明は、包括的には、駆動電流が差動増幅器の枝路を介して流れるコンパレータ構成に関し、差動増幅器が差動出力を供給する安定状態にあるとき、増幅器出力間の電圧差が入力電圧とは無関係に或るレベルに固定されるので、より基本的な変更を行うことも可能である。

上述の説明及び請求の範囲では、トランジスタを介して駆動電流を流す電流源を参照している。これは、電流のシンク、並びに電流の供給を含むことは明らかである。

他の様々な変更は、当業者に明らかである。

従来技術によるコンパレータの例の概略図である。 従来技術によるコンパレータの第２例の概略図である。 本発明によるコンパレータの一例の概略図である。

Claims (12)

1. 第１コンパレータ段のコンパレータ入力端を構成する差動入力端、及びコンパレータ出力端を構成する第１及び第２の増幅器の出力端を有し、且つ第１及び第２の並列枝路を有する差動増幅器と、
   前記差動増幅器に流れる駆動電流を規定する第１電流源回路と、
   前記第１枝路によって駆動する負荷を備える第２電流源回路と、
   前記第２枝路によって駆動する負荷を備える第３電流源回路と、
   前記差動増幅器が差動出力をもたらす安定状態にあるときに、前記第１及び第２の増幅器の出力間の電圧差を規定する回路と、を備え、
   前記電圧差を規定する回路は、前記第２の増幅器の出力端と前記第２電流源回路との間における第１保持トランジスタと、前記第１の増幅器の出力端と前記第３電流源回路との間における第２保持トランジスタとを備え、
   前記第１及び第２の保持トランジスタは、各自の閾値電圧で前記第１及び第２の増幅器の出力間の電圧差を保持する、コンパレータ。
2. 前記第１枝路は、第１スイッチング・トランジスタと直列の第１駆動トランジスタを備え、前記第２の増幅器の出力端は、前記第１駆動トランジスタと前記第１スイッチング・トランジスタとの間の接合点で規定されている、請求項１に記載のコンパレータ。
3. 前記第２枝路は、第２スイッチング・トランジスタと直列の第２駆動トランジスタを備え、前記第１の増幅器の出力端は、前記第２駆動トランジスタと前記第２スイッチング・トランジスタとの間の接合点で規定されている、請求項２に記載のコンパレータ。
4. 前記第１スイッチング・トランジスタは、前記第１の増幅器の出力端によって制御し、
   前記第２スイッチング・トランジスタは、前記第２の増幅器の出力端によって制御する、請求項３に記載のコンパレータ。
5. 前記第１電流源回路は、第１の駆動電流を供給することができ、前記第２及び第３の電流源回路は、それぞれ前記第１の駆動電流の半分である第２の駆動電流を供給する、請求項１〜４のいずれか一項に記載のコンパレータ。
6. 前記第１保持トランジスタは、前記第１出力端によって制御され、
   前記第２保持トランジスタは、前記第２出力端によって制御される、請求項５に記載のコンパレータ。
7. 前記第２及び第３の電流源回路は、それぞれ２つの電流出力端を有し、
   前記電流出力端の一方は、関連する保持トランジスタに流れる駆動電流を供給し、
   前記電流出力端の他方は、関連する枝路で規定される出力端からの駆動電流を供給する、請求項６に記載のコンパレータ。
8. 第２のコンパレータ段を更に備え、前記第２のコンパレータ段の入力端は、前記第１のコンパレータ段のコンパレータ出力端に接続され、且つ、前記第２のコンパレータ段の出力端は、前記コンパレータの出力端を構成する、請求項１〜７のいずれか一項に記載のコンパレータ。
9. 前記電圧差を規定する回路は、前記差動入力の入力電圧とは無関係に電圧差を規定する、請求項１〜８のいずれか一項に記載のコンパレータ。
10. 請求項１に記載のコンパレータにおいてコンパレータ出力を取得する方法であって、
    差動増幅器の各差動出力端のうちの一方をそれぞれ構成する各枝路に沿って駆動電流を供給するステップと、
    前記差動増幅器の出力端が差動出力をもたらす安定状態に切り替わるときに、前記差動増幅器の出力端間の電圧差を固定電圧に設定するステップと、を含み、
    前記設定するステップは、電圧スイングを閾値電圧に固定し、且つコモンモード電圧に無関係とするステップを含む、コンパレータ出力取得方法。
11. 前記設定するステップは、そのゲートが前記差動増幅器の一方の出力端に接続され、且つそのソースが前記差動増幅器の他方の出力端に接続される、トランジスタをスイッチオンするステップを更に含む、請求項１０に記載の方法。
12. 前記設定するステップは、２つのトランジスタのうちの一方をスイッチオンするステップを含み、
    該２つのトランジスタの一方は、そのゲートが前記差動増幅器の一方の出力端に接続され、且つそのソースが前記差動増幅器の他方の出力端に接続されており、
    該２つのトランジスタの他方は、そのゲートが前記差動増幅器の前記他方の出力端に接続され、且つそのソースが前記差動増幅器の前記一方の出力端に接続されている、請求項１１に記載の方法。

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