CN101297483B

CN101297483B - 高速比较器

Info

Publication number: CN101297483B
Application number: CN2006800400722A
Authority: CN
Inventors: 弗朗切斯科·A·毛内
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2005-10-26
Filing date: 2006-10-16
Publication date: 2011-08-31
Anticipated expiration: 2026-10-16
Also published as: WO2007049179A3; US7911237B2; WO2007049179A2; TW200719594A; US20090212825A1; JP2009514304A; CN101297483A; JP4856186B2

Abstract

一种比较器，包含差动放大器(T1，T2，T8，T9)，其具有形成比较器输入端的差动输入端(IN1，IN2)，和形成第一比较器级的比较器输出的第一和第二放大器输出(f1，f2)，其中，差动放大器具有第一(T1，T8)和第二(T2，T9)并联支路。该比较器具有：第一电流源电路(32)，其限定了要被驱动通过差动放大器的电流；第二电流源电路(34)，其包含由第一支路驱动的负载；以及第三电流源电路(36)，其包含由第二支路驱动的负载。电路(T6，T7)被提供用于在差动放大器处于提供差动输出的稳定状态时来限定第一放大器输出和第二放大器输出之间的电压差。这种装置驱动电流独立地通过两个支路，以便将每个支路中的主晶体管保持在导通状态，从而使能保证快速响应时间。通过固定输出之间的电压差，可以消除对差动放大器的共模电压的占空比的依赖。

Description

高速比较器

技术领域

本发明涉及用于高频数据信号的比较器，该比较器可以是集成电路的一部分。

背景技术

很多应用系统需要在产生比较结果时进行切换的高速比较器。通常，要被处理的信号是差动信号，并且比较在于从双端格式到单端格式的转换。在本文中，双端表示比较器处理两个反相的信号，而单端表示比较器只提供了包括比较结果的一个输出信号。

当然，对于处理/比较快速信号，比较器必须足够快，即，通常比信号序列快以便跟得上信号输入变化。而且，当操作频率增大时，对建立时间和保持时间的限制变成了整个系统功能性的关键点。在这种情况下，对于集成电路(IC)域的内部和外部信号之间的接口，保持内部时钟占空比尽可能接近50％，这是一个系统级的强制性的要求。

占空比描述了电信号的特性，特别地，它与具有数字波形或矩形波形的信号相关。

数字波形或矩形波形在低电平和高电平之间或在相位之间交替，电平之间的转换基本上是在瞬间发生的。术语“周期”指的是单个循环的持续时间。数字信号的占空比通常被定义为高相位与数字信号周期之间的比值；通常以百分比的形式表述。例如，具有20％高相位模式的数字信号具有20/100的占空比。通常，期望数字时钟信号的占空比是完美的50％占空比，这种完美的50％占空比具有等于高和低部分的波形。

为了实现期望的高性能，即比较器的高比较速率或速度，采用具有两级或更多级的运算放大器是已知的。

图1示出了用于两级比较器的通常架构的框图。由在图1左侧图示出的差动放大器形成第一级。它的两个差动输入端IN1和IN2分别导通至第一和第二晶体管M1和M2的控制输入端。第一输入端IN1可以被用作反相输入，第二输入端IN2可以被用作差动放大器的非反相输入。第一和第二晶体管M1和M2的输出连接到提供恒定尾电流I_tail的恒流源与作为负载二极管的其他两个晶体管M3和M4之间。第一级之后的是包含输出放大器的第二级。

为了减小总电流消耗，特别地，由于AB类输出级具有高电流效率，所以可以选择AB类输出级作为第二级。然后，可以将第二级连接至信号整形单元。

信号整形单元是，例如，通过反相级使AB类级的输出适应数字信号的电路。这在高速操作条件的情况下特别有用。在这种情况下，AB类级可能会提供正弦形状的输出波形。然后，该整形单元执行上面提及的方波整形，这就使它适应于后面的任何数字电路。

不幸的是，为了提升整个比较器的速度，即，使它适于高处理速度，在第一级需要一个高的尾电流I_tail。这是由于两个原因。第一个原因是需要高增益。第二个原因是，在输入端IN1和IN2的对小信号变化的灵敏度必须足够大。

对于高速操作，输入级内部的判定过程应当尽快实现。越早在输入端IN1和IN2处进行对小信号变化的判定，系统就越快。

在第二级出现了另一个问题。当第二级已完全切换时，它的至少一个晶体管在它的作用区之外，甚至经常截止。那么，该晶体管需要一些时间来恢复，对第二级而言，引入/需要恢复时间。在长时间的静止状态之后，总是需要这样的恢复时间。很明显，这将减缓整个比较器的速度。

发明内容

按照本发明，提供了一种比较器，其包括：

差动放大器，该差动放大器具有形成比较器输入端的差动输入端，和形成第一比较器级的比较器输出的第一和第二放大器输出，其中，差动放大器具有第一和第二并联支路；

第一电流源电路，其限定了要被驱动通过差动放大器的电流；

第二电流源电路，其包含由第一支路驱动的负载；

第三电流源电路，其包含由第二支路驱动的负载；以及

电路，其包括处于所述第二放大器输出和所述第二电流源电路之间的第一保持晶体管，以及处于所述第一放大器输出和所述第三电流源电路之间的第二保持晶体管，其中所述第一和第二保持晶体管将第一和第二放大器输出之间的电压差保持在它们的阈值电压，在放大器处于提供差动输出的稳定状态时，该电路用于限定第一和第二放大器输出之间的电压差，其中所述第一支路包含与第一开关晶体管串联的第一驱动晶体管，在所述第一驱动晶体管和所述第一开关晶体管之间的连接处定义了第二输出，所述第二支路包含与第二开关晶体管串联的第二驱动晶体管，在所述第二驱动晶体管和所述第二开关晶体管之间的连接处定义了第一输出。这就限定了一个对称的差动放大器架构。

这种装置驱动电流独立地通过两个支路，以便每个支路中的主晶体管可以保持在导通状态，以保证快速响应时间。通过固定输出端之间的电压差(在对电路布置有两个轨式输出端时)，可以消除对差动放大器的共模电压的占空比的依赖性。

这使高速比较器具有低功耗，并且它可以很容易地适于在集成电路中实现。

术语“在提供差动输出的稳定状态中”指的是在输入端存在差动电压，于是差动放大器已转换到两个稳定输出状态中的一个。

第一开关晶体管可以由第一输出控制，第二开关晶体管可以由第二输出控制。这些用以增强差动放大器的轮转。

第一电流源电路可以驱动第一电流，第二和第三电流源电路均可以驱动第二电流，第二电流是第一电流的一半。这意味着响应于差动放大器输入变化而产生的一个支路中的电流的任何变化都必须被另一支路中的电流的相等和相反的变化所补偿。这就建立了一种双稳态器件，其响应于在一个支路中的电流变化而转换到两个输出中的一个。通过利用第一输出来控制第一保持晶体管，以及利用第二输出来控制第二保持晶体管，就可以利用保持晶体管来限定输出之间的固定电压，特别是被导通的保持晶体管的阈值电压。

第二和第三电流源电路均可以具有两个电流输出，其中一个电流输出用于驱动电流通过相关的保持晶体管，一个电流输出用于驱动来自在相关支路中限定的输出的电流。

优选地，比较器另外还包含第二比较器级，其输入端连接至第一比较器级的比较器输出，其输出端形成了比较器输出端。这为比较器的输出端提供了数字电压电平。

本发明还提供了一种导出比较器输出的方法，包括：

沿差动放大器的每个支路驱动电流，每个支路提供差动放大器的差动输出中的一个，其中每个支路包括与开关晶体管串联的驱动晶体管，在驱动晶体管和开关晶体管之间的连接处定义每个差动输出；

接通晶体管，该晶体管的栅极连接至所述差动放大器的输出中的一个，该晶体管的源极连接至所述差动放大器的输出中的另一个；以及

当差动放大器的输出切换至提供差动输出的稳定状态时，将差动放大器输出之间的电压差设置为恒定电压。

附图说明

参照附图，现在对本发明的一个示例进行详细的说明，其中：

图1是按照现有技术的比较器的实施例的示意图；

图2是按照现有技术的比较器的第二个实施例的示意图；以及

图3是按照本发明的比较器的示例的示意图。

具体实施方式

WO 2005/069488公开了一种在保持50％占空比的同时改善切换速度的方法，该文献的内容通过引用并入本文。

图2示出了在WO 2005/069488中公开的第一比较器电路，该电路用于解释由本发明解决的问题。

示出的比较器电路原理上是两级比较器。第一比较器级包括差动放大器M1和M2以及两个差动电流放大器AI₁和AI₂。第二比较器级是输出放大器，其包括晶体管M7至M10。

第一比较器级的差动放大器具有两个输入晶体管M1和M2，它们的控制输入端耦接至比较器的输入端IN1和IN2。第一输入端IN1被用作反相输入，第二输入端IN2被用作差动放大器的非反相输入。第一和第二晶体管M1和M2的输出被连接在提供恒定尾电流I_tail的恒定电流源与作为负载二极管的另外两个晶体管M3和M4之间。

由图2所示的布置所提供的改进涉及第一和第二差动电流放大器AI₁和AI₂的第一比较器级的应用。第一差动电流放大器AI₁的两个输入端分别耦接至输出端Vo和Vo_-。同样的连接方式适用于第二差动电流放大器AI₂的输入端。

第一差动电流放大器AI₁的输出连接至差动放大器的第一输出端Vo，而第二差动电流放大器AI₂的输出连接至差动放大器的第二输出端Vo_-。差动放大器和第一差动电流放大器AI₁的公共输出端连接至晶体管M6的控制输入端。

晶体管M6的一个控制输出端连接至电源电压VDD，而晶体管M6的另一个控制输出端连接至晶体管M5的控制输出端，后者起到了二极管的作用，并且晶体管M6的另一个控制输出端还连接至晶体管M8的控制输入端。

晶体管M6的输出端可用于第一比较器级的第一输出端O1。差动放大器和第二差动电流放大器AI₂的公共输出端形成了第一比较器级的第二输出端O2。

第二比较器级的晶体管M7和M8的控制输入端连接至第一比较器级的输出端O1和O2。

晶体管M7和M8用于将电源电压VDD或接地电压GND连接至输出放大器。在输出放大器的输出端OUT获得比较器信号，该信号是在输入端IN1和IN2处的信号电压之间的比较结果。

图2中所图示的比较器的工作原理如下所述。

只在必要的时候通过第二比较器级提升电流。剩余电流用于防止第二比较器级中的晶体管被完全截止。通过正电流反馈通路，其它电流强制地使得作为负载的晶体管M3和M4进入“软导通”。这在下文将得到进一步的解释。结果是用于第二比较器级的控制电压被提速。如下文所解释的，即使在完成过渡后，剩余电流还保持流动。

差动电流放大器AI₁和AI₂是由流经晶体管M3和M4的电流提供电流的，并被差动电流放大器AI₁和AI₂内部的相同大小的晶体管所镜像。当到达负输入端的电流比到达正输入端的电流大时，电流放大器AI₁和AI₂的输出电流为0；当到达负输入端的电流等于或小于到正输入端的电流时，电流放大器AI₁和AI₂的输出电流与电流差成比例(系数为α)。

假设，正电压阶段出现在负输入端IN1，而不出现在正输入端IN2。

流经负载晶体管M3的电流增大；第二电流放大器AI₂感测这个差值，并提供与电流IM3和IM4之间的差值成比例的输出电流IOUT₂，其中，IM3是流经晶体管T3的电流，IM4是流经晶体管T4的电流。

从晶体管M4引出了额外的负电流(用来馈入电流放大器AI₂的输出)，这将导致晶体管M4的漏极-源极电压Vds4的绝对值的小幅增大，而晶体管M2的漏极-源极电压Vds2下降。这就强制使得晶体管M1从晶体管M2引出一个小电流。这个小电流导致晶体管M3中的总的剩余电流增大，从而加速了该正反馈。

在该过程结束后，剩余电流仍旧流经晶体管M4，并因此流向输出端O2。这个所谓的“软导通”有助于下一个切换状态，这是因为晶体管M4并没有完全截止。

从上文可以看出，这种方法提供了一种正反馈机制，其防止了差动放大器每一侧的晶体管被完全截止。在图1所示的现有技术实施例中，晶体管M4可能会被完全截止，即通过晶体管M4的电流IM4可能为0。在长时间的静止状态之后，在图1所示的现有技术实施例中，可能会需要一些时间来接通晶体管M4。

在正输入端IN2的正电压阶段的情况下，理论上，比较器电路的性能与上述的相同。但是现在，晶体管M3而不是晶体管M4被切换至“软导通”状态。

为了降低总的电流消耗，还是选择AB类运算放大器，这是因为它在输出级具有高电流效率。输出级只在过渡发生时才利用电流，在所有其他情况下，只有静态电流流经输出级。

总之，图2所示的比较器工作在更高速的状态，并具有比图1所示的实施例更低的电流消耗。

在WO 05/064988中已经认识到了图2的装置的一个可能的问题，并且由于由图2中两个箭头P1和P2所指示的从输入到输出级的不同的路径长度，所以输出波形本质上是不对称的。

将比另一个路径包括更多晶体管的特定路径定义为长路径。很明显，在图2所示的实施例中，长路径是路径P1。这种不对称可能导致具有占空比变化δ_CLK的不平衡占空比。

在某些情况下，这个变化δ_CLK可以变成与整个系统功能性相关的问题。例如，在类似mLVDS/RSDS接口连接的应用中，即在接口连接“小型低电压差动信号”(mLVDS)和“小幅度摆动差动信号”(RSDS)时，由于两个协议均工作于时钟的上升沿和下降沿，并且建立/保持规范用于两种过渡，所以大的占空比变化可能会使电路满足要求规范的能力变得复杂。

WO 05/069488公开了一种针对这个问题的解决方案，参照该文献可以获得更多的细节。实质上，在WO 05/069488中出现的解决方案是在较慢通路中增大数据传输速度。

本发明还涉及一种比较器架构，其中补偿了输出级驱动中的不平衡。另外，下文描述的本发明的示例提供了一种架构，其中，占空比独立于共模电压。

图3示出了本发明的电路的一个示例。

电路的核心同样包含差动放大器30，其中，第一晶体管T1接收差动输入中的一个差动输入作为控制输入，第二晶体管T2接收差动输入中的另一个差动输入作为控制输入。

放大器30与电源线V_DD和V_SS之间的电流源32串联。

由晶体管T1驱动的负载是晶体管T4，由晶体管T2驱动的负载是晶体管T5。对晶体管T8和T9以与晶体管T1和T2的互补的方式进行切换。例如，当晶体管T1导通时，输出f2被拉至高电平，这反过来导通晶体管T9。这就拉低了输出f1，这个低电平输出f1截止了晶体管T8。这样的方式提供了期望的双稳态比较器功能，而且，这种分析示出，晶体管T1和T2的输出电流确实是被驱动通过晶体管T4和T5。

不同于通常的二极管形式连接的晶体管(例如图2中的M3和M4)，这种装置中差动放大器的负载是电流源电路的输出晶体管。

晶体管T4包含晶体管T4’和T4的电流源电路34的输出晶体管，晶体管T5包含晶体管T5’和T5的电流源电路36的输出晶体管。这些电流源电路34和36的输入晶体管T4’和T5’配置有栅极偏置电压V_BIAS，以提供期望的电流。电流源电路34和36被设计成允许与电流源32的电流源电流的一半对应的最大电流流经每个晶体管T4、T4’、T5和T5’。

如果输入IN1和IN2相等，那么两个支路平分电流源32的电流，并且两个内部输出f1和f2相等(由于电路的对称性)，而且输出OUT将落在它的范围的中间。

电路的任何不平衡都将导致非常快的电流驱动，在相反的方向上触发输出f1和f2。通过晶体管T8和T9增加这种变换速度。可以将这些晶体管视为开关晶体管。任何电流的不平衡均表示通过晶体管T8和T9中的一个的电流的增大，而通过其中的另一个晶体管的电流的减小。当这个过程开始时，在晶体管T8和T9的工作点的变化将加速这个过程。

不考虑将在下文中进一步讨论的晶体管T6和T7，电路的输出摆动(f1和f2的电压范围)处于V_SS+V_DS(T8，T9)至V_in+V_t(T1，T2)-V_DS(T1，T2)的范围内。

V_SS+V_DS(T8，T9)的值定义了在T8或T9导通时其漏极上的电压，它是输出f1或f2的最小电压。电压V_in+V_t(T1，T2)-V_DS(T1，T2)定义了T1或T2导通时其漏极上的电压，它是输出f1或f2的最大电压。

在这些数值之间的电压摆动依赖于共模电压，特别是将要提供在比较器上的输入电压。

仅作为电平转换装置的下一级40将输入信号转换为全摆幅数字信号。由于电压摆动对共模电压的依赖性，电路40所处的工作点也依赖于共模电压，并因此根据输入(f1和f2)跨越的电压而s处于不同电压电平。

特别地，如果信号f1和f2在高电压和低电压之间以相同的速率变化，那么，抵达跨越点的时间将是在电压轨f1和f2之间的电压摆动的电压高度差的函数。于是，占空比随着共模电压变化。

晶体管T6和T7被用来解决这个问题。这些晶体管作为输出信号上的动态箝位器件。在输出f1和f2的转换期间，每个晶体管均由其栅极上的反相输出驱动。例如，当晶体管T7的栅极被置为低电平(响应于低电平输出f1和高电平输出f2)时，输出f2的源极电压将跟随该低电压，但是这个源极电压是比该低电压高出晶体管T7的阈值电压的更高的电压。自然，低电压f1将导通晶体管T7，该晶体管是如所示的p型晶体管。

从而，晶体管T7限定了输出f2的电压，这个电压继而确定了晶体管T4的工作点。然而，电压摆动不再取决于输入电压，并且晶体管T7和T8起到固定输出f1和f2之间的电压差的限制器的作用。

相同的操作适用于晶体管T6，其结果是，电压摆动被阈值电压固定，而且不取决于共模电压。从而，晶体管使得f1和f2输出的电压摆动不依赖于输入电压。晶体管T6和T7操作在互补方式下，并可以被认为是保持晶体管，这是因为它们将输出f1和f2之间的电压差保持为它们的阈值电压。

现在将说明电路的稳定条件。

利用低电平的f1和高电平的f2的上述示例，这时p型晶体管T7导通，左边支路中的电流由两个晶体管T4和T4’接收。晶体管T8具有低栅极电压并因此截止。高电平输出f2(它是高于输出f1的晶体管T7的阈值电压)使得晶体管T9导通，并且还拉低了f1的电压。

晶体管T2没有被完全截止，一些来自右侧支路的电流还通过电流源36接收。由于高栅极电压f2，而使得P型晶体管T6关断，因此，电流经晶体管T5和T9接收。

通过每个电流源34和36的两个晶体管和晶体管T8和T9的电流将一起匹配电流源32的电流。通过每个晶体管的比例将取决于晶体管尺寸和工作条件。晶体管T6和T7中的一个导通而另一个截止，以便只有T4’和T5’中的一个接收任何电流。在上述的示例中，在f1从高电平到低电平以及f2从低电平到高电平的切换过程中，晶体管T7被导通，而且，晶体管T7得到从晶体管T1流向晶体管T4’的电流，而晶体管T6截止，并且电流源晶体管T5’不漏任何电流。

对于图2中的电路而言，图3中的电路通过电流源电路34和36防止了差动放大器的支路中的晶体管完全截止。这提供了改进的电路反应时间，并从而使高速操作成为可能。

该电路使得输出信号中的抖动变得非常小，并使之适用于高的操作频率。例如，该电路可以工作在500Mbps，并提供小于150ps的抖动。并且，在共模电压的允许范围内，占空比是恒定的。

基于上述设计已经制造出了比较器，除了工作在上面列出的数据以及具有最大的抖动之外，该电路还可以实现非常低的3.5mW的功耗，且占空比稳定在49％～53％之间。

其表现出显著的功耗节约，而且该电路使所需的硅面积节省。

仅仅详细描述了本发明的一个示例。当然，可以以多种方式修改该电路，例如，n型和p型晶体管的特定布置并不是实现相同功能的唯一方式。由于本发明大体上涉及其中的电流由差动放大器支路所驱动的比较器布置，并且当差动放大器处于提供差动输出的稳定状态时，放大器输出之间的电压差被固定在与输入电压无关的电平，所以还可以对本发明进行更多的基础修改。

在说明和权利要求中，已经参考了驱动电流通过晶体管的电流源。这应当被理解为包括电流的吸收以及电流的供应。

对于本领域技术人员而言，其它很多修改是明显的。

Claims

1.一种比较器，其包括：

差动放大器(T1，T2，T8，T9)，其具有形成比较器输入端的差动输入端(IN1，IN2)，和形成第一比较器级的比较器输出的第一和第二放大器输出(f1，f2)，其中，所述差动放大器具有第一并联支路(T1，T8)和第二并联支路(T2，T9)；

第一电流源电路(32)，其限定了要被驱动通过所述差动放大器的电流；

第二电流源电路(34)，其包含由所述第一支路驱动的负载；

第三电流源电路(36)，其包含由所述第二支路驱动的负载；

电路(T6，T7)，其包括处于所述第二放大器输出(f2)和所述第二电流源电路(34)之间的第一保持晶体管(T7)，以及处于所述第一放大器输出(f1)和所述第三电流源电路(36)之间的第二保持晶体管(T6)，其中所述第一和第二保持晶体管(T7，T6)将第一和第二放大器输出(f1，f2)之间的电压差保持在它们的阈值电压，在所述差动放大器处于提供差动输出的稳定状态时，该电路用于限定所述第一放大器输出和所述第二放大器输出之间的电压差，

其中所述第一支路包含与第一开关晶体管(T8)串联的第一驱动晶体管(T1)，在所述第一驱动晶体管(T1)和所述第一开关晶体管(T8)之间的连接处定义了第二放大器输出(f2)，所述第二支路包含与第二开关晶体管(T9)串联的第二驱动晶体管(T2)，在所述第二驱动晶体管(T2)和所述第二开关晶体管(T9)之间的连接处定义了第一放大器输出(f1)。

2.根据权利要求1所述的比较器，其中，所述第一开关晶体管(T8)是由所述第一放大器输出(f1)控制的，并且所述第二开关晶体管(T9)是由所述第二放大器输出(f2)控制的。

3.根据之前任何一项权利要求所述的比较器，其中，所述第一电流源电路(32)驱动第一电流，所述第二和所述第三电流源电路(34，36)每个都驱动第二电流，该第二电流是所述第一电流的一半。

4.根据权利要求1所述的比较器，其中，由所述第一放大器输出(f1)控制所述第一保持晶体管(T7)，以及由所述第二放大器输出(f2)控制所述第二保持晶体管(T6)。

5.根据权利要求4所述的比较器，其中，所述第二和所述第三电流源电路(34，36)每个均具有两个电流输出，其中一个电流输出用于驱动电流通过相关的保持晶体管(T7，T6)，一个电流输出用于驱动来自在该相关支路中限定的输出的电流。

6.根据权利要求1、2、4或5所述的比较器，其还包括第二比较器级(40)，该第二比较器级的输入端连接至所述第一比较器级的比较器输出(f1，f2)，并且该第二比较器级的输出端形成了比较器输出端(OUT)。

7.根据权利要求3所述的比较器，其还包括第二比较器级(40)，该第二比较器级的输入端连接至所述第一比较器级的比较器输出(f1，f2)，并且该第二比较器级的输出端形成了比较器输出端(OUT)。

8.根据权利要求1所述的比较器，其中，所述用以限定电压差的电路(T6，T7)限定了不取决于所述差动输入端(IN1，IN2)的输入电压的电压差。

9.一种导出比较器输出的方法，其包括步骤：

沿差动放大器(T1，T2，T8，T9)的每个支路驱动电流，每个支路提供所述差动放大器的差动输出中的一个(f1，f2)，其中每个支路包括与开关晶体管(T8，T9)串联的驱动晶体管(T1，T2)，在驱动晶体管(T1，T2)和开关晶体管(T8，T9)之间的连接处定义每个差动输出(f2，f1)，并且其中，每个支路分别驱动电流源电路(34，36)形式的负载；

接通晶体管(T6，T7)，该晶体管的栅极连接至所述差动放大器的输出中的一个(f1，f2)，该晶体管的源极连接至所述差动放大器的输出中的另一个(f2，f1)以及

当所述差动放大器的输出切换至提供差动输出的稳定状态时，将所述差动放大器输出之间的电压差设置为恒定电压。

10.根据权利要求9所述的方法，其中，所述设置步骤包括接通两个晶体管(T6，T7)的一个，其中一个晶体管的栅极连接至所述差动放大器的输出中的一个，它的源极连接至所述差动放大器的输出中的另一个，而另一个晶体管的栅极连接至所述差动放大器的输出中的另一个，它的源极连接至所述差动放大器的输出中的一个。