KR20180093786A - 신호 선택 회로 및 반도체 장치 - Google Patents

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Abstract

[과제] 상승 하강의 동작이 고속인 구동 신호를 생성하는 것이 가능한 제어 회로를 구비한 신호 선택 회로를 제공한다.
[해결 수단] 입력 신호를 전환하여 출력 단자에 출력하는 복수의 스위치를 제어하는 구동 신호를 생성하는 제어 회로에 정귀환 회로를 구비했다.

Description

신호 선택 회로 및 반도체 장치{SIGNAL SELECTING CIRCUIT AND SEMICONDUCTOR DEVICE}
본 발명은, 스위치부를 구동하는 제어 장치를 구비한 신호 선택 회로 및 반도체 장치에 관한 것이다.
피크 홀드 회로나 초핑(chopping) 방식의 제로 드리프트 앰프에서는, 입력 신호를 전환하여 출력 단자에 출력하는 신호 선택 회로가 사용되고 있다.
도 5는, 종래의 신호 선택 회로(500)를 도시하는 회로도이다.
신호 선택 회로(500)는, 입력 단자(IA)와 입력 단자(IB)로부터 입력된 입력 신호를, 클록 단자(CLK)에 입력된 클록 신호에 의해 스위치(511)~스위치(514)를 제어해, 출력 단자(OA)와 출력 단자(OB)로 전환하여 출력하고 있다(예를 들어 특허 문헌 1, 도 3, 도 4 참조).
예를 들어, 클록 단자(CLK)가 로우 레벨일 때에는, 스위치(511, 514)가 온하고 스위치(512, 513)가 오프하므로, 출력 단자(OA)에는 입력 단자(IA)의 신호가 출력되고, 출력 단자(OB)에는 입력 단자(IB)의 신호가 출력된다. 클록 단자(CLK)가 하이 레벨일 때에는, 스위치(511, 514)가 오프하고 스위치(512, 513)가 온하므로, 출력 단자(OA)에는 입력 단자(IB)의 신호가 출력되고, 출력 단자(OB)에는 입력 단자(IA)의 신호가 출력된다.
일본국 특허공개 2010-141406호 공보
그러나, 종래의 신호 선택 회로(500)에 있어서, 클록 신호로 구동되는 스위치(511, 514)와, 클록 신호를 반전기(503)로 반전한 구동 신호(Φx)로 구동되는 스위치(512, 513)는, 클록 신호의 상승, 하강이 완만하면, 단시간이나 양방 동시에 온이 된다.
본 발명은, 간편한 회로를 추가하는 것만으로, 신호를 선택하는 전환 스위치가 동시에 온하는 시간을 배제하는 것이 가능한 신호 선택 회로를 제공하는 것이다.
본 발명의 신호 선택 회로는, 제1 입력 단자와 제1 출력 단자의 사이에 설치된 제1 스위치와, 제2 입력 단자와 제1 출력 단자의 사이에 설치된 제2 스위치와, 제1 입력 단자와 제2 출력 단자의 사이에 설치된 제3 스위치와, 제2 입력 단자와 제2 출력 단자의 사이에 설치된 제4 스위치와, 클록 입력 단자로부터 클록 신호가 입력되고, 제1 스위치와 제4 스위치를 제어하는 제1 제어 신호와 제2 스위치와 제3 스위치를 제어하는 제2 제어 신호를 출력하는 제어 회로를 구비하며, 제어 회로는 클록 입력 단자에 접속된 제1 반전기와, 제1 반전기의 양단에 접속된 정귀환 회로를 구비한 것을 특징으로 한다.
본 발명의, 신호 선택 회로에 의하면, 정귀환 회로를 구비한 제어 회로에 의해 생성되는 구동 신호는 상승 하강이 고속으로 되기 때문에, 신호 선택 회로의 스위치가 동시에 온하는 시간을 배제하는 것이 가능하다. 따라서, 출력 신호의 품질이 좋은 신호 선택 회로를 제공하는 것이 가능해진다.
도 1은 본 발명의 실시 형태의 제어 회로를 구비한 신호 선택 회로의 회로도이다.
도 2는 본 실시 형태의 제어 회로의 다른 예를 도시하는 회로도이다.
도 3은 본 실시 형태의 제어 회로의 다른 예를 도시하는 회로도이다.
도 4는 본 실시 형태의 제어 회로의 다른 예를 도시하는 회로도이다.
도 5는 종래의 신호 선택 회로를 도시하는 회로도이다.
이하, 도면을 참조하면서 본 발명을 실시하기 위한 형태에 대해 상세하게 설명한다.
도 1은, 본 발명의 실시 형태의 제어 회로를 구비한 신호 선택 회로의 회로도이다.
본 실시 형태의 신호 선택 회로(100)는, 입력된 클록 신호를 받아 스위치를 구동하는 신호를 생성하는 제어 회로(120)와, 입력 신호를 전환하여 출력 단자에 출력하는 복수의 스위치(111~114)를 구비하고 있다.
제어 회로(120)는, 반전기(101, 102, 103)와, NMOS 트랜지스터(104, 105)를 구비한다.
반전기(103)는, 입력 단자가 클록 단자(CLK)에 접속되고, 출력 단자가 NMOS 트랜지스터(105)의 게이트에 접속된다. 반전기(101, 102)는, 서로 입력 단자와 출력 단자가 접속된다. NMOS 트랜지스터(104)는, 게이트가 클록 단자(CLK)에 접속되고, 드레인이 반전기(101)의 입력 단자에 접속되며, 소스가 접지 단자(VSS)에 접속된다. NMOS 트랜지스터(105)는, 드레인이 반전기(102)의 입력 단자에 접속되고, 소스가 접지 단자(VSS)에 접속된다. 반전기(101)는, 출력 단자로부터 구동 신호(Φ)를 출력한다. 반전기(102)는, 출력 단자로부터 구동 신호(Φx)를 출력한다.
스위치(111)는, 입력 단자(IA)와 출력 단자(OA)의 사이에 접속되고, 구동 신호(Φ)에 의해 제어된다. 스위치(112)는, 입력 단자(IB)와 출력 단자(OA)의 사이에 접속되고, 구동 신호(Φx)에 의해 제어된다. 스위치(113)는, 입력 단자(IA)와 출력 단자(OB)의 사이에 접속되고, 구동 신호(Φx)에 의해 제어된다. 스위치(114)는, 입력 단자(IB)와 출력 단자(OB)의 사이에 접속되고, 구동 신호(Φ)에 의해 제어된다.
반전기(101)와 반전기(102)는, 정귀환 루프를 구성하는 정귀환 회로이다. 정귀환 회로는, 구동 신호(Φ, 및 Φx)의 상승 하강의 동작을 고속으로 하도록 작용한다.
클록 단자(CLK)에 입력되는 클록 신호가 하이 레벨이 되면, NMOS 트랜지스터(104)가 온 제어되므로, 구동 신호(Φx)는 로우로 변화하려고 한다. 이때, 반전기(101)의 입력 단자가 로우로 변화하려고 하기 때문에, 반전기(101)의 출력 단자, 즉 구동 신호(Φ)는 하이로 변화하려고 한다. 그리고, 반전기(102)의 입력 단자도 하이로 변화하려고 하므로, 반전기(102)의 출력 단자, 즉 구동 신호(Φx)는 더욱 로우로 변화하려고 한다.
클록 신호가 로우 레벨이 되면, NMOS 트랜지스터(105)가 온 제어되므로, 구동 신호(Φ)는 로우로 변화하려고 한다. 이때, 반전기(102)의 입력 단자가 로우로 변화하려고 하기 때문에, 반전기(102)의 출력 단자, 즉 구동 신호(Φx)는 하이로 변화하려고 한다. 그리고, 반전기(101)의 입력 단자도 하이로 변화하려고 하므로, 반전기(101)의 출력 단자, 즉 구동 신호(Φ)는 점점 더 로우로 변화하려고 한다.
이상과 같은 반전기(101, 및 102)로 구성한 정귀환 회로에 의해, 제어 회로(120)는, 상승 하강의 동작이 고속인 구동 신호(Φ, 및 Φx)를 생성할 수 있다.
따라서, 스위치(111~114)는, 상승 하강의 동작이 고속인 구동 신호(Φ, 및 Φx)로 구동되므로, 스위치(111 및 114)와 스위치(112 및 113)가 동시에 온하는 시간을 배제하는 것이 가능하다.
이상 설명한 바와 같이, 본 실시 형태의 제어 회로를 구비한 신호 선택 회로에 의하면, 정귀환 회로를 구비한 제어 회로에 의해 생성되는 구동 신호는 상승 하강의 동작이 고속으로 되기 때문에, 스위치가 동시에 온하는 시간을 배제하는 것이 가능하다. 따라서, 출력 신호의 품질이 좋은 신호 선택 회로를 제공하는 것이 가능해진다.
도 2는, 본 실시 형태의 제어 회로의 다른 예를 도시하는 회로도이다.
도 2의 제어 회로(120)는, PMOS 트랜지스터(106, 107)와, NMOS 트랜지스터(104, 105)와, 반전기(103)를 구비한다. 즉, 도 2의 제어 회로(120)는, 도 1의 제어 회로(120)의 반전기(101, 102)를 PMOS 트랜지스터(106, 107)로 구성했다.
PMOS 트랜지스터(106)는, 게이트가 NMOS 트랜지스터(104)의 드레인에 접속되고, 드레인이 NMOS 트랜지스터(105)의 소스에 접속되며, 소스가 전원 단자(VDD)에 접속된다. PMOS 트랜지스터(107)는, 게이트가 NMOS 트랜지스터(105)의 드레인에 접속되고, 드레인이 NMOS 트랜지스터(104)의 소스에 접속되며, 소스가 전원 단자(VDD)에 접속된다.
도 2의 제어 회로(120)는, PMOS 트랜지스터(106 및 107)가 정귀환 루프를 구성하는 정귀환 회로이다. 따라서, 도 1의 제어 회로(120)와 같은 효과를 발휘하는 것은 분명하다.
또한, NMOS 트랜지스터(104, 105)는, PMOS 트랜지스터(106, 107)보다 높은 구동 능력으로 함으로써, 구동 신호(Φ)와 구동 신호(Φx)가 스위치(111 및 114)와 스위치(112 및 113)를 동시에 온 상태로 하는 것을 보다 배제할 수 있다.
도 3은, 본 실시 형태의 제어 회로의 다른 예를 도시하는 회로도이다.
도 3의 제어 회로(120)는, PMOS 트랜지스터(108, 109)와, 반전기(101, 102, 103)를 구비한다. 즉, 도 3의 제어 회로(120)는, 도 1의 제어 회로(120)로부터 NMOS 트랜지스터(104, 105)를 PMOS 트랜지스터(108, 109)로 바꾼 구성이다.
PMOS 트랜지스터(108)는, 게이트가 클록 단자(CLK)에 접속되고, 드레인이 반전기(101)의 입력 단자와 반전기(102)의 출력 단자에 접속되며, 소스가 전원 단자(VDD)에 접속된다. PMOS 트랜지스터(109)는, 게이트가 반전기(103)의 출력 단자에 접속되고, 드레인이 반전기(101)의 출력 단자와 반전기(102)의 입력 단자에 접속되며, 소스가 전원 단자(VDD)에 접속된다.
도 3의 제어 회로(120)는, 반전기(101)와 반전기(102)로 정귀환 루프를 구성하는 것은 도 1의 제어 회로(120)와 같으며, 그 효과도 같은 것은 분명하다.
도 4는, 본 실시 형태의 제어 회로의 다른 예를 도시하는 회로도이다.
도 4의 제어 회로(120)는, NMOS 트랜지스터(201, 202)와, PMOS 트랜지스터(108, 109)와, 반전기(103)를 구비한다. 즉, 도 4의 제어 회로(120)는, 도 3의 제어 회로(120)의 반전기(101, 102)를 NMOS 트랜지스터(201, 202)로 구성했다.
PMOS 트랜지스터(108)는, 게이트가 클록 단자(CLK)에 접속되고, 드레인이 NMOS 트랜지스터(202)의 드레인과 NMOS 트랜지스터(201)의 게이트에 접속되며, 소스가 전원 단자(VDD)에 접속된다. PMOS 트랜지스터(109)는, 게이트가 반전기(103)의 출력 단자에 접속되고, 드레인이 NMOS 트랜지스터(202)의 게이트와 NMOS 트랜지스터(201)의 드레인에 접속되며, 소스가 전원 단자(VDD)에 접속된다. NMOS 트랜지스터(201, 202)는, 소스가 접지 단자(VSS)에 접속된다.
도 4의 제어 회로(120)는, NMOS 트랜지스터(201 및 202)가 정귀환 루프를 구성한다. 따라서, 도 1의 제어 회로(120)와 같은 효과를 발휘하는 것은 분명하다.
또한, PMOS 트랜지스터(108, 109)는, NMOS 트랜지스터(201, 202)보다 높은 구동 능력으로 함으로써, 구동 신호(Φ)와 구동 신호(Φx)가 스위치(111 및 114)와 스위치(112 및 113)를 동시에 온 상태로 하는 것을 배제할 수 있다.
이상 설명한 바와 같이, 본 발명의 제어 회로를 구비한 신호 선택 회로에 의하면, 정귀환 회로를 구비한 제어 회로에 의해 생성되는 구동 신호는 상승 하강의 동작이 고속으로 되기 때문에, 스위치가 동시에 온하는 시간을 배제하는 것이 가능하다. 따라서, 출력 신호의 품질이 좋은 신호 선택 회로를 제공하는 것이 가능해진다.
또한, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경이 가능하다.
본 발명의 신호 선택 회로는, 피크 홀드 회로나 초핑 방식의 제로 드리프트 앰프 등의 신호 선택 회로에 적절하다.
100: 신호 선택 회로 120: 제어 회로
Φ, Φx: 구동 신호 101, 102, 103: 반전기

Claims (3)

  1. 제1 입력 단자와 제1 출력 단자의 사이에 설치된 제1 스위치와,
    제2 입력 단자와 제1 출력 단자의 사이에 설치된 제2 스위치와,
    제1 입력 단자와 제2 출력 단자의 사이에 설치된 제3 스위치와,
    제2 입력 단자와 제2 출력 단자의 사이에 설치된 제4 스위치와,
    클록 입력 단자로부터 클록 신호가 입력되고, 상기 제1 스위치와 상기 제4 스위치를 제어하는 제1 제어 신호와 상기 제2 스위치와 상기 제3 스위치를 제어하는 제2 제어 신호를 출력하는 제어 회로를 구비하며,
    상기 제어 회로는, 상기 클록 입력 단자에 접속된 제1 반전기와, 상기 제1 반전기의 양단에 접속된 정귀환 회로를 구비한 것을 특징으로 하는 신호 선택 회로.
  2. 청구항 1에 있어서,
    상기 정귀환 회로는,
    게이트가 상기 제1 반전기의 입력 단자에 접속된 제1 MOS 트랜지스터와,
    게이트가 상기 제1 반전기의 출력 단자에 접속된 제2 MOS 트랜지스터와,
    입력 단자가 상기 제1 MOS 트랜지스터의 드레인에 접속되고, 출력 단자가 상기 제2 MOS 트랜지스터의 드레인에 접속된 제2 반전기와,
    입력 단자가 상기 제2 MOS 트랜지스터의 드레인에 접속되고, 출력 단자가 상기 제1 MOS 트랜지스터의 드레인에 접속된 제3 반전기를 구비한 것을 특징으로 하는 신호 선택 회로.
  3. 청구항 1 또는 청구항 2에 기재된 신호 선택 회로를 구비한, 반도체 장치.
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