KR19990005442A - 저전력-고속 스택틱 캐스코드 회로 - Google Patents
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Abstract
본 발명은 접지로 누설되는 전류량을 줄여 소비전력을 줄일 수 있는 저전력-고속 스택틱 캐스코드 회로에 관한 것으로서, 다수의 입력단을 통해 입력된 데이터의 입력레벨에 의해 소정의 노드에 전원전압을 인가하기 위한 풀업수단과, 상기 노드에 걸리는 전압레벨에 응답하여 동작되는 출력수단과, 상기 다수의 입력단을 통해 입력된 데이터의 입력에 응답하여 상기 출력수단으로부터 출력된 신호를 풀다운하는 풀다운수단으로 구성된 저전력-고속 스택틱 캐스코드 회로에 있어서, 상기 출력수단에서 누설되는 전류의 양을 제어하기 위하여, 상기 노드의 전압을 상기 출력수단으로 스위칭시키는 전류 제어수단을 포함한다.
Description
본 발명은 저전력-고속 스택틱 캐스코드 회로(Static Cascode)에 관한 것으로서, 특히 접지로 누설되는 전류량을 줄여 소비전력을 줄일 수 있는 저전력-고속 스택틱 캐스코드 회로에 관한 것이다.
도 1을 참조하여 종래의 스택틱 캐스코드로 구현한 노아게이트를 설명한다.
도 1을 참조하면, 종래의 스택틱 캐스코드는 다수의 입력단(IN1 ∼ INn)을 통해 입력된 데이터의 입력에 응답하여 전원전압을 풀업하기 위한 풀업수단(10)과, 풀업수단(10)으로부터 출력된 신호를 반전시키기 위한 출력수단(20)과, 다수의 입력단(IN1 ∼ INn)을 통해 입력된 데이터에 의해 출력수단(20)으로부터 출력된 신호를 풀다운하는 풀다운수단(30)을 구비한다.
또한, 종래의 스택틱 캐스코드는 전류소오스를 위한 저항수단(40)을 더 구비한다.
풀업수단(10)은 게이트들이 각각 다수의 입력단(IN1 ∼ INn)에 연결되며, 전원전압과 노드(N1) 사이에 병렬 연결된 다수의 NMOS 트랜지스터(NM1 ∼ NMn)로 이루어진다.
출력수단(20)은 게이트가 노드(N1)에 각각 연결되며, 전원전압과 접지 사이에 직렬 연결된 PMOS 트랜지스터(PM20) 및 NMOS 트랜지스터(NM20)로 구성된 CMOS 인버터로 구성된다.
이때, 출력수단(20)의 PMOS 트랜지스터(PM20) 및 NMOS 트랜지스터(NM20)는, 저전력-고속 스택틱 캐스코드 회로의 전체적인 신호를 드라이빙시키기 때문에, 매우 크게 구성되어 있다.
풀다운수단(30)은 게이트가 각각 다수의 입력단(IN1 ∼ INn)에 연결되며, 출력단(OUT)과 접지 사이에 병렬 연결된 다수의 NMOS 트랜지스터(NM30-1 ∼ NM30-n)로 이루어진다.
저항수단(40)은 게이트에 전원전압이 인가되고, 노드(N1)와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터(NM40)로 구성된다.
상기와 같은 구조를 갖는 종래의 스택틱 캐스코드로 구현한 노아게이트의 동작을 설명하면 다음과 같다.
다수의 입력단(IN1 ∼ INn)을 통해 모두 1이 입력될 경우에, 풀업수단(10)의 다수의 NMOS 트랜지스터(NM1 ∼ NMn)가 모두 턴온되어 1이 출력수단(20)으로 출력되며, 또한 풀다운수단(30)의 다수의 NMOS 트랜지스터(NM30-1 ∼ NM30-n)들은 모두 턴온된다.
이어서, 출력수단(20)은 풀업수단(10)으로부터 출력된 1을 반전시켜 0을 출력단(OUT)을 통해 출력한다.
다수의 입력단(IN1 ∼ INn)을 통해 모두 0이 입력될 경우에, 풀업수단(10)의 다수의 NMOS 트랜지스터(NM1 ∼ NMn)가 모두 턴오프되어 0을 출력수단(20)으로 출력하고, 또한 풀다운수단(30)의 다수의 NMOS 트랜지스터(NM30-1 ∼ NM30-n)가 모두 턴오프된다.
이어서, 출력수단(20)은 풀업수단(10)으로부터 출력된 0을 반전시켜 1을 출력단(OUT)을 통해 출력한다.
다수의 입력단(IN1 ∼ INn)을 통해 서로 상반된 신호(0 및 1)들이 인가되면, 풀업수단(10)의 다수의 NMOS 트랜지스터(NM1 ∼ NMn)들 중에 턴온된 NMOS 트랜지스터들을 통해 1이 출력수단(20)으로 출력되며, 이어서 출력수단(20)은 풀업수단(10)으로부터 출력된 1을 반전시켜 0을 출력단(OUT)을 통해 출력한다.
그러나, 상기와 같은 종래의 저전력-고속 스택틱 캐스코드 회로는, 다수의 입력단을 통해 모두 0이 입력되면, 전류소오스용 NMOS 트랜지스터에 의해 풀업수단의 출력단은 0이되어야 하므로, 전류소오스용 NMOS 트랜지스터의 크기는 다수의 입력단으로 입력되는 신호에 따라 세심한 주의를 필요로하는 번거로움이 있었으며, 또한 전류소오스용 NMOS 트랜지스터의 크기가 커지면, 전력 소비가 증가되는 문제점이 존재하였다.
또한, 풀업수단(10)이 전원전압과 노드(N1) 사이에 NMOS 트랜지스터로 연결되어 있으므로, 풀업수단(10)으로부터 출력되는 1은(전원전압-NMOS 트랜지스터 전압강하)만큼의 전압값을 가진다. 이는약한 1로 나타낼수 있고 이러한 약한 1이 출력수단의 입력으로 인가되면, 출력수단내의 NMOS 트랜지스터는 턴온시키고 PMOS 트랜지스터는 완전히 턴오프시키지 못하여 전원전압에서 접지로 누설전류가 존재하게 된다.
더욱이, 종래의 저전력-고속 스택틱 캐스코드 회로의 전체적인 신호를 드라이빙시키기 위하여, 출력수단의 PMOS 트랜지스터(PM20) 및 NMOS 트랜지스터(NM20)는 매우 크게 구성되므로써, 전류의 누설이 매우크게 발생되고, 이에 따라 소비 전력이 커지는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 크기가 작은 MOS 트랜지스터를 스위치용 제어수단으로 채용하므로써, 동작 속도를 향상시키고, 또한 전력 소비를 줄일 수 있는 저전력-고속 스택틱 캐스코드 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 스택틱 캐스코드 회로의 회로도.
도 2는 본 발명의 일실시예에 따른 저전력-고속 스택틱 캐스코드 회로도.
도 3은 본 발명의 다른 실시예에 따른 저전력-고속 스택틱 캐스코드 회로도.
도면의 주요 부분에 대한 부호의 설명
10: 풀업수단 20: 출력수단
30: 풀다운수단 40: 저항수단
100: 전류 제어수단
이와 같은 목적을 달성하기 위한 본 발명은, 다수의 입력단을 통해 입력된 데이터의 입력레벨에 의해 소정의 노드에 전원전압을 인가하기 위한 풀업수단과, 상기 노드에 걸리는 전압레벨에 응답하여 동작되는 출력수단과, 상기 다수의 입력단을 통해 입력된 데이터의 입력에 응답하여 상기 출력수단으로부터 출력된 신호를 풀다운하는 풀다운수단으로 구성된 저전력-고속 스택틱 캐스코드 회로에 있어서, 상기 출력수단에서 누설되는 전류의 양을 제어하기 위하여, 상기 노드의 전압을 상기 출력수단으로 스위칭시키는 전류 제어수단을 구비한다.
이하, 도 2 및 도 3을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2를 참조하면, 본 발명의 저전력-고속 스택틱 캐스코드 회로는, 도 1과 마찬가지로, 게이트가 각각 다수의 입력단(IN1 ∼ INn)에 연결되며, 전원전압과 노드(N1) 사이에 병렬 연결된 다수의 NMOS 트랜지스터(NM1 ∼ NMn)로 이루어진 풀업수단(10)과, 게이트가 노드(N1)에 각각 연결되며, 전원전압과 접지 사이에 직렬 연결된 PMOS 트랜지스터(PM20) 및 NMOS 트랜지스터(NM20)로 구성된 CMOS 인버터(21)로 구성된 출력수단(20)과, 풀다운수단(30)은 게이트가 각각 다수의 입력단(IN1 ∼ INn)에 연결되며, 출력단(OUT)과 접지 사이에 병렬 연결된 다수의 NMOS 트랜지스터(NM30-1 ∼ NM30-n)로 이루어진 풀다운수단(30)과, 게이트에 전원전압이 인가되고, 노드(N1)와 접지 사이에 연결된 전류소오스용 NMOS 트랜지스터(NM40)로 구비된 저항수단(40)을 구비한다.
또한, 본 발명의 저전력-고속 스택틱 캐스코드 회로는, 출력수단(20)에서 누설되는 전류의 양을 제어하기 위하여, 풀업수단(10)의 출력신호를 출력수단(20)으로 스위칭시키는 전류 제어수단(100)을 더 구비한다.
전류 제어수단(100)은 게이트에 각각 풀업수단(10)의 출력신호가 인가되며, 전원전압과 접지 사이에 직렬 연결된 PMOS 트랜지스터(PM110) 및 NMOS 트랜지스터(NM110)로 이루어진 CMOS 인버터(110)와, 풀업수단(10)의 출력단과 출력수단(20)의 입력단 사이에 연결되며, 게이트에 CMOS 인버터(110)의 출력신호가 인가되는 패스용 NMOS 트랜지스터(NM120)와, 전원전압과 NMOS 트랜지스터(NM120)의 드레인 사이에 연결되며, 게이트에 CMOS 인버터(110)의 출력신호가 인가되는 PMOS 트랜지스터(PM120)와, 전원전압과 출력수단(20)의 입력단 사이에 연결되며, 게이트에 CMOS 인버터(110)의 출력신호가 인가되는 PMOS 트랜지스터(PM130)로 이루어진다.
이때, 전류 제어수단(100)의 PMOS 트랜지스터(PM110, PM120, PM130) 및 NMOS 트랜지스터(NM110, NM120)들은, 출력수단(20)의 PMOS 트랜지스터(PM20) 및 NMOS 트랜지스터(NM20)에 비하여, 매우 작게 구성된다.
상기와 같은 구조를 갖는 본 발명의 저전력-고속 스택틱 캐스코드 회로의 동작을 설명하면 다음과 같다.
다수의 입력단(IN1 ∼ INn)을 통해 모두 1이 입력될 경우에, 풀업수단(10)의 다수의 NMOS 트랜지스터(NM1 ∼ NMn)가 모두 턴온되어 1이 전류 제어수단(100)으로 출력되며, 또한 풀다운수단(30)의 다수의 NMOS 트랜지스터(NM30-1 ∼ NM30-n)들은 모두 턴온된다.
이어서, 전류 제어수단(100)의 CMOS 인버터(110)는 풀업수단(10)으로부터 인가된 약한 1을 반전시켜 0을 PMOS 트랜지스터(PM120, PM130)들 및 NMOS 트랜지스터(NM120)의 게이트로 인가하여, 패스용 NMOS 트랜지스터(NM120)를 턴오프시키고, PMOS 트랜지스터(PM120, PM130)들을 턴온시키므로써, 결국 전류 제어수단(100)은 PMOS 트랜지스터(PM130)를 통해 강한 1을 출력수단(20)으로 스위칭시키며, 이어 출력수단(20)의 CMOS 인버터(21)는 전류 제어수단(100)으로부터 출력된 1을 반전시켜 0을 출력단(OUT)을 통해 출력한다.
다수의 입력단(IN1 ∼ INn)을 통해 모두 0이 입력될 경우에, 풀업수단(10)의 다수의 NMOS 트랜지스터(NM1 ∼ NMn)가 모두 턴오프되어 0을 출력수단(20)으로 출력하고, 또한 풀다운수단(30)의 다수의 NMOS 트랜지스터(NM30-1 ∼ NM30-n)가 모두 턴오프된다.
이어서, 전류 제어수단(100)의 CMOS 인버터(110)는 풀업수단(10)으로부터 인가된 0을 반전시켜 1을 PMOS 트랜지스터(PM120, PM130)들 및 NMOS 트랜지스터(NM120)의 게이트로 인가하여, PMOS 트랜지스터(PM120, PM130)들을 턴오프시키고, 패스용 NMOS 트랜지스터(NM120)를 턴온시키므로써, 결국 전류 제어수단(100)은 풀업수단(10)으로부터 인가된 0을 패스용 NMOS 트랜지스터(NM120)를 통해 출력수단(20)으로 스위칭시키며, 이어 출력수단(20)의 CMOS 인버터(21)는 풀업수단(10)으로부터 출력된 0을 반전시켜 1을 출력단(OUT)을 통해 출력한다.
다수의 입력단(IN1 ∼ INn)을 통해 서로 상반된 신호(0 및 1)들이 인가되면, 풀업수단(10)의 다수의 NMOS 트랜지스터(NM1 ∼ NMn)들 중에 턴온된 NMOS 트랜지스터들을 통해 약한 1이 전류 제어수단(100)으로 출력되며, 이어 전류 제어수단(100)의 CMOS 인버터(110)는 풀업수단(10)으로부터 인가된 1을 반전시켜 0을 PMOS 트랜지스터(PM120, PM130)들 및 NMOS 트랜지스터(NM120)의 게이트로 인가하여, 패스용 NMOS 트랜지스터(NM120)를 턴오프시키고, PMOS 트랜지스터(PM120, PM130)들을 턴온시키므로써, 결국 전류 제어수단(100)은 PMOS 트랜지스터(PM130)를 통해 강한 1을 출력수단(20)으로 스위칭시킨다.
이어서 출력수단(20)의 CMOS 인버터(21)는 풀업수단(10)으로부터 출력된 1을 반전시켜 0을 출력단(OUT)을 통해 출력한다.
도 3을 참조하여 본 발명의 다른 실시예에 따른 저전력-고속 스택틱 캐스코드 회로의 전류 제어수단을 설명한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 저전력-고속 스택틱 캐스코드 회로의 전류 제어수단은, 게이트에 각각 풀업수단(10)의 출력신호가 인가되며, 전원전압과 접지 사이에 직렬 연결된 PMOS 트랜지스터(PM140) 및 NMOS 트랜지스터(NM130)로 이루어진 CMOS 인버터(120)와, 전원전압과 CMOS 인버터(120)의 입력단 사이에 연결되며, 게이트에 CMOS 인버터(120)의 출력신호가 인가되는 PMOS 트랜지스터(PM150)와, 게이트에 각각 CMOS 인버터(130)의 출력신호가 인가되며, 전원전압과 접지 사이에 직렬 연결된 PMOS 트랜지스터(PM160) 및 NMOS 트랜지스터(NM140)로 이루어진 CMOS 인버터(130)를 구비한다.
이때, 전류 제어수단(100)의 PMOS 트랜지스터(PM140, PM150, PM160) 및 NMOS 트랜지스터(NM130, NM140)들은, 출력수단(20)의 PMOS 트랜지스터(PM20) 및 NMOS 트랜지스터(NM20)에 비하여, 매우 작게 구성된다.
상기와 같은 구조를 갖는 본 발명의 다른 실시예에 따른 저전력-고속 스택틱 캐스코드 회로의 전류 제어수단의 동작을 설명하면 다음과 같다.
풀업수단(10)으로부터 약한 1이 인가되면, 전류 제어수단(100)의 CMOS 인버터(120)은 풀업수단(10)으로부터 인가된 1을 반전시켜 0을 CMOS 인버터(130)로 출력하고 PMOS 트랜지스터를 통한 피드백으로 인해 풀업수단(10)으로부터 인가된 약한 1은 강한 1로 바뀐다. 이어 전류 제어수단(100)의 CMOS 인버터(130)는 이 0을 다시 반전시켜 1을 출력하므로써, 결국 전류 제어수단(100)은 풀업수단(10)으로부터 강한 1을 출력수단(20)으로 스위칭시킨다.
또한, 풀업수단(10)으로부터 0이 출력되면, 상기와 마찬가지로, 전류 제어수단(100)은 CMOS 인버터(120, 130)들을 이용해 풀업수단(10)으로부터 인가된 0을 출력수단으로 스위칭시킨다.
한편, 출력수단(20)의 PMOS 트랜지스터(PM20) 및 NMOS 트랜지스터(NM20)는, 저전력-고속 스택틱 캐스코드 회로의 전체적인 신호를 드라이빙시키기 때문에, 매우 크게 구성되어 있으므로 인하여 전류의 누설이 매우크게 발생되고, 이에 따라 소비 전력이 커진다.
따라서, 전류 제어수단(100)의 크기가 작은 PMOS 트랜지스터 및 NMOS 트랜지스터들을 통해 전류가 누설되도록 하여, 누설되는 전류량을 줄이므로써, 소비 전력을 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명의 저전력-고속 스택틱 캐스코드 회로는, MOS 트랜지스터가 크면클수록 누설 전류량은 더욱 커지므로, 매우 크게 구성된 출력수단의 NMOS 트랜지스터 및 PMOS 트랜지스터를 통해 전류를 누설하던 종래와 달리, 종래에 비하여 매우 작게 구성된 MOS 트랜지터를 이용하여 전류를 누설시키므로써, 누설되는 전류량을 줄일 수 있으며, 이에 따라 전력의 소비량을 줄일 수 있고, 또한 동작 속도를 향상시킬 수 있는 효과를 제공한다.
Claims (5)
- 다수의 입력단을 통해 입력된 데이터의 입력레벨에 의해 소정의 노드에 전원전압을 인가하기 위한 풀업수단과, 상기 노드에 걸리는 전압레벨에 응답하여 동작되는 출력수단과, 상기 다수의 입력단을 통해 입력된 데이터의 입력에 응답하여 상기 출력수단으로부터 출력된 신호를 풀다운하는 풀다운수단쯔로 구성된 저전력-고속 스택틱 캐스코드 회로에 있어서, 상기 출력수단에서 누설되는 전류의 양을 제어하기 위하여, 상기 노드의 전압을 상기 출력수단으로 스위칭시키는 전류 제어수단을 구비한 저전력-고속 스택틱 캐스코드 회로.
- 제 1 항에 있어서, 상기 노드에 걸리는 전압레벨에 따라 상기 노드전압을 풀다운시키기 위한 풀다운 저항을 더 구비한 저전력-고속 스택틱 캐스코드 회로.
- 제 1 항 또는 제 2 항에 있어서, 상기 출력수단은 CMOS 인버터로 구성된 저전력-고속 스택틱 캐스코드 회로.
- 제 1 항에 있어서, 상기 전류 제어수단은 게이트에 각각 상기 풀업수단의 출력신호가 인가되며, 전원전압과 접지 사이에 직렬 연결된 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터로 이루어진 CMOS 인버터; 상기 풀업수단의 출력단과 상기 출력수단의 입력단 사이에 연결되며, 게이트에 상기 CMOS 인버터의 출력신호가 인가되는 패스용 NMOS 트랜지스터; 전원전압과 상기 패스용 NMOS 트랜지스터의 드레인 사이에 연결되며, 게이트에 상기 CMOS 인버터의 출력신호가 인가되는 제 2 PMOS 트랜지스터; 및 상기 전원전압과 상기 출력수단의 입력단 사이에 연결되며, 게이트에 상기 CMOS 인버터의 출력신호가 인가되는 제 3 PMOS 트랜지스터를 포함하는 저전력-고속 스택틱 캐스코드 회로.
- 제 1 항에 있어서, 상기 전류 제어수단은 게이트에 각각 상기 풀업수단의 출력신호가 인가되며, 전원전압과 접지 사이에 직렬 연결된 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터로 이루어진 제 1 CMOS 인버터; 게이트에 각각 상기 제 1 CMOS 인버터의 출력신호가 인가되며, 상기 전원전압과 접지 사이에 직렬 연결된 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터로 이루어진 제 2 CMOS 인버터; 및 상기 전원전압과 상기 제 1 CMOS 인버터의 입력단 사이에 연결되며, 게이트에 상기 제 1 CMOS 인버터의 출력신호가 인가되는 제 3 PMOS 트랜지스터를 포함하는 저전력-고속 스택틱 캐스코드 회로.
Priority Applications (1)
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|---|---|---|---|
| KR1019970029639A KR100278275B1 (ko) | 1997-06-30 | 1997-06-30 | 저전력-고속스택틱캐스코드회로 |
Applications Claiming Priority (1)
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| KR1019970029639A KR100278275B1 (ko) | 1997-06-30 | 1997-06-30 | 저전력-고속스택틱캐스코드회로 |
Publications (2)
| Publication Number | Publication Date |
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| KR100278275B1 KR100278275B1 (ko) | 2001-01-15 |
Family
ID=65988241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970029639A KR100278275B1 (ko) | 1997-06-30 | 1997-06-30 | 저전력-고속스택틱캐스코드회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100278275B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450955B1 (ko) * | 2002-01-23 | 2004-10-02 | 삼성전자주식회사 | 반도체 장치의 누설전류 방지회로 및 그 제어방법 |
| KR100713765B1 (ko) * | 1999-04-16 | 2007-05-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 |
-
1997
- 1997-06-30 KR KR1019970029639A patent/KR100278275B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713765B1 (ko) * | 1999-04-16 | 2007-05-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적 회로 장치 |
| KR100450955B1 (ko) * | 2002-01-23 | 2004-10-02 | 삼성전자주식회사 | 반도체 장치의 누설전류 방지회로 및 그 제어방법 |
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| Publication number | Publication date |
|---|---|
| KR100278275B1 (ko) | 2001-01-15 |
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