KR100274071B1 - 고속저전력의 반도체집적회로의 출력버퍼 - Google Patents

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Abstract

본 발명은 출력버퍼의 최종출력단의 출력상태를 피드백시켜 최종 출력단을 제어하는 입력신호로 사용하여 출력단의 버퍼를 단계별로 조절하여 링잉을 최소화하면서도 신호전이 시간을 빠르도록 하는 고속저전력의 반도체집적회로의 출력버퍼로서 구성은 전원단과 접지단사이에 직렬로 풀업다운트랜지스터 연결되어 공통 연결단자에 출력단이 연결되고, 입력단은 낸드게이트와 노아게이트의 일측 입력단자에 인가되고, 낸드게이트의 출력은 풀업트랜지스터의 게이트에 연결되며 노아게이트의 출력은 풀다운트랜지스터의 게이트에 연결된다. 그리고 출력단의 값이 저전위에서 고전위로 전환시 링잉을 제거하기 위해 인버터와 낸드게이트가 연결되고 고전위에서 저전위로 전환시 링잉을 제거하기 위해 인버터와 노어게이트가 연결되고, 고전위로 전환시 출력을 고전위로 유지하기 위해 인버터과 제1NMOSFET가 연결되고 저전위로 전환시 출력을 저전위로 유지하기 위해 인버터과 제1PMOSFET가 연결되며, 출력버퍼의 동작을 제어하기 위해 제어단이 제2NMOSFET를 매개하여 낸드게이트의 입력에 인가되고 인버터과 제2PMOSFET를 매개하여 노어게이트의 입력에 인가되도록 연결되어 이루어져 링잉의 발생시점에서 피드백시켜 출력을 제어하도록 작동된다.

Description

고속저전력의 반도체집적회로의 출력버퍼
본 발명은 반도체집적회로의 출력버퍼에 관한 것으로서, 보다 상세하게는 출력버퍼의 최종출력단의 출력상태를 피드백시켜 최종 출력단을 제어하는 입력신호로 사용하여 출력단의 버퍼를 단계별로 조절하여 링잉을 최소화하면서도 신호전이 시간을 빠르도록 하는 고속저전력의 반도체집적회로의 출력버퍼에 관한 것이다.
도1은 일반적인 반도체집적회로의 출력버퍼를 나타낸 회로도로서 도1에 도시된 바와 같이 입력단(INP) 신호가 낸드게이트(NAND)의 일측 입력단자에 인가됨과 아울러 인버터(INV1)를 통해 노어게이트(NOR)의 일측 입력단자에 인가되게 접속되고, 입력신호가 상기 낸드게이트(NAND) 및 노어게이트(NOR)의 타측 입력단자에 인가되게 접속되며, 상기 낸드게이트(NAND) 및 노어게이트(NOR)의 출력단자는 각각 4개의 인버터를 매개하여 풀업트랜지스터(Q1) 및 풀다운트랜지스터(Q2)의 게이트에 각각 접속되어, 그 풀업트랜지스터(Q1) 및 풀다운트랜지스터(Q2)의 드레인 접속점에서 출력신호가 출력되도록 구성된다.
그리고 도2는 위의 구성에 의해 이루어진 출력버퍼의 동작과정을 입력에 대한 출력값의 변화를 나타낸 진리표이다.
위와 같이 이루어진 일반적인 출력버퍼의 작동을 설명하면 다음과 같다.
입력단(INP) 신호가 저전위이면, 그 저전위신호에 의해 입력신호에 상관없이 낸드게이트(NAND)에서 고전위신호가 출력되고, 이 출력은 인버터(INV2∼INV5) 4개 통과하면서 고전위가 저전위로 다시 저전위가 고전위 신호로 바뀌는 동작을 반복하여 고전위 신호를 출력하게 되므로 풀업트랜지스터(Q1)가 오프되고, 또한 상기 저전위의 입력단(INP) 신호에 의해 인버터(INV1)에서 고전위신호가 출력되므로 입력신호에 상관없이 노어게이트(NOR)에서 저전위신호가 출력되고, 이 출력은 인버터(INV6∼INV9) 4개 통과하면서 저전위가 고전위로 다시 고전위가 저전위 신호로 바뀌는 동작을 반복하여 저전위 신호를 출력하게 되어 풀다운트랜지스터(Q2)가 오프되다. 따라서 출력은 하이임피던스(Z)상태로 된다.
또한, 입력단(INP) 신호가 고전위이면, 그 고전위신호가 낸드게이트(NAND)의 일측 입력단자에 인가됨과 아울러 인버터(INV1)에서 저전위 신호로 반전되어 노어게이트(NOR)의 일측 입력단자에 인가되고, 이에 따라 입력신호에 따라 그 낸드게이트(NAND) 및 노어게이트(NOR)의 출력신호가 결정된다. 즉, 입력신호가 저전위이면, 낸드게이트(NAND)에서 고전위신호가 출력되고, 이 출력은 인버터(INV2∼INV5) 4개 통과하면서 고전위가 저전위로 다시 저전위가 고전위 신호로 바뀌는 동작을 반복하여 고전위 신호를 출력하게 되어 풀업트랜지스터(Q1)가 오프되고 노어게이트(NOR)에서 고전위신호가 출력되어 풀다운트랜지스터(Q2)가 도통되므로 출력은 저전위로 된다. 또한 입력신호가 고전위이면 낸드게이트(NAND)에서 저전위신호가 출력되어 풀업트랜지스터(Q1)가 도통되고, 노어게이트(NOR)에서 저전위신호가 출력되고, 이 출력은 인버터(INV6∼INV9) 4개 통과하면서 저전위가 고전위로 다시 고전위가 저전위 신호로 바뀌는 동작을 반복하여 저전위 신호를 출력하게 되어 풀다운트랜지스터(Q2)가 오프되므로 출력은 고전위로 된다.
위와 같은 일반적인 출력버퍼회로에서 신호전이를 고속으로 하기 위해서 즉, 라이징시간(rising time)과 폴링시간(falling time)을 단축하기 위해서는 풀업트랜지스터(Q1) 및 풀다운트랜지스터(Q2)의 전류구동 능력을 크게 해야한다. 그런데 도3a에 도시된 바와 같이 라이징시와 폴링시 링잉(R)이 발생하여 전송받는 소자회로에 오동작을 유발하여 쓸모없는 전력손실이 발생된다는 문제점이 있다.
또한 링잉현상을 줄이기 위해서는 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)의 게이트단에 설치된 인버터의 작동시간을 조절하여 도3b에 도시된 바와 같이 라이징시간과 폴링시간을 느리게 해야한다. 그러면 신호전이시간이 느려져 전체 소자의 스피드가 지연된다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 출력버퍼의 최종출력단의 출력상태를 피드백시켜 최종출력단을 제어하는 입력신호로 사용하여 출력단의 버퍼를 단계별로 조절하여 링잉을 최소화하면서도 신호전이시간을 빠르게 한 고속저전력의 반도체집적회로의 출력버퍼를 제공함에 있다.
도1은 일반적인 반도체집적회로의 출력버퍼를 나타낸 회로도이다.
도2는 도1의 회로에 의해 얻어지는 입력과 출력의 관계를 나타낸 진리표이다.
도3은 일반적인 반도체집적회로의 출력버퍼의 출력신호의 변화를 시간에 대한 전압의 변화로 나타낸 그래프이다.
도4는 본 발명에 의한 반도체집적회로의 출력버퍼를 나타낸 회로도이다.
도5는 본 발명에 의한 반도체집적회로의 출력버퍼의 출력신호의 변화를 시간에 대한 전압의 변화로 나타낸 그래프이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 피드백부 20 : 풀업출력유지부
30 : 풀다운출력유지부 40 : 제어부
Q1 : 풀업트랜지스터 Q2 : 풀다운트랜지스터
Q3,Q6 : 제1,2PMOSFET Q4,Q5 : 제1,2NMOSFET
INP : 입력단 OUT : 출력단
CON : 제어단 VCC : 전원단
VSS : 접지단 NOR : 노어게이트
NAND : 낸드게이트 INV1∼INV7 : 인버터
N1∼N6 : 제1∼6노드
상기와 같은 목적을 실현하기 위한 본 발명은 전원단과 접지단사이에 직렬로 풀업트랜지스터와 풀다운트랜지스터가 연결되고, 출력단이 풀업트랜지스터와 풀다운트랜지스터의 공통 연결단자에 연결되며, 입력단이 낸드게이트와 노어게이트의 일측 입력단자에 각각 연결되고, 낸드게이트의 출력이 풀업트랜지스터의 게이트에 연결되며 노어게이트의 출력이 풀다운트랜지스터의 게이트에 연결되어 이루어진 반도체집적회로의 출력버퍼에 있어서, 출력단의 출력이 낸드게이트와 노어게이트에 각각 귀환되도록 연결된 피드백부와, 입력단에 입력이 없어도 전단계의 입력신호로 출력단에서 풀업트랜지스터의 값이 계속유지되도록 하는 풀업출력유지부와, 입력단에 입력이 없어도 전단계의 입력신호로 출력단에서 풀다운트랜지스터의 값이 계속유지되도록 하는 풀다운출력유지부와, 입력단의 입력을 제어하여 버퍼의 작동을 제어하기 위한 제어부를 더 포함하여 이루어진다.
피드백부는 출력단이 낸드게이트의 타측 입력단자와 노어게이트의 타측 입력단자에 각각 인버터를 매개하여 연결되어 이루어진다.
그리고 풀업출력유지부는 전원단과 출력단사이에 제1PMOSFET가 연결되며, 입력단은 인버터를 통해 제1PMOSFET의 게이트에 연결되고 다시 제1PMOSFET의 게이트는 인버터를 통해 입력단에 연결되어 이루어진다.
또한 풀다운출력유지부는 접지단과 출력단사이에 제1NMOSFET가 연결되며, 입력단은 인버터를 통해 제1NMOSFET의 게이트에 연결되고 다시 제1NMOSFET의 게이트는 인버터를 통해 입력단에 연결되어 이루어진다.
제어부는 입력단과 낸드게이트의 일측 입력단자사이에 제2NMOSFET가 접지단과 연결되며, 제2NMOSFET의 게이트에 제어단이 연결되고, 입력단과 노어게이트의 일측 입력단자사이에 제2PMOSFET가 전원단과 연결되며, 제어단은 인버터를 통해 제2PMOSFET의 게이트에 연결되어 이루어진다.
상기 제1NMOSFET와 제1PMOSFET는 풀업트랜지스터와 풀다운트랜지스터에 비해 상대적으로 구동능력이 작게 설계된 트랜지스터를 사용한다.
상기와 같이 이루어진 본 발명의 작동을 설명하면 다음과 같다.
제어단의 신호가 저전위일 때 출력버퍼는 동작하여 입력단의 신호가 저전위면 풀업트랜지스터와 제1PMOSFET는 오프되고 풀다운트랜지스터와 제1NMOSFET는 온되어 출력단이 저전위가 될 때 링잉이 발생하게 되는 시점에서 피드백되어 풀다운트랜지스터가 오프되고 제1NMOSFET는 온되어 풀다운트랜지스터가 단계적으로 작동되어 링잉의 발생이 억제되도록 작동되며, 반대로 입력단의 신호가 고전위면 풀다운트랜지스터와 제1NMOSFET는 오프되고 풀업트랜지스터와 제1PMOSFET는 온되어 출력단이 고전위가 될 때 링잉이 발생하게 되는 시점에서 피드백되어 풀업트랜지스터가 오프되고 제1PMOSFET는 온되어 풀업트랜지스터가 단계적으로 작동되어 링잉의 발생이 억제되도록 작동된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도4는 본 발명에 따른 실시예를 나타낸 반도체집적회로의 출력버퍼를 나타낸 회로도이다. 도4에 도시된 바와 같이 전원단(Vcc)과 접지단(Vss) 사이에 직렬로 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)가 연결되고 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)의 공통 연결단자에 출력단(OUT)이 형성된다.
그리고 입력단(INP)은 낸드게이트(NAND)와 노어게이트(NOR)의 일측 입력단자에 인가되고, 낸드게이트(NAND)의 출력은 풀업트랜지스터(Q1)의 게이트에 연결되며 노어게이트(NOR)의 출력은 풀다운트랜지스터(Q2)의 게이트에 연결된다.
또한 출력단(OUT)은 피드백부(10)인 인버터(INV4)를 통해 낸드게이트(NAND)의 타측 입력단자에 연결되며, 전원단(Vcc)과 출력단(OUT) 사이에 제1PMOSFET(Q3)가 연결되고, 입력단(INP)은 인버터(INV2)를 통해 제1PMOSFET(Q3)의 게이트에 연결되고 다시 제1PMOSFET(Q3)의 게이트는 인버터(INV3)를 통해 입력단(INP)에 연결되어 풀업출력유지부(20)를 형성한다.
그리고 출력단(OUT)은 피드백부(10)인 인버터(INV5)를 통해 노어게이트(NOR)의 타측 입력단자에 연결되며, 접지단(Vss)과 출력단(OUT) 사이에 제1NMOSFET(Q4)가 연결되며, 입력단(INP)은 인버터(INV6)를 통해 제1NMOSFET(Q4)의 게이트에 연결되고 다시 제1NMOSFET(Q4)의 게이트는 인버터(INV7)를 통해 입력단(INP)에 연결되어 풀다운출력유지부(30)를 형성한다.
그리고 출력버퍼의 작동을 제어하기 위한 제어부(40)는 입력단(INP)과 낸드게이트(NAND)의 일측 입력단자사이에 제2NMOSFET(Q5)가 접지단(Vss)과 연결되며, 제2NMOSFET(Q5)의 게이트는 제어단(CON)과 연결되고, 입력단(INP)과 노어게이트(NOR)의 일측 입력단자 사이에 제2PMOSFET(Q6)가 전원단(Vcc)과 연결되고, 제어단(CON)은 인버터(INV1)를 통해 제2PMOSFET(Q6)의 게이트에 연결되도록 이루어진다.
상기 제1NMOSFET(Q4)와 제1PMOSFET(Q3)의 구동능력은 풀업트랜지스터(Q1)와 풀다운트랜지스터(Q2)에 비해 구동능력이 10배정도 작은 값으로 설치하기 때문에 전류의 흐름이 10배정도 적게 흐르게 된다.
상기와 같이 이루어진 본 실시예의 작동을 설명하면 다음과 같다.
먼저 제어단(CON)의 신호가 고전위일 때는 제2NMOSFET(Q5)와 제2PMOSFET(Q6)가 온되어 제2NMOSFET(Q5)의 드레인에 연결된 낸드게이트(NAND)의 일측 입력단자는 저전위가 되어 낸드게이트(NAND)의 출력은 입력단(INP)의 신호와 관계없이 항상 고전위 상태가 되어 풀업트랜지스터(Q1)는 오프되며, 제2PMOSFET(Q6)의 소오스에 연결된 노어게이트(NOR)의 일측 입력단자는 고전위가 되어 노어게이트(NOR)의 출력은 입력단(INP)의 신호와 관계없이 항상 저전위 상태가 되어 풀다운트랜지스터(Q2)는 오프가 된다. 따라서 출력단(OUT)은 고임피던스상태(Z)로 된다.
그러나 제어단(CON)이 저전위일 경우에는 제2NMOSFET(Q5)와 제2PMOSFET(Q6)는 오프되어 입력단(INP)의 신호에 의해 출력버퍼가 동작된다.
일단 입력단(INP)의 신호가 저전위일 때는 제1노드(N1)가 저전위이기 때문에 낸드게이트(NAND)의 출력은 항상 고전위가 되어 풀업트랜지스터(Q1)는 오프되며, 인버터(INV2)를 통과한 신호가 고전위가 되어 제1PMOSFET(Q3)도 오프된다.
그러나 제2노드(N2)가 저전위일 때는 출력단(OUT)이 낮은 고전위값을 갖을 경우 노어게이트(NOR)를 통과한 제4노드(N4)는 고전위가 되어 풀다운트랜지스터(Q2)는 온되어 출력단(OUT)의 출력은 저전위가 된다.
이때 링잉이 발생하게 되는 시점에서 출력단(OUT)의 신호는 인버터(INV5)를 통해 피드백되어 제6노드(N6)가 고전위가 되면서 노어게이트(NOR)를 통과하면서 제4노드(N4)는 저전위가 되어 풀다운트랜지스터(Q2)는 오프된다. 그렇지만 제1NMOSFET(Q4)는 계속 온상태이기 때문에 큰 전류의 흐름은 차단되지만 인버터(INV6, INV7)에 의해 제1NMOSFET(Q4)는 계속 온되어 적은 전류는 계속 흐르게되어 저전위가 유지된다.
그리고 입력단(INP)의 전위가 고전위일 때는 제2노드(N2)가 고전위이기 때문에 노어게이트(NOR)의 출력은 항상 저전위가 되어 풀다운트랜지스터(Q2)는 오프되며, 인버터(INV6)를 통과한 신호가 저전위가 되어 제1NMOSFET(Q4)도 오프된다.
그러나 제1노드(N1)가 고전위일 때는 출력단(OUT)이 저전위값을 갖을 경우 낸드게이트(NAND)를 통과한 제3노드(N3)는 저전위가 되어 풀업트랜지스터(Q1)는 온되어 출력단(OUT)의 출력은 고전위가 된다.
이때 링잉이 발생하게 되는 시점에서 출력단(OUT)의 신호는 인버터(INV4)를 통해 피드백되어 제5노드(N5)가 저전위가 되면서 낸드게이트(NAND)를 통과하면서 제3노드(N3)는 고전위가 되어 풀업트랜지스터(Q1)는 오프된다. 그렇지만 제1PMOSFET(Q3)는 계속 온상태이기 때문에 큰 전류의 흐름은 차단되지만 인버터(INV2, INV3)에 의해 제1PMOSFET(Q3)는 계속 온되어 적은 전류는 계속 흐르게되어 고전위가 유지된다.
상기와 같이 작동되는 출력버퍼의 출력단(OUT)에서의 파형을 나타낸 그래프를 도5에 도시하였다. 도5에 도시된 바와 같이 도3에 나타난 링잉은 발생하기 않고 있음을 볼 수 있다.
상기한 바와 같이 본 발명은 출력단의 신호를 피드백시켜 최종 출력단을 제어함으로서 버퍼를 단계적으로 조절하여 링잉현상을 줄일 수 있어 신호전이를 빠르게할 수 있으며 링잉의 발생이 없기 때문에 불필요한 전력의 소모를 방지할 수 있다는 이점이 있다.
또한 링잉현상의 최소화로 출력버퍼에 연결되는 다른 디바이스의 오동작을 방지할 수 있다는 이점이 있다.

Claims (7)

  1. 전원단과 접지단사이에 직렬로 풀업트랜지스터와 풀다운트랜지스터가 연결되고, 출력단이 풀업트랜지스터와 풀다운트랜지스터의 공통 연결단자에 연결되며, 입력단이 낸드게이트와 노어게이트의 일측 입력단자에 각각 연결되고, 낸드게이트의 출력이 풀업트랜지스터의 게이트에 연결되며 노어게이트의 출력이 풀다운트랜지스터의 게이트에 연결되어 이루어진 반도체집적회로의 출력버퍼에 있어서,
    상기 출력단의 출력이 상기 낸드게이트와 상기 노어게이트에 각각 귀환되도록 연결된 피드백부와,
    상기 입력단에 입력이 없어도 전단계의 입력신호로 상기 출력단에서 상기 풀업트랜지스터의 값이 계속유지되도록 하는 풀업출력유지부와,
    상기 입력단에 입력이 없어도 전단계의 입력신호로 상기 출력단에서 상기 풀다운트랜지스터의 값이 계속유지되도록 하는 풀다운출력유지부와,
    상기 입력단의 입력을 제어하여 버퍼의 작동을 제어하기 위한 제어부
    를 더 포함하여 이루어진 것을 특징으로 하는 반도체집적회로의 출력버퍼.
  2. 제1항에 있어서, 상기 피드백부는
    출력단이 낸드게이트의 타측 입력단자와 노어게이트의 타측 입력단자에 각각 인버터를 매개하여 연결되어 이루어진 것을 특징으로 하는 반도체집적회로의 출력버퍼.
  3. 제1항에 있어서, 상기 풀업출력유지부는
    전원단과 출력단사이에 제1PMOSFET가 연결되며, 입력단은 인버터를 통해 제1PMOSFET의 게이트에 연결되고 다시 제1PMOSFET의 게이트는 인버터를 통해 입력단에 연결되어 이루어진 것을 특징으로 하는 반도체집적회로의 출력버퍼.
  4. 제1항에 있어서, 상기 풀다운출력유지부는
    접지단과 출력단사이에 제1NMOSFET가 연결되며, 입력단은 인버터를 통해 제1NMOSFET의 게이트에 연결되고 다시 제1NMOSFET의 게이트는 인버터를 통해 입력단에 연결되어 이루어진 것을 특징으로 하는 반도체집적회로의 출력버퍼.
  5. 제1항에 있어서, 상기 제어부는
    입력단과 낸드게이트의 일측 입력단자사이에 제2NMOSFET가 접지단과 연결되며, 제2NMOSFET의 게이트에 제어단이 연결되고, 입력단과 노어게이트의 일측 입력단자사이에 제2PMOSFET가 전원단과 연결되며, 제어단은 인버터를 통해 제2PMOSFET의 게이트에 연결되어 이루어진 것을 특징으로 하는 반도체집적회로의 출력버퍼.
  6. 제3항에 있어서, 상기 제1PMOSFET는
    상기 풀업트랜지스터에 비해 상대적으로 구동능력이 작게 설계된 것을 특징으로 하는 반도체집적회로의 출력버퍼.
  7. 제4항에 있어서, 상기 상기 제1NMOSFET
    상기 풀다운트랜지스터에 비해 상대적으로 구동능력이 작게 설계된 것을 특징으로 하는 반도체집적회로의 출력버퍼.
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