KR100604899B1 - 누설 전류 감소를 위한 레벨 쉬프팅 회로 및 방법 - Google Patents

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Abstract

누설 전류 감소를 위한 레벨 쉬프팅 회로 및 방법이 개시된다. 상기 레벨 쉬프팅 회로는 출력단과 소스 사이에 직렬 연결된 MOSFET들을 포함하고, VCC 로직 레벨 및 VSS1 로직 레벨을 가지는 입력 신호를 수신하며, 상기 MOSFET들 중 하나에 인가되는 피드백 신호를 이용하여 상기 입력 신호를 VCC 로직 레벨 및 VSS2 로직 레벨을 가지는 신호로 변환하여 상기 변환된 신호를 출력 신호로서 생성하는 로직 회로 및 상기 출력 신호를 이용하여 상기 피드백 신호를 생성하는 피드백 회로를 구비한다.

Description

누설 전류 감소를 위한 레벨 쉬프팅 회로 및 방법{Level shifting circuit and method for reducing leakage currents}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 동작 전압이 다른 두 로직 블록들 사이에서 신호 레벨을 변환시키는 일반적인 레벨 쉬프팅 회로의 일예이다.
도 2는 동작 전압이 다른 두 로직 블록들 사이에서 신호 레벨을 변환시키는 일반적인 레벨 쉬프팅 회로의 다른 예이다.
도 3은 동작 전압이 다른 두 로직 블록들 사이에서 신호 레벨을 변환시키는 본 발명의 일실시예에 따른 레벨 쉬프팅 회로를 나타내는 도면이다.
도 4는 도 3의 제1 로직 블록과 레벨 쉬프팅 회로의 관계를 구체적으로 나타내는 일예이다.
도 5는 인버터를 구성하는 N형 MOSFET의 소스 단자에 다른 N형 MOSFET을 직렬 연결한 도 4의 로직 회로를 구체적으로 나타내는 도면이다.
도 6은 도 3의 제1 로직 블록과 레벨 쉬프팅 회로의 관계를 구체적으로 나타내는 다른 예이다.
도 7은 도 3의 제1 로직 블록과 레벨 쉬프팅 회로의 관계를 구체적으로 나타 내는 또 다른 예이다.
도 8은 도 3의 제1 로직 블록과 레벨 쉬프팅 회로의 관계를 구체적으로 나타내는 또 다른 예이다.
도 9는 제1 로직 블록의 VCC1/VSS1 신호 레벨을 VCC2/VSS2 신호 레벨로 변환시키는 본 발명의 다른 실시예에 따른 레벨 쉬프팅 회로를 나타내는 도면이다.
도 10은 도 9의 로직 회로를 구체적으로 나타내는 도면이다.
도 11은 제1 로직 블록의 입력 신호 레벨을 선택적으로 VCC/VSS1 신호 레벨 또는 VCC/VSS2 신호 레벨로 변환시키는 본 발명의 다른 실시예에 따른 레벨 쉬프팅 회로를 나타내는 도면이다.
본 발명은 레벨 쉬프팅 회로(level shifting circuit)에 관한 것으로, 특히 추가적인 이온 주입(ion-implant) 공정 없이도 누설 전류를 줄일 수 있는 레벨 쉬프팅 회로에 관한 것이다.
레벨 쉬프팅 회로는 동작 전압이 다른 두 로직 블록들 사이의 신호 전달을 위하여 일반적인 반도체 집적회로에 많이 적용되어 있다. 동작 전압이 다른 두 로직 블록들(110,130) 사이에서 신호 레벨을 변환시키는 일반적인 레벨 쉬프팅 회로(120)의 일예가 도 1에 도시되어 있다. 도 1을 참조하면, 제1 로직 블록(110)은 로직 하이(high) 레벨로서 VCC 및 로직 로우(low) 레벨로서 VSS1에서 동작하는 로직 회로이고, 제2 로직 블록(130)은 로직 하이 레벨로서 VCC 및 로직 로우(low) 레벨로서 VSS2에서 동작하는 로직회로이며, 레벨 쉬프팅 회로(120)는 제1 로직 블록(110)의 출력 신호를 받아 그 신호의 레벨을 변환시켜 변환된 신호를 제2 로직 블록(130)으로 전달한다. 여기서, 제1 로직 블록(110) 및 제2 로직 블록(130)의 동작 전압 중 로직 하이 레벨은 VCC로서 같고, 로직 로우 레벨 각각은 VSS1 및 VSS2로서 다른 것으로 가정하였다.
도 1에서, 상기 레벨 쉬프팅 회로(120)는 P형 MOSFET(metal-oxide-semiconductor field effect transistor) P1과 N 형 MOSFET N1으로 구성되는 일반적인 인버터 구조를 가진다. 상기 레벨 쉬프팅 회로(120)는, 상기 제1 로직 블록(110)에서 출력되는 VCC 레벨의 신호는 VSS2 레벨로 변환하여 상기 제2 로직 블록(130)으로 전달하고, 상기 제1 로직 블록(110)에서 출력되는 VSS1 레벨의 신호는 VCC 레벨로 변환하여 상기 제2 로직 블록(130)으로 전달한다.
도 1에서, 레벨 쉬프팅 회로(120)에 입력되는 신호 레벨이 VSS1인 경우에, 이때, 상기 N1의 게이트 단자에 VSS1 전압이 인가되므로, N1의 게이트-소스(gate-source) 간 전압은 VSS1-VSS2이다. 여기서, 상기 VSS1-VSS2가 N형 MOSFET의 문턱 전압 Vtn 보다 작은 경우에, 상기 N1은 턴온(turn-on) 되지는 않지만, 문턱 전압 이하 전류(sub-threshold current)에 의한 누설(leakage)가 존재하므로 많은 전력이 소모될 수 있다. 이와 같은 누설 전류는 상기 N1의 채널에 이온 주입을 하여 주어 문턱 전압을 높임으로써 어느 정도 줄일 수 있다. 그러나, 문턱 전압 조정을 위한 추가적인 이온 주입 공정이 필요하고, 이때, 이온 주입 공정을 위한 추가적인 마스크가 필요하다. 따라서, 도 1과 같은 레벨 쉬프팅 회로(120)의 사용은 생산단가를 상승시키는 요인이 되고, 뿐만 아니라 이와 같이 상기 N1의 문턱 전압 조정을 위한 설계의 최적화가 용이하지 않고, 회로의 신뢰성이 높지 않다는 문제점이 있다.
레벨 쉬프팅을 위한 회로의 누설전류를 줄이기 위하여, 도 2와 같이 동작 전압이 다른 두 로직 블록들(210, 220) 사이에서 신호 레벨을 변환시키는 다른 레벨 쉬프팅 회로(220)가 사용될 수 있다.
도 2에서, 상기 레벨 쉬프팅 회로(220)는, 상기 제1 로직 블록(210)에서 출력되는 VCC 레벨의 신호는 VSS2 레벨로 변환하여 상기 제2 로직 블록(230)으로 전달하고, 상기 제1 로직 블록(210)에서 출력되는 VSS1 레벨의 신호는 VCC 레벨로 변환하여 상기 제2 로직 블록(230)으로 전달한다. 상기 레벨 쉬프팅 회로(220)는 P형 MOSFET들 P2, P3과 N 형 MOSFET들 N2, N3을 이용하는 크로스-커플 래치 스타일(cross-coupled latch style)이다. 예를 들어, 상기 P2의 게이트에 입력되는 신호 레벨이 VSS1인 경우에, 이때, 상기 N2의 게이트 단자에는 상기 N3의 턴온에 의하여 전달된 VSS2 전압이 인가되고, 마찬가지로 P3의 게이트에 입력되는 신호 레벨이 VSS1인 경우에도, 상기 N3의 게이트 단자에는 VSS2 전압이 인가된다. 즉, 상기 레벨 쉬프팅 회로(220)에서는, N형 MOSFET들 N2, N3의 게이트-소스(gate-source) 간 전압이 항상 제로(0)이므로, 누설 전류를 줄일 수 있다. 하지만, N형 MOSFET N2 또는 N3의 게이트는 P형 MOSFET P2 또는 P3을 통하여 피드백 형태로 인가되므로, 이때, N형 MOSFET N2 또는 N3의 게이트가 VCC 레벨에서 VSS2 레벨로 될 때까지의 기 간에, P형 MOSFET와 N형 MOSFET 간에 흐르는 과도 전류(transient current)가 존재할 수 있고, 이는 VSS1과 VSS2 사이의 전압차가 크면 클 수록 더 심해지는 문제점이 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는, 추가적인 이온 주입 공정 없이도 누설 전류를 줄일 수 있는 레벨 쉬프팅 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 누설 전류를 줄일 수 있는 레벨 쉬프팅 방법을 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 레벨 쉬프팅 회로는, 로직 회로 및 피드백 회로를 구비하는 것을 특징으로 한다. 상기 로직 회로는 출력단과 소스 사이에 직렬 연결된 MOSFET들을 포함하고, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하며, 상기 MOSFET들 중 하나에 인가되는 피드백 신호를 이용하여 상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하여 상기 변환된 신호를 출력 신호로서 생성한다. 상기 피드백 회로는 상기 출력 신호를 이용하여 상기 피드백 신호를 생성한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 레벨 쉬프팅 회로는, 로직 회로, 제1 피드백 회로, 및 제2 피드백 회로를 구비하는 것을 특징으로 한다. 상기 로직 회로는 출력단과 제1 소스 사이에 직렬 연결된 제1 MOSFET들 및 상기 출력단과 제2 소스 사이에 직렬 연결된 제2 MOSFET들을 포함하고, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하며, 상기 제1 MOSFET들 중 하나에 인가되는 제1 피드백 신호 및 상기 제2 MOSFET들 중 하나에 인가되는 제2 피드백 신호를 이용하여 상기 입력 신호를 제3 로직 레벨 및 제4 로직 레벨을 가지는 신호로 변환하여 상기 변환된 신호를 출력 신호로서 생성한다. 상기 제1 피드백 회로는 상기 출력 신호를 이용하여 상기 제1 피드백 신호를 생성한다. 상기 제2 피드백 회로는 상기 출력 신호를 이용하여 상기 제2 피드백 신호를 생성한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 레벨 쉬프팅 회로는, 로직 회로, 피드백 회로, 및 콘트롤 회로를 구비하는 것을 특징으로 한다. 상기 로직 회로는 선택 신호에 따라 출력단과 제1 소스 사이에 직렬 연결된 제1 MOSFET들 또는 상기 출력단과 제2 소스 사이에 직렬 연결된 제2 MOSFET들이 동작하고, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하며, 상기 선택 신호의 논리 상태에 따라 선택적으로 상기 제1 MOSFET들 중 하나에 인가되는 상기 선택 신호를 이용하여 상기 입력 신호를 상기 제1 로직 레벨 및 상기 제2 로직 레벨을 가지는 신호로 변환하거나, 상기 제2 MOSFET들 중 하나에 인가되는 피드백 신호를 이용하여 상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하고, 상기 변환된 신호를 출력 신호로서 생성한다. 상기 피드백 회로는 상기 선택 신호의 논리 상태에 따라 상기 출력 신호를 이용하여 상기 피드백 신호를 생성하거나 생성하지 않는다. 상기 콘트롤 회로는 상기 제1 로직 레벨 및 상기 제2 로직 레벨을 가지는 레벨 선택 제어 신호를 수신하여 상기 제1 로직 레벨 및 상기 제3 로직 레벨을 가지는 신호로 변환하고, 상기 변환된 신호를 상기 선택 신호로서 생성한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 레벨 쉬프팅 방법은, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하는 단계; 출력단과 소스 사이에 직렬 연결된 MOSFET들 중 하나에 인가되는 피드백 신호를 이용하여 상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하는 단계; 상기 변환된 신호를 출력 신호로서 출력하는 단계; 및 상기 출력 신호를 이용하여 상기 피드백 신호를 생성하는 단계를 구비하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 레벨 쉬프팅 방법은, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하는 단계; 출력단과 제1 소스 사이에 직렬 연결된 제1 MOSFET들 중 하나에 인가되는 제1 피드백 신호 및 상기 출력단과 제2 소스 사이에 직렬 연결된 제2 MOSFET들 중 하나에 인가되는 제2 피드백 신호를 이용하여 상기 입력 신호를 제3 로직 레벨 및 제4 로직 레벨을 가지는 신호로 변환하는 단계; 상기 변환된 신호를 출력 신호로서 출력하는 단계; 상기 출력 신호를 이용하여 상기 제1 피드백 신호를 생성하는 단계; 및 상기 출력 신호를 이용하여 상기 제2 피드백 신호를 생성하는 단계를 구비하는 것을 특징으로 한다.
상기의 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 레벨 쉬프팅 방법은, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하는 단계; 선택 신호의 제1 논리 상태에서 출력단과 제1 소스 사이에 직렬 연결된 제1 MOSFET들 중 하나에 인가되는 상기 선택 신호를 이용하여 상기 입력 신호를 상 기 제1 로직 레벨 및 상기 제2 로직 레벨을 가지는 신호로 변환하는 단계; 상기 선택 신호의 제2 논리 상태에서 상기 출력단과 제2 소스 사이에 직렬 연결된 제2 MOSFET들 중 하나에 인가되는 피드백 신호를 이용하여 상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하는 단계; 상기 변환된 신호를 출력 신호로서 출력하는 단계; 상기 선택 신호의 논리 상태에 따라 상기 출력 신호를 이용하여 상기 피드백 신호를 생성하거나 생성하지 않는 단계; 및 상기 제1 로직 레벨 및 상기 제2 로직 레벨을 가지는 레벨 선택 제어 신호를 수신하여 상기 제1 로직 레벨 및 상기 제3 로직 레벨을 가지는 신호로 변환하고, 상기 변환된 신호를 상기 선택 신호로서 생성하는 단계를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 동작 전압이 다른 두 로직 블록들(310, 320) 사이에서 신호 레벨을 변환시키는 본 발명의 일실시예에 따른 레벨 쉬프팅 회로(320)를 나타내는 도면이다.
도 3에서, 제1 로직 블록(310)은 로직 하이(high) 레벨로서 VCC 및 로직 로우(low) 레벨로서 VSS1에서 동작하는 로직회로이고, 제2 로직 블록(330)은 로직 하 이 레벨로서 VCC 및 로직 로우(low) 레벨로서 VSS2에서 동작하는 로직회로이다. 상기 레벨 쉬프팅 회로(320)는 상기 제1 로직 블록(310)에서 출력되는 VCC 레벨의 신호는 VSS2 레벨로 변환하여 상기 제2 로직 블록(330)으로 전달하고, 상기 제1 로직 블록(310)에서 출력되는 VSS1 레벨의 신호는 VCC 레벨로 변환하여 상기 제2 로직 블록(330)으로 전달한다.
여기서, 상기 제1 로직 블록(310) 및 상기 제2 로직 블록(330)의 동작 전압 중 로직 로우 레벨만 다른 것으로 가정하였다. 두 로직 블록들(310, 320)의 동작 전압 중 로직 하이 레벨만 다른 경우도 있을 수 있고, 또는 두 로직 블록들의 로직 하이 레벨 및 로직 로우 레벨이 모두 다른 경우도 있을 수 있으며, 이와 같은 경우에도 로직 로우 레벨만 다른 도 3의 레벨 쉬프팅을 위한 회로(320)를 그대로 응용하여 구현될 수 있다. 이것은 이 분야에서 통상의 지식을 가진 자라면 용이하게 이해될 수 있다.
도 3을 참조하면, 상기 레벨 쉬프팅 회로(320)는 로직 회로(321) 및 피드백 회로(322)를 구비한다. 상기 로직 회로(321)는 출력단(OUT 단자)과 VSS2 소스(source) 사이에 직렬 연결된 MOSFET들(326) 및 상기 MOSFET들(326)과 신호들을 주고받아 출력 신호(OUT)를 생성하는 로직부(325)를 포함한다. 상기 피드백 회로(322)는 상기 출력 신호(OUT)를 이용하여 피드백 신호(FED)를 생성한다. 상기 로직 회로(321)는 VCC 레벨 및 VSS1 레벨을 로직 레벨로서 가지는 입력 제1 신호(IN)를 수신하며, 상기 MOSFET들(326) 중 하나에 인가되는 상기 피드백 신호(FED)를 이용하여 상기 입력 제1 신호(IN)를 VCC 로직 레벨 및 VSS2 로직 레벨을 가지는 신호로 변환하여 상기 변환된 신호를 출력 신호(OUT)로서 생성한다. 도 3에서, 상기 로직 회로(321)는 상기 입력 신호로서 제1 신호(IN) 및 상기 제1 신호(IN)가 반전된 제2 신호(INB)를 수신하는 것으로 도시되어 있고, 이때에는 실질적으로 상기 로직 회로(321)는 상기 제1 신호(IN)를 상기 VCC 레벨 및 상기 VSS2 레벨을 로직 레벨로서 가지는 신호로 변환한 상기 출력 신호(OUT)를 생성한다. 상기 제2 신호(INB)는 상기 로직부(325) 또는 상기 피드백 회로(322)의 동작에 이용될 수 있고, 특히, 아래에서 기술하는 바와 같이, 상기 출력 신호(OUT)와 함께 상기 피드백 회로(322)에서 상기 피드백 신호(FED) 생성에 이용된다. 도 3과 같이, 상기 제1 로직 블록(310)의 버퍼링(buffering) 인버터(311)의 입력신호를 상기 제2 신호(INB)로 이용될 수 있지만, 상기 로직부(325)에 소정 인버터를 구비하여 상기 제1 신호(IN)를 반전시키고 그 반전된 신호가 상기 제2 신호(INB)로 이용될 수도 있다.
도 3의 제1 로직 블록(310)과 레벨 쉬프팅 회로(320)의 관계를 구체적으로 나타내는 일예가 도 4에 도시되어 있다. 도 4를 참조하면, 상기 레벨 쉬프팅 회로(320)는 로직 회로(410) 및 피드백 회로(420)를 구비한다. 상기 로직 회로(410)는, 도 5에 도시된 바와 같이, 일반적인 인버터(411)를 구성하는 N형 MOSFET N5의 소스 단자에 다른 N형 MOSFET N6을 직렬 연결한 회로이다. 즉, 상기 로직 회로(410)는 VCC 소스와 VSS2 소스 사이에서 소스 및 드레인 단자들이 직렬 연결된 P형 제1 MOSFET P5, N형 제2 MOSFET N5 및 N형 제3 MOSFET N6을 구비한다. 도 5와 같이, 상기 제1 MOSFET P5 및 상기 제2 MOSFET N5의 게이트 단자들은 입력 제1 신호(IN)를 수신하고, 상기 제3 MOSFET N6의 게이트 단자는 피드백 신호(FED)를 수신하며, 상 기 제1 MOSFET P5 및 상기 제2 MOSFET N5가 연결된 단자로부터 상기 출력 신호(OUT)가 생성된다. 상기 피드백 회로(420)는 상기 출력 신호(OUT)와 상기 입력 제2 신호(INB)에 대하여 NAND(Not AND: 부정 논리곱) 로직 연산하여 상기 연산 결과를 상기 피드백 신호(FED)로서 생성한다. 상기 피드백 회로(420)는 동작 전압 VCC와 VSS2에서 동작하는 NAND 로직 회로이고, 따라서 상기 피드백 회로(420)는 VCC 레벨과 VSS2 레벨을 로직 레벨로서 가지는 신호를 출력한다.
예를 들어, 상기 제1 신호(IN)의 레벨이 VCC에서 VSS1으로 트랜지션(transition)하는 경우에, 이때, 상기 제1 MOSFET P5의 턴-온에 의하여 상기 출력 신호(OUT)의 레벨은 VCC로 출력되고, 상기 제2 MOSFET N5에서 게이트-소스 간 전압은 VSS1 이하이므로 상기 제2 MOSFET N5는 턴-오프 상태로 된다. 또한, NAND 로직 연산을 수행하는 상기 피드백 회로(420)에 의하여 상기 제3 MOSFET N6의 게이트 전압은 VSS2 레벨로 되므로, 상기 제3 MOSFET N6은 턴-오프된다. 따라서, 직렬 연결된 2개의 MOSFET들 N5 및 N6 모두가 턴-오프 되는 동작에 의하여, 상기 제3 MOSFET N6의 게이트가 VCC 레벨에서 VSS2 레벨로 될 때까지의 트랜지션 기간에 상기 로직 회로(410)의 제1 소스 VCC와 제2 소스 VSS2 사이에 흐르는 누설 전류(leakage current)가 거의 없다. 이와 같은 레벨 쉬프팅 회로(320)는 주로 VSS1-VSS2가 N형 MOSFET의 문턱전압 보다 작은 경우에 적용되는 것이 바람직하다.
도 6은 도 3의 제1 로직 블록(310)과 레벨 쉬프팅 회로(320)의 관계를 구체적으로 나타내는 다른 예이다. 도 6의 레벨 쉬프팅 회로(320)는 도 4의 로직 회로(410)의 상기 제1 MOSFET P5에 다른 P형 MOSFET를 병렬로 추가함으로써 얻어질 수 있다. 이때, 로직 회로(510)는 상기 입력 제1 신호(IN)와 상기 피드백 신호(FED)에 대하여 NAND 로직 연산하여 상기 연산 결과를 상기 출력 신호(OUT)로서 생성하고, 상기 피드백 회로(520)는 상기 출력 신호(OUT)와 상기 입력 제2 신호(INB)에 대하여 NAND 로직 연산하여 상기 연산 결과를 상기 피드백 신호(FED)로서 생성한다. 상기 로직 회로(510) 및 상기 피드백 회로(520)는 동작 전압 VCC와 VSS2에서 동작하는 NAND 로직 회로들이고, 따라서 상기 회로들(510, 520)은 VCC 레벨과 VSS2 레벨을 로직 레벨로서 가지는 신호를 출력한다. 도 6의 레벨 쉬프팅 회로(320)가 누설 전류(leakage current)를 줄이는 스킴(scheme)은 도 4에서와 같다.
도 7은 도 3의 제1 로직 블록(310)과 레벨 쉬프팅 회로(320)의 관계를 구체적으로 나타내는 또 다른 예이다. 도 7의 레벨 쉬프팅 회로(320)는 도 4의 NAND 로직 회로(420)에 구성되어 있고, VCC에 연결된 P형 MOSFET 하나를 제거함으로써 얻어질 수 있다. 이때, 도 7의 로직 회로(610)는 도 4의 로직 회로(410)에서와 마찬가지로, 인버터(611)를 구성하는 N형 MOSFET의 소스 단자에 다른 N형 MOSFET N6을 직렬 연결한 회로이고, 도 7의 피드백 회로(620)는 인버터(621)를 구성하는 N형 MOSFET의 소스 단자에 다른 N형 MOSFET N7을 직렬 연결한 회로이다. 이에 따라, 상기 로직 회로(610)의 상기 인버터(611)는 입력 제1 신호(IN)를 수신하고, 상기 N6의 게이트 단자는 피드백 신호(FED)를 수신하며, 상기 인버터(611)를 구성하는 P형 MOSFET 및 N형 MOSFET N5 연결된 단자로부터 상기 출력 신호(OUT)가 생성된다. 상기 피드백 회로(620)의 상기 인버터(621)는 입력 제2 신호(INB)를 수신하고, 상기 N7의 게이트 단자는 출력 신호(OUT)를 수신하며, 상기 인버터(621)를 구성하는 P형 MOSFET 및 N형 MOSFET N5 연결된 단자로부터 상기 피드백 신호(FED)가 생성된다. 도 7에 크기를 구별하여 도시한 바와 같이, 상기 피드백 회로(620)를 구성하는 MOSFET들의 사이즈는, 상기 피드백 회로(620)를 구성하는 MOSFET들에 대칭적인 위치에 있는 상기 로직 회로(610)를 구성하는 MOSFET들의 사이즈 보다 작은 것이 허용된다. 왜냐하면, 상기 로직 회로(610)는 도 5와 같은 구조를 가지고, VSS2에 직렬 연결된 2개의 N형 MOSFET들을 구비하므로, 이들 2개의 MOSFET들에 의하여 상기 N6의 게이트가 VCC 레벨에서 VSS2 레벨로 될 때까지의 트랜지션 기간에도 누설 전류(leakage current)가 발생하지 않도록 안정적으로 동작하기 때문이다.
도 8은 도 3의 제1 로직 블록(310)과 레벨 쉬프팅 회로(320)의 관계를 구체적으로 나타내는 또 다른 예이다. 이는 도 6의 레벨 쉬프팅 회로(320)를 응용한 예로서, 도 3의 제1 로직 블록(310)에서 출력된 신호들 A와 B의 연산 결과들(OUT1, OUT2)을 얻음과 동시에 레벨 쉬프팅을 구현할 수 있는 예이다. 즉, 레벨 쉬프팅 회로(320)는 제1 로직 블록(310)으로부터 입력되는 신호들 A, B, 및 A와 B의 NAND 로직(312) 출력을 받아, 레벨 쉬프팅하여 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)를 생성한다. 여기서, 상기 신호들 A, B, 및 A와 B의 NAND 로직(312) 출력은 VCC 레벨 및 VSS1 레벨을 로직 레벨로서 가지는 신호이다. 또한, 상기 레벨 쉬프팅 회로(320)에 포함된 로직 회로(710) 및 피드백 회로(720)는 동작 전압 VCC와 VSS2에서 동작하는 NAND 로직 회로들이고, 따라서 상기 회로들(710, 720)은 VCC 레벨과 VSS2 레벨을 로직 레벨로서 가지는 신호를 출력한다.
도 9는 제1 로직 블록(810)의 VCC1/VSS1 신호 레벨을 VCC2/VSS2 신호 레벨로 변환시키는 본 발명의 다른 실시예에 따른 레벨 쉬프팅 회로(820)를 나타내는 도면이다. 도 9를 참조하면, 본 발명의 다른 실시예에 따른 레벨 쉬프팅 회로(820)는, 로직 회로(821), 제1 피드백 회로(822), 및 제2 피드백 회로(823)를 구비한다. 도 10은 도 9의 로직 회로(821)를 구체적으로 나타내는 도면이다. 상기 로직 회로(821)는 일반적인 인버터(841)를 구성하는 N형 MOSFET의 소스 단자에 다른 N형 MOSFET N6을 직렬 연결하고, 상기 인버터(841)를 구성하는 P형 MOSFET의 소스 단자에 다른 P형 MOSFET P6을 직렬 연결한 회로이다. 상기 제1 피드백 회로(822)의 구조는 도 5와 같이, 일반적인 인버터(842)를 구성하는 N형 MOSFET의 소스 단자에 다른 N형 MOSFET N7을 직렬 연결한 회로이다. 이와 유사하게, 상기 제2 피드백 회로(823)의 구조는 일반적인 인버터(843)를 구성하는 P형 MOSFET의 소스 단자에 다른 P형 MOSFET P7을 직렬 연결한 회로이다. 상기 로직 회로(821)는 동작 전압 VCC2 및 VSS2에서 동작하고, 상기 제1 피드백 회로(822)는 동작 전압 VCC1 및 VSS2에서 동작하며, 상기 제2 피드백 회로(823)는 동작 전압 VCC2 및 VSS1에서 동작한다.
도 10에 도시된 바와 같이, 상기 로직 회로(821)는 VCC 소스와 VSS2 소스 사이에서 출력 신호(OUT) 단자와 제1 소스(VSS2) 사이에는 소스 및 드레인 단자들이 직렬 연결된 N형의 제1 MOSFET들 N5, 및 N6과, 상기 출력 신호(OUT) 단자와 제2 소스(VCC2) 사이에는 소스 및 드레인 단자들이 직렬 연결된 P형의 제2 MOSFET들 P5, 및 P6을 구비한다. 상기 제1 MOSFET들 중 N5 및 상기 제2 MOSFET들 중 P5의 게이트 단자들은 입력 제1 신호(IN)를 수신하고, 상기 제1 MOSFET들 중 N6의 게이트 단자는 제1 피드백 신호(FED2)를 수신하며, 상기 제2 MOSFET들 중 P6의 게이트 단자는 제2 피드백 신호(FED3)를 수신한다. 상기 P5 및 상기 N5의 드레인들이 연결된 단자로부터 출력 신호(OUT)가 생성된다. 상기 제1 피드백 회로(822)는 상기 출력 신호(OUT)를 이용하여 상기 제1 피드백 신호(FED2)를 생성한다. 상기 제2 피드백 회로(823)는 상기 출력 신호(OUT)를 이용하여 상기 제2 피드백 신호(FED3)를 생성한다. 상기 제1 피드백 신호(FED2) 및 상기 제2 피드백 신호(FED3)의 생성에 입력 제2 신호(INB)가 이용될 수 있다.
이에 따라, 상기 로직 회로(821)는 VCC1 레벨 및 VSS1 레벨을 로직 레벨로서 가지는 입력 제1 신호(IN)를 수신하며, 상기 제1 MOSFET들 중 N6에 인가되는 제1 피드백 신호(FED2) 및 상기 제2 MOSFET들 중 P6에 인가되는 제2 피드백 신호(FED3)를 이용하여 입력 제1 신호(IN)를 VCC2 레벨 및 VSS2 레벨을 가지는 신호로 변환하여 상기 변환된 신호를 출력 신호(OUT)로서 생성한다.
도 11은 제1 로직 블록(1010)의 입력 신호 레벨을 선택적으로 VCC/VSS1 신호 레벨 또는 VCC/VSS2 신호 레벨로 변환시키는 본 발명의 다른 실시예에 따른 레벨 쉬프팅 회로(1020)를 나타내는 도면이다. 도 11을 참조하면, 본 발명의 또 다른 일면에 따른 레벨 쉬프팅 회로(1020)는, 로직 회로(1030), 피드백 회로(1040), 및 콘트롤 회로(1080)를 구비한다.
상기 콘트롤 회로(1080)는 인버터(1070), 제1 회로(1060), 및 제2 회로(1050)를 구비한다. 상기 제1 회로(1060) 및 제1 회로(1050) 각각은 도 5의 구조와 같으며, 이들은 도 7과 같은 레벨 쉬프팅 회로(320)의 동작을 수행한다. 상기 인버터(1070)는 동작 전압 VCC 및 VSS1에서 동작한다. 따라서, 상기 콘트롤 회로는 VCC 레벨 및 VSS1 레벨을 로직 레벨로서 가지는 레벨 선택 제어 신호(CON)를 수신하여, 상기 VCC 레벨 및 상기 VSS2 레벨을 로직 레벨로서 가지는 신호로 변환하고, 상기 변환된 신호를 선택 신호(SEL)로서 생성한다.
도 11에서, 상기 로직 회로(1030)는 일반적인 인버터(1021)를 구성하는 N형 MOSFET의 소스 단자에 다른 N형 MOSFET들 N11 및 N12를 직렬 연결한 회로이고, 상기 N12의 동작은 상기 선택 신호(SEL)의 제어를 받는 N13에 의하여 제어된다. 즉, 상기 선택 신호(SEL)가 로직 하이 상태인 경우에는, 상기 로직 회로(1030)는 VCC 레벨 및 VSS1 레벨을 로직 레벨로서 가지는 입력 제1 신호(IN)를 수신하고, 출력 신호(OUT) 단자와 제1 소스(VSS1) 사이에 직렬 연결된 MOSFET들 중 상기 N11에 인가되는 상기 선택 신호(SEL)를 이용하여 상기 입력 제1 신호(IN)를 상기 VCC 레벨 및 상기 VSS1 레벨을 로직 레벨로서 가지는 신호로 변환하여 변환된 신호를 제1 출력 신호(OUT3)로서 출력한다. 또한, 상기 선택 신호(SEL)가 로직 로우 상태인 경우에는, 상기 로직 회로(1030)는 VCC 레벨 및 VSS1 레벨을 로직 레벨로서 가지는 입력 제1 신호(IN)를 수신하고, 상기 출력 신호(OUT) 단자와 제2 소스(VSS2) 사이에 직렬 연결된 MOSFET들 중 상기 N12에 인가되는 피드백 신호(FED)를 이용하여 상기 입력 제1 신호(IN)를 상기 VCC 레벨 및 상기 VSS2 레벨을 로직 레벨로서 가지는 신호로 변환하여 변환된 신호를 제2 출력 신호(OUT4)로서 출력한다.
상기 피드백 회로(1040)는 도 10의 로직 회로(821)과 동일한 구조의 회로이며, 상기 선택 신호(SEL)가 논리 로우 상태일 때, 상기 제2 출력 신호(OUT4)를 이용하여 상기 피드백 신호(FED)를 생성한다. 상기 선택 신호(SEL)가 논리 하이 상태 일 경우에는, 상기 피드백 회로(1040)를 구성하는 P11이 턴-오프 되므로, 상기 피드백 신호(FED)를 생성하지 않는다.
위에서 기술한 바와 같이 본 발명의 일실시예에 따른 레벨 쉬프팅 회로(320, 820, 1020)는 출력단과 소스 사이에 직렬 연결된 두 MOSFET들을 포함하는 로직 회로(321) 및 상기 두 MOSFET들 중 어느 하나를 제어하는 피드백 회로(322)를 이용한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 레벨 쉬프팅 회로는, 출력단과 소스 사이에 직렬 연결된 두 MOSFET들이 턴-오프되는 스킴에 의하여, 추가적인 이온 주입 공정 없이도 누설 전류를 줄일 수 있는 효과가 있다.

Claims (19)

  1. 출력단과 소스 사이에 직렬 연결된 MOSFET들을 포함하고, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 출력 신호로서 생성하는 로직 회로; 및
    상기 출력 신호에 응답하여 피드백 신호를 생성하는 피드백 회로를 구비하고,
    상기 로직 회로는,
    상기 MOSFET들 중 하나에 인가되는 상기 피드백 신호에 응답하여 상기 출력 신호를 생성하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  2. 제 1항에 있어서, 상기 로직 회로는,
    상기 제1 로직 레벨의 입력 신호를 상기 제3 로직 레벨의 출력 신호로서 생성하고, 상기 제2 로직 레벨의 입력 신호를 상기 제1 로직 레벨의 출력 신호로서 생성하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  3. 제 1항에 있어서, 상기 로직 회로는,
    상기 제1 로직 레벨 소스와 상기 제3 로직 레벨 소스 사이에서 소스 및 드레인 단자들이 직렬 연결된 제1 MOSFET, 제2 MOSFET 및 제3 MOSFET를 구비하고,
    상기 제1 MOSFET 및 상기 제2 MOSFET의 게이트 단자들은 상기 입력 신호를 수신하고, 상기 제3 MOSFET의 게이트 단자는 상기 피드백 신호를 수신하며, 상기 제1 MOSFET 및 상기 제2 MOSFET가 연결된 단자로부터 상기 출력 신호를 생성하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  4. 제 1항에 있어서, 상기 로직 회로는,
    상기 입력 신호와 상기 피드백 신호에 대하여 NAND 로직 연산하여 상기 연산 결과를 상기 출력 신호로서 생성하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  5. 제 1항에 있어서, 상기 로직 회로는,
    상기 입력 신호로서 제1 신호 및 상기 제1 신호가 반전된 제2 신호를 수신하고, 상기 출력 신호와 함께 상기 제2 신호를 상기 피드백 신호 생성에 이용하여 상기 제1 신호를 상기 제1 로직 레벨 및 상기 제3 로직 레벨을 가지는 신호로 변환한 상기 출력 신호를 생성하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  6. 제 5항에 있어서, 상기 피드백 회로는,
    상기 출력 신호와 상기 제2 신호에 대하여 NAND 로직 연산하여 상기 연산 결과를 상기 피드백 신호로서 생성하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  7. 제 5항에 있어서, 상기 피드백 회로는,
    상기 제1 로직 레벨 소스와 상기 제3 로직 레벨 소스 사이에서 소스 및 드레인 단자들이 직렬 연결된 제1 MOSFET, 제2 MOSFET 및 제3 MOSFET를 구비하고,
    상기 제1 MOSFET 및 상기 제2 MOSFET의 게이트 단자들은 상기 제2 신호를 수신하고, 상기 제3 MOSFET의 게이트 단자는 상기 출력 신호를 수신하며, 상기 제1 MOSFET 및 상기 제2 MOSFET가 연결된 단자로부터 상기 피드백 신호를 생성하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  8. 제 5항에 있어서, 상기 피드백 회로를 구성하는 MOSFET들의 사이즈는,
    상기 피드백 회로를 구성하는 MOSFET들에 대칭적인 위치에 있는 상기 로직 회로를 구성하는 MOSFET들의 사이즈 보다 작은 것을 특징으로 하는 레벨 쉬프팅 회로.
  9. 출력단과 제1 소스 사이에 직렬 연결된 제1 MOSFET들 및 상기 출력단과 제2 소스 사이에 직렬 연결된 제2 MOSFET들을 포함하고, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하며, 상기 제1 MOSFET들 중 하나에 인가되는 제1 피드백 신호 및 상기 제2 MOSFET들 중 하나에 인가되는 제2 피드백 신호를 이용하여 상기 입력 신호를 제3 로직 레벨 및 제4 로직 레벨을 가지는 신호로 변환하여 상기 변환된 신호를 출력 신호로서 생성하는 로직 회로;
    상기 출력 신호를 이용하여 상기 제1 피드백 신호를 생성하는 제1 피드백 회로; 및
    상기 출력 신호를 이용하여 상기 제2 피드백 신호를 생성하는 제2 피드백 회로를 구비하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  10. 선택 신호에 따라 출력단과 제1 소스 사이에 직렬 연결된 제1 MOSFET들 또는 상기 출력단과 제2 소스 사이에 직렬 연결된 제2 MOSFET들이 동작하고, 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하며, 상기 선택 신호의 논리 상 태에 따라 선택적으로 상기 제1 MOSFET들 중 하나에 인가되는 상기 선택 신호를 이용하여 상기 입력 신호를 상기 제1 로직 레벨 및 상기 제2 로직 레벨을 가지는 신호로 변환하거나, 상기 제2 MOSFET들 중 하나에 인가되는 피드백 신호를 이용하여 상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하고, 상기 변환된 신호를 출력 신호로서 생성하는 로직 회로;
    상기 선택 신호의 논리 상태에 따라 상기 출력 신호를 이용하여 상기 피드백 신호를 생성하거나 생성하지 않는 피드백 회로; 및
    상기 제1 로직 레벨 및 상기 제2 로직 레벨을 가지는 레벨 선택 제어 신호를 수신하여 상기 제1 로직 레벨 및 상기 제3 로직 레벨을 가지는 신호로 변환하고, 상기 변환된 신호를 상기 선택 신호로서 생성하는 콘트롤 회로를 구비하는 것을 특징으로 하는 레벨 쉬프팅 회로.
  11. 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하는 단계;
    상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하는 단계;
    상기 변환된 신호를 출력 신호로서 출력하는 단계; 및
    상기 출력 신호를 이용하여 상기 피드백 신호를 생성하는 단계를 구비하고,
    상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하는 단계는,
    출력단과 소스 사이에 직렬 연결된 MOSFET들 중 하나에 인가되는 상기 피드백 신호에 응답하여 상기 출력 신호를 생성하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  12. 제 11항에 있어서, 상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하는 단계는,
    상기 입력 신호의 상기 제1 로직 레벨을 상기 제3 로직 레벨로 변환하고, 상기 입력 신호의 상기 제2 로직 레벨을 상기 제1 로직 레벨로 변환하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  13. 제 11항에 있어서, 상기 제1 로직 레벨 소스와 상기 제3 로직 레벨 소스 사이에 소스 및 드레인 단자들이 직렬 연결된 제1 MOSFET, 제2 MOSFET 및 제3 MOSFET를 포함하는 회로를 이용하여,
    상기 제1 MOSFET 및 상기 제2 MOSFET의 게이트 단자들이 상기 입력 신호를 수신하고, 상기 제3 MOSFET의 게이트 단자는 상기 피드백 신호를 수신하며, 상기 제1 MOSFET 및 상기 제2 MOSFET가 연결된 단자로부터 상기 출력 신호가 생성되는 것을 특징으로 하는 레벨 쉬프팅 방법.
  14. 제 11항에 있어서, 상기 출력 신호는,
    상기 입력 신호와 상기 피드백 신호에 대하여 NAND 로직 연산한 결과인 것을 특징으로 하는 레벨 쉬프팅 방법.
  15. 제 11항에 있어서, 상기 입력 신호로서 제1 신호 및 상기 제1 신호가 반전된 제2 신호를 수신하고, 상기 출력 신호와 함께 상기 제2 신호를 상기 피드백 신호 생성에 이용하여 상기 제1 신호를 상기 제1 로직 레벨 및 상기 제3 로직 레벨을 가지는 신호로 변환한 상기 출력 신호를 생성하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  16. 제 15항에 있어서, 상기 피드백 신호는,
    상기 출력 신호와 상기 제2 신호에 대하여 NAND 로직 연산한 결과인 것을 특징으로 하는 레벨 쉬프팅 방법.
  17. 제 15항에 있어서, 상기 제1 로직 레벨 소스와 상기 제3 로직 레벨 소스 사이에서 소스 및 드레인 단자들이 직렬 연결된 제1 MOSFET, 제2 MOSFET 및 제3 MOSFET를 포함하는 회로를 이용하여,
    상기 제1 MOSFET 및 상기 제2 MOSFET의 게이트 단자들은 상기 제2 신호를 수신하고, 상기 제3 MOSFET의 게이트 단자는 상기 출력 신호를 수신하며, 상기 제1 MOSFET 및 상기 제2 MOSFET가 연결된 단자로부터 상기 피드백 신호를 생성하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  18. 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하는 단계;
    출력단과 제1 소스 사이에 직렬 연결된 제1 MOSFET들 중 하나에 인가되는 제1 피드백 신호 및 상기 출력단과 제2 소스 사이에 직렬 연결된 제2 MOSFET들 중 하나에 인가되는 제2 피드백 신호를 이용하여 상기 입력 신호를 제3 로직 레벨 및 제4 로직 레벨을 가지는 신호로 변환하는 단계;
    상기 변환된 신호를 출력 신호로서 출력하는 단계;
    상기 출력 신호를 이용하여 상기 제1 피드백 신호를 생성하는 단계; 및
    상기 출력 신호를 이용하여 상기 제2 피드백 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  19. 제1 로직 레벨 및 제2 로직 레벨을 가지는 입력 신호를 수신하는 단계;
    선택 신호의 제1 논리 상태에서 출력단과 제1 소스 사이에 직렬 연결된 제1 MOSFET들 중 하나에 인가되는 상기 선택 신호를 이용하여 상기 입력 신호를 상기 제1 로직 레벨 및 상기 제2 로직 레벨을 가지는 신호로 변환하는 단계;
    상기 선택 신호의 제2 논리 상태에서 상기 출력단과 제2 소스 사이에 직렬 연결된 제2 MOSFET들 중 하나에 인가되는 피드백 신호를 이용하여 상기 입력 신호를 제1 로직 레벨 및 제3 로직 레벨을 가지는 신호로 변환하는 단계;
    상기 변환된 신호를 출력 신호로서 출력하는 단계;
    상기 선택 신호의 논리 상태에 따라 상기 출력 신호를 이용하여 상기 피드백 신호를 생성하거나 생성하지 않는 단계; 및
    상기 제1 로직 레벨 및 상기 제2 로직 레벨을 가지는 레벨 선택 제어 신호를 수신하여 상기 제1 로직 레벨 및 상기 제3 로직 레벨을 가지는 신호로 변환하고, 상기 변환된 신호를 상기 선택 신호로서 생성하는 단계를 구비하는 것을 특징으로 하는 레벨 쉬프팅 방법.
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