JP3329621B2 - 二電源インタフェイス回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路等に利
用される二電源インタフェイス回路に関するものであ
る。

【０００２】

【従来の技術】従来の二電源インタフェイス回路の一構
成例について、図１１に示した電気回路図を用いて説明
する。

【０００３】同図において、ｎ型ＭＯＳトランジスタ１
１１１，１１１２、ｐ型ＭＯＳトランジスタ１１２１〜
１１２４およびＮＯＴゲート１１３１はレベルシフト回
路１１０１を構成しており、外部から入力された低電源
電圧の制御信号（以下「低電圧制御信号」と記す）ＯＥ
を高電源電圧Ｖ_cc1 の制御信号（以下「高電圧制御信
号」と記す）ＯＥ′に変換する。

【０００４】同様に、ｎ型ＭＯＳトランジスタ１１１
３，１１１４、ｐ型ＭＯＳトランジスタ１１２５〜１１
２８およびＮＯＴゲート１１３２はレベルシフト回路１
１０２を構成しており、外部から入力された低電圧反転
制御信号／ＯＥを高電圧反転制御信号／ＯＥ′に変換す
る。

【０００５】また、ＮＡＮＤ型のプリバッファ１１０３
は、レベルシフト回路１１０１から入力された高電圧制
御信号ＯＥ′および外部から入力されたデータ信号Ｄ_in
（高電源電圧Ｖ_cc1 で生成される）の信号値に応じて、
信号出力を行う。

【０００６】一方、ＮＯＲ型のプリバッファ１１０４
は、レベルシフト回路１１０２から入力された高電圧反
転制御信号／ＯＥ′および外部から入力されたデータ信
号Ｄ_inの信号値に応じて、信号出力を行う。

【０００７】ｐＭＯＳトランジスタ１１６１はバッファ
を構成しており、プリバッファ１１０３から入力された
高電圧制御信号ＯＥ′がハイレベルのときはハイインピ
ーダンスとなり、この高電圧制御信号がローレベルのと
きは高電源電圧Ｖ_cc1 をデータ信号Ｄ_out として出力す
る。

【０００８】一方、ｎＭＯＳトランジスタ１１６２はバ
ッファを構成しており、プリバッファ１１０４から入力
された高電圧反転制御信号／ＯＥ′がローレベルのとき
はハイインピーダンスとなり、この高電圧制御信号がハ
イレベルのときは接地電位をデータ信号Ｄ_out として出
力する。

【０００９】

【発明が解決しようとする課題】上述のように、図１１
に示した二電源インタフェイス回路においては、レベル
シフト回路１１０１，１１０２やプリバッファ１１０
３，１１０４の電源として、高電源電圧Ｖ_cc1 を使用し
ている。このため、この高電源電圧Ｖ_cc1 の立ち上げ時
およびオープン時に、バッファ用ＭＯＳトランジスタ１
１６１，１１６２のゲート電位が不定となって、高電源
電圧Ｖ_cc1 の値に依存する、出力オフ状態時の出力リー
ク電流Ｉ_ozが流れてしまう場合があった。

【００１０】本発明は、このような従来技術の欠点に鑑
みてなされたものであり、高電源電圧の立ち上げ時およ
びオープン時に、出力オフ状態時の出力リーク電流が発
生することのない二電源インタフェイス回路を提供する
ことを目的とする。

【００１１】

【課題を解決するための手段】本発明に係る二電源イン
タフェイス回路は、外部から入力された低電圧制御信号
および低電圧反転制御信号を高電圧制御信号および高電
圧反転制御信号に変換して出力するレベルシフト回路
と、前記低電圧制御信号および前記高電圧制御信号また
は前記低電圧反転制御信号および前記高電圧反転制御信
号がイネーブル状態のときは外部から入力された入力デ
ータ信号の信号値に応じた高電圧信号を出力し、前記低
電圧制御信号または前記低電圧反転制御信号がディセー
ブル状態のときは前記入力データ信号の信号値に拘らず
所定レベルの高電圧信号を出力する回路を有する、プリ
バッファと、このプリバッファから前記所定レベルの高
電圧信号を入力したときはオフし、他のレベルの高電圧
信号を入力したときはオンする回路を有するバッファ
と、を備えたことを特徴とする。

【００１２】

【作用】本発明では、プリバッファの動作を高電圧の制
御信号のみで制御するのではなく、低電圧の制御信号と
高電圧の制御信号とで制御することとし、そして、低電
圧の制御信号がディセーブル状態のときには入力データ
信号の信号値に拘らず所定レベルの高電圧信号を出力す
るように構成することにより、高電源電圧の立上がり時
およびオープン時にバッファ動作を安定化させ、出力オ
フ状態時の出力リーク電流の発生を防止する。

【００１３】

【実施例】以下、本発明の実施例に係る二電源インタフ
ェイス回路について説明しつつ、本発明についてより詳
細に説明する。

【００１４】（実施例１）まず、実施例１（請求項１、
２、５に対応する）に係る二電源インタフェイス回路に
ついて、図１の回路図を用いて説明する。

【００１５】図１において、レベルシフト回路１１０
は、ＭＯＳトランジスタ１１１〜１１４によって構成さ
れている。

【００１６】ここで、同図に示したように、ｎＭＯＳト
ランジスタ１１１（本発明の「第１トランジスタ」に相
当する）は、ソースがグランド（本発明の「第１高電源
電圧」に相当する）に接地され、且つ、ゲートが低電圧
制御信号ＯＥ（例えば３ボルト信号を使用する）を入力
する。また、ｐＭＯＳトランジスタ１１２（本発明の
「第２トランジスタ」に相当する）は、ソースが高電源
電圧Ｖ_cc1 （本発明の「第２高電源電圧」に相当する）
に接続され、ドレインがｎＭＯＳトランジスタ１１１の
ドレインに接続されている。ｎＭＯＳトランジスタ１１
３（本発明の「第３トランジスタ」に相当する）は、ソ
ースが接地され、ドレインがｐＭＯＳトランジスタ１１
２のゲートに接続され、ゲートが低電圧反転制御信号／
ＯＥ（例えば３ボルト信号を使用する）を入力する。ｐ
ＭＯＳトランジスタ１１４（本発明の「第４トランジス
タ」に相当する）は、ソースが高電源電圧Ｖ_cc1 に接続
され、ドレインがｎＭＯＳトランジスタ１１３のドレイ
ンに接続され、ゲートがｎＭＯＳトランジスタ１１１の
ドレインに接続されている。

【００１７】また、プリバッファ１２０は、ＭＯＳトラ
ンジスタ１２１〜１２４からなる第１回路１２０ａと、
ＭＯＳトランジスタ１２５〜１２８からなる第２回路１
２０ｂとによって構成されている。

【００１８】ここで、図１に示したように、第１回路１
２０ａにおいて、ｎＭＯＳトランジスタ１２１（本発明
の「第９トランジスタ」に相当する）は、ソースが接地
され、且つ、ゲートが低電圧制御信号ＯＥを入力する。
ｐＭＯＳトランジスタ１２２（本発明の「第１０トラン
ジスタ」に相当する）は、ソースが高電源電圧Ｖ_cc1に
接続され、且つ、ゲートが高電圧制御信号ＯＥ′（例え
ば５ボルト信号を使用する）を入力する。ｎＭＯＳトラ
ンジスタ１２３（本発明の「第１１トランジスタ」に相
当する）は、ソースがｎＭＯＳトランジスタ１２１のド
レインに接続され、且つ、ゲートが入力データ信号Ｄ_in
を入力する。ｐＭＯＳトランジスタ１２４（本発明の
「第１２トランジスタ」に相当する）は、ソースが高電
源電圧Ｖ_{cc 1} に接続され、ドレインがｐＭＯＳトランジ
スタ１２２のドレインおよびｎＭＯＳトランジスタ１２
３のドレインに接続され、且つ、ゲートが入力データ信
号Ｄ_inを入力する。

【００１９】一方、第２回路１２０ｂにおいて、ｎＭＯ
Ｓトランジスタ１２５（本発明の「第１３トランジス
タ」に相当する）は、ソースが接地され、且つ、ゲート
が低電圧反転制御信号／ＯＥを入力する。また、ｐＭＯ
Ｓトランジスタ１２６（本発明の「第１４トランジス
タ」に相当する）は、ソースが高電源電圧Ｖ_cc1 に接続
され、且つ、ゲートが高電圧反転制御信号／ＯＥ′（例
えば５ボルト信号を使用する）を入力する。ｎＭＯＳト
ランジスタ１２７（本発明の「第１５トランジスタ」に
相当する）は、ソースが接地され、且つ、ゲートが入力
データ信号Ｄ_inを入力する。ｐＭＯＳトランジスタ１２
８（本発明の「第１６トランジスタ」に相当する）は、
ソースがｐＭＯＳトランジスタ１２６のドレインに接続
され、ドレインがｎＭＯＳトランジスタ１２５のドレイ
ンおよびｎＭＯＳトランジスタ１２７のドレインに接続
され、且つ、ゲートが入力データ信号Ｄ_inを入力する。

【００２０】バッファ１３０は、ｎＭＯＳトランジスタ
１３１およびｐＭＯＳトランジスタ１３２を備えてい
る。そして、ｎＭＯＳトランジスタ１３１のドレインと
ｐＭＯＳトランジスタ１３２のドレインとは、出力端子
１４０に接続されている。

【００２１】低電圧制御信号ＯＥおよび低電圧制御信号
／ＯＥを生成するためには、図１０に示したように、所
定の制御信号Ｅと低電圧電源Ｖ_cc2 （例えば３ボルト）
を用いて、両信号ＯＥ，／ＯＥを同時に生成すればよ
い。

【００２２】次に、図１に示した二電源インタフェイス
回路の動作について説明する。

【００２３】まず、ディセーブル状態の動作について説
明する。

【００２４】ディセーブル状態では、低電圧制御信号Ｏ
Ｅはローレベルに、低電圧反転制御信号／ＯＥはハイレ
ベルに、それぞれ設定される。

【００２５】したがって、レベルシフト回路１１０にお
いては、ｎＭＯＳトランジスタ１１３がオンする。これ
により、ｐＭＯＳトランジスタ１１２は、ゲートがロー
レベルとなって、オンする。このとき、ｎＭＯＳトラン
ジスタ１１１はオフしているので、ｐＭＯＳトランジス
タ１１４は、ゲートがハイレベルとなって、オフする。
このため、高電圧制御信号ＯＥ′（すなわちｎＭＯＳト
ランジスタ１１３のドレイン電位）はローレベルとな
り、高電圧反転制御信号／ＯＥ′はハイレベルとなる。
ここで、ｎＭＯＳトランジスタ１１１がオフする前にｐ
ＭＯＳトランジスタ１１２がオンしてしまうと、両トラ
ンジスタを介して貫通電流が流れてしまうので、低電圧
反転制御信号／ＯＥは、低電圧制御信号ＯＥよりも遅い
タイミングで入力されることが望ましい。

【００２６】プリバッファ１２０の第１回路１２０ａに
おいては、低電圧制御信号ＯＥがローレベルであること
により、ｎＭＯＳトランジスタ１２１がオフする。ま
た、高電圧制御信号ＯＥ′がローレベルとなることによ
り、ｐＭＯＳトランジスタ１２２がオンする。したがっ
て、この第１回路１２０ａが出力する高電圧信号Ｃ₁ の
レベルは、入力データ信号Ｄ_inの信号値（すなわちＭＯ
Ｓトランジスタ１２３，１２４のオン／オフ）に拘ら
ず、ハイレベルとなる。

【００２７】一方、プリバッファ１２０の第２回路１２
０ｂにおいては、低電圧反転制御信号／ＯＥがハイレベ
ルであることにより、ｎＭＯＳトランジスタ１２５がオ
ンする。また、高電圧制御信号／ＯＥ′がハイレベルと
なることにより、ｐＭＯＳトランジスタ１２６がオフす
る。したがって、この第２回路１２０ｂが出力する高電
圧信号Ｃ₂ のレベルは、入力データ信号Ｄ_inの信号値
（すなわちＭＯＳトランジスタ１２７，１２８のオン／
オフ）に拘らず、ローレベルとなる。

【００２８】プリバッファ１２０から出力される高電圧
信号Ｃ₁ がハイレベルとなることにより、バッファ用ｐ
ＭＯＳトランジスタ１３２はオフする。同様に、高電圧
信号Ｃ₂ がローレベルとなることにより、バッファ用ｎ
ＭＯＳトランジスタ１３１もオフする。したがって、出
力端子１４０は、ハイインピーダンス状態（すなわちデ
ィセーブル状態）となる。

【００２９】次に、イネーブル状態の動作について説明
する。

【００３０】イネーブル状態では、低電圧制御信号ＯＥ
はハイレベルに、低電圧反転制御信号／ＯＥはローレベ
ルに、それぞれ設定される。

【００３１】したがって、レベルシフト回路１１０にお
いては、ｎＭＯＳトランジスタ１１３がオフする。ま
た、ｎＭＯＳトランジスタ１１１がオンするので、ｐＭ
ＯＳトランジスタ１１４も、ゲートがローレベルとなっ
て、オンする。これにより、ｐＭＯＳトランジスタ１１
２は、ゲートがハイレベルとなって、オフする。このた
め、高電圧制御信号ＯＥ′はハイレベルとなり、高電圧
反転制御信号／ＯＥ′はローレベルとなる。

【００３２】プリバッファ１２０の第１回路１２０ａに
おいては、低電圧制御信号ＯＥがハイレベルであること
により、ｎＭＯＳトランジスタ１２１がオンする。ま
た、高電圧制御信号ＯＥ′がハイレベルとなることによ
り、ｐＭＯＳトランジスタ１２２がオフする。したがっ
て、この第１回路１２０ａが出力する高電圧信号Ｃ₁ の
レベルは、入力データ信号Ｄ_inがハイレベルのとき（す
なわちｎＭＯＳトランジスタ１２３がオンしてｐＭＯＳ
トランジスタ１２４がオフするとき）はローレベルとな
り、入力データ信号Ｄ_inがローレベルのとき（すなわち
ｎＭＯＳトランジスタ１２３がオフしてｐＭＯＳトラン
ジスタ１２４がオンするとき）はハイレベルとなる。

【００３３】一方、プリバッファ１２０の第２回路１２
０ｂにおいては、低電圧反転制御信号／ＯＥがローレベ
ルであることにより、ｎＭＯＳトランジスタ１２５がオ
フする。また、高電圧制御信号／ＯＥ′がローレベルと
なることにより、ｐＭＯＳトランジスタ１２６がオンす
る。したがって、この第２回路１２０ｂが出力する高電
圧信号Ｃ₂ のレベルは、入力データ信号Ｄ_inがハイレベ
ルのとき（すなわちｎＭＯＳトランジスタ１２７がオン
してｐＭＯＳトランジスタ１２８がオフするとき）はロ
ーレベルとなり、入力データ信号Ｄ_inがローレベルのと
き（すなわちｎＭＯＳトランジスタ１２７がオフしてｐ
ＭＯＳトランジスタ１２８がオンするとき）はハイレベ
ルとなる。

【００３４】プリバッファ１２０から出力される高電圧
信号Ｃ₁ ，Ｃ₂ がローレベルのとき（すなわち入力デー
タ信号Ｄ_inがハイレベルのとき）のときは、バッファ用
ｐＭＯＳトランジスタ１３２はオンし、バッファ用ｎＭ
ＯＳトランジスタ１３１はオフする。したがって、出力
端子１４０からの出力データ信号は、ハイレベルとな
る。一方、高電圧信号Ｃ₁ ，Ｃ₂ がハイレベルのとき
（すなわち入力データ信号Ｄ_inがローレベルのとき）の
ときは、バッファ用ｐＭＯＳトランジスタ１３２はオフ
し、バッファ用ｎＭＯＳトランジスタ１３１はオンす
る。したがって、出力端子１４０からの出力データ信号
は、ローレベルとなる。

【００３５】続いて、高電源電圧Ｖ_cc1 の立ち上げ時お
よびオープン時の動作について説明する。

【００３６】高電源電圧Ｖ_cc1 の立ち上げ時およびオー
プン時には、低電圧制御信号ＯＥおよび低電圧反転制御
信号／ＯＥのレベルは、ディセーブル状態に設定する必
要がある。すなわち、低電圧制御信号ＯＥはローレベル
に、低電圧反転制御信号／ＯＥはハイレベルに、それぞ
れ設定される。これにより、高電源電圧Ｖ_cc1 の立ち上
げ開始時およびオープン時には、ｎＭＯＳトランジスタ
１１３，１２５はオンしており、ｎＭＯＳトランジスタ
１１１，１２１はオフしている。

【００３７】ここで、第２回路１２０ｂにおいては、ｎ
ＭＯＳトランジスタ１２５がオンしていることより、バ
ッファ用ｎＭＯＳトランジスタ１３１は、ゲートがロー
レベルとなるので完全にカット・オフする。したがっ
て、バッファ用ｐＭＯＳトランジスタ１３２のゲート電
位が不定となってオンしたとしても、これらのバッファ
用ＭＯＳトランジスタ１３１，１３２を介して貫通電流
が流れることはなく、出力端子１４０からバッファ用ｎ
ＭＯＳトランジスタ１３１を介してグランドに電流が流
れる経路も存在しない。

【００３８】また、プリバッファ１２０の第１回路１２
０ａにおいて、ｎＭＯＳトランジスタ１２１がオフして
いることにより、バッファ用ｐＭＯＳトランジスタ１３
２のゲートをグランドと短絡させる経路は存在しない。
したがって、このバッファ用ｐＭＯＳトランジスタ１３
２のゲートは、その分だけローレベルとなりにくくな
る。

【００３９】このように、本実施例の二電源インタフェ
イス回路によれば、プリバッファ１２０内のｎＭＯＳト
ランジスタ１２１，１２５を低電圧制御信号ＯＥおよび
低電圧反転制御信号／ＯＥで制御することとしたので、
高電源電圧Ｖ_cc1 の立ち上げ開始時に貫通電流の経路を
無くすことができ、これにより、高電源電圧Ｖ_cc1 のオ
ープン時に出力オフ状態の出力リーク電流Ｉ_ozの発生を
防止することができる。

【００４０】（実施例２）次に、実施例２（請求項１、
３、５に対応する）に係る二電源インタフェイス回路に
ついて、図２の回路図を用いて説明する。

【００４１】なお、図２において、図１と同じ符号を付
した構成部は、それぞれ、図１の場合と同じものを示し
ている。

【００４２】本実施例に係る二電源インタフェイス回路
は、レベルシフト回路２１０の構成が、上述の実施例１
と異なる。図２において、レベルシフト回路２１０は、
ＭＯＳトランジスタ２１１〜２１６によって構成されて
いる。

【００４３】ここで、同図に示したように、ｎＭＯＳト
ランジスタ２１１（本発明の「第１トランジスタ」に相
当する）は、ソースがグランド（本発明の「第１高電源
電圧」に相当する）に接地され、且つ、ゲートが低電圧
制御信号ＯＥを入力する。また、ｐＭＯＳトランジスタ
２１２（本発明の「第２トランジスタ」に相当する）
は、ソースが高電源電圧Ｖ_cc1 （本発明の「第２高電源
電圧」に相当する）に接続されている。このｐＭＯＳト
ランジスタ２１２とｎＭＯＳトランジスタ２１１との間
には、ｐＭＯＳトランジスタ２１３（本発明の「第５ト
ランジスタ」に相当する）が直列接続されている。この
ｐＭＯＳトランジスタ２１３のゲートは、低電圧制御信
号ＯＥを入力する。

【００４４】一方、ｎＭＯＳトランジスタ２１４（本発
明の「第３トランジスタ」に相当する）は、ソースが接
地され、ドレインがｐＭＯＳトランジスタ２１２のゲー
トに接続され、ゲートが低電圧反転制御信号／ＯＥを入
力する。ｐＭＯＳトランジスタ２１５（本発明の「第４
トランジスタ」に相当する）は、ソースが高電源電圧Ｖ
_cc1 に接続され、ゲートがｎＭＯＳトランジスタ２１１
のドレインに接続されている。このｐＭＯＳトランジス
タ２１５とｎＭＯＳトランジスタ２１４との間には、ｐ
ＭＯＳトランジスタ２１６（本発明の「第６トランジス
タ」に相当する）が直列接続されている。このｐＭＯＳ
トランジスタ２１６のゲートは、低電圧反転制御信号／
ＯＥを入力する。

【００４５】このように、ｐＭＯＳトランジスタ２１
３，２１６を設けることにより、低電圧制御信号ＯＥが
ハイレベルのとき、ｐＭＯＳトランジスタ２１２のＶ_DS
（ソース・ドレイン間電圧）が浅くなり、ｐＭＯＳトラ
ンジスタ２１２のカット・オフ特性を向上させることが
できる。同様に低電圧反転制御信号／ＯＥがハイレベル
のとき、ｐＭＯＳトランジスタ２１５のＶ_DS（ソース・
ドレイン間電圧）が浅くなり、ｐＭＯＳトランジスタ２
１５のカット・オフ特性を向上させることができる。

【００４６】なお、プリバッファ１２０およびバッファ
用ＭＯＳトランジスタ１３１，１３２の構成は上述の実
施例１と同じであるので、説明を省略する。

【００４７】本実施例のレベルシフト回路２１０は、デ
ィセーブル状態では、以下のように動作する。

【００４８】すなわち、ディセーブル状態では、低電圧
制御信号ＯＥはローレベルに、低電圧反転制御信号／Ｏ
Ｅはハイレベルに、それぞれ設定される。したがって、
ｐＭＯＳトランジスタ２１３およびｎＭＯＳトランジス
タ２１４はオンし、ｎＭＯＳトランジスタ２１１および
ｐＭＯＳトランジスタ２１６はオフする。ただし、ｐＭ
ＯＳトランジスタ２１６は、ｐＭＯＳトランジスタ２１
５がオフするまでは、完全にはカット・オフしない。こ
こで、ｎＭＯＳトランジスタ２１４がオンすることによ
り、ｐＭＯＳトランジスタ２１２は、ゲートがローレベ
ルとなって、オンする。さらに、このとき、ｎＭＯＳト
ランジスタ２１１はオフしているので、ｐＭＯＳトラン
ジスタ２１５は、ゲートがハイレベルとなって、オフす
る。このため、高電圧制御信号ＯＥ′はローレベルとな
り、高電圧反転制御信号／ＯＥ′はハイレベルとなる。

【００４９】また、このレベルシフト回路２１０は、イ
ネーブル状態では、以下のように動作する。

【００５０】すなわち、イネーブル状態では、低電圧制
御信号ＯＥはハイレベルに、低電圧反転制御信号／ＯＥ
はローレベルに、それぞれ設定される。したがって、ｐ
ＭＯＳトランジスタ２１３およびｎＭＯＳトランジスタ
２１４はオフし、ｎＭＯＳトランジスタ２１１およびｐ
ＭＯＳトランジスタ２１６はオンする。ただし、ｐＭＯ
Ｓトランジスタ２１３は、ｐＭＯＳトランジスタ２１２
がオフするまでは、完全にカット・オフしない。ここ
で、ｎＭＯＳトランジスタ２１１がオンすることによ
り、ｐＭＯＳトランジスタ２１５も、ゲートがローレベ
ルとなって、オンする。そして、これにより、ｐＭＯＳ
トランジスタ２１２は、ゲートがハイレベルとなって、
オフする。このため、高電圧制御信号ＯＥ′はハイレベ
ルとなり、高電圧反転制御信号／ＯＥ′はローレベルと
なる。

【００５１】なお、ディセーブル状態およびイネーブル
状態でのプリバッファ１２０およびバッファ用ＭＯＳト
ランジスタ１３１，１３２の動作は上述の実施例１と同
じであるので、説明を省略する。

【００５２】高電源電圧Ｖ_cc1 の立ち上げ時およびオー
プン時の動作は、実施例１の場合と同様であり、低電圧
制御信号ＯＥおよび低電圧反転制御信号／ＯＥのレベル
がディセーブル状態（すなわち、低電圧制御信号ＯＥが
ローレベルで低電圧反転制御信号／ＯＥがハイレベル）
に設定される。これにより、高電源電圧Ｖ_cc1 のオープ
ン時および立ち上げ開始時には、ｎＭＯＳトランジスタ
２１４，１２５はオンしており、ｎＭＯＳトランジスタ
２１１，１２１はオフしている。したがって、バッファ
用ｐＭＯＳトランジスタ１３２のゲートをグランドと短
絡させる経路は存在せず、また、バッファ用ｎＭＯＳト
ランジスタ１３１は完全にカット・オフするので、貫通
電流の発生を防止することができ、高電源電圧Ｖ_cc1 の
オープン時に出力オフ状態の出力リーク電流Ｉ_ozの発生
を防止することができる。

【００５３】（実施例３）次に、実施例３（請求項１、
４、５に対応する）に係る二電源インタフェイス回路に
ついて、図３の回路図を用いて説明する。

【００５４】なお、図３において、図１と同じ符号を付
した構成部は、それぞれ、図１の場合と同じものを示し
ている。

【００５５】本実施例に係る二電源インタフェイス回路
は、レベルシフト回路３１０の構成が、上述の実施例１
および実施例２と異なる。図３において、レベルシフト
回路３１０は、ＭＯＳトランジスタ３１１〜３１６によ
って構成されている。

【００５６】ここで、同図に示したように、ｎＭＯＳト
ランジスタ３１１（本発明の「第１トランジスタ」に相
当する）は、ソースがグランド（本発明の「第１高電源
電圧」に相当する）に接地され、且つ、ゲートが低電圧
制御信号ＯＥを入力する。また、ｐＭＯＳトランジスタ
３１２（本発明の「第２トランジスタ」に相当する）
は、ドレインがｎＭＯＳトランジスタ３１１に接続され
ている。そして、このｐＭＯＳトランジスタ３１２のソ
ースと高電源電圧Ｖ_cc1 （本発明の「第２高電源電圧」
に相当する）との間には、ｐＭＯＳトランジスタ３１３
（本発明の「第７トランジスタ」に相当する）が直列接
続されている。このｐＭＯＳトランジスタ３１３のゲー
トは、低電圧制御信号ＯＥを入力する。

【００５７】一方、ｎＭＯＳトランジスタ３１４（本発
明の「第３トランジスタ」に相当する）は、ソースが接
地され、ドレインがｐＭＯＳトランジスタ３１２のゲー
トに接続され、ゲートが低電圧反転制御信号／ＯＥを入
力する。ｐＭＯＳトランジスタ３１５（本発明の「第４
トランジスタ」に相当する）は、ドレインがｎＭＯＳト
ランジスタ３１４のドレインに接続され、ゲートがｎＭ
ＯＳトランジスタ３１１のドレインに接続されている。
このｐＭＯＳトランジスタ３１５のソースと高電源電圧
Ｖ_cc1 との間には、ｐＭＯＳトランジスタ３１６（本発
明の「第８トランジスタ」に相当する）が直列接続され
ている。このｐＭＯＳトランジスタ３１６のゲートは、
低電圧反転制御信号／ＯＥを入力する。

【００５８】このように、ｐＭＯＳトランジスタ３１
３，３１６を設けることにより、上述の実施例２と同
様、低電圧制御信号ＯＥがハイレベルの時、ｐＭＯＳト
ランジスタ３１２のＶ_DS（ソース・ドレイン間電圧）が
浅くなり、ｐＭＯＳトランジスタ３１２のカット・オフ
特性を向上させることができる。同様に、低電圧反転制
御信号／ＯＥがハイレベルの時、ｐＭＯＳトランジスタ
３１５のＶ_DS（ソース・ドレイン間電圧）が浅くなり、
ｐＭＯＳトランジスタ３１５のカット・オフ特性を向上
させることができる。。

【００５９】なお、プリバッファ１２０およびバッファ
用ＭＯＳトランジスタ１３１，１３２の構成は上述の実
施例１と同じであるので、説明を省略する。

【００６０】本実施例のレベルシフト回路３１０は、デ
ィセーブル状態では、以下のように動作する。

【００６１】すなわち、ディセーブル状態では、低電圧
制御信号ＯＥはローレベルに、低電圧反転制御信号／Ｏ
Ｅはハイレベルに、それぞれ設定される。したがって、
ｐＭＯＳトランジスタ３１３およびｎＭＯＳトランジス
タ３１４はオンし、ｎＭＯＳトランジスタ３１１および
ｐＭＯＳトランジスタ３１６はオフする。ただし、ｐＭ
ＯＳトランジスタ３１６は、ｐＭＯＳトランジスタ３１
５がオフするまでは完全にカット・オフしない。ここ
で、ｎＭＯＳトランジスタ３１４がオンすることによ
り、ｐＭＯＳトランジスタ３１２は、ゲートがローレベ
ルとなって、オンする。さらに、このとき、ｐＭＯＳト
ランジスタ３１３はオンし、ｎＭＯＳトランジスタ３１
１はオフしているので、ｐＭＯＳトランジスタ３１５
は、ゲートがハイレベルとなって、オフする。このた
め、高電圧制御信号ＯＥ′はローレベルとなり、高電圧
反転制御信号／ＯＥ′はハイレベルとなる。

【００６２】また、レベルシフト回路３１０は、イネー
ブル状態では、以下のように動作する。

【００６３】すなわち、イネーブル状態では、低電圧制
御信号ＯＥはハイレベルに、低電圧反転制御信号／ＯＥ
はローレベルに、それぞれ設定される。したがって、ｐ
ＭＯＳトランジスタ３１３およびｎＭＯＳトランジスタ
３１４はオフし、ｎＭＯＳトランジスタ３１１およびｐ
ＭＯＳトランジスタ３１６はオンする。ただし、ｐＭＯ
Ｓトランジスタ３１３は、ｐＭＯＳトランジスタ３１２
がオフするまでは完全にカット・オフしない。ここで、
ｎＭＯＳトランジスタ３１１がオンすることにより、ｐ
ＭＯＳトランジスタ３１５も、ゲートがローレベルとな
って、オンする。そして、これにより、ｐＭＯＳトラン
ジスタ３１２は、ゲートがハイレベルとなって、オフす
る。このため、高電圧制御信号ＯＥ′はハイレベルとな
り、高電圧反転制御信号／ＯＥ′はローレベルとなる。

【００６４】なお、ディセーブル状態およびイネーブル
状態でのプリバッファ１２０およびバッファ用ＭＯＳト
ランジスタ１３１，１３２の動作は上述の実施例１と同
じであるので、説明を省略する。

【００６５】高電源電圧Ｖ_cc1 のオープン時および立ち
上げ時の動作は、実施例１の場合と同様であり、低電圧
制御信号ＯＥおよび低電圧反転制御信号／ＯＥのレベル
がディセーブル状態（すなわち、低電圧制御信号ＯＥが
ローレベルで低電圧反転制御信号／ＯＥがハイレベル）
に設定される。これにより、高電源電圧Ｖ_cc1 のオープ
ン時および立ち上げ開始時には、ｎＭＯＳトランジスタ
３１４，１２５はオンしており、ｎＭＯＳトランジスタ
３１１，１２１はオフしている。したがって、バッファ
用ｐＭＯＳトランジスタ１３２のゲートをグランドと短
絡させる経路は存在せず、またバッファ用ｎＭＯＳトラ
ンジスタ１３１は完全にカット・オフするので、貫通電
流の発生を防止することができ、高電源電圧Ｖ_cc1 のオ
ープン時に出力オフ状態の出力リーク電流Ｉ_ozの発生を
防止することができる。

【００６６】（実施例４）次に、実施例４（請求項１、
２、６に対応する）に係る二電源インタフェイス回路に
ついて、図４の回路図を用いて説明する。

【００６７】なお、図４において、図１と同じ符号を付
した構成部は、それぞれ、図１の場合と同じものを示し
ている。

【００６８】本実施例に係る二電源インタフェイス回路
は、プリバッファ４２０の構成が、上述の実施例１〜３
と異なる。図４において、プリバッファ４２０は、ＭＯ
Ｓトランジスタ４２１〜４２６によって構成されてい
る。

【００６９】ここで、図４に示したように、本実施例の
プリバッファ４２０において、ｎＭＯＳトランジスタ４
２１（本発明の「第１７トランジスタ」に相当する）
は、ソースが接地され、且つ、ゲートから低電圧反転制
御信号／ＯＥを入力する。また、ｎＭＯＳトランジスタ
４２２（本発明の「第１８トランジスタ」に相当する）
は、ソースがｎＭＯＳトランジスタ４２１のドレインに
接続され、且つ、ゲートが低電圧制御信号ＯＥを入力す
る。ｐＭＯＳトランジスタ４２３（本発明の「第１９ト
ランジスタ」に相当する）は、ソースが高電圧電源Ｖ
_cc1 に接続され、ドレインがｎＭＯＳトランジスタ４２
２のドレインに接続され、且つ、ゲートが高電圧制御信
号ＯＥ′を入力する。一方、ｎＭＯＳトランジスタ４２
４（本発明の「第２０トランジスタ」に相当する）は、
ソースが接地され、且つ、ゲートが入力データ信号Ｄ_in
を入力する。また、ｐＭＯＳトランジスタ４２５（本発
明の「第２１トランジスタ」に相当する）は、ソースが
高電圧電源Ｖ_cc1 に接続され、且つ、ゲートが入力デー
タ信号Ｄ_inを入力する。ｐＭＯＳトランジスタ４２６
（本発明の「第２２トランジスタ」に相当する）は、ソ
ースがｐＭＯＳトランジスタ４２５のドレインに接続さ
れ、ドレインがｎＭＯＳトランジスタ４２４のドレイン
に接続され、且つ、ゲートが高電圧反転制御信号／Ｏ
Ｅ′を入力する。

【００７０】このように、本実施例によれば、プリバッ
ファ４２０の素子数を少なくすることができる。

【００７１】本実施例のプリバッファ４２０は、ディセ
ーブル状態では、以下のように動作する。

【００７２】すなわち、ディセーブル状態では、低電圧
制御信号ＯＥはローレベルに、低電圧反転制御信号／Ｏ
Ｅはハイレベルに、それぞれ設定される。また、これに
より、レベルシフト回路１２０は、高電圧制御信号Ｏ
Ｅ′としてローレベルを出力し、高電圧反転制御信号／
ＯＥ′としてハイレベルを出力する。

【００７３】これにより、ｎＭＯＳトランジスタ４２１
およびｐＭＯＳトランジスタ４２３はオンし、ｎＭＯＳ
トランジスタ４２２およびｐＭＯＳトランジスタ４２６
はオフする。したがって、入力データ信号Ｄ_inの信号値
（すなわちＭＯＳトランジスタ４２４，４２５のオン／
オフ）に拘らず、高電圧信号Ｃ₁ のレベルはハイレベル
となり、高電圧信号Ｃ₂ のレベルはローレベルとなる。

【００７４】このため、バッファ用ｐＭＯＳトランジス
タ１３２およびバッファ用ｎＭＯＳトランジスタ１３１
は、ともにオフするので、出力端子１４０はハイインピ
ーダンス状態（すなわちディセーブル状態）となる。

【００７５】また、本実施例のプリバッファ４２０は、
イネーブル状態では、以下のように動作する。

【００７６】すなわち、イネーブル状態では、低電圧制
御信号ＯＥはハイレベルに、低電圧反転制御信号／ＯＥ
はローレベルに、それぞれ設定される。また、これによ
り、レベルシフト回路１２０は、高電圧制御信号ＯＥ′
としてハイレベルを出力し、高電圧反転制御信号／Ｏ
Ｅ′としてローレベルを出力する。

【００７７】これにより、ｎＭＯＳトランジスタ４２１
およびｐＭＯＳトランジスタ４２３はオフし、ｎＭＯＳ
トランジスタ４２２およびｐＭＯＳトランジスタ４２６
はオンする。したがって、高電圧信号Ｃ₁ ，Ｃ₂ のレベ
ルは、入力データ信号Ｄ_inがハイレベルのとき（すなわ
ちｎＭＯＳトランジスタ４２４がオンしてｐＭＯＳトラ
ンジスタ４２５がオフするとき）はローレベルとなり、
入力データ信号Ｄ_inがローレベルのとき（すなわちｎＭ
ＯＳトランジスタ４２４がオフしてｐＭＯＳトランジス
タ４２５がオンするとき）はハイレベルとなる。

【００７８】ここで、プリバッファ１２０から出力され
る高電圧信号Ｃ₁ ，Ｃ₂ がローレベルのとき（すなわち
入力データ信号Ｄ_inがハイレベルのとき）は、バッファ
用ｐＭＯＳトランジスタ１３２はオンし、バッファ用ｎ
ＭＯＳトランジスタ１３１はオフする。したがって、出
力端子１４０からの出力データ信号は、ハイレベルとな
る。一方、高電圧信号Ｃ₁ ，Ｃ₂ がハイレベルのとき
（すなわち入力データ信号Ｄ_inがローレベルのとき）
は、バッファ用ｐＭＯＳトランジスタ１３２はオフし、
バッファ用ｎＭＯＳトランジスタ１３１はオンする。し
たがって、出力端子１４０からの出力データ信号は、ロ
ーレベルとなる。

【００７９】続いて、高電源電圧Ｖ_cc1 のオープン時お
よび立ち上げ時の動作について説明する。

【００８０】高電源電圧Ｖ_cc1 のオープン時および立ち
上げ時には、低電圧制御信号ＯＥおよび低電圧反転制御
信号／ＯＥのレベルは、ディセーブル状態に設定され
る。すなわち、低電圧制御信号ＯＥはローレベルに、低
電圧反転制御信号／ＯＥはハイレベルに、それぞれ設定
される。これにより、高電源電圧Ｖ_cc1 の立ち上げ開始
時には、ｎＭＯＳトランジスタ４２１はオンしており、
ｎＭＯＳトランジスタ４２２はオフしている。

【００８１】ここで、ｎＭＯＳトランジスタ４２１がオ
ンしていることにより、バッファ用ｎＭＯＳトランジス
タ１３１は完全にカット・オフするので、バッファ用ｐ
ＭＯＳトランジスタ１３２のゲート電位が不定となって
オンしたとしても、これらのバッファ用ＭＯＳトランジ
スタ１３１，１３２を介して貫通電流が流れることはな
い。

【００８２】また、ｎＭＯＳトランジスタ４２２がオフ
していることにより、バッファ用ｐＭＯＳトランジスタ
１３２のゲートをグランドと短絡させる経路は存在しな
い。したがって、このバッファ用ｐＭＯＳトランジスタ
１３２のゲートはその分だけローレベルとなりにくくな
る。

【００８３】このように、本実施例の二電源インタフェ
イス回路によっても、プリバッファ４２０内のｎＭＯＳ
トランジスタ４２１，４２２を低電圧制御信号ＯＥおよ
び低電圧反転制御信号／ＯＥで制御することとしたの
で、高電源電圧Ｖ_cc1 のオープン時に出力オフ状態の出
力リーク電流Ｉ_ozの発生を防止することができる。

【００８４】なお、図４に示した二電源インタフェイス
回路では、レベルシフト回路１１０として、図１に示し
たものと同じ構成の回路を使用した場合について説明し
たが、図２に示したレベルシフト回路２１０や図３に示
したレベルシフト回路３１０と同じ構成の回路を使用し
てもよいことはもちろんである。

【００８５】図５は、図２と同じ構成のレベルシフト回
路２１０と図４と同じ構成のプリバッファ４２０とを用
いた二電源インタフェイス回路である。図５において、
図２或いは図４と同じ符号を付した構成部は、それぞ
れ、これらの図と同じものを示している。このような二
電源インタフェイス回路によっても、図４の場合と同様
にして、高電源電圧Ｖ_cc1 の立ち上げ開始時に貫通電流
の発生を防止することができ、高電源電圧Ｖ_cc1 のオー
プン時に出力オフ状態の出力リーク電流Ｉ_ozの発生を防
止することができる。

【００８６】また、図６は、図３と同じ構成のレベルシ
フト回路３１０と図４と同じ構成のプリバッファ４２０
とを用いた二電源インタフェイス回路である。図６にお
いても、図３或いは図４と同じ符号を付した構成部は、
それぞれ、これらの図と同じものを示している。このよ
うな二電源インタフェイス回路によっても、図４の場合
と同様にして、高電源電圧Ｖ_cc1 の立ち上げ開始時に貫
通電流の発生を防止することができ、高電源電圧Ｖ_cc1
のオープン時に出力オフ状態の出力リーク電流Ｉ_ozの発
生を防止することができる。

【００８７】（実施例５）続いて、実施例５として、請
求項１、２、５に対応する二電源インタフェイス回路の
他の実施例について、図７の回路図を用いて説明する。

【００８８】図７において、レベルシフト回路７１０
は、ＭＯＳトランジスタ７１１〜７１４によって構成さ
れている。

【００８９】本実施例は、電源電圧を負電源から供給す
ることとした点で、上述の実施例１と異なる。

【００９０】ここで、同図に示したように、ｐＭＯＳト
ランジスタ７１１（本発明の「第１トランジスタ」に相
当する）は、ソースが正の高電源電圧Ｖ_cc ⁺ （本発明の
「第１高電源電圧」に相当する）に接続され、且つ、ゲ
ートが低電圧制御信号ＯＥを入力する。また、ｎＭＯＳ
トランジスタ７１２（本発明の「第２トランジスタ」に
相当する）は、ソースが負の高電源電圧Ｖ_cc ^- （本発明
の「第２高電源電圧」に相当する）に接続され、ドレイ
ンがｐＭＯＳトランジスタ７１１のドレインに接続され
ている。ｐＭＯＳトランジスタ７１３（本発明の「第３
トランジスタ」に相当する）は、ソースが正の高電源電
圧Ｖ_cc ⁺ に接続され、ドレインがｎＭＯＳトランジスタ
７１２のゲートに接続され、ゲートが低電圧反転制御信
号／ＯＥを入力する。ｎＭＯＳトランジスタ７１４（本
発明の「第４トランジスタ」に相当する）は、ソースが
負の高電源電圧Ｖ_cc ^- に接続され、ドレインがｐＭＯＳ
トランジスタ７１３のドレインに接続され、ゲートがｐ
ＭＯＳトランジスタ７１１のドレインに接続されてい
る。

【００９１】また、プリバッファ７２０は、ＭＯＳトラ
ンジスタ７２１〜７２４からなる第１回路７２０ａと、
ＭＯＳトランジスタ７２５〜７２８からなる第２回路７
２０ｂとによって構成されている。

【００９２】ここで、第１回路７２０ａにおいて、ｐＭ
ＯＳトランジスタ７２１（本発明の「第９トランジス
タ」に相当する）は、ソースが正の高電源電圧Ｖ_cc ⁺ に
接続され、且つ、ゲートが低電圧反転制御信号／ＯＥを
入力する。ｎＭＯＳトランジスタ７２２（本発明の「第
１０トランジスタ」に相当する）は、ソースが負の高電
源電圧Ｖ_cc ^- に接続され、且つ、ゲートが高電圧制御信
号ＯＥ′を入力する。ｐＭＯＳトランジスタ７２３（本
発明の「第１１トランジスタ」に相当する）は、ソース
がｐＭＯＳトランジスタ７２１のドレインに接続され、
且つ、ゲートが入力データ信号Ｄ_inを入力する。ｎＭＯ
Ｓトランジスタ７２４（本発明の「第１２トランジス
タ」に相当する）は、ソースが負の高電源電圧Ｖ_cc ^- に
接続され、ドレインがｎＭＯＳトランジスタ７２２のド
レインおよびｐＭＯＳトランジスタ７２３のドレインに
接続され、且つ、ゲートが入力データ信号Ｄ_inを入力す
る。

【００９３】一方、第２回路７２０ｂにおいて、ｐＭＯ
Ｓトランジスタ７２５（本発明の「第１３トランジス
タ」に相当する）は、ソースが正の高電源電圧Ｖ_cc ⁺ に
接続され、且つ、ゲートが低電圧反転制御信号／ＯＥを
入力する。また、ｎＭＯＳトランジスタ７２６（本発明
の「第１４トランジスタ」に相当する）は、ソースが負
の高電源電圧Ｖ_cc ^- に接続され、且つ、ゲートが高電圧
反転制御信号／ＯＥ′を入力する。ｐＭＯＳトランジス
タ７２７（本発明の「第１５トランジスタ」に相当す
る）は、ソースが正の高電源電圧Ｖ_cc ⁺ に接続され、且
つ、ゲートが入力データ信号Ｄ_inを入力する。ｎＭＯＳ
トランジスタ７２８（本発明の「第１６トランジスタ」
に相当する）は、ソースがｎＭＯＳトランジスタ７２６
のドレインに接続され、ドレインがｐＭＯＳトランジス
タ７２５のドレインおよびｐＭＯＳトランジスタ７２７
のドレインに接続され、且つ、ゲートが入力データ信号
Ｄ_inを入力する。

【００９４】バッファは、ｐＭＯＳトランジスタ７３１
およびｎＭＯＳトランジスタ７３２を備えている。そし
て、ｐＭＯＳトランジスタ７３１のドレインとｎＭＯＳ
トランジスタ７３２のドレインとは、出力端子７４０に
接続されている。

【００９５】本実施例に係る二電源インタフェイス回路
のディセーブル状態の動作およびイネーブル状態の動作
については、上述の実施例１とほぼ同様であるので、説
明を省略する。

【００９６】一方、負の高電源電圧Ｖ_cc ^- を立ち上げる
際の動作は、以下のようになる。

【００９７】高電源電圧Ｖ_cc ^- のオープン時および立ち
上げ時には、低電圧制御信号ＯＥはローレベルに、低電
圧反転制御信号／ＯＥはハイレベルに、それぞれ設定さ
れる（ディセーブル状態）。これにより、負の高電源電
圧Ｖ_cc ^- のオープン時および立ち上げ開始時には、ｐＭ
ＯＳトランジスタ７１１，７２５はオンしており、ｐＭ
ＯＳトランジスタ７１３，７２１はオフしている。

【００９８】ここで、第２回路７２０ｂにおいては、ｐ
ＭＯＳトランジスタ７２５がオンしていることにより、
バッファ用ｐＭＯＳトランジスタ７３１はゲートがハイ
レベルとなってオフする。したがって、バッファ用ｎＭ
ＯＳトランジスタ７３２のゲート電位が不定となってオ
ンしたとしても、これらのバッファ用ＭＯＳトランジス
タ７３１，７３２を介して貫通電流が流れることはな
い。

【００９９】また、プリバッファ７２０の第１回路７２
０ａにおいて、ｐＭＯＳトランジスタ７２１がオフして
いることにより、バッファ用ｐＭＯＳトランジスタ７３
２のゲートを正の高電源電圧Ｖ_cc ⁺ と短絡させる経路は
存在しない。したがって、このバッファ用ｎＭＯＳトラ
ンジスタ７３２のゲートはその分だけハイレベルとなり
にくくなる。

【０１００】このように、本実施例の二電源インタフェ
イス回路によっても、プリバッファ７２０内のｎＭＯＳ
トランジスタ７２１，７２５を低電圧制御信号ＯＥおよ
び低電圧反転制御信号／ＯＥで制御することとしたの
で、負の高電源電圧Ｖ_cc ^- の立ち上げ開始時に貫通電流
の発生を防止することができ、負の高電源電圧Ｖ_cc ^- の
オープン時に出力オフ状態の出力リーク電流Ｉ_ozの発生
を防止することができる。

【０１０１】（実施例６）次に、実施例６として、請求
項１、３、５に対応するに係る二電源インタフェイス回
路の他の実施例について、図８の回路図を用いて説明す
る。

【０１０２】なお、図８において、図７と同じ符号を付
した構成部は、それぞれ、図７の場合と同じものを示し
ている。

【０１０３】本実施例に係る二電源インタフェイス回路
は、レベルシフト回路８１０の構成が、上述の実施例７
と異なる。図８において、レベルシフト回路８１０は、
ＭＯＳトランジスタ８１１〜８１６によって構成されて
いる。

【０１０４】ここで、同図に示したように、ｐＭＯＳト
ランジスタ８１１（本発明の「第１トランジスタ」に相
当する）は、ソースが正の高電源電圧Ｖ_cc ⁺ に接続さ
れ、且つ、ゲートが低電圧制御信号ＯＥを入力する。ま
た、ｎＭＯＳトランジスタ８１２（本発明の「第２トラ
ンジスタ」に相当する）は、ソースが負の高電源電圧Ｖ
_cc ^- に接続されている。このｎＭＯＳトランジスタ８１
２とｐＭＯＳトランジスタ８１１との間には、ｎＭＯＳ
トランジスタ８１３（本発明の「第５トランジスタ」に
相当する）が直列接続されている。このｎＭＯＳトラン
ジスタ８１３のゲートは、低電圧制御信号ＯＥを入力す
る。

【０１０５】一方、ｐＭＯＳトランジスタ８１４（本発
明の「第３トランジスタ」に相当する）は、ソースが正
の高電源電圧Ｖ_cc ⁺ に接続され、ドレインがｎＭＯＳト
ランジスタ８１２のゲートに接続され、ゲートが低電圧
反転制御信号／ＯＥを入力する。ｎＭＯＳトランジスタ
８１５（本発明の「第４トランジスタ」に相当する）
は、ソースが高電源電圧Ｖ_cc ^- に接続され、ゲートがｐ
ＭＯＳトランジスタ８１１のドレインに接続されてい
る。このｎＭＯＳトランジスタ８１５とｐＭＯＳトラン
ジスタ８１４との間には、ｎＭＯＳトランジスタ８１６
（本発明の「第６トランジスタ」に相当する）が直列接
続されている。このｎＭＯＳトランジスタ８１６のゲー
トは、低電圧反転制御信号／ＯＥを入力する。

【０１０６】このように、ｎＭＯＳトランジスタ８１
３，８１６を設けることにより、低電圧制御信号ＯＥが
ハイレベルのとき、ｎＭＯＳトランジスタ８１２のＶ_DS
（ソース・ドレイン間電圧）が浅くなり、ｎＭＯＳトラ
ンジスタ８１２のカット・オフ特性を向上させることが
できる。同様に、低電圧反転制御信号／ＯＥがハイレベ
ルのとき、ｎＭＯＳトランジスタ８１５のＶ_DS（ソース
・ドレイン間電圧）が浅くなり、ｎＭＯＳトランジスタ
８１５のカット・オフ特性を向上させることができる。

【０１０７】本実施例のレベルシフト回路８１０におい
ては、高電源電圧Ｖ_cc ^- のオープン時および立ち上げ時
の動作は、実施例１の場合と同様であり、低電圧制御信
号ＯＥおよび低電圧反転制御信号／ＯＥのレベルがディ
セーブル状態（すなわち、低電圧制御信号ＯＥがローレ
ベルで低電圧反転制御信号／ＯＥがハイレベル）に設定
される。これにより、負の高電源電圧Ｖ_cc ^- のオープン
時および立ち上げ開始時には、ｐＭＯＳトランジスタ８
１１，７２５はオンしており、ｐＭＯＳトランジスタ８
１４，７２１はオフしている。したがって、バッファ用
ｎＭＯＳトランジスタ７３２のゲートを高電源電圧Ｖ_cc
^- と短絡させる経路は存在せず、また、バッファ用ｐＭ
ＯＳトランジスタ７３１は完全にオフするので、貫通電
流の発生を防止することができる。

【０１０８】このように、本実施例の二電源インタフェ
イス回路によっても、プリバッファ７２０内のｎＭＯＳ
トランジスタ７２１，７２５を低電圧制御信号ＯＥおよ
び低電圧反転制御信号／ＯＥで制御することとしたの
で、負の高電源電圧Ｖ_cc ^- の立ち上げ開始時に貫通電流
の発生を防止することができ、負の高電源電圧_cc ^- のオ
ープン時に出力オフ状態の出力リーク電流Ｉ_ozの発生を
防止することができる。

【０１０９】（実施例７）次に、実施例７として、請求
項１、４、５に対応するに係る二電源インタフェイス回
路の他の実施例について、図９の回路図を用いて説明す
る。

【０１１０】なお、図９において、図７と同じ符号を付
した構成部は、それぞれ、図７の場合と同じものを示し
ている。

【０１１１】本実施例に係る二電源インタフェイス回路
は、レベルシフト回路９１０の構成が、上述の実施例７
および実施例８と異なる。図９において、レベルシフト
回路９１０は、ＭＯＳトランジスタ９１１〜９１６によ
って構成されている。

【０１１２】ここで、同図に示したように、ｐＭＯＳト
ランジスタ９１１（本発明の「第１トランジスタ」に相
当する）は、ソースが正の高電源電圧Ｖ_cc ⁺ に接続さ
れ、且つ、ゲートが低電圧制御信号ＯＥを入力する。ま
た、ｎＭＯＳトランジスタ９１２（本発明の「第２トラ
ンジスタ」に相当する）は、ソースがｐＭＯＳトランジ
スタ９１１のドレインに接続されている。このｐＭＯＳ
トランジスタ９１２と負の高電源電圧Ｖ_cc ^- との間に
は、ｎＭＯＳトランジスタ９１３（本発明の「第７トラ
ンジスタ」に相当する）が直列接続されている。このｎ
ＭＯＳトランジスタ９１３のゲートは、低電圧制御信号
ＯＥを入力する。

【０１１３】一方、ｐＭＯＳトランジスタ９１４（本発
明の「第３トランジスタ」に相当する）は、ソースが正
の高電源電圧Ｖ_cc ⁺ に接続され、ドレインがｎＭＯＳト
ランジスタ９１２のゲートに接続され、ゲートが低電圧
反転制御信号／ＯＥを入力する。ｎＭＯＳトランジスタ
９１５（本発明の「第４トランジスタ」に相当する）
は、ソースがｐＭＯＳトランジスタ９１４のドレインに
接続され、ゲートがｐＭＯＳトランジスタ９１１のドレ
インに接続されている。このｎＭＯＳトランジスタ９１
５と負の高電源電圧Ｖ_cc ^- との間には、ｎＭＯＳトラン
ジスタ９１６（本発明の「第８トランジスタ」に相当す
る）が直列接続されている。このｎＭＯＳトランジスタ
９１６のゲートは、低電圧反転制御信号／ＯＥを入力す
る。

【０１１４】このように、ｎＭＯＳトランジスタ９１
３，９１６を設けることにより、低電圧制御信号ＯＥが
ハイレベルのとき、ｎＭＯＳトランジスタ９１２のＶ_DS
（ソース・ドレイン間電圧）が浅くなり、ｎＭＯＳトラ
ンジスタ９１２のカット・オフ特性を向上させることが
できる。同様に、低電圧反転制御信号／ＯＥがハイレベ
ルのとき、ｎＭＯＳトランジスタ９１５のカット・オフ
特性を向上させることができる。

【０１１５】本実施例のレベルシフト回路９１０におい
ては、高電源電圧Ｖ_cc ^- のオープン時および立ち上げ時
の動作は、実施例１の場合と同様であり、低電圧制御信
号ＯＥおよび低電圧反転制御信号／ＯＥのレベルがディ
セーブル状態（すなわち、低電圧制御信号ＯＥがローレ
ベルで低電圧反転制御信号／ＯＥがハイレベル）に設定
される。これにより、負の高電源電圧Ｖ_cc ^- のオープン
時および立ち上げ開始時には、ｐＭＯＳトランジスタ９
１１，７２５はオンしており、ｐＭＯＳトランジスタ９
１４，７２１はオフしている。したがって、バッファ用
ｎＭＯＳトランジスタ７３２のゲートを高電源電圧Ｖ_cc
^- と短絡させる経路は存在せず、また、バッファ用ｐＭ
ＯＳトランジスタ７３１は完全にオフするので、貫通電
流の発生を防止することができる。

【０１１６】このように、本実施例の二電源インタフェ
イス回路によっても、プリバッファ７２０内のｎＭＯＳ
トランジスタ７２１，７２５を低電圧制御信号ＯＥおよ
び低電圧反転制御信号／ＯＥで制御することとしたの
で、負の高電源電圧Ｖ_cc ^- の立ち上げ開始時に貫通電流
の発生を防止することができ、負の高電源電圧Ｖ_cc ^- の
オープン時に出力オフ状態の出力リーク電流Ｉ_ozの発生
を防止することができる。

【０１１７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、高電源電圧のオープン時および立ち上げ時に出力
オフ状態の出力リーク電流が発生することのない二電源
インタフェイス回路を提供することができる。

【図面の簡単な説明】

【図１】実施例１に係る二電源インタフェイス回路の構
成を示す電気回路図である。

【図２】実施例２に係る二電源インタフェイス回路の構
成を示す電気回路図である。

【図３】実施例３に係る二電源インタフェイス回路の構
成を示す電気回路図である。

【図４】実施例４に係る二電源インタフェイス回路の構
成を示す電気回路図である。

【図５】実施例４の変形例に係る二電源インタフェイス
回路の構成を示す電気回路図である。

【図６】実施例４の他の変形例に係る二電源インタフェ
イス回路の構成を示す電気回路図である。

【図７】実施例５に係る二電源インタフェイス回路の構
成を示す電気回路図である。

【図８】実施例６に係る二電源インタフェイス回路の構
成を示す電気回路図である。

【図９】実施例７に係る二電源インタフェイス回路の構
成を示す電気回路図である。

【図１０】低電圧制御信号および低電圧制御信号を生成
するための回路を説明するためのブロック図である。

【図１１】従来の二電源インタフェイス回路の構成を示
す電気回路図である。

【符号の説明】

１１０ レベルシフト回路 １２０ プリバッファ １２０ａ 第１回路 １２０ｂ 第２回路 １３０ バッファ

───────────────────────────────────────────────────── フロントページの続き 審査官 鈴木 匡明 (56)参考文献 特開 平６−196992（ＪＰ，Ａ) 特開 平６−84373（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/00 H03K 19/00 - 19/0948 H03K 19/00

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】外部から入力された低電圧制御信号および
   低電圧反転制御信号を高電圧制御信号および高電圧反転
   制御信号に変換して出力するレベルシフト回路と、 前記低電圧制御信号および前記高電圧制御信号または前
   記低電圧反転制御信号および前記高電圧反転制御信号が
   イネーブル状態のときは外部から入力された入力データ
   信号の信号値に応じた高電圧信号を出力し、前記低電圧
   制御信号または前記低電圧反転制御信号がディセーブル
   状態のときは前記入力データ信号の信号値に拘らず所定
   レベルの高電圧信号を出力する回路を有する、プリバッ
   ファと、 このプリバッファから前記所定レベルの高電圧信号を入
   力したときはオフし、他のレベルの高電圧信号を入力し
   たときはオンする回路を有するバッファと、 を備えたことを特徴とする二電源インタフェイス回路。
2. 【請求項２】前記レベルシフト回路が、 一端が第１高電圧電源に接続され、且つ、制御電極が前
   記低電圧制御信号を入力する、第１導電型の第１トラン
   ジスタと、 一端が第２高電圧電源に接続され、他端が前記第１トラ
   ンジスタの他端に接続された、第２導電型の第２トラン
   ジスタと、 一端が前記第１高電圧電源に接続され、他端が前記第２
   トランジスタの制御電極に接続され、制御電極が前記低
   電圧反転制御信号を入力する第１導電型の第３トランジ
   スタと、 一端が前記第２高電圧電源に接続され、他端が前記第３
   トランジスタの他端に接続され、制御電極が前記第１ト
   ランジスタの前記他端に接続された、第２導電型の第４
   トランジスタと、 を備えたことを特徴とする請求項１に記載の二電源イン
   タフェイス回路。
3. 【請求項３】前記レベルシフト回路において、前記低電
   圧制御信号が、前記低電圧反転制御信号よりも速いタイ
   ミングで出力されることを特徴とする請求項２に記載の
   二電源インタフェイス回路。
4. 【請求項４】前記第１トランジスタの前記他端と前記第
   ２トランジスタの前記他端との間に直列接続され、且
   つ、制御電極が前記低電圧制御信号を入力する、第２導
   電型の第５トランジスタと、 前記第３トランジスタの前記他端と前記第４トランジス
   タの前記他端との間に直列接続され、且つ、制御電極が
   前記低電圧反転制御信号を入力する、第２導電型の第６
   トランジスタと、 をさらに備えたことを特徴とする、請求項２または３に
   記載の二電源インタフェイス回路。
5. 【請求項５】前記第２トランジスタの前記一端と前記第
   ２高電圧電源との間に直列接続され、且つ、制御電極が
   前記低電圧制御信号を入力する、第２導電型の第７トラ
   ンジスタと、 前記第４トランジスタの前記一端と前記第２高電圧電源
   との間に直列接続され、且つ、制御電極が前記低電圧反
   転制御信号を入力する、第２導電型の第８トランジスタ
   と、 をさらに備えたことを特徴とする、請求項２または３に
   記載の二電源インタフェイス回路。
6. 【請求項６】前記プリバッファが、 一端が第１高電圧電源に接続され且つ制御電極が前記低
   電圧制御信号を入力する第１導電型の第９トランジスタ
   と、一端が第２高電圧電源に接続され且つ制御電極が前
   記高電圧制御信号を入力する第２導電型の第１０トラン
   ジスタと、一端が前記第９トランジスタの他端に接続さ
   れ且つ制御電極が前記入力データ信号を入力する第１導
   電型の第１１トランジスタと、一端が前記第２高電圧電
   源に接続され、他端が前記第１０トランジスタの他端お
   よび前記第１１トランジスタの他端に接続され且つ制御
   電極が前記入力データ信号を入力する第２導電型の第１
   ２トランジスタとを有する第１回路と、 一端が前記第１高電圧電源に接続され且つ制御電極が前
   記低電圧反転制御信号を入力する第１導電型の第１３ト
   ランジスタと、一端が前記第２高電圧電源に接続され且
   つ制御電極が前記高電圧反転制御信号を入力する第２導
   電型の第１４トランジスタと、一端が前記第１高電圧電
   源に接続され且つ制御電極が前記入力データ信号を入力
   する第１導電型の第１５トランジスタと、一端が前記第
   １４トランジスタの他端に接続され、他端が前記第１３
   トランジスタの他端および前記第１５トランジスタの他
   端に接続され且つ制御電極が前記入力データ信号を入力
   する第２導電型の第１６トランジスタとを有する第２回
   路と、 を備えたことを特徴とする請求項１〜５のいずれかに記
   載の二電源インタフェイス回路。
7. 【請求項７】前記プリバッファが、 一端が第１高電圧電源に接続され、且つ、制御電極から
   前記低電圧反転制御信号を入力する、第１導電型の第１
   ７トランジスタと、 一端が前記第１７トランジスタの他端に接続され、且
   つ、制御電極が前記低電圧制御信号を入力する、第１導
   電型の第１８トランジスタと、 一端が第２高電圧電源に接続され、他端が前記第１８ト
   ランジスタの他端に接続され、且つ、制御電極が前記高
   電圧制御信号を入力する、第２導電型の第１９トランジ
   スタと、 一端が前記第１高電圧電源に接続され、且つ、制御電極
   が前記入力データ信号を入力する、第１導電型の第２０
   トランジスタと、 一端が前記第２高電圧電源に接続され、且つ、制御電極
   が前記入力データ信号を入力する、第２導電型の第２１
   トランジスタと、 一端が前記第１９トランジスタの他端および前記第２１
   トランジスタの他端に接続され、他端が前記第１７トラ
   ンジスタの他端および前記第２０トランジスタの他端に
   接続され、且つ、制御電極が前記高電圧反転制御信号を
   入力する、第２導電型の第２２トランジスタと、 を備えたことを特徴とする請求項１〜５のいずれかに記
   載の二電源インタフェイス回路。