JPH0315765B2 - - Google Patents
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- JPH0315765B2 JPH0315765B2 JP58127707A JP12770783A JPH0315765B2 JP H0315765 B2 JPH0315765 B2 JP H0315765B2 JP 58127707 A JP58127707 A JP 58127707A JP 12770783 A JP12770783 A JP 12770783A JP H0315765 B2 JPH0315765 B2 JP H0315765B2
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- JP
- Japan
- Prior art keywords
- signal
- mosfet
- clear
- power supply
- circuit
- Prior art date
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- 239000003990 capacitor Substances 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000004913 activation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
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- 230000000087 stabilizing effect Effects 0.000 description 1
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Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもの
で、例えば、CMOS（相補型MOS）回路で構成さ
れたRAM（ランダム・アクセス・メモリ）と各
種情報処理を行うデイジタル制御回路とを含み、
そのオートクリア回路に有効な技術に関するもの
である。
で、例えば、CMOS（相補型MOS）回路で構成さ
れたRAM（ランダム・アクセス・メモリ）と各
種情報処理を行うデイジタル制御回路とを含み、
そのオートクリア回路に有効な技術に関するもの
である。
電子式卓上計算機等は、フリツプフロツプ回
路、レジスタ等の記憶回路を含んでいる。したが
つて、電源電圧投入時にこれらの必要な記憶回路
をクリアして自動的に初期設定を行うことが便利
である。本願発明者等は、電源投入時にクリア信
号を発生させておいて、内部回路の動作に必要な
クロツク信号等を利用してキヤパシタにチヤージ
アツプを行い、複数個のクロツクの到来によつて
チヤージアツプされた電圧により、クリア信号の
解除を行うことをこの発明に先立つて考えた。
路、レジスタ等の記憶回路を含んでいる。したが
つて、電源電圧投入時にこれらの必要な記憶回路
をクリアして自動的に初期設定を行うことが便利
である。本願発明者等は、電源投入時にクリア信
号を発生させておいて、内部回路の動作に必要な
クロツク信号等を利用してキヤパシタにチヤージ
アツプを行い、複数個のクロツクの到来によつて
チヤージアツプされた電圧により、クリア信号の
解除を行うことをこの発明に先立つて考えた。
このようなオートクリア回路にあつては、
CMOS回路で構成されたRAMを含む半導体集積
回路装置において、次のような欠点のあることが
本願発明者によつて明らかにされた。
CMOS回路で構成されたRAMを含む半導体集積
回路装置において、次のような欠点のあることが
本願発明者によつて明らかにされた。
上記オートクリア方式では、上記記憶回路等の
内部回路が完全に動作状態になつて初めてクリア
信号に応答するものである。したがつて、初期設
定される回路の下限動作電圧は、オートクリア回
路より絶対値的に小さな電圧である必要がある。
しかし、CMOSスタテイツク型RAMを内蔵した
場合には、その下限動作電圧が比較的大きな値と
なることが判明した。この理由は、メモリセルが
CMOSフリツプフロツプと、その一対の入出力
端子を相補対データ線に接続する伝送ゲート
MOSFETとにより構成され、上記伝送ゲート
MOSFETによつて伝達する信号レベルがそのし
きい値電圧分だけレベル損失の生じることに起因
している。特に、ｐチヤンネルMOSFETのしき
い値電圧が低く、ｎチヤンネルMOSFETのしき
い値電圧が高いものは、上記伝送ゲート
MOSFETにおけるレベル損失が大きくなるので
この傾向が大きくなる。
内部回路が完全に動作状態になつて初めてクリア
信号に応答するものである。したがつて、初期設
定される回路の下限動作電圧は、オートクリア回
路より絶対値的に小さな電圧である必要がある。
しかし、CMOSスタテイツク型RAMを内蔵した
場合には、その下限動作電圧が比較的大きな値と
なることが判明した。この理由は、メモリセルが
CMOSフリツプフロツプと、その一対の入出力
端子を相補対データ線に接続する伝送ゲート
MOSFETとにより構成され、上記伝送ゲート
MOSFETによつて伝達する信号レベルがそのし
きい値電圧分だけレベル損失の生じることに起因
している。特に、ｐチヤンネルMOSFETのしき
い値電圧が低く、ｎチヤンネルMOSFETのしき
い値電圧が高いものは、上記伝送ゲート
MOSFETにおけるレベル損失が大きくなるので
この傾向が大きくなる。
そこで、本願発明者は、上記メモリセルと同じ
回路構成のフリツプフロツプを用いて、その反転
動作によつて形成される信号を上記クリア解除を
行う論理条件の一部として利用することを考え
た。
回路構成のフリツプフロツプを用いて、その反転
動作によつて形成される信号を上記クリア解除を
行う論理条件の一部として利用することを考え
た。
この発明の目的は、確実なオートクリア動作を
実現した半導体集積回路装置を提供することにあ
る。
実現した半導体集積回路装置を提供することにあ
る。
この発明の前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
特徴は、この明細書の記述および添付図面から明
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、CMOSRAMのメモリセルと同じ
回路構成のダミーセルを形成して、その反転動作
により形成された信号をクリア解除を行う論理条
件の一部として用いることにより、確実なオート
クリア動作を実現するものである。
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、CMOSRAMのメモリセルと同じ
回路構成のダミーセルを形成して、その反転動作
により形成された信号をクリア解除を行う論理条
件の一部として用いることにより、確実なオート
クリア動作を実現するものである。
第１図には、この発明の一実施例を示すオート
クリア回路の回路図が示されている。
クリア回路の回路図が示されている。
同図では、特に制限されないが、MOSFETQ
１のような回路記号で示したｐチヤンネル
MOSFETと、MOSFETQ７のような回路記号で
示したｎチヤンネルMOSFETとによつて構成さ
れる。また、MOSFETQ４のように添字Ｄが付
されたMOSFETは、デイプレツシヨン型
MOSFETであり、他のMOSFETはエンハンス
メント型MOSFETである。このような回路素子
は、公知のCMOS集積回路技術によつて１個の
シリコンのような半導体基板上において形成され
る。また、特に制限されないが、この実施例の回
路では、負の電源電圧−VDDが用いられている。
１のような回路記号で示したｐチヤンネル
MOSFETと、MOSFETQ７のような回路記号で
示したｎチヤンネルMOSFETとによつて構成さ
れる。また、MOSFETQ４のように添字Ｄが付
されたMOSFETは、デイプレツシヨン型
MOSFETであり、他のMOSFETはエンハンス
メント型MOSFETである。このような回路素子
は、公知のCMOS集積回路技術によつて１個の
シリコンのような半導体基板上において形成され
る。また、特に制限されないが、この実施例の回
路では、負の電源電圧−VDDが用いられている。
ダイオード形態のMOSFETQ１とＱ２とが並
列形態に接続される。このうち、MOSFETQ１
は、電源遮断時にオン状態となつてMOSFETQ
３のゲート容量に蓄積された電圧を放電するため
のものである。また、MOSFETQ２は、そのし
きい値電圧Vthによつて電源電圧DDのレベルシフ
トを行い−（VDD−Vth）電圧を形成して
MOSFETQ３のゲートに伝える。この
MOSFETQ３のソースは、接地電位点に接続さ
れる。そして、そのドレインと電源電圧−VDDと
の間には、MOSFETQ５とMOSFETQ４とが直
列形態に接続される。
列形態に接続される。このうち、MOSFETQ１
は、電源遮断時にオン状態となつてMOSFETQ
３のゲート容量に蓄積された電圧を放電するため
のものである。また、MOSFETQ２は、そのし
きい値電圧Vthによつて電源電圧DDのレベルシフ
トを行い−（VDD−Vth）電圧を形成して
MOSFETQ３のゲートに伝える。この
MOSFETQ３のソースは、接地電位点に接続さ
れる。そして、そのドレインと電源電圧−VDDと
の間には、MOSFETQ５とMOSFETQ４とが直
列形態に接続される。
上記MOSFETQ４は、上述のようにデイプレ
ツシヨン型MOSFETであり、抵抗手段として作
用する。また、MOSFETQ５のゲートには、後
述するラツチ回路の一方の出力点Ｎ４の電圧が供
給される。上記MOSFETQ４，Ｑ５の接続点Ｎ
１の電圧は、MOSFETQ６のゲートに伝えられ
る。このMOSFETQ６のソースと電源電圧−VDD
との間には、クロツク信号φ１とφ２とをそれぞ
れ受ける直列形態のMOSFETQ９，Ｑ８が設け
られる。また、上記MOSFETQ６のドレイン側
と回路の接地電位点との間には、MOSFET７と
キヤパシタＣとが直列形態に設けられる。上記
MOSFETQ７のゲートには、後述するダミーセ
ルの出力信号Ｎ２が供給される。
ツシヨン型MOSFETであり、抵抗手段として作
用する。また、MOSFETQ５のゲートには、後
述するラツチ回路の一方の出力点Ｎ４の電圧が供
給される。上記MOSFETQ４，Ｑ５の接続点Ｎ
１の電圧は、MOSFETQ６のゲートに伝えられ
る。このMOSFETQ６のソースと電源電圧−VDD
との間には、クロツク信号φ１とφ２とをそれぞ
れ受ける直列形態のMOSFETQ９，Ｑ８が設け
られる。また、上記MOSFETQ６のドレイン側
と回路の接地電位点との間には、MOSFET７と
キヤパシタＣとが直列形態に設けられる。上記
MOSFETQ７のゲートには、後述するダミーセ
ルの出力信号Ｎ２が供給される。
上記直列形態のMOSFETQ６，Ｑ７の両端に
は、MOSFETQ１０が設けられる。この
MOSFETQ１０のゲートには、後述するラツチ
回路の一方の出力点Ｎ４の電圧が供給される。ま
た、上記キヤパシタＣと電源電圧−VDDとの間に
は、電源遮断時にキヤパシタＣの一方の電極Ｎ３
の蓄積電圧を放電させるダイオード形態の
MOSFET１１が設けられる。
は、MOSFETQ１０が設けられる。この
MOSFETQ１０のゲートには、後述するラツチ
回路の一方の出力点Ｎ４の電圧が供給される。ま
た、上記キヤパシタＣと電源電圧−VDDとの間に
は、電源遮断時にキヤパシタＣの一方の電極Ｎ３
の蓄積電圧を放電させるダイオード形態の
MOSFET１１が設けられる。
ラツチ回路は、次の各回路素子によつて構成さ
れる。ラツチ回路は、基本的にはMOSFETQ１
６とＱ１４及びMOSFETQ１９とＱ２１とによ
りそれぞれ構成されたCMOSインバータ回路の
入力と出力とを交差結線することによつて形成さ
れる。
れる。ラツチ回路は、基本的にはMOSFETQ１
６とＱ１４及びMOSFETQ１９とＱ２１とによ
りそれぞれ構成されたCMOSインバータ回路の
入力と出力とを交差結線することによつて形成さ
れる。
上記MOSFETQ１６，Ｑ１９には、それぞれ
MOSFETQ１７，Ｑ２０が直列形態に接続され
る。これらのMOSFETQ１７，Ｑ２０のゲート
には、通常の動作状態で形成されたクリア起動信
号Ｓが供給されることによつて、通常動作状態で
クリア信号が形成される。
MOSFETQ１７，Ｑ２０が直列形態に接続され
る。これらのMOSFETQ１７，Ｑ２０のゲート
には、通常の動作状態で形成されたクリア起動信
号Ｓが供給されることによつて、通常動作状態で
クリア信号が形成される。
電源投入時に一方の値に安定させるため、上記
MOSFETQ１６，Ｑ１７の両端には、デイプレ
ツシヨン型MOSFETQ１５が設けられる。また、
上記MOSFETQ１４には、クロツク信号φを受
けるMOSFETQ１３が並列形態に設けられる。
そして、これらのMOSFETQ１３，Ｑ１４と上
記ラツチ回路の一方の出力点Ｎ４との間には、上
記キヤパシタＣの接続点Ｎ３の電圧を受ける
MOSFETQ１２が設けられる。さらに、上記ク
リア起動信号Ｓがゲートに供給された
MOSFETQ２３が上記MOSFET２１に並列形態
に設けられ、ラツチ回路の他方の出力点Ｎ５と、
電源電圧−VDDとの間には、電源遮断時に出力点
Ｎ５を放電させるダイオード形態のMOSFETQ
２２が設けられる。この他方の出力点Ｎ５からオ
ートクリア信号が送出される。
MOSFETQ１６，Ｑ１７の両端には、デイプレ
ツシヨン型MOSFETQ１５が設けられる。また、
上記MOSFETQ１４には、クロツク信号φを受
けるMOSFETQ１３が並列形態に設けられる。
そして、これらのMOSFETQ１３，Ｑ１４と上
記ラツチ回路の一方の出力点Ｎ４との間には、上
記キヤパシタＣの接続点Ｎ３の電圧を受ける
MOSFETQ１２が設けられる。さらに、上記ク
リア起動信号Ｓがゲートに供給された
MOSFETQ２３が上記MOSFET２１に並列形態
に設けられ、ラツチ回路の他方の出力点Ｎ５と、
電源電圧−VDDとの間には、電源遮断時に出力点
Ｎ５を放電させるダイオード形態のMOSFETQ
２２が設けられる。この他方の出力点Ｎ５からオ
ートクリア信号が送出される。
ダミーセルは、MOSFETQ２５，Ｑ２６とＱ
２７，Ｑ２８とでそれぞれ形成されたCMOSイ
ンバータの入出力間を交差結線して構成される。
そして、その一方の入出力端子と回路の接地電位
点との間には、初期設定のためのダイオード形態
のMOSFETQ３１が設けられる。また、上記一
方の入出力端子と電源電圧−VDDとの間には、電
源投入時における反転動作を行わせるため、伝送
ゲートMOSFETQ２９，３０が並列形態に設け
られる。これらのMOSFETQ２９，Ｑ３０のゲ
ートは、回路の接地電位点にそれぞれ接続され
る。他方の入出力端子と回路の接地電位点との間
には、上記同様な伝送ゲートMOSFETQ３２が
設けられる。このダミーセルの他方の入出端子Ｎ
２の信号が上記MOSFETQ７のゲートに供給さ
れる。
２７，Ｑ２８とでそれぞれ形成されたCMOSイ
ンバータの入出力間を交差結線して構成される。
そして、その一方の入出力端子と回路の接地電位
点との間には、初期設定のためのダイオード形態
のMOSFETQ３１が設けられる。また、上記一
方の入出力端子と電源電圧−VDDとの間には、電
源投入時における反転動作を行わせるため、伝送
ゲートMOSFETQ２９，３０が並列形態に設け
られる。これらのMOSFETQ２９，Ｑ３０のゲ
ートは、回路の接地電位点にそれぞれ接続され
る。他方の入出力端子と回路の接地電位点との間
には、上記同様な伝送ゲートMOSFETQ３２が
設けられる。このダミーセルの他方の入出端子Ｎ
２の信号が上記MOSFETQ７のゲートに供給さ
れる。
次に、第２図の動作波形図に従つて、上記実施
例回路の動作を説明する。
例回路の動作を説明する。
電源電圧−VDDがその電源投入によつて立ち上
がるとき、ダミーセルのMOSFETQ３１がウイ
ークリイにオン状態となつてMOSFETQ２７を
オン状態にさせる。このMOSFETQ２７のオン
状態によつてMOSFETQ２６をオン状態とする。
したがつて、ダミーセルの出力信号Ｎ２は、上記
MOSFET２７のオン状態によつて形成されるロ
ウレベル（VDD）レベルに安定する。また、クリ
ア起動信号Ｓは、ハイレベル（接地電位）になつ
ている。
がるとき、ダミーセルのMOSFETQ３１がウイ
ークリイにオン状態となつてMOSFETQ２７を
オン状態にさせる。このMOSFETQ２７のオン
状態によつてMOSFETQ２６をオン状態とする。
したがつて、ダミーセルの出力信号Ｎ２は、上記
MOSFET２７のオン状態によつて形成されるロ
ウレベル（VDD）レベルに安定する。また、クリ
ア起動信号Ｓは、ハイレベル（接地電位）になつ
ている。
一方、ラツチ回路の接続点Ｎ４の電位は、デイ
プレツシヨン型MOSFETQ１５を介して電源電
圧−VDDが供給されるのでこれに従つて立ち上が
る。この接続点Ｎ４の電位がMOSFETQ２１の
しきい値電圧以上になると、MOSFETQ２１は
オン状態となつて出力点Ｎ５（クリア信号ACL）
をハイレベル（接地電位）としてクリア状態にす
る。また、MOSFETQ２を介した電源電圧−VDD
が供給されるMOSFETQ３は、上記MOSFETQ
２によつてレベルシフトされた電圧−（VDD−
Vth）がそのしきい値電圧に到達するとオン状態
になる。このMOSFETQ３と上記接続点Ｎ４の
電圧を受けるMOSFETQ５とが共にオン状態に
なつたとき、デイプレツシヨン型MOSFETQ４
とのコンダクタンス比に従つて接続点Ｎ１の電位
が接地電位側に上昇する。そして、その電位
（N1）がMOSFET６のしきい値電圧に到達する
とMOSFETQ６はオン状態になる。また、ロジ
ツク回路が動作を開始してクロツク信号φ１，φ
２が発生するとMOSFETQ８，Ｑ９はこれに従
つてオン／オフ状態となる。このような電圧に電
源電圧−VDDが立ちがつたとき、実質的なロジツ
ク回路のクリア動作が開始される。
プレツシヨン型MOSFETQ１５を介して電源電
圧−VDDが供給されるのでこれに従つて立ち上が
る。この接続点Ｎ４の電位がMOSFETQ２１の
しきい値電圧以上になると、MOSFETQ２１は
オン状態となつて出力点Ｎ５（クリア信号ACL）
をハイレベル（接地電位）としてクリア状態にす
る。また、MOSFETQ２を介した電源電圧−VDD
が供給されるMOSFETQ３は、上記MOSFETQ
２によつてレベルシフトされた電圧−（VDD−
Vth）がそのしきい値電圧に到達するとオン状態
になる。このMOSFETQ３と上記接続点Ｎ４の
電圧を受けるMOSFETQ５とが共にオン状態に
なつたとき、デイプレツシヨン型MOSFETQ４
とのコンダクタンス比に従つて接続点Ｎ１の電位
が接地電位側に上昇する。そして、その電位
（N1）がMOSFET６のしきい値電圧に到達する
とMOSFETQ６はオン状態になる。また、ロジ
ツク回路が動作を開始してクロツク信号φ１，φ
２が発生するとMOSFETQ８，Ｑ９はこれに従
つてオン／オフ状態となる。このような電圧に電
源電圧−VDDが立ちがつたとき、実質的なロジツ
ク回路のクリア動作が開始される。
次に、さらに電源電圧−VDDが絶対値的に大き
くなると、ダミーセルの伝送ゲートMOSFETQ
２９，Ｑ３０及びＱ３２等がオン状態になつて、
しかもダミーセルを反転させるに必要なコンダク
タンス特性となつたとき、ダミーセルの
MOSFETQ２８，Ｑ２５はオン状態に切り替わ
り、同図に一点破線で示すように出力信号Ｎ２は
ハイレベルに反転する。
くなると、ダミーセルの伝送ゲートMOSFETQ
２９，Ｑ３０及びＱ３２等がオン状態になつて、
しかもダミーセルを反転させるに必要なコンダク
タンス特性となつたとき、ダミーセルの
MOSFETQ２８，Ｑ２５はオン状態に切り替わ
り、同図に一点破線で示すように出力信号Ｎ２は
ハイレベルに反転する。
この出力信号Ｎ２のハイレベルによつて
MOSFETQ７はオン状態となる。したがつてキ
ヤパシタＣには、クロツク信号φ１，φ２従つた
チヤージアツプが行われる。これにより、接続点
の電位は階段波状に立ち上がる。この電位が
MOSFETQ１２のしきい値電圧に到達すると、
MOSFETQ１２はオン状態となる。特に制限さ
れないが、この実施例では内部のクロツク信号φ
（φ１又はφ２でもよい）に同期してクリア解除
を行うようにしている。すなわち、上記
MOSFETQ１２がオン状態になつた後のクロツ
ク信号φが到来したとき、MOSFETQ１３がオ
ン状態になるので、接続点Ｎ４の電位をハイレベ
ルに引き抜くものである。なお、上記クリア起動
信号ＳのハイレベルによりMOSFETQ１７，Ｑ
２０はオン状態となつており、MOSFETQ２３
はオフ状態となつている。したがつて、
MOSFETQ１９，Ｑ２０が共にオン状態になる
ので、同図に破線で示すように出力信号は、
ロウレベルに反転する。すなわち、クリア解除が
行われる。
MOSFETQ７はオン状態となる。したがつてキ
ヤパシタＣには、クロツク信号φ１，φ２従つた
チヤージアツプが行われる。これにより、接続点
の電位は階段波状に立ち上がる。この電位が
MOSFETQ１２のしきい値電圧に到達すると、
MOSFETQ１２はオン状態となる。特に制限さ
れないが、この実施例では内部のクロツク信号φ
（φ１又はφ２でもよい）に同期してクリア解除
を行うようにしている。すなわち、上記
MOSFETQ１２がオン状態になつた後のクロツ
ク信号φが到来したとき、MOSFETQ１３がオ
ン状態になるので、接続点Ｎ４の電位をハイレベ
ルに引き抜くものである。なお、上記クリア起動
信号ＳのハイレベルによりMOSFETQ１７，Ｑ
２０はオン状態となつており、MOSFETQ２３
はオフ状態となつている。したがつて、
MOSFETQ１９，Ｑ２０が共にオン状態になる
ので、同図に破線で示すように出力信号は、
ロウレベルに反転する。すなわち、クリア解除が
行われる。
また、このような動作状態において、クリア起
動信号Ｓをロウレベルにすると、MOSFETQ１
７，Ｑ２０はオフ状態に、MOSFETQ２３はオ
ン状態になるので、上記ラツチ回路が反転してハ
イレベルのクリア信号を形成する。そして、
再びクリア起動信号Ｓをハイレベルにすると、ク
ロツク信号φに同期してその解除が行われる。こ
のように、この実施例回路では、オートクリア動
作と、通常のクリア動作とが行われる。
動信号Ｓをロウレベルにすると、MOSFETQ１
７，Ｑ２０はオフ状態に、MOSFETQ２３はオ
ン状態になるので、上記ラツチ回路が反転してハ
イレベルのクリア信号を形成する。そして、
再びクリア起動信号Ｓをハイレベルにすると、ク
ロツク信号φに同期してその解除が行われる。こ
のように、この実施例回路では、オートクリア動
作と、通常のクリア動作とが行われる。
また、電源遮断時には、上記ダイオード形態の
MOSFETQ１，Ｑ１１，Ｑ２２及びデイプレツ
シヨン型MOSFETQ４，Ｑ１５を通して、各ノ
ードの負電位の放電が行われることによつて、次
の電源投入での上述のような動作を保証するもの
である。
MOSFETQ１，Ｑ１１，Ｑ２２及びデイプレツ
シヨン型MOSFETQ４，Ｑ１５を通して、各ノ
ードの負電位の放電が行われることによつて、次
の電源投入での上述のような動作を保証するもの
である。
なお、特に制限されないが、このオートクリア
回路を内蔵した半導体集積回路装置の電源は、例
えば太陽電池によつて構成されたいる。
回路を内蔵した半導体集積回路装置の電源は、例
えば太陽電池によつて構成されたいる。
(1) CMOSスタテイツク型RAMを含む半導体集
積回路装置でのオートクリア信号の解除をダミ
ーセルの反転動作を確認してから行うことによ
つて、確実なオートクリア動作を実現すること
ができるという効果が得られる。
積回路装置でのオートクリア信号の解除をダミ
ーセルの反転動作を確認してから行うことによ
つて、確実なオートクリア動作を実現すること
ができるという効果が得られる。
(2) 上記ダミーセルの反転動作と、クロツク信号
を用いたキヤパシタへの充電動作と双方の条件
が成就したとき、クリア解除を行うことによつ
てより確実なオートクリア動作を実現すること
ができるという効果が得られる。
を用いたキヤパシタへの充電動作と双方の条件
が成就したとき、クリア解除を行うことによつ
てより確実なオートクリア動作を実現すること
ができるという効果が得られる。
(3) クロツク信号を用いてクリア解除のタイミン
グを規定することによつて、クリア解除後のロ
ジツク動作を確実にできるという効果が得られ
る。
グを規定することによつて、クリア解除後のロ
ジツク動作を確実にできるという効果が得られ
る。
以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。電源投入時にクリア信号を発生する回路
は、例えば、そのコンダクタンス特性を非対象す
ることによつて一方に安定するフリツプフロツプ
回路を用いるもの等、種々の変形を採ることがで
きるものである。
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。電源投入時にクリア信号を発生する回路
は、例えば、そのコンダクタンス特性を非対象す
ることによつて一方に安定するフリツプフロツプ
回路を用いるもの等、種々の変形を採ることがで
きるものである。
また、ダミーセルを電源投入時に一方に安定さ
せる手段も種々の実施形態を採ることができるも
のである。
せる手段も種々の実施形態を採ることができるも
のである。
この発明は、CMOSスタテイツク型RAMを内
蔵し、オートクリア動作を必要とする各種半導体
集積回路装置に広く利用できる。
蔵し、オートクリア動作を必要とする各種半導体
集積回路装置に広く利用できる。
第１図は、この発明の一実施例を示すオートク
リア回路の回路図、第２図は、その動作を説明す
るための動作波形図である。
リア回路の回路図、第２図は、その動作を説明す
るための動作波形図である。
Claims (1)
- 【特許請求の範囲】 １ CMOS回路で構成されたRAMと、デイジタ
ル制御回路と、電源電圧の立ち上がり時にデイジ
タル制御回路のクリア信号を形成するクリア信号
発生回路と、上記RAMを構成するメモリセルと
同じ構成のダミーセルから成り、電源電圧の立ち
上がり時に一方の値に安定し、定常的にオン状態
とされる電圧がゲートに供給された伝送ゲート
MOSFETを介して電源電圧及び又は接地電位を
供給することによつて他方の値に反転させられた
信号を上記クリア信号を解除させる論理条件の一
部として用いられるクリア解除回路とを含むこと
を特徴とする半導体集積回路装置。 ２ 上記クリア解除回路は、上記ダミーセルから
の反転信号、電源電圧のレベルシフト電圧及びク
ロツク信号とをそれぞれ受けるMOSFETと、こ
れらのMOSFETを介してチヤージアツプされる
キヤパシタとを含み、このキヤパシタにおけるチ
ヤージアツプ電圧をクリア解除信号として用いる
ことを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３ 上記半導体集積回路装置は、光電池を電源電
圧として動作するものであることを特徴とする特
許請求の範囲第１又は第２項記載の半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127707A JPS6020222A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127707A JPS6020222A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020222A JPS6020222A (ja) | 1985-02-01 |
| JPH0315765B2 true JPH0315765B2 (ja) | 1991-03-01 |
Family
ID=14966716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127707A Granted JPS6020222A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020222A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4345770B2 (ja) | 2006-04-11 | 2009-10-14 | エルピーダメモリ株式会社 | ラッチ回路、及びこれを備えた半導体装置 |
| JP5955831B2 (ja) | 2010-03-23 | 2016-07-20 | キャラハン イノベーション | エクササイズシステム及びコントローラ |
-
1983
- 1983-07-15 JP JP58127707A patent/JPS6020222A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020222A (ja) | 1985-02-01 |
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