JPS6020222A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6020222A JPS6020222A JP58127707A JP12770783A JPS6020222A JP S6020222 A JPS6020222 A JP S6020222A JP 58127707 A JP58127707 A JP 58127707A JP 12770783 A JP12770783 A JP 12770783A JP S6020222 A JPS6020222 A JP S6020222A
- Authority
- JP
- Japan
- Prior art keywords
- clear
- signal
- circuit
- semiconductor integrated
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、０ＭＯ３（相補型ＭＯ８）回路で構成されたＲＡＭ
（ランダム・アクセス・メモリ）と各種情報処理を行
うディジタル制御回路とを含み、そのオートクリア回路
に有効な技術に関するものである。
ば、０ＭＯ３（相補型ＭＯ８）回路で構成されたＲＡＭ
（ランダム・アクセス・メモリ）と各種情報処理を行
うディジタル制御回路とを含み、そのオートクリア回路
に有効な技術に関するものである。
電子式卓上計算機等は、フリップフロンブ回路。
レジスタ等の記憶回路を含んでいる。したがって、電源
電圧投入時にこれらの必要な記憶回路をクリアして自動
的に初期設定を行うことが便利である。
電圧投入時にこれらの必要な記憶回路をクリアして自動
的に初期設定を行うことが便利である。
本願発明者等は、電源投入時にクリア信号を発生させて
おいて、内部回路の動作に必要なりロック信号等を利用
してキャパシタにチャージアップを行い、複数個のクロ
ックの到来によってチャージアップされた電圧により、
クリア信号の解除を行うことをこの発明に先立って考え
た。
おいて、内部回路の動作に必要なりロック信号等を利用
してキャパシタにチャージアップを行い、複数個のクロ
ックの到来によってチャージアップされた電圧により、
クリア信号の解除を行うことをこの発明に先立って考え
た。
このようなオートクリア回路にあっては、０Ｍ０８回路
で構成されたＲＡＭを含む半導体集積回路装置において
、次のような欠点のあることが本願発明者によって明ら
かにされた。
で構成されたＲＡＭを含む半導体集積回路装置において
、次のような欠点のあることが本願発明者によって明ら
かにされた。
上記オートクリア方式では、上記記憶回路等の内部回路
が完全に動作状態になって初めてクリア信号に応答する
ものである。したがって、初期設定される回路の下限動
作電圧は、オートクリア回路より絶対値的に小さな電圧
である必要がある。
が完全に動作状態になって初めてクリア信号に応答する
ものである。したがって、初期設定される回路の下限動
作電圧は、オートクリア回路より絶対値的に小さな電圧
である必要がある。
しかし、ＣＭＯＳスタティック型ＲＡＭを内蔵した場合
には、その下限動作電圧が比較的大きな値となることが
判明した。この理由は、メモリセルがＣＭＯＳフリンプ
フロップと、その一対の入出力端子を相補対データ線に
接続する伝送ゲートＭＯ３ＦＥＴとにより構成され、上
記伝送ゲートＭＯ３ＦＥＴによって伝達する信号レベル
がそのしきい値電圧分だけレベル損失の生じることに起
因している。特に、ｐチャンネルＭＯＳ Ｆ ＥＴのし
きい値電圧が低（、ｎチャンネルＭＯＳ Ｆ ＥＴのし
きい値電圧が高いものでは、上記伝送ゲートＭＯ３ＦＥ
Ｔにおけるレベル損失が大きくなるのでこの傾向が大き
くなる。
には、その下限動作電圧が比較的大きな値となることが
判明した。この理由は、メモリセルがＣＭＯＳフリンプ
フロップと、その一対の入出力端子を相補対データ線に
接続する伝送ゲートＭＯ３ＦＥＴとにより構成され、上
記伝送ゲートＭＯ３ＦＥＴによって伝達する信号レベル
がそのしきい値電圧分だけレベル損失の生じることに起
因している。特に、ｐチャンネルＭＯＳ Ｆ ＥＴのし
きい値電圧が低（、ｎチャンネルＭＯＳ Ｆ ＥＴのし
きい値電圧が高いものでは、上記伝送ゲートＭＯ３ＦＥ
Ｔにおけるレベル損失が大きくなるのでこの傾向が大き
くなる。
そこで、本願発明者は、上記メモリセルと同じ回路構成
のフリップフロップを用いて、その反転動作によって形
成される信号を上記クリア解除を行う論理条件の一部と
して利用することを考えた。
のフリップフロップを用いて、その反転動作によって形
成される信号を上記クリア解除を行う論理条件の一部と
して利用することを考えた。
（発明の目的〕
この発明の目的は、確実なオートクリア動作を実現した
半導体集積回路装置を提供することにある。
半導体集積回路装置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、ＣＭＯ３ＲＡＭのメモリセルと同じ回路構成
のダミーセルを形成して、その反転動作により形成され
た信号をクリア解除を行う論理条件の一部として用いる
ことにより、確実なオートクリア動作を実現するもので
ある。
のダミーセルを形成して、その反転動作により形成され
た信号をクリア解除を行う論理条件の一部として用いる
ことにより、確実なオートクリア動作を実現するもので
ある。
第１図には、この発明の一実施例を示すオートクリア回
路の回路図が示されている。
路の回路図が示されている。
同図では、特に制限されないが、ＭＯ３ＦＥＴＱ１のよ
うな回路記号で示したｐチャンネルＭＯ３ＦＥＴと、Ｍ
Ｏ５ＦＥＴＱ７のような回路記号で示したｎチャンネル
ＭＯ３ＦＥＴとによって構成される。また、ＭＯ３ＦＥ
ＴＱ４のように添字りが付されたＭＯＳＦＥＴは、ディ
ブレ７シヨン型ＭＯＳ Ｆ ＥＴであり、他のＭＯＳＦ
ＥＴはエンハンスメント型ＭＯ５ＦＥＴである。このよ
うな回路素子は、公知のＣＭＯ５集積回路技術によって
１個のシリコンのような半導体基板上において形成され
る。また、特に制限されないが、この実施例の回路では
、負の電源電圧−ＶＤＤが用いられている。
うな回路記号で示したｐチャンネルＭＯ３ＦＥＴと、Ｍ
Ｏ５ＦＥＴＱ７のような回路記号で示したｎチャンネル
ＭＯ３ＦＥＴとによって構成される。また、ＭＯ３ＦＥ
ＴＱ４のように添字りが付されたＭＯＳＦＥＴは、ディ
ブレ７シヨン型ＭＯＳ Ｆ ＥＴであり、他のＭＯＳＦ
ＥＴはエンハンスメント型ＭＯ５ＦＥＴである。このよ
うな回路素子は、公知のＣＭＯ５集積回路技術によって
１個のシリコンのような半導体基板上において形成され
る。また、特に制限されないが、この実施例の回路では
、負の電源電圧−ＶＤＤが用いられている。
ダイオード形態のＭＯ３ＦＥＴＱＩとＱ２と；’＋＜並
列形態に接続される。このうち、ＭＯ３ＦＥＴＱ１は、
電源遮断時にオン状態となってＭＯ３ＦＥＴＱ３のゲー
ト容量に苺積された電圧を放電するためのものである。
列形態に接続される。このうち、ＭＯ３ＦＥＴＱ１は、
電源遮断時にオン状態となってＭＯ３ＦＥＴＱ３のゲー
ト容量に苺積された電圧を放電するためのものである。
また、ＭＯ３ＦＥＴＱ２は、そのしきい値電圧ｖｔｈに
よって電源電圧ＶＤＤのし・ベルシフトを行い−（ＶＤ
Ｄ−Ｖｔｈ） 電圧を形成してＭＯ３ＦＥＴＱ３のゲー
トに伝える。このＭＯ３ＦＥＴＱ３のソースは、接地電
位点に接続される。そして、そのドレインと電源電圧−
Ｖ ＤＤとの間には、ＭＯ３ＦＥＴＱ５とλ４０ Ｓ
Ｆ Ｅ Ｔ Ｑ ４とが直列形態に接続される。
よって電源電圧ＶＤＤのし・ベルシフトを行い−（ＶＤ
Ｄ−Ｖｔｈ） 電圧を形成してＭＯ３ＦＥＴＱ３のゲー
トに伝える。このＭＯ３ＦＥＴＱ３のソースは、接地電
位点に接続される。そして、そのドレインと電源電圧−
Ｖ ＤＤとの間には、ＭＯ３ＦＥＴＱ５とλ４０ Ｓ
Ｆ Ｅ Ｔ Ｑ ４とが直列形態に接続される。
上記ＭＯ３ＦＥＴＱ４は、上述のようにディプレッショ
ン型ＭＯ３ＦＥＴであり、抵抗手段として作用する。ま
た、ＭＯ３ＦＥＴＱ５のゲートには、後述するラッチ回
路の一方の出力点Ｎ４の電圧が供給される。上記ＭＯ３
ＦＥＴＱ４．Ｑ５の接続点Ｎ１の電圧は、ＭＯ３ＦＥＴ
Ｑ６のゲートに伝えられる。このＭＯ３ＦＥＴＱ６のソ
ースと電源電圧−ＶＤＤとの間には、クロック信号φ１
とφ２とをそれぞれ受ける直列形態のＭＯ３ＦＥＴＱ９
．ＱＢが設けられる。また、上記ＭＯ３ＦＥＴＱ６のド
レイン側と回路の接地電位点との間には、Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ７とキャパシタＣとが直列形態に設けら
れる。上記ＭＯ５ＦＥＴＱ７のゲートには、後述するダ
ミーセルの出力信号Ｎ２が供給される。
ン型ＭＯ３ＦＥＴであり、抵抗手段として作用する。ま
た、ＭＯ３ＦＥＴＱ５のゲートには、後述するラッチ回
路の一方の出力点Ｎ４の電圧が供給される。上記ＭＯ３
ＦＥＴＱ４．Ｑ５の接続点Ｎ１の電圧は、ＭＯ３ＦＥＴ
Ｑ６のゲートに伝えられる。このＭＯ３ＦＥＴＱ６のソ
ースと電源電圧−ＶＤＤとの間には、クロック信号φ１
とφ２とをそれぞれ受ける直列形態のＭＯ３ＦＥＴＱ９
．ＱＢが設けられる。また、上記ＭＯ３ＦＥＴＱ６のド
レイン側と回路の接地電位点との間には、Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｑ ７とキャパシタＣとが直列形態に設けら
れる。上記ＭＯ５ＦＥＴＱ７のゲートには、後述するダ
ミーセルの出力信号Ｎ２が供給される。
上記直列形態のＭＯＳＦＥＴＱ６．Ｑ７の両端には、Ｍ
Ｏ３ＦＥＴＱＩ Ｏが設けられる。このＭＯ３ＦＥＴＱ
ＩＯのゲートには、後述するラッチ回路の一方の出力点
Ｎ４の電圧が供給される。また、上記キャパシタＣと電
源電圧−ＶＤＤとの間には、電源遮断時にキャパシタＣ
の一方の電極Ｎ３の蓄積電圧を放電させるダイオード形
態のＭＯ３ＦＥＴＱＩ １が設けられる。
Ｏ３ＦＥＴＱＩ Ｏが設けられる。このＭＯ３ＦＥＴＱ
ＩＯのゲートには、後述するラッチ回路の一方の出力点
Ｎ４の電圧が供給される。また、上記キャパシタＣと電
源電圧−ＶＤＤとの間には、電源遮断時にキャパシタＣ
の一方の電極Ｎ３の蓄積電圧を放電させるダイオード形
態のＭＯ３ＦＥＴＱＩ １が設けられる。
ラッチ回路は、次の各回路素子によって構成される。ラ
ンチ回路は、基本的にはＭＯＳ Ｆ ＥＴＱ１６とＱｌ
４及びＭＯ３ＦＥＴＱＩ ９とＱ２１とによりそれぞれ
構成されたＣＭＯＳインバータ回路の入力と出力とを交
差結線することによって形成される。
ンチ回路は、基本的にはＭＯＳ Ｆ ＥＴＱ１６とＱｌ
４及びＭＯ３ＦＥＴＱＩ ９とＱ２１とによりそれぞれ
構成されたＣＭＯＳインバータ回路の入力と出力とを交
差結線することによって形成される。
上記ＭＯＳＦＥＴＱＩ ６．Ｑｌ ９には、それぞれＭ
Ｏ３ＦＥＴＱＩ ７，０．２０が直列形態に接続される
。これらのＭＯ３ＦＥＴＱ１？、Ｑ２０（７）ゲートに
は、通常の動作状態で形成されたクリア起動信号Ｓが供
給されることによって、通常動作状態でのクリア信号Ａ
ＣＬが形成される。
Ｏ３ＦＥＴＱＩ ７，０．２０が直列形態に接続される
。これらのＭＯ３ＦＥＴＱ１？、Ｑ２０（７）ゲートに
は、通常の動作状態で形成されたクリア起動信号Ｓが供
給されることによって、通常動作状態でのクリア信号Ａ
ＣＬが形成される。
電源投入時に一方の値に安定させるため、上記ＭＯ３Ｆ
ＥＴＱＩ ６．Ｑｌ ７の両端には、ディプレッション
型ＭＯ３ＦＥＴＱ１５が設けられる。
ＥＴＱＩ ６．Ｑｌ ７の両端には、ディプレッション
型ＭＯ３ＦＥＴＱ１５が設けられる。
また、上記ＭＯ，５ＦＥＴＱ１４には、クロック信号φ
を受けるＭＯ３ＦＥＴＱＩ ３が並列形態に設けられる
。そして、これらのＭＯ３ＦＥＴＱＩ ３゜Ｑｌ４と上
記ラッチ回路の一方の出力点Ｎ４との間には、上記キャ
パシタＣの接続点Ｎ３の電圧を受けるＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ １２が設けられる。さらに、上記クリア起動
信号Ｓがゲートに供給されたＭＯ５ＦＥＴＱ２３が上記
ＭＯＳＦＥＴＱ２１に並列形態に設けられ、ラッチ回路
の他方の出力点Ｎ５と、電源電圧−ＶＤＤとの間には、
電源遮断時に出力点Ｎ５を放電させるダイオード形態の
ＭＯ３ＦＥＴＱ２２が設けられる。この他方の出力点Ｎ
５からオートクリア信号ＡＣＬが送出される。
を受けるＭＯ３ＦＥＴＱＩ ３が並列形態に設けられる
。そして、これらのＭＯ３ＦＥＴＱＩ ３゜Ｑｌ４と上
記ラッチ回路の一方の出力点Ｎ４との間には、上記キャ
パシタＣの接続点Ｎ３の電圧を受けるＭ ＯＳ Ｆ Ｅ
Ｔ Ｑ １２が設けられる。さらに、上記クリア起動
信号Ｓがゲートに供給されたＭＯ５ＦＥＴＱ２３が上記
ＭＯＳＦＥＴＱ２１に並列形態に設けられ、ラッチ回路
の他方の出力点Ｎ５と、電源電圧−ＶＤＤとの間には、
電源遮断時に出力点Ｎ５を放電させるダイオード形態の
ＭＯ３ＦＥＴＱ２２が設けられる。この他方の出力点Ｎ
５からオートクリア信号ＡＣＬが送出される。
ダミーセルは、ＭＯ３ＦＥＴＱ２５．Ｑ２６と０２７、
Ｑ２Ｂとでそれぞれ形成されたＣＭＯＳインバータの入
出力間を交差結線して構成される。
Ｑ２Ｂとでそれぞれ形成されたＣＭＯＳインバータの入
出力間を交差結線して構成される。
そして、その一方の入出力端子と回路の接地電位点との
間には、初期設定のためのダイオード形態のＭＯ３ＦＥ
ＴＱ３１が設けられる。また、上記一方の入出力端子と
電源電圧−ＶＤＤとの間には、電源投入時における反転
動作を行わせるため、伝送ゲー）ＭＯ３ＦＥＴＱ２９．
３０が並列形態に設けられる。これらのＭＯ３ＦＥＴＱ
２９．Ｑ３０のゲートは、回路の接地電位点にそれぞれ
接続される。他方の入出力端子と回路の接地電位点との
間には、上記同様な伝送ゲー）ＭＯ３ＦＥＴＱ３２が設
けられる。このダミーセルの他方の入出力端子Ｎ２の信
号が上記ＭＯ３ＦＥＴＱ７のゲートに供給される。
間には、初期設定のためのダイオード形態のＭＯ３ＦＥ
ＴＱ３１が設けられる。また、上記一方の入出力端子と
電源電圧−ＶＤＤとの間には、電源投入時における反転
動作を行わせるため、伝送ゲー）ＭＯ３ＦＥＴＱ２９．
３０が並列形態に設けられる。これらのＭＯ３ＦＥＴＱ
２９．Ｑ３０のゲートは、回路の接地電位点にそれぞれ
接続される。他方の入出力端子と回路の接地電位点との
間には、上記同様な伝送ゲー）ＭＯ３ＦＥＴＱ３２が設
けられる。このダミーセルの他方の入出力端子Ｎ２の信
号が上記ＭＯ３ＦＥＴＱ７のゲートに供給される。
次に、第２図の動作波形図に従って、上記実施例回路の
動作を説明する。
動作を説明する。
電源電圧−ＶＤＤがその電源投入によって立ち上がると
き、ダミーセルのＭＯ３ＦＥＴＱ３１がウイークリイに
オン状態となってＭＯ８ＦＥＴＱ２７をオン状態にさせ
る。このＭＯ３ＦＥＴＱ２７のオン状態によってＭＯ３
ＦＥＴＱ２６をオン状態とする。したがって、ダミーセ
ルの出力信号Ｎ２は、上記ＭＯ３ＦＥＴＱ２７のオン状
態によって形成されるロウレベル（−ＶＤＤ）レベルに
安定する。また、クリア起動信号Ｓは、ハイレベル（接
地電位）になっている。
き、ダミーセルのＭＯ３ＦＥＴＱ３１がウイークリイに
オン状態となってＭＯ８ＦＥＴＱ２７をオン状態にさせ
る。このＭＯ３ＦＥＴＱ２７のオン状態によってＭＯ３
ＦＥＴＱ２６をオン状態とする。したがって、ダミーセ
ルの出力信号Ｎ２は、上記ＭＯ３ＦＥＴＱ２７のオン状
態によって形成されるロウレベル（−ＶＤＤ）レベルに
安定する。また、クリア起動信号Ｓは、ハイレベル（接
地電位）になっている。
一方、ラッチ回路の接続点Ｎ４の電位は、ディプレッシ
ョン型ＭＯ３ＦＥＴＱＩ ５を介して電源電圧−ＶＤＤ
が供給されるのでこれに従って立ち上がる。この接続点
Ｎ４の電位がＭＯ３ＦＥＴＱ２１のしきい値電圧以上に
なると、ＭＯ５ＦＥＴＱ２１はオン状態となって出力点
Ｎ５（クリア信号ＡＣＬ）をハイレベル（接地電位）と
してクリア状態にする。また、ＭＯＳＦＥＴＱ２を介し
た電源電圧−ＶＤＤが供給されるＭＯ３ＦＥＴＱ３は、
上記ＭＯ３ＦＥＴＱ２によってレベルシフトされた電圧
−（Ｖｏｏ−Ｖｔｈ）がそのしきい値電圧に到達すると
オン状態になる。このＭＯ３ＦＥＴＱ３と上記接続点Ｎ
４の電圧を受けるＭＯＳＦＥＴＱ５とが共にオン状態に
なったとき、ディプレッション型ＭＯ３ＦＥＴＱ４との
コンダクタンス比に従って接続点Ｎ１の電位が接地電位
側に上昇する。
ョン型ＭＯ３ＦＥＴＱＩ ５を介して電源電圧−ＶＤＤ
が供給されるのでこれに従って立ち上がる。この接続点
Ｎ４の電位がＭＯ３ＦＥＴＱ２１のしきい値電圧以上に
なると、ＭＯ５ＦＥＴＱ２１はオン状態となって出力点
Ｎ５（クリア信号ＡＣＬ）をハイレベル（接地電位）と
してクリア状態にする。また、ＭＯＳＦＥＴＱ２を介し
た電源電圧−ＶＤＤが供給されるＭＯ３ＦＥＴＱ３は、
上記ＭＯ３ＦＥＴＱ２によってレベルシフトされた電圧
−（Ｖｏｏ−Ｖｔｈ）がそのしきい値電圧に到達すると
オン状態になる。このＭＯ３ＦＥＴＱ３と上記接続点Ｎ
４の電圧を受けるＭＯＳＦＥＴＱ５とが共にオン状態に
なったとき、ディプレッション型ＭＯ３ＦＥＴＱ４との
コンダクタンス比に従って接続点Ｎ１の電位が接地電位
側に上昇する。
ソシテ、ソノ電位（Ｎ１）がＭＯ３ＦＥＴＱ６（７）し
きい値電圧に到達するとＭＯ３ＦＥＴＱ６はオン状態に
なる。また、ロジック回路が動作を開始してクロック信
号φ１．φ２が発生するとＭＯＳＦＥＴＱＢ、Ｑ９はこ
れに従ってオン／オフ状態となる。このような電圧に電
源電圧−ｖＤｏが立ち上がったとき、実質的なロジック
回路のクリア動作が開始される。
きい値電圧に到達するとＭＯ３ＦＥＴＱ６はオン状態に
なる。また、ロジック回路が動作を開始してクロック信
号φ１．φ２が発生するとＭＯＳＦＥＴＱＢ、Ｑ９はこ
れに従ってオン／オフ状態となる。このような電圧に電
源電圧−ｖＤｏが立ち上がったとき、実質的なロジック
回路のクリア動作が開始される。
次に、さらに電源電圧−ＶＤＤが絶対値的に大きくなる
と、ダミーセルの伝送ゲートＭＯ３ＦＥＴＱ２９．Ｑ３
０及びＱ３２等がオン状態になって、しかもダミーセル
を反転させるに必要なコンダクタンス特性となったとき
、ダミーセルのＭＯＳＦＥＴＱ２Ｂ、Ｑ２５はオン状態
に切り替わり、同図に一点破線で示すように出力信号Ｎ
２はハイレベルに反転する。
と、ダミーセルの伝送ゲートＭＯ３ＦＥＴＱ２９．Ｑ３
０及びＱ３２等がオン状態になって、しかもダミーセル
を反転させるに必要なコンダクタンス特性となったとき
、ダミーセルのＭＯＳＦＥＴＱ２Ｂ、Ｑ２５はオン状態
に切り替わり、同図に一点破線で示すように出力信号Ｎ
２はハイレベルに反転する。
この出力信号Ｎ２のハイレベルによってＭＯＳＦＥＴＱ
７はオン状態となる。したがって、キャパシタＣには、
クロック信号φ１．φ２に従ったチャージアップが行わ
れる。これにより、接続点の電位は階段波状に立ち上が
る。この電位がＭＯＳＦＥＴＱ１２のしきい値電圧に到
達すると、ＭＯ３ＦＥＴＱＩ ２はオン状態となる。特
に制限されないが、この実施例では内部のクロック信号
φ（φ１又はφ２でもよい）に同期してクリア解除を行
うようにしている。すわなち、上記ＭＯ３ＦＥＴＱ１２
がオン状態になった後のクロック信号φが到来したとき
、ＭＯ３ＦＦ、ＴＱＩ ３がオン状態になるので、接続
点Ｎ４の電位をハイレベルに引き抜くものである。なお
、上記クリア起動信号ＳのハイレベルによりＭＯ３ＦＥ
ＴＱ１７．Ｑ２０はオン状態となっており、ＭＯ３ＦＥ
ＴＱ２３はオフ状態にな″っている。したがって、ＭＯ
ＳＦＥＴＱ１９．Ｑ２０が共にオン状態になるので、同
図に破線で示すように出力信号ＡＣＬは、ロウレベルに
反転する。すなわち、クリア解除が行われる。
７はオン状態となる。したがって、キャパシタＣには、
クロック信号φ１．φ２に従ったチャージアップが行わ
れる。これにより、接続点の電位は階段波状に立ち上が
る。この電位がＭＯＳＦＥＴＱ１２のしきい値電圧に到
達すると、ＭＯ３ＦＥＴＱＩ ２はオン状態となる。特
に制限されないが、この実施例では内部のクロック信号
φ（φ１又はφ２でもよい）に同期してクリア解除を行
うようにしている。すわなち、上記ＭＯ３ＦＥＴＱ１２
がオン状態になった後のクロック信号φが到来したとき
、ＭＯ３ＦＦ、ＴＱＩ ３がオン状態になるので、接続
点Ｎ４の電位をハイレベルに引き抜くものである。なお
、上記クリア起動信号ＳのハイレベルによりＭＯ３ＦＥ
ＴＱ１７．Ｑ２０はオン状態となっており、ＭＯ３ＦＥ
ＴＱ２３はオフ状態にな″っている。したがって、ＭＯ
ＳＦＥＴＱ１９．Ｑ２０が共にオン状態になるので、同
図に破線で示すように出力信号ＡＣＬは、ロウレベルに
反転する。すなわち、クリア解除が行われる。
また、このような動作状態において、クリア起動信号Ｓ
をロウレベルにすると、ＭＯ３ＦＥＴＱ１７、Ｑ２０は
オフ状態に、ＭＯ３ＦＥＴＱ２３はオン状態になるので
、上記ラッチ回路が反転してハイレベルのクリア信号Ａ
ＣＬを形成する。そして、再びクリア起動信号Ｓをハイ
レベルにすると、クロック信号φに同期してその解除が
行われる。このように、この実施例回路では、オートク
リア動作と、通常のクリア動作とが行われる。
をロウレベルにすると、ＭＯ３ＦＥＴＱ１７、Ｑ２０は
オフ状態に、ＭＯ３ＦＥＴＱ２３はオン状態になるので
、上記ラッチ回路が反転してハイレベルのクリア信号Ａ
ＣＬを形成する。そして、再びクリア起動信号Ｓをハイ
レベルにすると、クロック信号φに同期してその解除が
行われる。このように、この実施例回路では、オートク
リア動作と、通常のクリア動作とが行われる。
また、電源遮断時には、上記ダイオード形態のＭＯ３Ｆ
ＥＴＱＩ、Ｑｌ １．Ｑ２２及びディプレッション型Ｍ
Ｏ３ＦＥＴＱ４．Ｑ１５を通して、各ノードの負電位の
放電が行われることによって、次の電源投入での上述の
ような動作を保証するものである。
ＥＴＱＩ、Ｑｌ １．Ｑ２２及びディプレッション型Ｍ
Ｏ３ＦＥＴＱ４．Ｑ１５を通して、各ノードの負電位の
放電が行われることによって、次の電源投入での上述の
ような動作を保証するものである。
なお、特に制限されないが、このオートクリア回路を内
蔵した半導体集積回路装置の電源は、例えば太陽電池に
よって構成されたいる。
蔵した半導体集積回路装置の電源は、例えば太陽電池に
よって構成されたいる。
（効 果〕
＋１） ＣＭ ＯＳスタティック型ＲΔλ１を含む半導
体集積回路装置でのオートクリア信号の解除をダミーセ
ルの反転動作を確認してから行うごとによって、確実な
オートクリア動作を実現することができるという効果が
得られる。
体集積回路装置でのオートクリア信号の解除をダミーセ
ルの反転動作を確認してから行うごとによって、確実な
オートクリア動作を実現することができるという効果が
得られる。
（２）上記ダミー・セルの反転動作と、クロック信号を
用いたキャパシタへ、の充電動作との双方の条件が成就
したとき、クリアＢ除を行うことによってより確実なオ
ートクリア動作を実現することができるという効果が得
られる。
用いたキャパシタへ、の充電動作との双方の条件が成就
したとき、クリアＢ除を行うことによってより確実なオ
ートクリア動作を実現することができるという効果が得
られる。
（３）クロックｆ君号を用いてクリア解除クイミングを
規定することによって、クリア解除後のロジック動作を
確実にできるという効果が得られる。
規定することによって、クリア解除後のロジック動作を
確実にできるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。電源投入時にクリア信
号を発注する回路は、例えば、そのコンダクタンス特性
を非対象することによって一方に安定するフリップフロ
ップ回路を用いるもの等、種々の変形を採ることができ
るものである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。電源投入時にクリア信
号を発注する回路は、例えば、そのコンダクタンス特性
を非対象することによって一方に安定するフリップフロ
ップ回路を用いるもの等、種々の変形を採ることができ
るものである。
また、ダミーセルを電源投入時に一方に安定させる手段
も種々の実施形態を採ることができるものである。
も種々の実施形態を採ることができるものである。
この発明は、ＣＭＯＳスタティック型ＲＡＭを内蔵し、
オートクリア動作を必要とする各種半導体集積回路装置
に広く利用できる。
オートクリア動作を必要とする各種半導体集積回路装置
に広く利用できる。
第１図は、この発明の一実施例を示すオートクリア回路
の回路図、
の回路図、
Claims (1)
- １．０Ｍ０３回路で構成されたＲＡＭと、ディジタル制
御回路と、電源電圧の立ち上がり時にディジタル制御回
路のクリア信号を形成するクリア信号発生回路と、上記
ＲＡＭを構成するメモリセルと同じ構成のダミーセルか
ら成り、電源電圧の立ち上がり時に一方の値に安定し、
定常的にオン状態とされる電圧がゲートに供給された伝
送ゲートＭＯ３ＦＥＴを介して電源電圧及び又は接地電
位を供給することによって他方の値に反転させられた信
号を上記クリア信号を解除させる論理条件の一部として
用いられるクリア解除回路とを含むことを特徴とする半
導体集積回路装置。 ２、上記クリア解除回路は、上記ダミーセルからの反転
信号、電源電圧のレベルシフト電圧及びクロック信号と
をそれぞれ受けるＭＯＳ Ｆ ＥＴと、これらのＭＯＳ
ＦＥＴを介してチャージアンプされるキャパシタとを含
み、このキャパシタにおけるチャージアップ電圧をクリ
ア解除信号として用いることを特徴とする特許請求の範
囲第１項記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、光電池を電源電圧とし
て動作するものであることを特徴とする特許請求の範囲
第１又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127707A JPS6020222A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127707A JPS6020222A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020222A true JPS6020222A (ja) | 1985-02-01 |
| JPH0315765B2 JPH0315765B2 (ja) | 1991-03-01 |
Family
ID=14966716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127707A Granted JPS6020222A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020222A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701265B2 (en) | 2006-04-11 | 2010-04-20 | Elpida Memory, Inc. | Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit |
| US9387396B2 (en) | 2010-03-23 | 2016-07-12 | Callaghan Innovation | Exercise system and controller |
-
1983
- 1983-07-15 JP JP58127707A patent/JPS6020222A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701265B2 (en) | 2006-04-11 | 2010-04-20 | Elpida Memory, Inc. | Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit |
| US9387396B2 (en) | 2010-03-23 | 2016-07-12 | Callaghan Innovation | Exercise system and controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0315765B2 (ja) | 1991-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940005506B1 (ko) | 플립플롭회로 | |
| US9106225B2 (en) | Semiconductor integrated circuit | |
| US7440534B2 (en) | Master-slave flip-flop, trigger flip-flop and counter | |
| US6762637B2 (en) | Edge-triggered d-flip-flop circuit | |
| US20020097076A1 (en) | Flip-flop circuit | |
| US8416002B2 (en) | Flip-flop circuit design | |
| US3851277A (en) | Astable multivibrator using insulated-gate field effect transistors | |
| JPS6020222A (ja) | 半導体集積回路装置 | |
| JPH0446013B2 (ja) | ||
| US20080030250A1 (en) | Flip-flop circuit | |
| JPS60116224A (ja) | 半導体集積回路装置 | |
| JP2000124777A (ja) | ラッチ回路およびフリップフロップ回路 | |
| EP0244587B1 (en) | Complementary input circuit | |
| KR20210058564A (ko) | 플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법 | |
| US6300801B1 (en) | Or gate circuit and state machine using the same | |
| JP2936474B2 (ja) | 半導体集積回路装置 | |
| US20240235552A9 (en) | Enhanced rising and falling transitions for level shifting low-voltage input signals | |
| US20240137022A1 (en) | Enhanced rising and falling transitions for level shifting low-voltage input signals | |
| US6266800B1 (en) | System and method for eliminating effects of parasitic bipolar transistor action in dynamic logic using setup time determination | |
| JPH06260902A (ja) | フリップフロップ回路 | |
| JP2003347911A (ja) | 半導体集積回路 | |
| JPS5979632A (ja) | ラツチ回路 | |
| KR940000252Y1 (ko) | 씨모스 낸드게이트 | |
| US20070188208A1 (en) | Semiconductor integrated circuit | |
| JPS6083419A (ja) | 出力バツフア回路 |