KR20210058564A - 플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법 - Google Patents

플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법 Download PDF

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Abstract

본 개시에 따르면, 플립-플롭은, 클락 신호를 반전시킴으로써 반전 클락 신호를 생성하도록 구성되는 클락 인버터 회로, 클락 신호의 위상 및/또는 반전 클락 신호의 위상에 따라 입력 신호를 기초로 중간 신호를 출력하는 입력 스위칭 회로로서, 플립-플롭의 리셋 동작을 나타내는 리셋 신호가 입력되는 것에 응답하여 입력 스위칭 회로 내 적어도 하나의 회로 요소로의 구동 전압의 인가를 차단하도록 구성되는 입력 스위칭 회로 및 클락 신호의 위상 및/또는 반전 클락 신호의 위상에 따라 중간 신호를 기초로 출력 신호를 생성하는 래치 회로를 포함할 수 있다.

Description

플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법{FLIP-FLOP, MASTER-SLAVE FLIP-FLOP AND OPERATION METHOD THEREOF}
본 개시의 기술적 사상은 플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법에 관한 것으로서, 특히 저전력으로 동작하는 플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법에 관한 것이다.
최근 스마트폰, 태블릿 PC(tablet PC)와 같은 모바일 기기 시장의 증가는 저전력 칩의 수요를 증가시키고 있다. 저전력 칩의 특징은 제한된 에너지를 이용하여 저전력 칩을 포함하는 모바일 기기를 장시간 동안 적정한 성능으로 작동시키는 것이다.
디지털 신호들을 처리하는 저전력 칩은 플립-플롭들을 포함한다. 플립-플롭들은 데이터 저장 소자들로서 사용되며, 이러한 데이터 저장 소자들은 상태(state)를 저장하는데 사용된다. 플립-플롭은 1-비트 정보를 저장하고 유지할 수 있는 전자 회로로서 순차 논리 회로(sequential logic circuit)의 기본 요소이다.
저전력 칩에 포함된 플립-플롭들에 의해 소모되는 전력이 증가할수록 상기 칩을 포함하는 모바일 기기의 전력 소모 또한 증가한다. 이에 따라, 모바일 기기의 성능 확보를 위해 전력 소모가 감소된 플립-플롭의 설계가 요구되고 있다.
본 개시의 기술적 사상은 플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법에 있어서, 플립-플롭의 전력 소모를 줄이기 위한 방법 및 장치를 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 플립-플롭은, 클락 신호를 반전시킴으로써 반전 클락 신호를 생성하도록 구성되는 클락 인버터 회로, 클락 신호의 위상 및/또는 반전 클락 신호의 위상에 따라 입력 신호를 기초로 중간 신호를 출력하는 입력 스위칭 회로로서, 플립-플롭의 리셋 동작을 나타내는 리셋 신호가 입력되는 것에 응답하여 입력 스위칭 회로 내 적어도 하나의 회로 요소로의 구동 전압의 인가를 차단하도록 구성되는 입력 스위칭 회로 및 클락 신호의 위상 및/또는 반전 클락 신호의 위상에 따라 중간 신호를 기초로 출력 신호를 생성하는 래치 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 플립-플롭은, 클락 신호의 위상 및/또는 클락 신호와 반대 위상을 갖는 반전 클락 신호의 위상에 따라 입력 신호를 기초로 중간 신호를 출력하도록 구성되는 입력 스위칭 회로 클락 신호의 위상 및/또는 반전 클락 신호의 위상에 따라 중간 신호를 기초로 출력 신호를 생성하도록 구성되는 래치 회로 및 플립-플롭의 리셋 동작을 나타내는 리셋 신호가 입력되는 것에 응답하여 입력 스위칭 회로에 포함된 적어도 하나의 제1 트랜지스터 및 래치 회로에 포함된 적어도 하나의 제2 트랜지스터로의 구동 전압의 인가를 차단하도록 구성되는 차단 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 마스터-슬레이브 플립-플롭은, 클락 신호를 반전시킴으로써 반전 클락 신호를 생성하도록 구성되는 클락 인버터 회로, 클락 신호의 위상 및/또는 반전 클락 신호의 위상에 따라 마스터 입력 신호를 기초로 슬레이브 입력 신호를 생성하는 마스터 래치 및 마스터 래치로부터 제공되는 슬레이브 입력 신호를 기초로, 클락 신호 및/또는 반전 클락 신호에 동기화 된 출력 신호를 출력하도록 구성되는 슬레이브 래치를 포함할 수 있고, 마스터 래치는, 클락 신호의 위상 및/또는 반전 클락 신호의 위상에 따라 마스터 입력 신호를 기초로 중간 노드에 중간 신호를 출력하고, 제1 논리 레벨의 리셋 신호가 입력되는 것에 응답하여, 중간 노드의 차징을 차단하도록 구성되는 입력 스위칭 회로 및 중간 노드에 연결되어, 중간 신호를 기초로 슬레이브 입력 신호를 출력하도록 구성되는 래치 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 마스터-슬레이브 플립-플롭은, 클락 신호의 위상 및 클락 신호와 반대 위상을 갖는 반전 클락 신호의 위상에 따라 마스터 입력 신호를 기초로 슬레이브 입력 신호를 생성하는 마스터 래치 및 마스터 래치로부터 제공되는 슬레이브 입력 신호를 기초로, 클락 신호 및/또는 반전 클락 신호에 동기화 된 출력 신호를 출력하도록 구성되는 슬레이브 래치를 포함할 수 있고, 마스터 래치는, 클락 신호의 위상 및/또는 반전 클락 신호의 위상에 따라 마스터 입력 신호를 기초로 중간 노드에 중간 신호를 출력하도록 구성되고, 적어도 하나의 제1 트랜지스터를 포함하는 입력 스위칭 회로, 중간 노드에 연결되어, 중간 신호를 기초로 슬레이브 입력 신호를 출력하도록 구성되고, 적어도 하나의 제2 트랜지스터를 포함하는 래치 회로 및 제1 논리 레벨을 나타내는 리셋 신호가 입력되는 것에 응답하여 적어도 하나의 제1 트랜지스터 및 적어도 하나의 제2 트랜지스터로의 구동 전압의 인가를 차단하도록 구성되는 차단 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 마스터 래치 및 슬레이브 래치를 포함하는 마스터-슬레이브 플립-플롭의 동작 방법은, 리셋 신호를 수신하는 단계, 리셋 신호가 플립-플롭의 리셋 동작을 나타내는 것에 응답하여, 마스터 래치에 포함된 입력 스위칭 회로 내 적어도 하나의 회로 요소와 구동 전압 노드 사이를 개방시키는 단계 및 입력 스위칭 회로의 출력 노드 및 슬레이브 래치에 포함된 전기적 노드들의 차징 및 디스차징을 차단하는 단계를 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 플립-플롭, 마스터-슬레이브 플립-플롭 및 그것의 동작 방법에 의하면, 플립-플롭은 제1 논리 레벨(‘1’)의 리셋 신호의 인가에 응답하여 내부의 입력 스위칭 회로의 출력단이 차징(charging) 및 디스차징(discharging) 되는 것을 막을 수 있다.
이에 따라, 제1 논리 레벨의 리셋 신호가 인가되는 동안 플립-플롭에서 불필요하게 소모되는 전력이 감소될 수 있다. 나아가, 이로써, 플립-플롭을 이용해 구현된 디지털 회로들 및 상기 디지털 회로들을 포함하는 컴퓨팅 장치의 전력 소모가 감소될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 플립-플롭을 나타낸다.
도 2a 및 도 2b는 본 개시의 예시적 실시 예에 따른 래치 회로를 나타낸다.
도 3은 본 개시의 예시적 실시 예에 따른 입력 스위칭 회로를 나타낸다.
도 4는 본 개시의 예시적 실시 예에 따른 스위칭 회로 및 입력 스위칭 회로를 나타낸다.
도 5는 본 개시의 예시적 실시 예에 따른 입력 스위칭 회로를 나타낸다.
도 6은 본 개시의 예시적 실시 예에 따른 플립-플롭을 나타낸다.
도 7은 본 개시의 예시적 실시 예에 따른 플립-플롭을 나타낸다.
도 8은 본 개시의 예시적 실시 예에 따른 플립-플롭의 동작 방법의 순서도를 나타낸다.
도 9는 본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭을 나타낸다.
도 10은 본 개시의 예시적 실시 예에 따른 마스터 래치 및 슬레이브 래치를 나타낸다.
도 11은 본 개시의 예시적 실시 예에 따른 마스터 래치 및 슬레이브 래치를 나타낸다.
도 12는 본 개시의 예시적 실시 예에 따른 마스터 래치 및 슬레이브 래치를 나타낸다.
도 13은 본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭을 나타낸다.
도 14는 본 개시의 예시적 실시 예에 따른 마스터 래치 및 슬레이브 래치를 나타낸다.
도 15는 본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭의 동작 방법의 순서도를 나타낸다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시 예에 따른 플립-플롭(10)을 나타낸다. 플립-플롭(10)은 입력 스위칭 회로(100), 래치 회로(200) 및 클락 인버터 회로(300)를 포함할 수 있다. 플립-플롭(10)은 디지털 신호를 처리하는 다양한 전자 회로, 집적 회로, 칩 및 다양한 장치들 내에 포함될 수 있다.
플립-플롭(10)은 클락 신호(CK)의 상승 엣지(rising edge)에서 트리거(trigger)될 수 있다. 예를 들어, 플립-플롭(10)은 클락 신호(CK)의 상승 엣지에서 래치된 입력 신호(IN)를 출력 신호(OUT)로서 출력할 수 있다. 플립-플롭은 1비트 플립-플롭으로 구현될 수도 있고, 2-비트 이상의 멀티 비트 플립-플롭으로 구현될 수도 있다. 플립-플롭(10)은 출력 신호(OUT)를 제1 논리 레벨(예컨대, ‘1’)로 셋(set) 시키는 셋 기능을 가질 수 있으며, 출력 신호(OUT)를 제2 논리 레벨(예컨대, ‘0’)로 리셋(reset)시키는 리셋 기능을 가질 수 있다. 일 실시 예에서, 플립-플롭(10)은 데이터 유지를 위한 리텐션(retention) 기능을 포함할 수도 있다. 또한 위에서 플립-플롭(10)이 클락 신호(CK)의 상승 엣지에서 래치된 입력 신호(IN)를 출력 신호(OUT)로서 출력할 수 있다고 설명되었는데, 이에만 제한되는 것은 아니며, 실시 예에 따라, 플립-플롭(10)은 클락 신호(CK)의 하강 엣지, 즉 반전 클락 신호(CKB)의 상승 엣지에서 래치된 입력 신호(IN)를 출력 신호(OUT)로서 출력할 수도 있다.
클락 인버터 회로(300)는 클락 신호(CK)를 기초로 반전 클락 신호(CKB)를 생성할 수 있고, 반전 클락 신호(CKB)를 출력할 수 있다. 예를 들어, 클락 인버터 회로(300)는 반전 클락 신호(CKB)를 입력 스위칭 회로(100) 및 래치 회로(200)에 제공할 수 있다. 이를 위해, 클락 인버터 회로(300)는 클락 신호(CK)를 반전시키도록 구성되는 인버터(inverter)로 구현될 수 있다.
입력 스위칭 회로(100)는 플립-플롭(10)으로 입력되는 입력 신호(IN)를 기초로 중간 노드(Node_M)에 제1 신호(Sig_1)를 출력할 수 있다. 여기서, 중간 노드(Node_M)는 입력 스위칭 회로(100)와 래치 회로(200)가 공통으로 연결된 전기적 노드로서 제1 신호(Sig_1)가 전달되는 전기적 노드를 나타낼 수 있다. 제1 신호(Sig_1)는 본 명세서에서 중간 신호(intermediate signal)이라 칭해질 수 있다. 제1 신호(Sig_1)는 클락 신호(CK) 또는 반전 클락 신호(CKB)에 동기화(synchronize) 된 신호로서 입력 신호(IN) 또는 반전된 입력 신호(IN)일 수 있다. 다시 말해, 입력 스위칭 회로(100)는 클락 신호(CK) 및 반전 클락 신호(CKB)의 위상에 따라 입력 신호(IN)를 제1 신호(Sig_1)로서 출력하거나, 클락 신호(CK) 및 반전 클락 신호(CKB)의 위상에 따라 입력 신호(IN)를 반전시킴으로써 제1 신호(Sig_1)를 출력할 수 있다. 이를 위해, 입력 스위칭 회로(100)는 전송 게이트(transmission gate), 트라이-스테이트 인버터(tri-state inverter) 등을 포함할 수 있으며, 이에 대해서는 도 4를 참조하여 보다 자세히 설명된다.
위와 같이 클락 신호(CK) 및 반전 클락 신호(CKB)의 위상에 따라 제1 신호(Sig_1)를 출력하기 위해, 입력 스위칭 회로(100)는 적어도 하나의 트랜지스터를 포함할 수 있다. 적어도 하나의 트랜지스터는 구동 전압에 의해 구동될 수 있다. 또한, 적어도 하나의 트랜지스터는 구동 전압을 제공하는 구동 전압 노드와 접지 전압을 제공하는 접지 노드 사이에 연결될 수 있다. 입력 스위칭 회로(100)는 구동 전압 노드와 접지 노드 사이에 연결된 적어도 하나의 트랜지스터를 턴-온 및/또는 턴-오프 함으로써 중간 노드(Node_M)를 차징 또는 디스차징 함으로써 제1 신호(Sig_1)를 출력할 수 있다.
한편, 플립-플롭(10)의 리셋 동작에서 출력 신호(OUT)는 입력 신호(IN)와 무관하게 고정되어야 하기 때문에, 리셋 동작 동안 입력 스위칭 회로(100)가 입력 신호(IN)에 따라 변화하는 제1 신호(Sig_1)를 중간 노드(Node_M)에 출력함으로써 중간 노드(Node_M)를 차징 및/또는 디스차징 하는 것은 불필요할 수 있으며, 오히려 중간 노드(Node_M)가 갖는 기생 커패시터로 인해 중간 노드(Node_M)를 차징 및/또는 디스차징 하는 것은 불필요한 전력 소모를 야기할 수 있다.
이에 따라 본 개시의 예시적 실시 예에 따른 입력 스위칭 회로(100)는 리셋 신호(RST)를 입력 받을 수 있다. 입력 스위칭 회로(100)는 플립-플롭(10)의 리셋 동작을 나타내는 제1 논리 레벨(예컨대, ‘1’)의 리셋 신호(RST)가 입력되는 것에 응답하여, 구동 전압 노드와 접지 노드 사이에 연결된 적어도 하나의 회로 요소(예를 들어, 적어도 하나의 트랜지스터)에 구동 전압이 인가되는 것을 차단할 수 있다. 이를 위해, 일 실시 예에서, 입력 스위칭 회로(100)는 리셋 신호(RST)의 논리 레벨에 따라 상기 적어도 하나의 트랜지스터와 구동 전압 노드 사이를 선택적으로 차단하도록 구성되는 차단 회로(도 3의 120)를 포함할 수 있다. 일 실시 예에서, 차단 회로는 리셋 신호(RST)가 게이트로 인가되는 PMOS 트랜지스터를 포함할 수 있다.
래치 회로(200)는 제1 신호(Sig_1)를 기초로 출력 신호(OUT)를 출력할 수 있다. 실시 예에 따라, 래치 회로(200)는 클락 신호(CK)의 상승 엣지 또는 하강 엣지에 래치된 제1 신호(Sig_1)를 출력 신호(OUT)로 출력할 수도 있고, 클락 신호(CK)의 상승 엣지 또는 하강 엣지에 래치된 반전된 제1 신호(Sig_1)를 출력 신호(OUT)로 출력할 수도 있다. 이를 위해, 래치 회로(200)는 반전 회로 및 키퍼 회로를 포함할 수 있으며, 이에 대해서는 도 2a 및 도 2b를 참조하여 보다 자세히 설명된다. 일 실시 예에서, 래치 회로(200)도 구동 전압 노드와 접지 노드 사이에 연결된 적어도 하나의 트랜지스터를 포함할 수 있는데, 래치 회로(200) 역시 플립-플롭(10)의 리셋 동작에서 구동 전압 노드와 상기 적어도 하나의 트랜지스터 사이의 연결을 차단하기 위한 제2 차단 회로를 포함할 수도 있다. 일 실시 예에서, 상기 제2 차단 회로는 게이트에 리셋 신호(RST)가 입력되는 PMOS 트랜지스터로 구현될 수 있다.
본 개시의 예시적 실시 예에 따른 플립-플롭(10)에 의하면, 입력 스위칭 회로(100)가 리셋 동자을 나타내는 리셋 신호(RST)를 수신함에 따라 중간 노드(Node_M)의 차징 및/또는 디스차징을 막을 수 있으며, 이에 따라 신호 전달 방향을 기준으로 중간 노드(Node_M)의 후단에 위치한 전기적 노드들의 차징 및/또는 디스차징이 모두 차단될 수 있다. 이에 따라, 플립-플롭(10)의 리셋 동작에서 플립-플롭(10) 내의 불필요한 차징 및/또는 디스차징이 중단될 수 있으며, 불필요한 차징 및/또는 디스차징에 따른 전력소모가 감소될 수 있다. 따라서, 플립-플롭(10)에서 소모되는 전체 전력이 감소될 수 있다.
도 2a 및 도 2b는 본 개시의 예시적 실시 예에 따른 래치 회로(200a, 200b)를 나타낸다. 도 2a 및 도 2b는 도 1을 함께 참조하여 설명된다.
도 2a를 참조하면, 래치 회로(200a)는 인버터 회로(220a) 및 키퍼 회로(240a)를 포함할 수 있다.
인버터 회로(220a)는 제1 신호(Sig_1)를 반전시킴으로써 제2 신호(Sig_2)를 생성할 수 있고, 제2 신호(Sig_2)를 출력 신호(OUT)로서 중간 노드(Node_M)에 출력할 수 있다. 또한, 인버터 회로(220a)는 제2 신호(Sig_2)를 키퍼 회로(240a)에 제공할 수 있다. 일 실시 예에서, 인버터 회로(220a)는 제1 신호(Sig_1)를 반전시켜 제2 신호(Sig_2)를 생성하도록 구성된 인버터를 포함할 수 있다.
키퍼 회로(240a)는 제2 신호(Sig_2)를 반전시킴으로써 제1 신호(Sig_1)를 출력할 수 있다. 일 실시 예에서, 키퍼 회로(240a)는 클락 신호(CK) 및 반전 클락 신호(CKB)를 기초로 동작하며, 제2 신호(Sig_2)를 반전시켜 제1 신호(Sig_1)를 출력하도록 구성된 트라이-스테이트 인버터로 구현될 수 있다.
도 2b를 참조하면, 래치 회로(200b)는 인버터 회로(220b) 및 키퍼 회로(240b)를 포함할 수 있다.
래치 회로(200b)는 제1 신호(Sig_1)를 중간 노드(Node_M)에 출력 신호(OUT)로서 출력할 수 있다.
인버터 회로(220b)는 제1 신호(Sig_1)를 반전시킴으로써 제2 신호(Sig_2)를 생성할 수 있고, 제2 신호(Sig_2)를 키퍼 회로(240b)에 제공할 수 있다. 일 실시 예에서, 인버터 회로(220b)는 제1 신호(Sig_1)를 반전시켜 제2 신호(Sig_2)를 생성하도록 구성된 인버터를 포함할 수 있다.
키퍼 회로(240b)는 제2 신호(Sig_2)를 반전시킴으로써 제1 신호(Sig_1)를 출력할 수 있다. 일 실시 예에서, 키퍼 회로(240b)는 클락 신호(CK) 및 반전 클락 신호(CKB)를 기초로 동작하며, 제2 신호(Sig_2)를 반전시켜 제1 신호(Sig_1)를 출력하도록 구성된 트라이-스테이트 인버터로 구현될 수 있다.
도 3은 본 개시의 예시적 실시 예에 따른 입력 스위칭 회로(100)를 나타낸다. 도 3은 도 1을 함께 참조하여 설명된다.
입력 스위칭 회로(100)는 차단 회로(blocking circuit; 120) 및 스위칭 회로(140)를 포함할 수 있다.
스위칭 회로(140)는 클락 신호(CK) 및 반전 클락 신호(CKB)의 위상에 따라 입력 신호(IN)를 기초로 제1 신호(Sig_1)를 중간 노드(Node_M)에 출력할 수 있다. 예를 들어, 스위칭 회로(140)는 클락 신호(CK)의 상승 엣지에 래치된 입력 신호(IN)를 제1 신호(Sig_1)로서 출력할 수 있다. 하지만 이에만 제한되는 것은 아니며, 스위칭 회로(140)는 클락 신호(CK)의 상승 엣지에 래치된 반전된 입력 신호(IN)를 제1 신호(Sig_1)로서 출력할 수도 있다. 일 실시 예에서, 스위칭 회로(140)는 전송 게이트 또는 트라이-스테이트 인버터 등을 이용해 구현될 수 있다. 또한 일 실시 예에서, 스위칭 회로(140)는 적어도 하나의 트랜지스터를 포함할 수 있다.
차단 회로(120)는 구동 전압 노드(VDD)와 스위칭 회로(140) 사이에 연결될 수 있다. 특히, 차단 회로(120)는 구동 전압 노드(VDD)와 스위칭 회로(140) 내 적어도 하나의 트랜지스터 사이에 연결될 수 있다. 차단 회로(120)는 리셋 신호(RST)를 기초로 구동 전압 노드(VDD)와 스위칭 회로(140) 사이의 전기적 연결을 선택적으로 차단할 수 있다. 다시 말해, 차단 회로(120)는 리셋 신호(RST)가 나타내는 레벨에 따라 구동 전압 노드(VDD)와 스위칭 회로(140) 사이를 전기적으로 연결할 수도 있고, 구동 전압 노드(VDD)와 스위칭 회로(140) 사이를 개방(open)할 수도 있다. 예를 들어, 차단 회로(120)는 플립-플롭(10)의 리셋 동작을 나타내는 리셋 신호(RST)가 수신되는 것에 응답하여 구동 전압 노드(VDD)와 스위칭 회로(140) 사이를 개방함으로써, 스위칭 회로(140)의 적어도 하나의 트랜지스터와 구동 전압 노드(VDD) 사이의 전기적 연결을 차단할 수 있다. 여기서, 리셋 동작을 나타내는 리셋 신호(RST)는 제1 논리 레벨(예컨대, ‘1’)을 나타내는 리셋 신호(RST)에 해당할 수 있다. 따라서 반대로 리셋 동작을 나타내지 않는 리셋 신호(RST)인 제2 논리 레벨(예컨대 ‘0’)을 갖는 리셋 신호(RST)가 입력되는 경우, 차단 회로(120)는 구동 전압 노드(VDD)와 스위칭 회로(140) 사이의 전기적 연결을 형성할 수 있다.
본 개시의 예시적 실시 예에 따른 입력 스위칭 회로(100)에 의하면, 플립-플롭(10)의 리셋 동작에서 스위칭 회로(140) 내 적어도 하나의 트랜지스터와 구동 전압 노드(VDD) 사이의 전기적 연결이 차단될 수 있으며, 이에 따라 스위칭 회로(140)는 중간 노드(Node_M)를 차징 및/또는 디스차징 하지 않을 수 있다. 이 때, 일 실시 예에서, 제1 신호(Sig_1)는 접지 전압 레벨을 나타내거나 접지 전압 레벨 근처에서 요동치는(fluctuate) 전압 레벨을 가질 수 있다. 이에 따라, 플립-플롭(10)의 리셋 동작에서 불필요한 차징 및/또는 디스차징에 따른 불필요한 전력 소모가 감소될 수 있다.
도 4는 본 개시의 예시적 실시 예에 따른 스위칭 회로(140) 및 입력 스위칭 회로(100)를 나타낸다.
특히, 도 4의 (a)는 스위칭 회로(140)가 트라이-스테이트 인버터로 구현된 실시 예를 심볼(symbol)로서 나타내고, 도 4의 (b)는 입력 스위칭 회로(100)의 트랜지스터 레벨의 회로도의 일 실시 예를 나타낸다.
스위칭 회로(140)는 클락 신호(CK) 및 반전 클락 신호(CKB)의 위상에 따라 입력 신호(IN)를 반전시킴으로써 제1 신호(Sig_1)를 출력하는 트리-스테이트 인버터일 수 있다. 또한 일 실시 예에서, 스위칭 회로(140)는 PMOS 트랜지스터(P2), PMOS 트랜지스터(P3), NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)가 직렬로 연결될 수 있다. PMOS 트랜지스터(P2), PMOS 트랜지스터(P3), NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)는 캐스코드(cascode) 연결 방식을 이용해 연결될 수 있다. PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)의 게이트에는 입력 신호(IN)가 입력될 수 있고, PMOS 트랜지스터(P3)의 게이트에는 클락 신호(CK)가 입력될 수 있고, NMOS 트랜지스터(N1)의 게이트에는 반전 클락 신호(CKB)가 입력될 수 있다. NMOS 트랜지스터(N2)의 소스(source)는 접지 노드(VSS)에 연결될 수 있다. PMOS 트랜지스터(P3)의 드레인(drain) 및 NMOS 트랜지스터(N1)의 드레인은 중간 노드(Node_M)에 연결될 수 있다. PMOS 트랜지스터(P2)의 소스는 차단 회로(120)와 연결될 수 있다.
차단 회로(120)는 PMOS 트랜지스터(P1)를 포함할 수 있다. PMOS 트랜지스터(P1)의 게이트에는 리셋 신호(RST)가 입력될 수 있다. 플립-플롭의 리셋 동작을 나타내는 제1 논리 레벨의 리셋 신호(RST)가 PMOS 트랜지스터(P1)의 게이트에 입력되는 경우, PMOS 트랜지스터(P1)는 턴-오프 될 수 있고, 구동 전압 노드(VDD)와 PMOS 트랜지스터(P2) 사이의 전기적 연결이 차단될 수 있다. 다시 말해, 플립-플롭의 리셋 동작에서 PMOS 트랜지스터(P2)의 소스는 플로팅(floating) 될 수 있다. 이에 따라, 중간 노드(Node_M)의 차징 및/또는 디스차징은 차단될 수 있다.
도 4를 참조하면, 차단 회로(120)에 포함된 PMOS 트랜지스터(P1)는 스위칭 회로(140)에 포함된 트랜지스터들과 캐스코드(cascode)의 형태로 연결될 수 있다. 예를 들어, PMOS 트랜지스터(P1)는 PMOS 트랜지스터(P2)와 캐스코드(cascode)의 형태로 연결될 수 있다.
도 5는 본 개시의 예시적 실시 예에 따른 입력 스위칭 회로(100)를 나타낸다. 도 5는 도 1 및 도 4를 함께 참조하여 설명된다.
도 4를 참조해 설명된 바와 같이, 입력 스위칭 회로(100)는 차단 회로(120) 및 스위칭 회로(140)를 포함할 수 있다. 차단 회로(120)는 PMOS 트랜지스터(P1)를 포함할 수 있고, 스위칭 회로(140)는 캐스코드 형태로 연결된 PMOS 트랜지스터(P2), PMOS 트랜지스터(P3), NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)를 포함하는 트라이-스테이트 인버터로 구현될 수 있다. 차단 회로(120) 및 스위칭 회로(140)에 관해 도 4와 중복되는 설명은 생략한다.
입력 스위칭 회로(100)는 접지 연결 회로(ground connecting circuit; 160)를 더 포함할 수 있다. 접지 연결 회로(160)는 플립-플롭의 리셋 동작에서 중간 노드(Node_M)를 접지 노드(VSS)에 연결시킴으로써 중간 노드(Node_M)의 전위를 접지 전위로 만들 수 있다. 다시 말해, 접지 연결 회로(160)는 리셋 신호(RST)를 기초로 접지 노드(Node_M)와 접지 노드(VSS) 사이의 전기적 연결을 선택적으로 형성할 수 있다. 예를 들어, 리셋 동작을 나타내는 제1 논리 레벨의 리셋 신호(RST)가 입력되는 것에 응답하여, 접지 연결 회로(160)는 접지 노드(Node_M)와 접지 노드(VSS) 사이를 전기적으로 연결할 수 있다(또는 단락시킬 수 있다). 일 실시 예에서, 접지 연결 회로(160)는 NMOS 트랜지스터(N3)를 포함할 수 있다. NMOS 트랜지스터(N3)의 게이트에는 리셋 신호(RST)가 입력될 수 있으며, NMOS 트랜지스터(N3)의 드레인은 중간 노드(Node_M)에 연결될 수 있으며, 소스는 접지 노드(VSS)에 연결될 수 있다. 리셋 동작을 나타내는 제1 논리 레벨의 리셋 신호(RST)가 NMOS 트랜지스터(N3)의 게이트에 입력되는 것에 응답하여, NMOS 트랜지스터(N3)는 턴-온 될 수 있으며, NMOS 트랜지스터(N3)는 접지 노드(Node_M)와 접지 노드(VSS) 사이를 전기적으로 연결할 수 있다.
본 개시의 예시적 실시 예에 따른 입력 스위칭 회로(100)에 의하면, 플립-플롭(10)의 리셋 동작에서, 차단 회로(120)가 중간 노드(Node_M)의 차징 및/또는 디스차징을 차단함과 동시에 접지 연결 회로(160)가 중간 노드(Node_M)를 접지 노드(VSS)엔 연결함으로써 중간 노드(Node_M)가 접지 전위를 유지하도록 만들 수 있다. 이에 따라, 중간 노드(Node_M)에서 발생할 수 있는 전력 소모를 효과적으로 줄일 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 플립-플롭(20)을 나타낸다. 플립-플롭(20)은 입력 스위칭 회로(100), 래치 회로(200), 클락 인버터 회로(300) 및 차단 회로(400)를 포함할 수 있다. 도 6의 플립-플롭(20)에 관해서는 도 1 내지 도 5를 참조해 설명된 내용들과 중복되는 부분은 생략하며, 도 1 내지 도 5를 참조하여 설명된 플립-플롭(10)과의 구현상 차이점을 중심으로 설명한다.
플립-플롭(20)의 입력 스위칭 회로(100) 및 래치 회로(200)는 차단 회로(400)를 공유할 수 있다. 다시 말해, 입력 스위칭 회로(100)는 구동 전압 노드(VDD)와 접지 노드 사이에 연결되는 적어도 하나의 제1 트랜지스터를 포함할 수 있고, 래치 회로(200)는 구동 전압 노드(VDD)와 접지 노드 사이에 연결되는 적어도 하나의 제2 트랜지스터를 포함할 수 있고, 차단 회로(400)는 플립-플롭(20)의 리셋 동작에서 구동 전압 노드(VDD)와 상기 적어도 하나의 제1 트랜지스터 사이의 연결을 차단함과 동시에, 구동 전압 노드(VDD)와 상기 적어도 하나의 제2 트랜지스터 사이의 연결을 차단할 수 있다. 트랜지스터 레벨의 회로도의 구현 예는 이하의 도 7을 참조하여 보다 자세히 설명된다.
플립-플롭(20)의 입력 스위칭 회로(100)는 도 1 내지 도 5를 참조해 설명된 스위칭 회로(140)에 대응될 수 있으며, 클락 신호(CK)의 위상 및 반전 클락 신호(CK)의 위상에 따라 입력 신호(IN)를 기초로 제1 신호(Sig_1)를 출력할 수 있다. 래치 회로(200)는 도 1 내지 도 5를 참조해 설명된 래치 회로(200)에 대응될 수 있으며, 제1 신호(Sig_1)를 기초로 출력 신호(OUT)를 출력할 수 있다.
본 개시의 예시적 실시 예에 따른 플립-플롭(20)에 의하면, 중간 노드(Node_M)의 불필요한 차징 및/또는 디스차징을 막을 수 있으며, 이와 동시에 래치 회로(200) 내의 전기적 노드의 불필요한 차징 및/또는 디스차징을 막을 수 있다. 이에 따라, 플립-플롭(20) 내에서 불필요하게 소모되는 소비 전력이 감소될 수 있다.
도 7은 본 개시의 예시적 실시 예에 따른 플립-플롭(20)을 나타낸다. 도 7은 특히, 도 6의 플립-플롭(20)의 트랜지스터 레벨의 회로도를 나타낸다. 도 7은 도 6을 함께 참조하여 설명된다.
입력 스위칭 회로(100)는 PMOS 트랜지스터(P2), PMOS 트랜지스터(P3), NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)가 캐스코드 형태로 연결된 트라이-스테이트 인버터로 구현될 수 있으며, 이는 도 4의 스위칭 회로(140)와 실질적으로 동일하게 구현될 수 있다.
래치 회로(200)와 관련하여, 도 7은 도 2a와 같은 형태로 구현된 실시 예를 도시한다. 래치 회로(200)는 인버터 회로(220) 및 키퍼 회로(240)를 포함할 수 있다.
인버터 회로(220)는 구동 전압 노드(VDD)와 접지 노드(VSS)사이에 직렬로 연결된 PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)를 포함하는 인버터로 구현될 수 있다. PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)의 게이트에는 제1 신호(Sig_1)가 입력될 수 있다. 인버터 회로(220)는 PMOS 트랜지스터(P21)의 드레인 및 NMOS 트랜지스터(N21)의 드레인이 공통으로 연결된 노드를 통해 제2 신호(Sig_2)를 출력할 수 있다. PMOS 트랜지스터(P21)의 소스는 구동 전압 노드(VDD)에 연결될 수 있으며, NMOS 트랜지스터(N21)의 소스는 접지 노드(VSS)에 연결될 수 있다.
키퍼 회로(240)는 PMOS 트랜지스터(P31), PMOS 트랜지스터(P32), NMOS 트랜지스터(N31) 및 NMOS 트랜지스터(N32)가 캐스코드 형태로 연결된 트라이-스테이트 인버터로 구현될 수 있다. PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N32)의 게이트에는 제2 신호(Sig_2)가 입력될 수 있고, PMOS 트랜지스터(P32)의 게이트에는 반전클락 신호(CKB)가 입력될 수 있고, NMOS 트랜지스터(N31)의 게이트에는 클락 신호(CK)가 입력될 수 있다. NMOS 트랜지스터(N32)의 소스는 접지 노드(VSS)에 연결될 수 있고, PMOS 트랜지스터(P31)의 소스는 차단 회로(400)에 연결될 수 있다. PMOS 트랜지스터(P32)의 드레인 및 NMOS 트랜지스터(N31)의 드레인은 중간 노드(Node_M)와 연결될 수 있다.
차단 회로(400)는 게이트에 리셋 신호(RST)가 입력되는 PMOS 트랜지스터(P1)를 포함할 수 있다. PMOS 트랜지스터(P1)의 드레인은 PMOS 트랜지스터(P2)의 소스 및 PMOS 트랜지스터(P31)의 소스와 연결될 수 잇으며, PMOS 트랜지스터(P1)의 소스는 구동 전압 노드(VDD)에 연결될 수 있다.
본 개시의 예시적 실시 예에 따른 플립-플롭(20)에 따르면, 입력 스위칭 회로(100)와 래치 회로(200)가 차단 회로(400)를 공유함으로써 칩 구현 상의 면적 효율이 증가될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 플립-플롭의 동작 방법의 순서도를 나타낸다. 도 8은 도 1 및 도 3을 함께 참조하여 설명된다.
플립-플롭(10)에 리셋 동작을 나타내는 제1 논리 레벨(예컨대, ‘1’)의 리셋 신호(RST)가 인가될 수 있다(S120). 본 개시의 예시적 실시 예에 따른 플립-플롭(10)에서, 입력 스위칭 회로(100)는 제1 논리 레벨의 리셋 신호(RST)를 수신할 수 있다. 예를 들어, 입력 스위칭 회로(100)에 포함된 차단 회로(120)는 제1 논리 레벨의 리셋 신호(RST)를 수신함에 따라 턴-오프 될 수 있다.
차단 회로(120)에 의해 스위칭 회로(140)로의 구동 전압 인가가 차단될 수 있다(S140). 예를 들어, 차단 회로(120)는 스위칭 회로(140)에 포함된 적어도 하나의 트랜지스터로서, 구동 전압 노드와 접지 노드 사이에 연결된 적어도 하나의 트랜지스터에 구동 전압이 인가되는 것을 차단할 수 있다. 다시 말해, 제1 논리 레벨의 리셋 신호(RST)가 인가되는 것에 응답하여, 차단 회로(120)는 상기 적어도 하나의 트랜지스터와 구동 전압 노드(VDD) 사이의 전기적 연결을 차단할 수 있다.
중간 노드(Node_M)의 차징 및/또는 디스차징이 중단될 수 있다(S160). S140 단계에 따라, 적어도 하나의 트랜지스터와 구동 전압 노드(VDD) 사이의 연결이 차단되어 중간 노드(Node_M)는 차징되지 않을 수 있다. 이에 따라, 플립-플롭(10)의 리셋 동작 중에는 중간 노드(Node_M)에서 차징 및/또는 디스차징이 일어나지 않을 수 있다.
도 9는 본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭(30)을 나타낸다. 마스터-슬레이브 플립-플롭(30)은 스캔 회로(1000), 마스터 래치(2000), 슬레이브 래치(3000) 및 클락 인버터 회로(4000)를 포함할 수 있다.
클락 인버터 회로(4000)는 클락 신호(CK)를 기초로 반전 클락 신호(CKB)를 생성할 수 있고, 반전 클락 신호(CKB)를 출력할 수 있다. 예를 들어, 클락 인버터 회로(4000)는 반전 클락 신호(CKB)를 마스터 래치(2000) 및 슬레이브 래치(3000)에 제공할 수 있다. 이를 위해, 클락 인버터 회로(4000)는 클락 신호(CK)를 반전시키도록 구성되는 인버터(inverter)로 구현될 수 있다.
스캔 회로(1000)는 데이터 신호(D), 스캔 인에이블 신호(SE) 및 스캔 입력 신호(SI)를 기초로 데이터 신호(D)와 스캔 입력 신호(SI) 중 어느 하나를 마스터 입력 신호(MIN)로서 출력할 수 있고, 마스터 입력 신호(MIN)를 마스터 래치(2000)에 제공할 수 있다. 예를 들어, 스캔 회로(1000)는 스캔 인에이블 신호(SE)가 제1 논리 레벨(예컨대, ‘1’)을 나타낼 때 스캔 입력 신호(SI)를 마스터 입력 신호(MIN)로서 출력할 수 있고, 스캔 인에이블 신호(SE)가 제2 논리 레벨(예컨대, ‘0’)을 나타낼 때 데이터 신호(D)를 마스터 입력 신호(MIN)로서 출력할 수 있다.
이를 위해, 스캔 회로(1000)는 인버터, 트라이-스테이트 인버터, 전송 게이트 및 멀티플렉서들 중 적어도 하나를 이용해 구현될 수 있다. 하지만 실시 예에 따라, 마스터-슬레이브 플립-플롭(30)에서 스캔 회로(1000)는 생략될 수도 있다. 일 실시 예에서, 데이터 신호(D)가 마스터 입력 신호(MIN)로서 마스터 래치(2000)에 제공될 수 있다.
마스터 래치(2000)는 입력되는 마스터 입력 신호(MIN), 클락 신호(CK) 및 반전 클락 신호(CKB)를 기초로 슬레이브 입력 신호(SIN)를 출력할 수 있다. 예를 들어, 마스터 래치(2000)는 클락 신호(CK) 및 반전 클락 신호(CKB)의 위상에 따라 마스터 입력 신호(MIN)를 슬레이브 입력 신호(SIN)로서 출력하거나, 마스터 입력 신호(MIN)를 반전시킴으로써 슬레이브 입력 신호(SIN)를 출력할 수 있다.
마스터 래치(2000)는 제1 입력 스위칭 회로(2100) 및 제1 래치 회로(2200)를 포함할 수 있다.
제1 입력 스위칭 회로(2100)는 클락 신호(CK)의 위상 및 반전 클락 신호(CKB)의 위상에 따라 마스터 입력 신호(MIN)를 기초로 제1 신호(Sig_1)를 생성할 수 있고, 제1 신호(Sig_1)를 중간 노드(Node_M)에 출력함으로써 제1 래치 회로(2200)에 제1 신호(Sig_1)를 제공할 수 있다. 제1 래치 회로(2200)는 제1 신호(Sig_1)를 기초로 슬레이브 입력 신호(SIN)를 출력할 수 있고, 슬레이브 입력 신호(SIN)를 슬레이브 래치(3000)에 제공할 수 있다.
일 실시 예에서, 제1 입력 스위칭 회로(2100)는 도 1 내지 도 5를 참조해 설명된 입력 스위칭 회로(100)에 대응될 수 있고, 제1 래치 회로(2200)는 도 1 내지 도 5를 참조해 설명된 래치 회로(200)에 대응될 수 있다.
슬레이브 래치(3000)는 슬레이브 입력 신호(SIN), 클락 신호(CK) 및 반전 클락 신호(CKB)를 기초로 출력 신호(OUT)를 출력할 수 있다. 예를 들어, 슬레이브 래치(3000)는 클락 신호(CK) 및 반전 클락 신호(CKB)의 위상에 따라 슬레이브 입력 신호(SIN)를 출력 신호(OUT)로서 출력하거나, 슬레이브 입력 신호(SIN)를 반전시킴으로써 출력 신호(OUT)를 출력할 수 있다.
슬레이브 래치(3000)는 제2 입력 스위칭 회로(3100) 및 제2 래치 회로(3200)를 포함할 수 있다.
제2 입력 스위칭 회로(3100)는 클락 신호(CK)의 위상 및 반전 클락 신호(CKB)의 위상에 따라 슬레이브 입력 신호(SIN)를 기초로 제2 신호(Sig_2)를 생성할 수 있고, 제2 래치 회로(3200)에 제2 신호(Sig_2)를 제공할 수 있다. 제2 래치 회로(3200)는 제2 신호(Sig_2)를 기초로 출력 신호(OUT)를 출력할 수 있다.
일 실시 예에서, 슬레이브 래치(3000)의 제2 입력 스위칭 회로(3100)에도 역시, 마스터 래치(2000)의 제1 입력 스위칭 회로(2100)와 같이, 리셋 신호(RST)를 기초로 구동 전압 노드와 내부 적어도 하나의 회로 요소 사이를 선택적으로 차단하는 특징이 구현될 수 있다.
본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭(30)에 의하면, 마스터 래치(2000)의 제1 입력 스위칭 회로(2100)는, 리셋 동작을 나타내는 제1 논리 레벨의 리셋 신호(RST)에 응답하여, 구동 전압 노드와 제1 입력 스위칭 회로(2100) 내 적어도 하나의 트랜지스터 사이의 전기적 연결을 차단할 수 있다. 이에 따라, 마스터-슬레이브 플립-플롭(30)의 리셋 동작에서 중간 노드(Node_M)의 차징 및/또는 디스차징이 차단될 수 있다. 이에 따라, 신호 전달 방향을 기준으로 중간 노드(Node_M)의 후단에 위치한 전기적 노드들의 차징 및/또는 디스차징이 모두 차단될 수 있다. 다시 말해, 중간 노드(Node_M) 뿐 아니라 제1 래치 회로(2200) 및 슬레이브 래치(3000)에 포함된 전기적 노드들의 차징 및/또는 디스차징이 차단될 수 있다. 이에 따라, 마스터-슬레이브 플립-플롭(30)의 리셋 동작에서 마스터-슬레이브 플립-플롭(30) 내의 불필요한 차징 및/또는 디스차징이 중단될 수 있으며, 불필요한 차징 및/또는 디스차징에 따른 전력소모가 감소될 수 있다. 따라서, 마스터-슬레이브 플립-플롭(30)에서 소모되는 전체 전력이 감소될 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 마스터 래치(2000) 및 슬레이브 래치(3000)를 나타낸다. 도 10은 도 9를 함께 참조하여 설명된다.
마스터 래치(2000)의 제1 입력 스위칭 회로(2100)는 차단 회로(2120) 및 스위칭 회로(2140)를 포함할 수 있다. 차단 회로(2120) 및 스위칭 회로(2140)의 동작은 각각 도 3을 참조해 설명된 차단 회로(120) 및 스위칭 회로(140)의 동작과 대응될 수 있다.
이에 따라, 본 개시의 예시적 실시 예에 따른 차단 회로(2120)는, 마스터-슬레이브 플립-플롭(30)의 리셋 동작에서, 구동 전압 노드(VDD)와 스위칭 회로(2140) 사이의 전기적 연결을 차단할 수 있다. 이에 따라, 마스터 래치(2000) 내 중간 노드(Node_M)의 차징 및/또는 디스차징이 차단될 수 있다. 뿐만 아니라, 신호 전달 방향을 기준으로 중간 노드(Node_M) 후단의 전기적 노드들의 차징 및/또는 디스차징이 차단될 수 있다.
도 11은 본 개시의 예시적 실시 예에 따른 마스터 래치(2000) 및 슬레이브 래치(3000)를 나타낸다. 도 11은 특히, 도 10의 마스터 래치(2000) 및 슬레이브 래치(3000)의 트랜지스터 레벨의 회로도를 나타내는 것일 수 있다.
차단 회로(2120) 및 스위칭 회로(2140)의 회로도는 각각 도 4를 참조해 설명된 차단 회로(120) 및 스위칭 회로(140)의 회로와 대응될 수 있다. 다시 말해, 차단 회로(2120)는 게이트에 리셋 신호(RST)가 입력되는 PMOS 트랜지스터(P1)를 포함할 수 있으며, 스위칭 회로(2140)는 캐스코드 형태로 연결되는 PMOS 트랜지스터(P2), PMOS 트랜지스터(P3), NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)를 포함할 수 있다.
제1 래치 회로(2200)는 인버터 회로(2220), 키퍼 회로(2240) 및 제2 차단 회로(2260)를 포함할 수 있다.
인버터 회로(2220)는 구동 전압 노드(VDD)와 접지 노드(VSS)사이에 직렬로 연결된 PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)를 포함하는 인버터로 구현될 수 있다. PMOS 트랜지스터(P21) 및 NMOS 트랜지스터(N21)의 게이트에는 제1 신호(Sig_1)가 입력될 수 있다. 인버터 회로(2220)는 PMOS 트랜지스터(P21)의 드레인 및 NMOS 트랜지스터(N21)의 드레인이 공통으로 연결된 노드를 통해 중간 신호(Sig_M)를 출력할 수 있다. PMOS 트랜지스터(P21)의 소스는 구동 전압 노드(VDD)에 연결될 수 있으며, NMOS 트랜지스터(N21)의 소스는 접지 노드(VSS)에 연결될 수 있다.
키퍼 회로(2240)는 PMOS 트랜지스터(P31), PMOS 트랜지스터(P32), NMOS 트랜지스터(N31) 및 NMOS 트랜지스터(N32)가 캐스코드 형태로 연결된 트라이-스테이트 인버터로 구현될 수 있다. PMOS 트랜지스터(P31) 및 NMOS 트랜지스터(N32)의 게이트에는 중간 신호(Sig_M)가 입력될 수 있고, PMOS 트랜지스터(P32)의 게이트에는 반전클락 신호(CKB)가 입력될 수 있고, NMOS 트랜지스터(N31)의 게이트에는 클락 신호(CK)가 입력될 수 있다. NMOS 트랜지스터(N32)의 소스는 접지 노드(VSS)에 연결될 수 있고, PMOS 트랜지스터(P31)의 소스는 제2 차단 회로(2260)에 연결될 수 있다. PMOS 트랜지스터(P32)의 드레인 및 NMOS 트랜지스터(N31)의 드레인은 중간 노드(Node_M)와 연결될 수 있다.
제2 차단 회로(2260)는 리셋 신호(RST)에 기초하여 구동 전압 노드(VDD)와 키퍼 회로(2240)에 포함된 PMOS 트랜지스터(P31) 사이의 전기적 연결을 선택적으로 차단할 수 있다. 예를 들어, 제2 차단 회로(2260)는 마스터-슬레이브 플립-플롭(30)의 리셋 동작에서 PMOS 트랜지스터(P31)와 구동 전압 노드(VDD) 사이의 전기적 연결을 차단할 수 있다. 또는 예를 들어, 제2 차단 회로(2260)는, 제1 논리 레벨(예컨대, ‘1’)을 나타내는 리셋 신호(RST)가 입력되는 것에 응답하여, PMOS 트랜지스터(P31)와 구동 전압 노드(VDD) 사이의 전기적 연결을 차단할 수 있다.
일 실시 예에서, 제2 차단 회로(2260)는 게이트에 리셋 신호(RST)가 입력되는 PMOS 트랜지스터(P4)를 포함할 수 있다. PMOS 트랜지스터(P4)의 소스는 구동 전압 노드(VDD)에 연결될 수 있고, PMOS 트랜지스터(P4)의 드레인은 PMOS 트랜지스터(P31)의 소스와 연결될 수 있다. PMOS 트랜지스터(P4)는, 제1 논리 레벨의 리셋 신호(RST)가 게이트에 입력되는 것에 응답하여, 턴-오프 될 수 있고, 이에 따라 구동 전압 노드(VDD)와 PMOS 트랜지스터(P31) 사이의 전기적 연결이 차단될 수 있다.
도 12는 본 개시의 예시적 실시 예에 따른 마스터 래치(2000) 및 슬레이브 래치(3000)를 나타낸다. 도 12는 도 9 및 도 11을 함께 참조하여 설명된다.
도 12의 제1 입력 스위칭 회로(2100), 제1 래치 회로(2200) 및 슬레이브 래치(3000)에 관해 도 11과 중복되는 설명은 생략한다.
마스터 래치(2000)는 접지 연결 회로(2300)를 더 포함할 수 있다. 접지 연결 회로(2300)는 마스터-슬레이브 플립-플롭의 리셋 동작에서 중간 노드(Node_M)를 접지 노드(VSS)에 연결시킴으로써 중간 노드(Node_M)의 전위를 접지 전위로 만들 수 있다. 다시 말해, 접지 연결 회로(2300)는 리셋 신호(RST)를 기초로 접지 노드(Node_M)와 접지 노드(VSS) 사이의 전기적 연결을 선택적으로 형성할 수 있다. 예를 들어, 리셋 동작을 나타내는 제1 논리 레벨의 리셋 신호(RST)가 입력되는 것에 응답하여, 접지 연결 회로(2300)는 접지 노드(Node_M)와 접지 노드(VSS) 사이를 전기적으로 연결할 수 있다(또는 단락시킬 수 있다). 일 실시 예에서, 접지 연결 회로(2300)는 NMOS 트랜지스터(N5)를 포함할 수 있다. NMOS 트랜지스터(N5)의 게이트에는 리셋 신호(RST)가 입력될 수 있으며, NMOS 트랜지스터(N5)의 드레인은 중간 노드(Node_M)에 연결될 수 있으며, 소스는 접지 노드(VSS)에 연결될 수 있다. 리셋 동작을 나타내는 제1 논리 레벨의 리셋 신호(RST)가 NMOS 트랜지스터(N5)의 게이트에 입력되는 것에 응답하여, NMOS 트랜지스터(N5)는 턴-온 될 수 있으며, NMOS 트랜지스터(N5)는 접지 노드(Node_M)와 접지 노드(VSS) 사이를 전기적으로 연결할 수 있다.
본 개시의 예시적 실시 예에 따른 마스터 래치(2000)에 의하면, 마스터-슬레이브 플립-플롭(30)의 리셋 동작에서, 차단 회로(2120)가 중간 노드(Node_M)의 차징 및/또는 디스차징을 차단함과 동시에 접지 연결 회로(2300)가 중간 노드(Node_M)를 접지 노드(VSS)엔 연결함으로써 중간 노드(Node_M)가 접지 전위를 유지하도록 만들 수 있다. 이에 따라, 중간 노드(Node_M)에서 발생할 수 있는 전력 소모를 효과적으로 줄일 수 있다.
도 13은 본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭(40)을 나타낸다. 도 13은 마스터-슬레이브 플립-플롭(40)의 구성 중 마스터 래치(2000) 및 슬레이브 래치(3000) 만을 도시한다. 도 13의 마스터 래치(2000) 및 슬레이브 래치(3000)에 관해서는 도 9 내지 도 12를 참조해 설명된 내용들과 중복되는 부분은 생략하며, 도 9 내지 도 12를 참조하여 설명된 마스터 래치(2000)와의 구현상 차이점을 중심으로 설명한다.
마스터 래치(2000)는 제1 입력 스위칭 회로(2100), 제1 래치 회로(2200) 및 차단 회로(2400)를 포함할 수 있다.
제1 입력 스위칭 회로(2100) 및 제1 래치 회로(2200)는 차단 회로(2400)를 공유할 수 있다. 다시 말해, 제1 입력 스위칭 회로(2100)는 구동 전압 노드(VDD)와 접지 노드 사이에 연결되는 적어도 하나의 제1 트랜지스터를 포함할 수 있고, 제1 래치 회로(2200)는 구동 전압 노드(VDD)와 접지 노드 사이에 연결되는 적어도 하나의 제2 트랜지스터를 포함할 수 있고, 차단 회로(2400)는 마스터-슬레이브 플립-플롭(40)의 리셋 동작에서 구동 전압 노드(VDD)와 상기 적어도 하나의 제1 트랜지스터 사이의 연결을 차단함과 동시에, 구동 전압 노드(VDD)와 상기 적어도 하나의 제2 트랜지스터 사이의 연결을 차단할 수 있다. 트랜지스터 레벨의 회로도의 구현 예는 이하의 도 14를 참조하여 보다 자세히 설명된다.
본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭(40)에 의하면, 중간 노드(Node_M)의 불필요한 차징 및/또는 디스차징을 막을 수 있으며, 이와 동시에 제1 래치 회로(2200) 내의 전기적 노드의 불필요한 차징 및/또는 디스차징을 막을 수 있다. 이에 따라, 마스터-슬레이브 플립-플롭(40) 내에서 불필요하게 소모되는 소비 전력이 감소될 수 있다.
도 14는 본 개시의 예시적 실시 예에 따른 마스터 래치(2000) 및 슬레이브 래치(3000)를 나타낸다. 도 14는 도 13을 함께 참조하여 설명된다.
마스터 래치(2000)의 제1 입력 스위칭 회로(2100), 제1 래치 회로(2200) 및 차단 회로(2400)의 회로는 각각 도 7을 참조해 설명된 입력 스위칭 회로(100), 래치 회로(200) 및 차단 회로(400)의 회로와 대응될 수 있다.
본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭(40)에 따르면, 제1 입력 스위칭 회로(2100)와 제1 래치 회로(2200)가 차단 회로(2400)를 공유함으로써 칩 구현 상의 면적 효율이 증가될 수 있다.
도 15는 본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭의 동작 방법의 순서도를 나타낸다. 도 15는 도 9 내지 도 12를 함께 참조하여 설명된다.
마스터-슬레이브 플립-플롭(30)에 리셋 동작을 나타내는 제1 논리 레벨(예컨대, ‘1’)의 리셋 신호(RST)가 인가될 수 있다(S220). 본 개시의 예시적 실시 예에 따른 마스터-슬레이브 플립-플롭(30)에서, 마스터 래치(2000)에 포함된 제1 입력 스위칭 회로(2100)는 제1 논리 레벨의 리셋 신호(RST)를 수신할 수 있다. 예를 들어, 제1 입력 스위칭 회로(2100)에 포함된 차단 회로(2120)는 제1 논리 레벨의 리셋 신호(RST)를 수신함에 따라 턴-오프 될 수 있다.
차단 회로(2120)에 의해 마스터 래치(2000)에 포함된 스위칭 회로(2140)로의 구동 전압 인가가 차단될 수 있다(S240). 예를 들어, 차단 회로(2120)는 스위칭 회로(2140)에 포함된 적어도 하나의 트랜지스터로서, 구동 전압 노드와 접지 노드 사이에 연결된 적어도 하나의 트랜지스터에 구동 전압이 인가되는 것을 차단할 수 있다. 다시 말해, 제1 논리 레벨의 리셋 신호(RST)가 인가되는 것에 응답하여, 차단 회로(2120)는 상기 적어도 하나의 트랜지스터와 구동 전압 노드(VDD) 사이의 전기적 연결을 차단할 수 있다.
마스터 래치(2000) 내의 중간 노드(Node_M) 및 중간 노드(Node_M) 후단에 위치한 회로 요소들의 차징 및/또는 디스차징이 중단될 수 있다(S260). S240 단계에 따라, 적어도 하나의 트랜지스터와 구동 전압 노드(VDD) 사이의 연결이 차단되어 중간 노드(Node_M)는 차징되지 않을 수 있다. 이에 따라, 마스터-슬레이브 플립-플롭(30)의 리셋 동작 중에는 중간 노드(Node_M) 및 신호의 전달 방향 상 중간 노드(Node_M)의 후단에 위치한 제1 래치 회로(2200) 및 슬레이브 래치(3000)에 포함된 회로 요소들의 차징 및/또는 디스차징이 일어나지 않을 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들이 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 플립-플롭으로서,
    클락 신호를 반전시킴으로써 반전 클락 신호를 생성하도록 구성되는 클락 인버터 회로;
    상기 클락 신호의 위상(phase) 및/또는 상기 반전 클락 신호의 위상(phase)에 따라 입력 신호를 기초로 중간 신호를 출력하는 입력 스위칭 회로로서, 상기 플립-플롭의 리셋 동작을 나타내는 리셋 신호가 입력되는 것에 응답하여 상기 입력 스위칭 회로 내 적어도 하나의 회로 요소로의 구동 전압의 인가를 차단하도록 구성되는 상기 입력 스위칭 회로; 및
    상기 클락 신호의 위상 및/또는 상기 반전 클락 신호의 위상에 따라 상기 중간 신호를 기초로 출력 신호를 생성하는 래치 회로를 포함하는 플립-플롭.
  2. 제1항에 있어서,
    상기 입력 스위칭 회로는,
    상기 클락 신호의 위상 및/또는 상기 반전 클락 신호의 위상에 따라 상기 입력 신호를 기초로 상기 중간 신호를 출력하도록 구성되는 스위칭 회로; 및
    상기 리셋 신호의 논리 레벨에 따라 상기 스위칭 회로로의 상기 구동 전압의 인가를 선택적으로 차단하도록 구성되는 차단 회로를 포함하는 것을 특징으로 하는 플립-플롭.
  3. 제2항에 있어서,
    상기 차단 회로는,
    게이트에 상기 리셋 신호가 입력되고, 소스(source)가 구동 전압 노드에 연결되고, 드레인(drain)이 상기 스위칭 회로에 연결되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭.
  4. 제2항에 있어서,
    상기 스위칭 회로는,
    상기 클락 신호 및 상기 반전 클락 신호를 기초로 반전된 상기 입력 신호를 상기 중간 신호로서 출력하도록 구성되는 트라이-스테이트 인버터(tri-state inverter)를 포함하는 것을 특징으로 하는 플립-플롭.
  5. 제1항에 있어서,
    상기 입력 스위칭 회로는,
    상기 입력 스위칭 회로와 상기 래치 회로가 공통으로 연결되는 중간 노드와 접지 노드 사이에 연결되어, 상기 리셋 신호의 논리 레벨에 따라 상기 중간 노드와 상기 접지 노드 사이를 선택적으로 연결하도록 구성되는 접지 연결 회로를 포함하는 것을 특징으로 하는 플립-플롭.
  6. 제5항에 있어서,
    상기 접지 연결 회로는,
    게이트에 상기 리셋 신호가 입력되고, 소스(source)가 접지 노드에 연결되고, 드레인(drain)이 상기 중간 노드에 연결되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭.
  7. 플립-플롭으로서,
    클락 신호의 위상 및/또는 상기 클락 신호와 반대 위상을 갖는 반전 클락 신호의 위상에 따라 입력 신호를 기초로 중간 신호를 출력하도록 구성되는 입력 스위칭 회로;
    상기 클락 신호의 위상 및/또는 상기 반전 클락 신호의 위상에 따라 상기 중간 신호를 기초로 출력 신호를 생성하도록 구성되는 래치 회로; 및
    상기 플립-플롭의 리셋 동작을 나타내는 리셋 신호가 입력되는 것에 응답하여 상기 입력 스위칭 회로에 포함된 적어도 하나의 제1 트랜지스터 및 상기 래치 회로에 포함된 적어도 하나의 제2 트랜지스터로의 구동 전압의 인가를 차단하도록 구성되는 차단 회로를 포함하는 플립-플롭.
  8. 제7항에 있어서,
    상기 차단 회로는,
    게이트에 상기 리셋 신호가 입력되고, 소스(source)가 구동 전압 노드에 연결되고, 드레인(drain)이 상기 입력 스위칭 회로 및 상기 래치 회로에 연결되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 플립-플롭.
  9. 제7항에 있어서,
    상기 입력 스위칭 회로는,
    상기 클락 신호 및 상기 반전 클락 신호를 기초로 반전된 상기 입력 신호를 상기 중간 신호로서 출력하도록 구성되는 트라이-스테이트 인버터(tri-state inverter)를 포함하는 것을 특징으로 하는 플립-플롭.
  10. 제7항에 있어서,
    상기 입력 스위칭 회로는,
    상기 입력 스위칭 회로와 상기 래치 회로가 공통으로 연결되는 중간 노드와 접지 노드 사이에 연결되어, 상기 리셋 신호의 논리 레벨에 따라 상기 중간 노드와 상기 접지 노드 사이를 선택적으로 연결하도록 구성되는 접지 연결 회로를 포함하는 것을 특징으로 하는 플립-플롭.
  11. 클락 신호를 반전시킴으로써 반전 클락 신호를 생성하도록 구성되는 클락 인버터 회로;
    상기 클락 신호의 위상 및/또는 상기 반전 클락 신호의 위상에 따라 마스터 입력 신호를 기초로 슬레이브 입력 신호를 생성하는 마스터 래치; 및
    상기 마스터 래치로부터 제공되는 상기 슬레이브 입력 신호를 기초로, 상기 클락 신호 및/또는 상기 반전 클락 신호에 동기화 된 출력 신호를 출력하도록 구성되는 슬레이브 래치를 포함하고,
    상기 마스터 래치는,
    상기 클락 신호의 위상 및/또는 상기 반전 클락 신호의 위상에 따라 상기 마스터 입력 신호를 기초로 중간 노드에 중간 신호를 출력하고, 제1 논리 레벨의 리셋 신호가 입력되는 것에 응답하여, 상기 중간 노드의 차징을 차단하도록 구성되는 입력 스위칭 회로; 및
    상기 중간 노드에 연결되어, 상기 중간 신호를 기초로 상기 슬레이브 입력 신호를 출력하도록 구성되는 래치 회로를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  12. 제11항에 있어서,
    상기 입력 스위칭 회로는,
    상기 클락 신호의 위상 및/또는 상기 반전 클락 신호의 위상에 따라 상기 마스터 입력 신호를 기초로 상기 중간 신호를 출력하도록 구성되는 스위칭 회로; 및
    상기 리셋 신호의 논리 레벨에 따라 상기 스위칭 회로로의 구동 전압의 인가를 선택적으로 차단하도록 구성되는 제1 차단 회로를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  13. 제12항에 있어서,
    상기 제1 차단 회로는,
    게이트에 상기 리셋 신호가 입력되고, 소스(source)가 구동 전압 노드에 연결되고, 드레인(drain)이 상기 스위칭 회로에 연결되는 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  14. 제12항에 있어서,
    상기 스위칭 회로는,
    상기 클락 신호 및 상기 반전 클락 신호를 기초로 반전된 상기 입력 신호를 상기 중간 신호로서 출력하도록 구성되는 트라이-스테이트 인버터(tri-state inverter)를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  15. 제11항에 있어서,
    상기 슬레이브 래치는,
    상기 클락 신호의 위상 및/또는 상기 반전 클락 신호의 위상에 따라 상기 슬레이브 입력 신호를 기초로 슬레이브 중간 노드에 슬레이브 중간 신호를 출력하도록 구성되는 슬레이브 입력 스위칭 회로; 및
    상기 슬레이브 중간 노드에 연결되어, 상기 슬레이브 중간 신호를 기초로 상기 출력 신호를 출력하도록 구성되는 슬레이브 래치 회로를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  16. 제15항에 있어서,
    상기 슬레이브 입력 스위칭 회로는,
    상기 클락 신호의 위상 및/또는 상기 반전 클락 신호의 위상에 따라 상기 슬레이브 입력 신호를 기초로 상기 슬레이브 중간 신호를 출력하도록 구성되는 슬레이브 스위칭 회로; 및
    상기 리셋 신호의 논리 레벨에 따라 상기 슬레이브 스위칭 회로로의 구동 전압의 인가를 선택적으로 차단하도록 구성되는 제2 차단 회로를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  17. 제11항에 있어서,
    상기 입력 스위칭 회로는,
    상기 입력 스위칭 회로와 상기 래치 회로가 공통으로 연결되는 중간 노드와 접지 노드 사이에 연결되어, 상기 리셋 신호의 논리 레벨에 따라 상기 중간 노드와 상기 접지 노드 사이를 선택적으로 연결하도록 구성되는 접지 연결 회로를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  18. 제17항에 있어서,
    상기 접지 연결 회로는,
    게이트에 상기 리셋 신호가 입력되고, 소스(source)가 접지 노드에 연결되고, 드레인(drain)이 상기 중간 노드에 연결되는 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  19. 제11항에 있어서,
    상기 래치 회로는,
    상기 마스터-슬레이브 플립-플롭의 리셋 동작을 나타내는 상기 리셋 신호가 입력되는 것에 응답하여 상기 래치 회로 내 적어도 하나의 회로 요소로의 구동 전압의 인가를 차단하도록 구성되는 제3 차단 회로를 포함하는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
  20. 제19항에 있어서,
    상기 제3 차단 회로는,
    게이트에 상기 리셋 신호가 입력되고, 소스가 구동 전압 노드에 연결되고, 드레인이 상기 래치 회로 내 적어도 하나의 트랜지스터에 연결되는 것을 특징으로 하는 마스터-슬레이브 플립-플롭.
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